JP3520713B2 - 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 - Google Patents
薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路Info
- Publication number
- JP3520713B2 JP3520713B2 JP7422197A JP7422197A JP3520713B2 JP 3520713 B2 JP3520713 B2 JP 3520713B2 JP 7422197 A JP7422197 A JP 7422197A JP 7422197 A JP7422197 A JP 7422197A JP 3520713 B2 JP3520713 B2 JP 3520713B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- thin film
- film transistor
- offset
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴという。）、及びそれを用いて回路構成
した駆動回路を備えるアクティブマトリクス基板を用い
た液晶表示装置に関するものである。さらに詳しくは、
ＴＦＴの自己発熱による温度上昇を抑えるための構造技
術に関するものである。
（以下、ＴＦＴという。）、及びそれを用いて回路構成
した駆動回路を備えるアクティブマトリクス基板を用い
た液晶表示装置に関するものである。さらに詳しくは、
ＴＦＴの自己発熱による温度上昇を抑えるための構造技
術に関するものである。
【０００２】
【従来の技術】液晶表示装置用のアクティブマトリクス
基板などに広く用いられているＴＦＴは、図１３にセル
フアライン構造のＴＦＴの平面形状を示し、そのＣ−
Ｃ′線における断面図を図１（Ｃ）に示すように、ゲー
ト電極４に対してゲート絶縁膜２を介して対峙するチャ
ネル領域５、および該チャネル領域５に接続する高濃度
領域からなるソース・ドレイン領域８を有する。ここ
で、従来は、ゲート電極４は側方（チャネル長方向）に
張り出すことなく、略長方形の平面形状をもつように形
成されている。また、図１４にオフセット構造のＴＦＴ
の平面形状を示し、そのＡ−Ａ′線における断面図を図
１（Ａ）に示すように、ドレイン端の電界強度を緩和す
ることなどを目的に、ゲート電極４の端部にゲート絶縁
膜２を介して対峙する部分には、不純物が導入されてい
ないか、あるいはチャネルドープによってチャネル領域
５と同程度の不純物しか導入されていないオフセット領
域７を形成する場合がある。この場合でも、オフセット
領域７と高濃度のソース・ドレイン領域８との境界部分
は直線的で、チャネル幅方向において、オフセット長Ｌ
off は一定である。
基板などに広く用いられているＴＦＴは、図１３にセル
フアライン構造のＴＦＴの平面形状を示し、そのＣ−
Ｃ′線における断面図を図１（Ｃ）に示すように、ゲー
ト電極４に対してゲート絶縁膜２を介して対峙するチャ
ネル領域５、および該チャネル領域５に接続する高濃度
領域からなるソース・ドレイン領域８を有する。ここ
で、従来は、ゲート電極４は側方（チャネル長方向）に
張り出すことなく、略長方形の平面形状をもつように形
成されている。また、図１４にオフセット構造のＴＦＴ
の平面形状を示し、そのＡ−Ａ′線における断面図を図
１（Ａ）に示すように、ドレイン端の電界強度を緩和す
ることなどを目的に、ゲート電極４の端部にゲート絶縁
膜２を介して対峙する部分には、不純物が導入されてい
ないか、あるいはチャネルドープによってチャネル領域
５と同程度の不純物しか導入されていないオフセット領
域７を形成する場合がある。この場合でも、オフセット
領域７と高濃度のソース・ドレイン領域８との境界部分
は直線的で、チャネル幅方向において、オフセット長Ｌ
off は一定である。
【０００３】
【発明が解決しようとする課題】しかし、従来構造のＴ
ＦＴにおいて、その特性・性能の向上のためにＴＦＴに
流す電流をアップすると、ＴＦＴの自己発熱によってチ
ャネル領域での温度上昇が大きく、その分、局部的な温
度上昇が発生しやすいので、特性の劣化や信頼性の低下
が生じるという問題点がある。
ＦＴにおいて、その特性・性能の向上のためにＴＦＴに
流す電流をアップすると、ＴＦＴの自己発熱によってチ
ャネル領域での温度上昇が大きく、その分、局部的な温
度上昇が発生しやすいので、特性の劣化や信頼性の低下
が生じるという問題点がある。
【０００４】そこで、ＴＦＴを構成する各層間に熱伝導
性の高い層を付加し、それを放熱層として利用してＴＦ
Ｔの温度上昇を抑える方法が考えられる。しかし、この
方法によると、アクティブマトリクス基板などを製造す
る際に、放熱層として用いる膜を形成する工程と、それ
をパターニングする工程とが増えてしまうという問題点
がある。このような製造工程の増加は、アクティブマト
リクス基板などの製造コストを高めることになるので好
ましくない。
性の高い層を付加し、それを放熱層として利用してＴＦ
Ｔの温度上昇を抑える方法が考えられる。しかし、この
方法によると、アクティブマトリクス基板などを製造す
る際に、放熱層として用いる膜を形成する工程と、それ
をパターニングする工程とが増えてしまうという問題点
がある。このような製造工程の増加は、アクティブマト
リクス基板などの製造コストを高めることになるので好
ましくない。
【０００５】以上の問題点に鑑みて、本発明の課題は、
チャネル領域周辺部分の構造を改良することにより、製
造工程数を増やすことなく、自己発熱による局部的な温
度上昇を抑えて信頼性の向上を図ることのできるＴＦ
Ｔ、およびそれを駆動回路などに用いたアクティブマト
リクス基板を備える液晶表示装置を提供することにあ
る。
チャネル領域周辺部分の構造を改良することにより、製
造工程数を増やすことなく、自己発熱による局部的な温
度上昇を抑えて信頼性の向上を図ることのできるＴＦ
Ｔ、およびそれを駆動回路などに用いたアクティブマト
リクス基板を備える液晶表示装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、チャネル領域周辺部分の構造を以下の
ように改良して、製造工程数を増やすことなく自己発熱
による温度上昇が小さいＴＦＴを実現している。ここで
は、オフセットゲート構造を採用している場合を例に各
構成を表しているが、オフセットゲート構造に代えて、
ＬＤＤ構造を採用した場合にも、同様な構成で同等の効
果を得ることができる。このようなＬＤＤ構造を採用す
る場合には、以下の説明において、オフセット領域をＬ
ＤＤ領域（低濃度ソース・ドレイン領域）に置き換え、
オフセット長をＬＤＤ長と置き換えた構成となる。
に、本発明では、チャネル領域周辺部分の構造を以下の
ように改良して、製造工程数を増やすことなく自己発熱
による温度上昇が小さいＴＦＴを実現している。ここで
は、オフセットゲート構造を採用している場合を例に各
構成を表しているが、オフセットゲート構造に代えて、
ＬＤＤ構造を採用した場合にも、同様な構成で同等の効
果を得ることができる。このようなＬＤＤ構造を採用す
る場合には、以下の説明において、オフセット領域をＬ
ＤＤ領域（低濃度ソース・ドレイン領域）に置き換え、
オフセット長をＬＤＤ長と置き換えた構成となる。
【０００７】まず、本発明の第１のタイプに係るＴＦＴ
では、ゲート電極に対してゲート絶縁膜を介して対峙す
るチャネル領域と、該チャネル領域に接続するソース・
ドレイン領域と、該ソース・ドレイン領域の少なくとも
一方と前記チャネル領域との間に形成されたオフセット
領域とを有するＴＦＴにおいて、前記オフセット領域
は、チャネル幅方向における中央部分のオフセット長が
端縁部分のオフセット長より長いことを特徴とする。
では、ゲート電極に対してゲート絶縁膜を介して対峙す
るチャネル領域と、該チャネル領域に接続するソース・
ドレイン領域と、該ソース・ドレイン領域の少なくとも
一方と前記チャネル領域との間に形成されたオフセット
領域とを有するＴＦＴにおいて、前記オフセット領域
は、チャネル幅方向における中央部分のオフセット長が
端縁部分のオフセット長より長いことを特徴とする。
【０００８】次に、本発明の第２のタイプに係るＴＦＴ
では、ゲート電極に対してゲート絶縁膜を介して対峙す
るチャネル領域と、該チャネル領域に接続するソース・
ドレイン領域と、該ソース・ドレイン領域の少なくとも
一方と前記チャネル領域との間に形成されたオフセット
領域とを有するＴＦＴにおいて、前記オフセット領域
は、チャネル幅方向における中央部分のみに形成されて
いることを特徴とする。
では、ゲート電極に対してゲート絶縁膜を介して対峙す
るチャネル領域と、該チャネル領域に接続するソース・
ドレイン領域と、該ソース・ドレイン領域の少なくとも
一方と前記チャネル領域との間に形成されたオフセット
領域とを有するＴＦＴにおいて、前記オフセット領域
は、チャネル幅方向における中央部分のみに形成されて
いることを特徴とする。
【０００９】ＴＦＴのチャネル領域に電流が流れて自己
発熱したとき、チャネル幅方向の端縁部分ではそこから
の放熱が大きいので、温度上昇が小さいのに対して、中
央部分では放熱が小さい分、温度上昇が大きい。しかる
に、第１、２のタイプに係るＴＦＴでは、チャネル幅方
向における中央部分にオフセット領域を備える一方、端
縁部分はオフセット長が著しく短いか、あるいはオフセ
ット長が０、すなわち、ゲート電極に対してセルフアラ
イン的になっている。従って、電流は、チャネル幅方向
における端縁部分の側に集中する傾向にあるため、端縁
部分では発熱量が大きいが、放熱性が良い分、温度上昇
が小さい。これに対して、チャネル幅方向における中央
部分は、放熱性は悪いが、そこを流れる電流が小さく、
発熱量が小さいので、温度上昇が小さい。しかも、この
ような構造とするにあたっては、不純物イオンを打ち込
む際のマスクパターンを変えるだけでよい。それ故、本
発明によれば、製造工程を増やすことなく、自己発熱に
よる局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を
図ることができる。
発熱したとき、チャネル幅方向の端縁部分ではそこから
の放熱が大きいので、温度上昇が小さいのに対して、中
央部分では放熱が小さい分、温度上昇が大きい。しかる
に、第１、２のタイプに係るＴＦＴでは、チャネル幅方
向における中央部分にオフセット領域を備える一方、端
縁部分はオフセット長が著しく短いか、あるいはオフセ
ット長が０、すなわち、ゲート電極に対してセルフアラ
イン的になっている。従って、電流は、チャネル幅方向
における端縁部分の側に集中する傾向にあるため、端縁
部分では発熱量が大きいが、放熱性が良い分、温度上昇
が小さい。これに対して、チャネル幅方向における中央
部分は、放熱性は悪いが、そこを流れる電流が小さく、
発熱量が小さいので、温度上昇が小さい。しかも、この
ような構造とするにあたっては、不純物イオンを打ち込
む際のマスクパターンを変えるだけでよい。それ故、本
発明によれば、製造工程を増やすことなく、自己発熱に
よる局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を
図ることができる。
【００１０】第１、２のタイプに係るＴＦＴでは、前記
オフセット領域と、該オフセット領域に隣接するソース
・ドレイン領域との境界部分は、チャネル幅方向におけ
る中央部分が前記ソース・ドレイン領域の方に向けて湾
曲するように張り出した平面形状を有していることが好
ましい。すなわち、オフセット領域はソース・ドレイン
領域の方に向けて角張った形状では張り出していない。
それ故、チャネル幅方向での電流分布はなだらかなカー
ブを描くので、特定の部分に電流が集中することがな
い。それ故、自己発熱による局部的な温度上昇を抑え、
ＴＦＴの信頼性の向上を図ることができる。
オフセット領域と、該オフセット領域に隣接するソース
・ドレイン領域との境界部分は、チャネル幅方向におけ
る中央部分が前記ソース・ドレイン領域の方に向けて湾
曲するように張り出した平面形状を有していることが好
ましい。すなわち、オフセット領域はソース・ドレイン
領域の方に向けて角張った形状では張り出していない。
それ故、チャネル幅方向での電流分布はなだらかなカー
ブを描くので、特定の部分に電流が集中することがな
い。それ故、自己発熱による局部的な温度上昇を抑え、
ＴＦＴの信頼性の向上を図ることができる。
【００１１】このような構成を採用する場合には、前記
チャネル領域の幅寸法が５０μｍ以上であることが好ま
しい。また、オフセット領域は、チャネル幅方向におけ
る中央部分のオフセット長が２μｍ以下、好ましくは
０．２５μｍから１．０μｍまでの範囲内にあることが
好ましい。
チャネル領域の幅寸法が５０μｍ以上であることが好ま
しい。また、オフセット領域は、チャネル幅方向におけ
る中央部分のオフセット長が２μｍ以下、好ましくは
０．２５μｍから１．０μｍまでの範囲内にあることが
好ましい。
【００１２】次に、本発明の第３のタイプに係るＴＦＴ
では、ゲート電極に対してゲート絶縁膜を介して対峙す
るチャネル領域と、該チャネル領域に接続するソース・
ドレイン領域と、該ソース・ドレイン領域の少なくとも
一方と前記チャネル領域との間に形成されたオフセット
領域とを有するＴＦＴにおいて、チャネル幅方向で前記
オフセット領域と前記ソース・ドレイン領域とを交互に
複数ずつ備えていることを特徴とする。
では、ゲート電極に対してゲート絶縁膜を介して対峙す
るチャネル領域と、該チャネル領域に接続するソース・
ドレイン領域と、該ソース・ドレイン領域の少なくとも
一方と前記チャネル領域との間に形成されたオフセット
領域とを有するＴＦＴにおいて、チャネル幅方向で前記
オフセット領域と前記ソース・ドレイン領域とを交互に
複数ずつ備えていることを特徴とする。
【００１３】このように構成すると、１つのＴＦＴにお
いて電流経路を並列に分割した状態となる。それ故、特
定の部分に電流が集中することがないので、自己発熱に
よる局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を
図ることができる。しかも、このような構造とするにあ
たっては、不純物イオンを打ち込む際のマスクパターン
を変えるだけでよいので、製造工程は増えない。
いて電流経路を並列に分割した状態となる。それ故、特
定の部分に電流が集中することがないので、自己発熱に
よる局部的な温度上昇を抑え、ＴＦＴの信頼性の向上を
図ることができる。しかも、このような構造とするにあ
たっては、不純物イオンを打ち込む際のマスクパターン
を変えるだけでよいので、製造工程は増えない。
【００１４】このように構成するのは、前記チャネル領
域の幅寸法が、たとえば２００μｍ以下の場合である。
域の幅寸法が、たとえば２００μｍ以下の場合である。
【００１５】これに対して、前記チャネル領域の幅寸法
が、たとえば２００μｍ以上の場合には、以下のように
構成してもよい。
が、たとえば２００μｍ以上の場合には、以下のように
構成してもよい。
【００１６】たとえば、前記オフセット領域は、チャネ
ル幅方向における中央部分に偏在している構成とする。
または、前記複数のオフセット領域のうち、チャネル幅
方向における中央部分のオフセット領域は、端縁側のオ
フセット領域より広い幅寸法を有している構成としても
よい。このように構成すると、第１、２のタイプのＴＦ
Ｔと同様、端縁部分では電流が集中する傾向にあるた
め、発熱量は大きいが、放熱性が良い分、温度上昇が小
さい。これに対して、チャネル幅方向における中央部分
は、放熱性は悪いが、そこを流れる電流が小さく、発熱
量が小さいので、温度上昇が小さい。しかも、このよう
な構造とするにあたっては、不純物イオンを打ち込む際
のマスクパターンを変えるだけでよい。それ故、本発明
によれば、製造工程を増やすことなく、自己発熱による
局部的な温度上昇を抑えて信頼性の向上を図ることがで
きる。
ル幅方向における中央部分に偏在している構成とする。
または、前記複数のオフセット領域のうち、チャネル幅
方向における中央部分のオフセット領域は、端縁側のオ
フセット領域より広い幅寸法を有している構成としても
よい。このように構成すると、第１、２のタイプのＴＦ
Ｔと同様、端縁部分では電流が集中する傾向にあるた
め、発熱量は大きいが、放熱性が良い分、温度上昇が小
さい。これに対して、チャネル幅方向における中央部分
は、放熱性は悪いが、そこを流れる電流が小さく、発熱
量が小さいので、温度上昇が小さい。しかも、このよう
な構造とするにあたっては、不純物イオンを打ち込む際
のマスクパターンを変えるだけでよい。それ故、本発明
によれば、製造工程を増やすことなく、自己発熱による
局部的な温度上昇を抑えて信頼性の向上を図ることがで
きる。
【００１７】ここで、前記オフセット領域は、オフセッ
ト長が０．２μｍから２μｍまでの範囲内、好ましくは
０．５μｍから０．７５μｍまでの範囲内となるように
構成される。
ト長が０．２μｍから２μｍまでの範囲内、好ましくは
０．５μｍから０．７５μｍまでの範囲内となるように
構成される。
【００１８】次に、本発明の第４のタイプに係るＴＦＴ
では、ゲート電極に対してゲート絶縁膜を介して対峙す
るチャネル領域と、該チャネル領域に接続するソース・
ドレイン領域とを有するＴＦＴにおいて、前記ゲート電
極は、チャネル幅方向における中央部分にチャネル長方
向に湾曲しながら膨出した膨出部を備えていることを特
徴とする。
では、ゲート電極に対してゲート絶縁膜を介して対峙す
るチャネル領域と、該チャネル領域に接続するソース・
ドレイン領域とを有するＴＦＴにおいて、前記ゲート電
極は、チャネル幅方向における中央部分にチャネル長方
向に湾曲しながら膨出した膨出部を備えていることを特
徴とする。
【００１９】このように構成すると、第１、２のタイプ
のＴＦＴと実質的には同様で、チャネル幅方向における
端縁部分では、チャネル長が短い分、電流が集中する傾
向にあるため、発熱量は大きいが、放熱性が良い分、温
度上昇が小さい。これに対して、チャネル幅方向におけ
る中央部分は、チャネル長が長い分、そこを流れる電流
が小さく、発熱量が小さいので、温度上昇が小さい。し
かも、チャネル幅方向における中央部分では、金属等の
熱伝導性が高くて放熱性に優れている材料から構成され
るゲート電極が拡張されているので、この部分では放熱
性が改善され、中央部分での温度上昇を抑えることがで
きる。また、ゲート電極は角張った形状で張り出してい
ないため、チャネル幅方向での電流分布はなだらかなカ
ーブを描くので、特定の部分に電流が集中することがな
い。しかも、このような構造とするにあたっては、ゲー
ト電極をパターニングで形成する際のマスクパターンを
変えるだけでよい。それ故、本発明によれば、製造工程
を増やすことなく、自己発熱による局部的な温度上昇を
抑えて信頼性の向上を図ることができる。
のＴＦＴと実質的には同様で、チャネル幅方向における
端縁部分では、チャネル長が短い分、電流が集中する傾
向にあるため、発熱量は大きいが、放熱性が良い分、温
度上昇が小さい。これに対して、チャネル幅方向におけ
る中央部分は、チャネル長が長い分、そこを流れる電流
が小さく、発熱量が小さいので、温度上昇が小さい。し
かも、チャネル幅方向における中央部分では、金属等の
熱伝導性が高くて放熱性に優れている材料から構成され
るゲート電極が拡張されているので、この部分では放熱
性が改善され、中央部分での温度上昇を抑えることがで
きる。また、ゲート電極は角張った形状で張り出してい
ないため、チャネル幅方向での電流分布はなだらかなカ
ーブを描くので、特定の部分に電流が集中することがな
い。しかも、このような構造とするにあたっては、ゲー
ト電極をパターニングで形成する際のマスクパターンを
変えるだけでよい。それ故、本発明によれば、製造工程
を増やすことなく、自己発熱による局部的な温度上昇を
抑えて信頼性の向上を図ることができる。
【００２０】このように構成した第１乃至第４のタイプ
のＴＦＴは、以下のように利用することができる。
のＴＦＴは、以下のように利用することができる。
【００２１】たとえば、第１乃至第４のタイプのＴＦＴ
では、これらのＴＦＴを逆導電型のＴＦＴとしてそれぞ
れ構成するとともに、該逆導電型のＴＦＴ同士を配線接
続して薄膜トランジスタ回路を構成する場合がある。
では、これらのＴＦＴを逆導電型のＴＦＴとしてそれぞ
れ構成するとともに、該逆導電型のＴＦＴ同士を配線接
続して薄膜トランジスタ回路を構成する場合がある。
【００２２】また、第１乃至第３のタイプのＴＦＴで
も、これらのＴＦＴを逆導電型のＴＦＴとしてそれぞれ
構成するとともに、該逆導電型のＴＦＴ同士を配線接続
して薄膜トランジスタ回路を構成するが、各ＴＦＴがオ
フセットゲート構造を有しているから、前記逆導電型の
ＴＦＴのうち、Ｎ型のＴＦＴのオフセット長がＰ型のＴ
ＦＴのオフセット長より長くすることがある。このよう
に構成すると、同じ構造のＴＦＴであれば、Ｎ型のＴＦ
Ｔの方がＰ型のＴＦＴよりもオン電流が大きくても、オ
フセット長を適正化することで、これらのＴＦＴのオン
電流のバランスをとることができる。
も、これらのＴＦＴを逆導電型のＴＦＴとしてそれぞれ
構成するとともに、該逆導電型のＴＦＴ同士を配線接続
して薄膜トランジスタ回路を構成するが、各ＴＦＴがオ
フセットゲート構造を有しているから、前記逆導電型の
ＴＦＴのうち、Ｎ型のＴＦＴのオフセット長がＰ型のＴ
ＦＴのオフセット長より長くすることがある。このよう
に構成すると、同じ構造のＴＦＴであれば、Ｎ型のＴＦ
Ｔの方がＰ型のＴＦＴよりもオン電流が大きくても、オ
フセット長を適正化することで、これらのＴＦＴのオン
電流のバランスをとることができる。
【００２３】第１乃至第４のタイプのＴＦＴでは、それ
らによって構成された駆動回路を液晶表示装置のアクテ
ィブマトリクス基板上に構成してもよい。
らによって構成された駆動回路を液晶表示装置のアクテ
ィブマトリクス基板上に構成してもよい。
【００２４】また、第１乃至第３のタイプのＴＦＴよっ
て構成された駆動回路を液晶表示装置のアクティブマト
リクス基板上に構成した場合には、各ＴＦＴがオフセッ
トゲート構造を有しているので、前記画素スイッチング
素子として用いられたＴＦＴのオフセット長が前記駆動
回路を構成するＴＦＴのオフセット長より長くなるよう
に構成することが好ましい。このように構成すると、Ｔ
ＦＴの伝達特性において、画素スイッチング素子として
用いられたＴＦＴについてはオフリーク電流を低減で
き、駆動回路を構成するＴＦＴについてはオン電流レベ
ルの低下を抑えることができる。
て構成された駆動回路を液晶表示装置のアクティブマト
リクス基板上に構成した場合には、各ＴＦＴがオフセッ
トゲート構造を有しているので、前記画素スイッチング
素子として用いられたＴＦＴのオフセット長が前記駆動
回路を構成するＴＦＴのオフセット長より長くなるよう
に構成することが好ましい。このように構成すると、Ｔ
ＦＴの伝達特性において、画素スイッチング素子として
用いられたＴＦＴについてはオフリーク電流を低減で
き、駆動回路を構成するＴＦＴについてはオン電流レベ
ルの低下を抑えることができる。
【００２５】
【発明の実施の形態】図面を参照して本発明の実施の形
態を説明する。なお、以下の説明では、説明の重複を避
けるために、共通する機能を有する部分には同一の符号
を付してある。
態を説明する。なお、以下の説明では、説明の重複を避
けるために、共通する機能を有する部分には同一の符号
を付してある。
【００２６】［実施の形態１］図１（Ａ）、（Ｂ）は、
オフセットゲート構造のＴＦＴの縦断面図、図２は、本
形態のＴＦＴの平面図である。ここで、図１（Ａ）は、
図２においてチャネル幅方向の中央部分を通るＡ−Ａ′
線断面図に相当し、図１（Ｂ）は、図２においてチャネ
ル幅方向の端縁部分を通るＢ−Ｂ′線断面図に相当す
る。
オフセットゲート構造のＴＦＴの縦断面図、図２は、本
形態のＴＦＴの平面図である。ここで、図１（Ａ）は、
図２においてチャネル幅方向の中央部分を通るＡ−Ａ′
線断面図に相当し、図１（Ｂ）は、図２においてチャネ
ル幅方向の端縁部分を通るＢ−Ｂ′線断面図に相当す
る。
【００２７】図１（Ａ）に示すように、ＴＦＴは、ガラ
ス基板５０上に、アルミニウム、タンタル、モリブデ
ン、チタン、タングステンなどを含む金属層からなるゲ
ート電極４と、このゲート電極４に対してシリコン酸化
膜からなるゲート絶縁膜２を介して対峙するチャネル領
域５と、このチャネル領域５に接続するソース・ドレイ
ン領域８とを備えている。このＴＦＴでは、シリコン酸
化膜からなる層間絶縁膜５２の上層側に位置する配線層
４０がコンタクトホール９を介して高濃度のソース・ド
レイン領域８に電気的接続している構造になっている。
ガラス基板５０の表面側には、シリコン酸化膜からなる
下地保護膜５１が形成されている。
ス基板５０上に、アルミニウム、タンタル、モリブデ
ン、チタン、タングステンなどを含む金属層からなるゲ
ート電極４と、このゲート電極４に対してシリコン酸化
膜からなるゲート絶縁膜２を介して対峙するチャネル領
域５と、このチャネル領域５に接続するソース・ドレイ
ン領域８とを備えている。このＴＦＴでは、シリコン酸
化膜からなる層間絶縁膜５２の上層側に位置する配線層
４０がコンタクトホール９を介して高濃度のソース・ド
レイン領域８に電気的接続している構造になっている。
ガラス基板５０の表面側には、シリコン酸化膜からなる
下地保護膜５１が形成されている。
【００２８】このような構造のＴＦＴでは、ＬＤＤ構造
またはオフセットゲート構造として形成すると、その耐
電圧が向上する分、チャネル長を短くできるので、寄生
容量の影響などを抑えることができ、しかも、オフリー
ク電流を低減することができる。
またはオフセットゲート構造として形成すると、その耐
電圧が向上する分、チャネル長を短くできるので、寄生
容量の影響などを抑えることができ、しかも、オフリー
ク電流を低減することができる。
【００２９】そこで、本形態に係るＴＦＴでは、まず、
ソース・ドレイン領域８とチャネル領域５との間（ゲー
ト電極４の端部に対してゲート絶縁膜２を介して対峙す
る部分）には、不純物が導入されていないか、あるいは
チャネルドープによってチャネル領域５と同程度の不純
物しか導入されていないオフセット領域７が形成されて
いる。
ソース・ドレイン領域８とチャネル領域５との間（ゲー
ト電極４の端部に対してゲート絶縁膜２を介して対峙す
る部分）には、不純物が導入されていないか、あるいは
チャネルドープによってチャネル領域５と同程度の不純
物しか導入されていないオフセット領域７が形成されて
いる。
【００３０】しかも、図２に示すように、オフセット領
域７と、このオフセット領域７に隣接する高濃度のソー
ス・ドレイン領域８との境界部分７０は、チャネル幅方
向における中央部分がソース・ドレイン領域８の方に向
けて湾曲するように張り出した平面形状を有している。
このため、オフセット領域７は、チャネル幅方向におけ
る中央部分のオフセット長Ｌoffcが端縁部分のオフセッ
ト長offeより長い構造になっている。それ故、図２にお
いてチャネル幅方向の中央部分を通るＡ−Ａ′線断面
は、図１（Ａ）に示すように表れ、図２においてチャネ
ル幅方向の端縁部分を通るＢ−Ｂ′線断面は、図１
（Ｂ）に示すように表れる。
域７と、このオフセット領域７に隣接する高濃度のソー
ス・ドレイン領域８との境界部分７０は、チャネル幅方
向における中央部分がソース・ドレイン領域８の方に向
けて湾曲するように張り出した平面形状を有している。
このため、オフセット領域７は、チャネル幅方向におけ
る中央部分のオフセット長Ｌoffcが端縁部分のオフセッ
ト長offeより長い構造になっている。それ故、図２にお
いてチャネル幅方向の中央部分を通るＡ−Ａ′線断面
は、図１（Ａ）に示すように表れ、図２においてチャネ
ル幅方向の端縁部分を通るＢ−Ｂ′線断面は、図１
（Ｂ）に示すように表れる。
【００３１】ここで、オフセット領域７は幅寸法が５０
μｍ以上であり、比較的幅広なので、大きなオン電流を
流すことができるとともに、チャネル幅方向においてオ
フセット長が異なる形状とするにも通常のフォトリソグ
ラフィ技術で十分である。また、チャネル幅方向におけ
る中央部分のオフセット長Ｌoffcについては、高いオン
電流を確保するという観点から、２μｍ以下に設定して
あるが、前記のオフセットゲート構造の利点を最大限活
かすという観点から、０．２５μｍから１．０μｍまで
の範囲内に設定してある。
μｍ以上であり、比較的幅広なので、大きなオン電流を
流すことができるとともに、チャネル幅方向においてオ
フセット長が異なる形状とするにも通常のフォトリソグ
ラフィ技術で十分である。また、チャネル幅方向におけ
る中央部分のオフセット長Ｌoffcについては、高いオン
電流を確保するという観点から、２μｍ以下に設定して
あるが、前記のオフセットゲート構造の利点を最大限活
かすという観点から、０．２５μｍから１．０μｍまで
の範囲内に設定してある。
【００３２】このように構成した本形態に係るＴＦＴで
は、オフセット領域７のうち、チャネル幅方向における
端縁部分の側では、オフセット長offeが短い分、電流が
集中する傾向にあるため、端縁部分では発熱量が大きい
が、放熱性が良い分、温度上昇が小さい。これに対し
て、チャネル幅方向における中央部分は、放熱性は悪い
が、オフセット長Ｌoffcが長い分、そこを流れる電流が
小さく、発熱量が小さいので、温度上昇が小さい。しか
も、このような構造とするにあたっては、高濃度のソー
ス・ドレイン領域８を形成するための不純物イオンを打
ち込む際のマスクパターンを変えるだけでよい。それ
故、本発明によれば、製造工程を増やすことなく、自己
発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の
向上を図ることができる。
は、オフセット領域７のうち、チャネル幅方向における
端縁部分の側では、オフセット長offeが短い分、電流が
集中する傾向にあるため、端縁部分では発熱量が大きい
が、放熱性が良い分、温度上昇が小さい。これに対し
て、チャネル幅方向における中央部分は、放熱性は悪い
が、オフセット長Ｌoffcが長い分、そこを流れる電流が
小さく、発熱量が小さいので、温度上昇が小さい。しか
も、このような構造とするにあたっては、高濃度のソー
ス・ドレイン領域８を形成するための不純物イオンを打
ち込む際のマスクパターンを変えるだけでよい。それ
故、本発明によれば、製造工程を増やすことなく、自己
発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の
向上を図ることができる。
【００３３】また、本形態では、オフセット領域７はソ
ース・ドレイン領域８の方に向けて丸く膨らむようにし
て張り出しており、角張った形状では張り出していな
い。それ故、オフセット領域７でのチャネル幅方向の電
流分布はなだらかなカーブを描くので、特定の部分に電
流が集中することがない。それ故、自己発熱による局部
的な温度上昇を抑え、ＴＦＴの信頼性の向上を図ること
ができる。
ース・ドレイン領域８の方に向けて丸く膨らむようにし
て張り出しており、角張った形状では張り出していな
い。それ故、オフセット領域７でのチャネル幅方向の電
流分布はなだらかなカーブを描くので、特定の部分に電
流が集中することがない。それ故、自己発熱による局部
的な温度上昇を抑え、ＴＦＴの信頼性の向上を図ること
ができる。
【００３４】［実施の形態２］図１（Ａ）、（Ｃ）はそ
れぞれ、オフセットゲート構造およびセルフアライン構
造のＴＦＴの縦断面図、図３は、本形態のＴＦＴの平面
図である。ここで、図１（Ａ）は、図３においてチャネ
ル幅方向の中央部分を通るＡ−Ａ′線断面図に相当し、
図１（Ｃ）は、図３においてチャネル幅方向の端縁部分
を通るＣ−Ｃ′線断面図に相当する。
れぞれ、オフセットゲート構造およびセルフアライン構
造のＴＦＴの縦断面図、図３は、本形態のＴＦＴの平面
図である。ここで、図１（Ａ）は、図３においてチャネ
ル幅方向の中央部分を通るＡ−Ａ′線断面図に相当し、
図１（Ｃ）は、図３においてチャネル幅方向の端縁部分
を通るＣ−Ｃ′線断面図に相当する。
【００３５】図１（Ａ）に示すように、本形態に係るＴ
ＦＴも、ソース・ドレイン領域８とチャネル領域５との
間（ゲート電極４の端部に対してゲート絶縁膜２を介し
て対峙する部分）には、不純物が導入されていないか、
あるいはチャネルドープによってチャネル領域５と同程
度の不純物しか導入されていないオフセット領域７が形
成されている。
ＦＴも、ソース・ドレイン領域８とチャネル領域５との
間（ゲート電極４の端部に対してゲート絶縁膜２を介し
て対峙する部分）には、不純物が導入されていないか、
あるいはチャネルドープによってチャネル領域５と同程
度の不純物しか導入されていないオフセット領域７が形
成されている。
【００３６】しかも、図３に示すように、オフセット領
域７と、このオフセット領域７に隣接するソース・ドレ
イン領域８との境界部分７０は、チャネル幅方向におけ
る中央部分がソース・ドレイン領域８の方に向けて湾曲
するように張り出した平面形状を有している。また、オ
フセット領域７とソース・ドレイン領域８との境界部分
７０は、オフセット領域７の端縁部分でゲート電極４の
端縁と重なっている。このため、ソース・ドレイン領域
８とチャネル領域５との間（ゲート電極４の端部に対し
てゲート絶縁膜２を介して対峙する部分）には、チャネ
ル幅方向における中央部分のみに、オフセット長がＬof
fcのオフセット領域７を有し、このオフセット領域７
は、中央部分から端縁部分に向かってオフセット長が短
くなって、端縁部分ではゲート電極４に対してセルフア
ライン的になっている。それ故、図３においてチャネル
幅方向の中央部分を通るＡ−Ａ′線断面は、図１（Ａ）
に示すように表れ、図３においてチャネル幅方向の端縁
部分を通るＣ−Ｃ′線断面は、図１（Ｃ）に示すように
表れる。
域７と、このオフセット領域７に隣接するソース・ドレ
イン領域８との境界部分７０は、チャネル幅方向におけ
る中央部分がソース・ドレイン領域８の方に向けて湾曲
するように張り出した平面形状を有している。また、オ
フセット領域７とソース・ドレイン領域８との境界部分
７０は、オフセット領域７の端縁部分でゲート電極４の
端縁と重なっている。このため、ソース・ドレイン領域
８とチャネル領域５との間（ゲート電極４の端部に対し
てゲート絶縁膜２を介して対峙する部分）には、チャネ
ル幅方向における中央部分のみに、オフセット長がＬof
fcのオフセット領域７を有し、このオフセット領域７
は、中央部分から端縁部分に向かってオフセット長が短
くなって、端縁部分ではゲート電極４に対してセルフア
ライン的になっている。それ故、図３においてチャネル
幅方向の中央部分を通るＡ−Ａ′線断面は、図１（Ａ）
に示すように表れ、図３においてチャネル幅方向の端縁
部分を通るＣ−Ｃ′線断面は、図１（Ｃ）に示すように
表れる。
【００３７】ここでも、オフセット領域７は幅寸法が５
０μｍ以上であり、比較的幅広なので、大きなオン電流
を流すことができるとともに、チャネル幅方向において
オフセット長が異なる形状とするにも通常のフォトリソ
グラフィ技術で十分である。また、チャネル幅方向にお
ける中央部分のオフセット長Ｌoffcについては、高いオ
ン電流を確保するという観点から、２μｍ以下に設定し
てあるが、前記のオフセットゲート構造の利点を最大限
活かすという観点から、０．２５μｍから１．０μｍま
での範囲内に設定してある。
０μｍ以上であり、比較的幅広なので、大きなオン電流
を流すことができるとともに、チャネル幅方向において
オフセット長が異なる形状とするにも通常のフォトリソ
グラフィ技術で十分である。また、チャネル幅方向にお
ける中央部分のオフセット長Ｌoffcについては、高いオ
ン電流を確保するという観点から、２μｍ以下に設定し
てあるが、前記のオフセットゲート構造の利点を最大限
活かすという観点から、０．２５μｍから１．０μｍま
での範囲内に設定してある。
【００３８】このように構成した本形態に係るＴＦＴで
も、オフセット領域７のうち、チャネル幅方向における
端縁部分の側では、セルフアライン的になっている分、
電流が集中する傾向にあるため、発熱量が大きいが、放
熱性が良い分、温度上昇が小さい。これに対して、チャ
ネル幅方向における中央部分は、放熱性は悪いが、オフ
セット長Ｌoffcが長い分、そこを流れる電流が小さく、
発熱量が小さいので、温度上昇が小さいなど、実施の形
態１と同様な効果を奏する。
も、オフセット領域７のうち、チャネル幅方向における
端縁部分の側では、セルフアライン的になっている分、
電流が集中する傾向にあるため、発熱量が大きいが、放
熱性が良い分、温度上昇が小さい。これに対して、チャ
ネル幅方向における中央部分は、放熱性は悪いが、オフ
セット長Ｌoffcが長い分、そこを流れる電流が小さく、
発熱量が小さいので、温度上昇が小さいなど、実施の形
態１と同様な効果を奏する。
【００３９】［実施の形態３］図１（Ａ）、（Ｃ）はそ
れぞれ、オフセットゲート構造およびセルフアライン構
造のＴＦＴの縦断面図、図４は、本形態のＴＦＴの平面
図である。ここで、図１（Ａ）は、図４においてオフセ
ット領域を通るＡ−Ａ′線断面図に相当し、図１（Ｃ）
は、図４においてオフセット領域を外れた位置を通るＣ
−Ｃ′線断面図に相当する。
れぞれ、オフセットゲート構造およびセルフアライン構
造のＴＦＴの縦断面図、図４は、本形態のＴＦＴの平面
図である。ここで、図１（Ａ）は、図４においてオフセ
ット領域を通るＡ−Ａ′線断面図に相当し、図１（Ｃ）
は、図４においてオフセット領域を外れた位置を通るＣ
−Ｃ′線断面図に相当する。
【００４０】図１（Ａ）に示すように、本形態に係るＴ
ＦＴも、ソース・ドレイン領域８とチャネル領域５との
間（ゲート電極４の端部に対してゲート絶縁膜２を介し
て対峙する部分）には、不純物が導入されていないか、
あるいはチャネルドープによってチャネル領域５と同程
度の不純物しか導入されていないオフセット長がＬoff
のオフセット領域７が形成されている。
ＦＴも、ソース・ドレイン領域８とチャネル領域５との
間（ゲート電極４の端部に対してゲート絶縁膜２を介し
て対峙する部分）には、不純物が導入されていないか、
あるいはチャネルドープによってチャネル領域５と同程
度の不純物しか導入されていないオフセット長がＬoff
のオフセット領域７が形成されている。
【００４１】但し、図４に示すように、本形態では、ソ
ース・ドレイン領域８とチャネル領域５との間（ゲート
電極４の端部に対してゲート絶縁膜２を介して対峙する
部分）は、チャネル幅方向においてオフセット領域７と
高濃度のソース・ドレイン領域８とを交互に複数ずつ備
えている。すなわち、ゲート電極４の端部にゲート絶縁
膜２を介して対峙する部分は、チャネル幅方向における
両端縁部分がゲート電極４にセルフアライン的なソース
・ドレイン領域８で、そこから中央部分に向けてオフセ
ット領域７とソース・ドレイン領域８とが交互に並列し
ている。それ故、図４においてチャネル幅方向の中央部
分でオフセット領域７を通るＡ−Ａ′線断面は、図１
（Ａ）に示すように表れ、図４においてチャネル幅方向
の端縁部分でソース・ドレイン領域８を通るＣ−Ｃ′線
断面、すなわち、オフセット領域７を外れた位置を通る
Ｃ−Ｃ′線断面は、図１（Ｃ）に示すように表れる。
ース・ドレイン領域８とチャネル領域５との間（ゲート
電極４の端部に対してゲート絶縁膜２を介して対峙する
部分）は、チャネル幅方向においてオフセット領域７と
高濃度のソース・ドレイン領域８とを交互に複数ずつ備
えている。すなわち、ゲート電極４の端部にゲート絶縁
膜２を介して対峙する部分は、チャネル幅方向における
両端縁部分がゲート電極４にセルフアライン的なソース
・ドレイン領域８で、そこから中央部分に向けてオフセ
ット領域７とソース・ドレイン領域８とが交互に並列し
ている。それ故、図４においてチャネル幅方向の中央部
分でオフセット領域７を通るＡ−Ａ′線断面は、図１
（Ａ）に示すように表れ、図４においてチャネル幅方向
の端縁部分でソース・ドレイン領域８を通るＣ−Ｃ′線
断面、すなわち、オフセット領域７を外れた位置を通る
Ｃ−Ｃ′線断面は、図１（Ｃ）に示すように表れる。
【００４２】ここで、チャネル領域５は、幅寸法が２０
０μｍ以下であるが、それでも従来のＴＦＴからみれば
比較的幅広なので、大きなオン電流を流すことができる
とともに、チャネル幅方向において複数のオフセット領
域７を形成するといっても通常のフォトリソグラフィ技
術で十分である。各オフセット領域７はいずれも、０．
２μｍから２μｍまでの範囲内に以下に設定してある
が、高いオン電流を確保し、かつ、前記のオフセットゲ
ート構造の利点を最大限活かすという観点から、０．５
μｍから０．７５μｍまでの範囲内に設定してある。
０μｍ以下であるが、それでも従来のＴＦＴからみれば
比較的幅広なので、大きなオン電流を流すことができる
とともに、チャネル幅方向において複数のオフセット領
域７を形成するといっても通常のフォトリソグラフィ技
術で十分である。各オフセット領域７はいずれも、０．
２μｍから２μｍまでの範囲内に以下に設定してある
が、高いオン電流を確保し、かつ、前記のオフセットゲ
ート構造の利点を最大限活かすという観点から、０．５
μｍから０．７５μｍまでの範囲内に設定してある。
【００４３】このように構成したＴＦＴでは、１つのＴ
ＦＴにおいて電流経路を並列に分割した状態となる。そ
れ故、特定の部分に電流が集中することがないので、自
己発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性
の向上を図ることができる。しかも、このような構造と
するにあたっても、高濃度のソース・ドレイン領域８を
形成するための不純物イオンを打ち込む際のマスクパタ
ーンを変えるだけでよいので、製造工程は増えない。
ＦＴにおいて電流経路を並列に分割した状態となる。そ
れ故、特定の部分に電流が集中することがないので、自
己発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性
の向上を図ることができる。しかも、このような構造と
するにあたっても、高濃度のソース・ドレイン領域８を
形成するための不純物イオンを打ち込む際のマスクパタ
ーンを変えるだけでよいので、製造工程は増えない。
【００４４】［実施の形態３の変形例］実施の形態３に
おいて、チャネル領域５の幅寸法が、たとえば２００μ
ｍ以上の場合には、以下のように構成してもよい。
おいて、チャネル領域５の幅寸法が、たとえば２００μ
ｍ以上の場合には、以下のように構成してもよい。
【００４５】たとえば、図示を省略するが、複数のオフ
セット領域７を形成する際に、チャネル領域５の幅寸
法、すなわち、ソース・ドレイン領域８の幅寸法が２０
０μｍ以上とかなり広いことを利用して、チャネル幅方
向における中央部分にオフセット領域７を偏在させても
よい。
セット領域７を形成する際に、チャネル領域５の幅寸
法、すなわち、ソース・ドレイン領域８の幅寸法が２０
０μｍ以上とかなり広いことを利用して、チャネル幅方
向における中央部分にオフセット領域７を偏在させても
よい。
【００４６】または、図５にＴＦＴの平面図を示すよう
に、複数のオフセット領域７のうち、チャネル幅方向に
おける中央部分のオフセット領域７の幅寸法をＷoff1と
し、この幅寸法が、端縁側のオフセット領域７の幅寸法
Ｗoff2よりかなり広くなるように構成する。ここでは、
チャネル領域５は、幅寸法が２００μｍ以上とかなり幅
広なので、大きなオン電流を流すことができるととも
に、チャネル幅方向において複数のオフセット領域７を
形成するといっても通常のフォトリソグラフィ技術で十
分である。各オフセット領域７はいずれも、０．２μｍ
から２μｍまでの範囲内に以下に設定してあるが、高い
オン電流を確保し、かつ、前記のオフセットゲート構造
の利点を最大限活かすという観点から、０．５μｍから
０．７５μｍまでの範囲内に設定してある。
に、複数のオフセット領域７のうち、チャネル幅方向に
おける中央部分のオフセット領域７の幅寸法をＷoff1と
し、この幅寸法が、端縁側のオフセット領域７の幅寸法
Ｗoff2よりかなり広くなるように構成する。ここでは、
チャネル領域５は、幅寸法が２００μｍ以上とかなり幅
広なので、大きなオン電流を流すことができるととも
に、チャネル幅方向において複数のオフセット領域７を
形成するといっても通常のフォトリソグラフィ技術で十
分である。各オフセット領域７はいずれも、０．２μｍ
から２μｍまでの範囲内に以下に設定してあるが、高い
オン電流を確保し、かつ、前記のオフセットゲート構造
の利点を最大限活かすという観点から、０．５μｍから
０．７５μｍまでの範囲内に設定してある。
【００４７】このように構成した場合も、第１、２の形
態に係るＴＦＴと同様、ソース・ドレイン領域８では、
端縁部分で電流が集中する傾向にあるため、発熱量は大
きいが、放熱性が良い分、温度上昇が小さい。これに対
して、チャネル幅方向における中央部分は、放熱性は悪
いが、そこを流れる電流が小さく、発熱量が小さいの
で、温度上昇が小さい。しかも、このような構造とする
にあたっては、不純物イオンを打ち込む際のマスクパタ
ーンを変えるだけでよい。それ故、本発明によれば、製
造工程を増やすことなく、自己発熱による局部的な温度
上昇を抑えて信頼性の向上を図ることができるという効
果を奏する。
態に係るＴＦＴと同様、ソース・ドレイン領域８では、
端縁部分で電流が集中する傾向にあるため、発熱量は大
きいが、放熱性が良い分、温度上昇が小さい。これに対
して、チャネル幅方向における中央部分は、放熱性は悪
いが、そこを流れる電流が小さく、発熱量が小さいの
で、温度上昇が小さい。しかも、このような構造とする
にあたっては、不純物イオンを打ち込む際のマスクパタ
ーンを変えるだけでよい。それ故、本発明によれば、製
造工程を増やすことなく、自己発熱による局部的な温度
上昇を抑えて信頼性の向上を図ることができるという効
果を奏する。
【００４８】［実施の形態４］図１（Ｃ）はセルフアラ
イン構造のＴＦＴの縦断面図、図６は、本形態のＴＦＴ
の平面図である。
イン構造のＴＦＴの縦断面図、図６は、本形態のＴＦＴ
の平面図である。
【００４９】図１（Ｃ）に示すように、本形態に係るＴ
ＦＴも、ゲート電極４に対してゲート絶縁膜２を介して
対峙するチャネル領域５、および該チャネル領域５に接
続するソース・ドレイン領域８を有し、ソース・ドレイ
ン領域８は、ゲート電極４に対してセルフアライン的に
形成された高濃度ソース・ドレイン領域である。但し、
図６に示すように、本形態のＴＦＴにおいて、ゲート電
極４は、チャネル幅方向における中央部分にチャネル長
方向に丸みを帯びた三角形状をもって湾曲しながら膨出
した膨出部４４を備えている。
ＦＴも、ゲート電極４に対してゲート絶縁膜２を介して
対峙するチャネル領域５、および該チャネル領域５に接
続するソース・ドレイン領域８を有し、ソース・ドレイ
ン領域８は、ゲート電極４に対してセルフアライン的に
形成された高濃度ソース・ドレイン領域である。但し、
図６に示すように、本形態のＴＦＴにおいて、ゲート電
極４は、チャネル幅方向における中央部分にチャネル長
方向に丸みを帯びた三角形状をもって湾曲しながら膨出
した膨出部４４を備えている。
【００５０】このように構成したＴＦＴでは、第１、２
の形態に係るＴＦＴと実質的には同様で、チャネル幅方
向における端縁部分では、チャネル長Ｌche が短い分、
電流が集中する傾向にあるため、発熱量は大きいが、放
熱性が良い分、温度上昇が小さい。これに対して、チャ
ネル幅方向における中央部分は、チャネル長Ｌchc が長
い分、そこを流れる電流が小さく、発熱量が小さいの
で、温度上昇が小さい。しかも、チャネル幅方向におけ
る中央部分では、金属等の熱伝導性が高くて放熱性に優
れている材料から構成されるゲート電極４が拡張されて
いるので、この部分では放熱性が改善され、中央部分で
の温度上昇を抑えることができる。また、ゲート電極は
角張った形状で張り出していないため、チャネル幅方向
での電流分布はなだらかなカーブを描くので、特定の部
分に電流が集中することがない。しかも、このような構
造とするにあたっては、ゲート電極４をパターニングで
形成する際のマスクパターンを変えるだけでよい。それ
故、本発明によれば、製造工程を増やすことなく、自己
発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の
向上を図ることができる。
の形態に係るＴＦＴと実質的には同様で、チャネル幅方
向における端縁部分では、チャネル長Ｌche が短い分、
電流が集中する傾向にあるため、発熱量は大きいが、放
熱性が良い分、温度上昇が小さい。これに対して、チャ
ネル幅方向における中央部分は、チャネル長Ｌchc が長
い分、そこを流れる電流が小さく、発熱量が小さいの
で、温度上昇が小さい。しかも、チャネル幅方向におけ
る中央部分では、金属等の熱伝導性が高くて放熱性に優
れている材料から構成されるゲート電極４が拡張されて
いるので、この部分では放熱性が改善され、中央部分で
の温度上昇を抑えることができる。また、ゲート電極は
角張った形状で張り出していないため、チャネル幅方向
での電流分布はなだらかなカーブを描くので、特定の部
分に電流が集中することがない。しかも、このような構
造とするにあたっては、ゲート電極４をパターニングで
形成する際のマスクパターンを変えるだけでよい。それ
故、本発明によれば、製造工程を増やすことなく、自己
発熱による局部的な温度上昇を抑え、ＴＦＴの信頼性の
向上を図ることができる。
【００５１】［実施の形態４の変形例］なお、ゲート電
極４の中央部分にチャネル長方向に湾曲しながら膨出し
た膨出部４４を形成するにあたっては、図７に示すよう
に、ゲート電極４の一方だけに丸みを帯びた三角形の膨
出部４４を形成してもよい。また、図８（Ａ）に示すよ
うに、ゲート電極４を楕円形状に形成し、あるいは、図
８（Ｂ）に示すように、ゲート電極４を円形状に形成
し、その膨らみをそのままゲート電極４の膨出部４４と
して利用してもよい。
極４の中央部分にチャネル長方向に湾曲しながら膨出し
た膨出部４４を形成するにあたっては、図７に示すよう
に、ゲート電極４の一方だけに丸みを帯びた三角形の膨
出部４４を形成してもよい。また、図８（Ａ）に示すよ
うに、ゲート電極４を楕円形状に形成し、あるいは、図
８（Ｂ）に示すように、ゲート電極４を円形状に形成
し、その膨らみをそのままゲート電極４の膨出部４４と
して利用してもよい。
【００５２】［アクティブマトリクス基板への適用例］
図面を参照して、本発明を液晶表示装置用のアクティブ
マトリクス基板に適用した場合を説明する。
図面を参照して、本発明を液晶表示装置用のアクティブ
マトリクス基板に適用した場合を説明する。
【００５３】（アクティブマトリクス基板の全体構成）
図９（Ａ）は、液晶表示装置のアクティブマトリクス基
板の構成を模式的に示すブロック図である。
図９（Ａ）は、液晶表示装置のアクティブマトリクス基
板の構成を模式的に示すブロック図である。
【００５４】図９（Ａ）に示すように、液晶表示装置用
のアクティブマトリクス基板では、ガラス製などの透明
基板上に、アルミニウム、タンタル、モリブデン、チタ
ン、タングステンなどの金属膜からなるデータ線９０お
よび走査線９１で区画形成された画素領域が構成され、
そこには、画素用のＴＦＴ３０を介して画像信号が入力
される液晶容量９４（液晶セル）が存在する。データ線
９０に対しては、シフトレジスタ８４、レベルシフタ８
５、ビデオライン８７、アナログスイッチ８６を備える
データ側駆動回路８２（データドライバ部）が構成され
ている。走査線９１に対しては、シフトレジスタ８８お
よびレベルシフタ８９を備える走査側駆動回路８３（走
査ドライバ部）が構成されている。なお、画素領域に
は、前段の走査線９１との間に保持容量９３が形成さ
れ、この保持容量９３は、液晶容量９４での電荷の保持
特性を高める機能を有している。
のアクティブマトリクス基板では、ガラス製などの透明
基板上に、アルミニウム、タンタル、モリブデン、チタ
ン、タングステンなどの金属膜からなるデータ線９０お
よび走査線９１で区画形成された画素領域が構成され、
そこには、画素用のＴＦＴ３０を介して画像信号が入力
される液晶容量９４（液晶セル）が存在する。データ線
９０に対しては、シフトレジスタ８４、レベルシフタ８
５、ビデオライン８７、アナログスイッチ８６を備える
データ側駆動回路８２（データドライバ部）が構成され
ている。走査線９１に対しては、シフトレジスタ８８お
よびレベルシフタ８９を備える走査側駆動回路８３（走
査ドライバ部）が構成されている。なお、画素領域に
は、前段の走査線９１との間に保持容量９３が形成さ
れ、この保持容量９３は、液晶容量９４での電荷の保持
特性を高める機能を有している。
【００５５】（ＣＭＯＳ回路の基本構成）データ側およ
び走査側の駆動回路では、図９（Ｂ）に示すように、Ｎ
型のＴＦＴ１０とＰ型のＴＦＴ２０とによってＣＭＯＳ
回路が構成されている。このようなＣＭＯＳ回路は、１
段あるいは２段以上でインバータ回路を構成する。
び走査側の駆動回路では、図９（Ｂ）に示すように、Ｎ
型のＴＦＴ１０とＰ型のＴＦＴ２０とによってＣＭＯＳ
回路が構成されている。このようなＣＭＯＳ回路は、１
段あるいは２段以上でインバータ回路を構成する。
【００５６】このようにしてＣＭＯＳ回路をＮ型のＴＦ
Ｔ１０とＰ型のＴＦＴ２０とによって構成する場合に、
前記した実施の形態１ないし４に係るＴＦＴを使用すれ
ば、大電流を流しても局部的な発熱がない分、高い信頼
性を得ることができる。
Ｔ１０とＰ型のＴＦＴ２０とによって構成する場合に、
前記した実施の形態１ないし４に係るＴＦＴを使用すれ
ば、大電流を流しても局部的な発熱がない分、高い信頼
性を得ることができる。
【００５７】また、実施の形態１ないし３のＴＦＴを用
いた場合には、各ＴＦＴがオフセットゲート構造を有し
ているから、耐電圧が高い分、チャネル長を短くできる
ので、寄生容量の影響などを抑えることができる。この
場合には、Ｎ型のＴＦＴ１０のオフセット長をＰ型のＴ
ＦＴ２０のオフセット長より長くすることが好ましい。
このように構成すれば、同じ構造のＴＦＴであればＮ型
のＴＦＴの方がＰ型のＴＦＴよりもオン電流が大きくて
も、オフセット長を適正化することで、これらのＴＦＴ
のオン電流のバランスをとることができる。
いた場合には、各ＴＦＴがオフセットゲート構造を有し
ているから、耐電圧が高い分、チャネル長を短くできる
ので、寄生容量の影響などを抑えることができる。この
場合には、Ｎ型のＴＦＴ１０のオフセット長をＰ型のＴ
ＦＴ２０のオフセット長より長くすることが好ましい。
このように構成すれば、同じ構造のＴＦＴであればＮ型
のＴＦＴの方がＰ型のＴＦＴよりもオン電流が大きくて
も、オフセット長を適正化することで、これらのＴＦＴ
のオン電流のバランスをとることができる。
【００５８】（アクティブマトリクス基板上のＴＦＴ）
また、図９（Ａ）に示したように、データ線９０および
走査線９１で区画形成された画素領域には画素スイッチ
ング用のＴＦＴ３０が構成されることから、このＴＦＴ
３０についても、前記した実施の形態１ないし４に係る
ＴＦＴを使用してもよい。
また、図９（Ａ）に示したように、データ線９０および
走査線９１で区画形成された画素領域には画素スイッチ
ング用のＴＦＴ３０が構成されることから、このＴＦＴ
３０についても、前記した実施の形態１ないし４に係る
ＴＦＴを使用してもよい。
【００５９】そのうち、実施の形態１ないし３のＴＦＴ
を用いた場合には、各ＴＦＴがオフセットゲート構造を
有しているから、オフリーク電流が小さいので、コント
ラスト低下、表示むら、フリッカなどを防止でき、表示
品位の向上を図ることができる。但し、Ｎ型およびＰ型
の駆動回路用ＴＦＴ１０、２０についても、Ｎ型の画素
用ＴＦＴ３０と同様なオフセットゲート構造にしてオフ
リーク電流を低減すると、それに伴ってオン電流が小さ
くなりすぎて駆動回路の動作速度が低下したり、必要な
電源電圧が増大したりする。このような駆動回路の動作
速度の低下は、液晶表示装置において高品位の表示の妨
げになるという問題点がある。また、必要な電源電圧の
増大は、消費電力の低減の妨げとなる。そこで、同じ基
板上において異なる用途に用いられるＴＦＴの構造の最
適化を図ることによって、駆動回路用ＴＦＴについては
オフリーク電流の低減と大きなオン電流の確保とを図る
とともに、画素用ＴＦＴについてはオフリーク電流の低
減を図るという観点から、画素スイッチング素子として
用いられたＴＦＴ３０のオフセット長は、駆動回路を構
成するＴＦＴ１０、２０のオフセット長より長くなるよ
うに構成する。逆にいえば、駆動回路を構成するＴＦＴ
１０、２０のオフセット長は、画素スイッチング素子と
して用いられたＴＦＴ３０のオフセット長より短くなる
ように構成する。
を用いた場合には、各ＴＦＴがオフセットゲート構造を
有しているから、オフリーク電流が小さいので、コント
ラスト低下、表示むら、フリッカなどを防止でき、表示
品位の向上を図ることができる。但し、Ｎ型およびＰ型
の駆動回路用ＴＦＴ１０、２０についても、Ｎ型の画素
用ＴＦＴ３０と同様なオフセットゲート構造にしてオフ
リーク電流を低減すると、それに伴ってオン電流が小さ
くなりすぎて駆動回路の動作速度が低下したり、必要な
電源電圧が増大したりする。このような駆動回路の動作
速度の低下は、液晶表示装置において高品位の表示の妨
げになるという問題点がある。また、必要な電源電圧の
増大は、消費電力の低減の妨げとなる。そこで、同じ基
板上において異なる用途に用いられるＴＦＴの構造の最
適化を図ることによって、駆動回路用ＴＦＴについては
オフリーク電流の低減と大きなオン電流の確保とを図る
とともに、画素用ＴＦＴについてはオフリーク電流の低
減を図るという観点から、画素スイッチング素子として
用いられたＴＦＴ３０のオフセット長は、駆動回路を構
成するＴＦＴ１０、２０のオフセット長より長くなるよ
うに構成する。逆にいえば、駆動回路を構成するＴＦＴ
１０、２０のオフセット長は、画素スイッチング素子と
して用いられたＴＦＴ３０のオフセット長より短くなる
ように構成する。
【００６０】このように、液晶表示装置の駆動回路内蔵
型のアクティブマトリクス基板では、図１０に示すよう
に、概ね３種類のＴＦＴ１０、２０、３０が形成される
ことになる。図１０には、左側領域から右側領域に向か
って、Ｎ型の駆動回路用ＴＦＴ１０、Ｐ型の駆動回路用
ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０が同一の絶
縁基板５０の上に形成されている状態を示してある。
型のアクティブマトリクス基板では、図１０に示すよう
に、概ね３種類のＴＦＴ１０、２０、３０が形成される
ことになる。図１０には、左側領域から右側領域に向か
って、Ｎ型の駆動回路用ＴＦＴ１０、Ｐ型の駆動回路用
ＴＦＴ２０、およびＮ型の画素用ＴＦＴ３０が同一の絶
縁基板５０の上に形成されている状態を示してある。
【００６１】このような構成のアクティブマトリクス基
板において、前記３種類のＴＦＴ１０、２０、３０を実
施の形態１ないし３に係るＴＦＴで製造しても工程数が
増えないことを説明する。ここで、実施の形態１ないし
３に係るＴＦＴについては、いずれもオフセットゲート
構造を例に説明したが、前記のオフセット領域７に相当
する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ
構造でも同様なことがいえるので、ここでは、いずれの
ＴＦＴもＬＤＤ構造で形成していく場合を基本に説明
し、その説明の中でオフセットゲート構造を説明してい
く。なお、前記３種類のＴＦＴ１０、２０、３０を実施
の形態４に係るＴＦＴで形成する場合には、ゲート電極
をパターニング形成する場合のマスクパターンを変える
他は、通常のセルフアラインのＴＦＴを製造する場合と
同様であるため、その説明を省略する。
板において、前記３種類のＴＦＴ１０、２０、３０を実
施の形態１ないし３に係るＴＦＴで製造しても工程数が
増えないことを説明する。ここで、実施の形態１ないし
３に係るＴＦＴについては、いずれもオフセットゲート
構造を例に説明したが、前記のオフセット領域７に相当
する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ
構造でも同様なことがいえるので、ここでは、いずれの
ＴＦＴもＬＤＤ構造で形成していく場合を基本に説明
し、その説明の中でオフセットゲート構造を説明してい
く。なお、前記３種類のＴＦＴ１０、２０、３０を実施
の形態４に係るＴＦＴで形成する場合には、ゲート電極
をパターニング形成する場合のマスクパターンを変える
他は、通常のセルフアラインのＴＦＴを製造する場合と
同様であるため、その説明を省略する。
【００６２】まず、図１１（Ａ）に示すように、ガラス
製の基板５０に対してＴＥＯＳ（テトラエトキシシラ
ン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法
により厚さが約２０００〜５０００オングストロームの
シリコン酸化膜からなる下地保護膜５１を形成する。次
に基板５０の温度を３５０℃に設定して、下地保護膜５
１の表面にプラズマＣＶＤ法により厚さが約３００〜７
００オングストロームのアモルファスのシリコン膜から
なる半導体膜を形成する。次にアモルファスのシリコン
膜からなる半導体膜に対して、レーザアニールまたは固
相成長法などの結晶化工程を行い、半導体膜をポリシリ
コン膜にまで結晶化しておく。レーザアニール法では、
たとえば、エキシマレーザのビーム長が４００ｍｍのラ
インビームを用い、その出力強度はたとえば２００ｍＪ
／ｃｍ2 である。ラインビームについてはその幅方向に
おけるレーザ強度のピーク値の９０％に相当する部分が
各領域毎に重なるようにラインビームを走査していく。
製の基板５０に対してＴＥＯＳ（テトラエトキシシラ
ン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法
により厚さが約２０００〜５０００オングストロームの
シリコン酸化膜からなる下地保護膜５１を形成する。次
に基板５０の温度を３５０℃に設定して、下地保護膜５
１の表面にプラズマＣＶＤ法により厚さが約３００〜７
００オングストロームのアモルファスのシリコン膜から
なる半導体膜を形成する。次にアモルファスのシリコン
膜からなる半導体膜に対して、レーザアニールまたは固
相成長法などの結晶化工程を行い、半導体膜をポリシリ
コン膜にまで結晶化しておく。レーザアニール法では、
たとえば、エキシマレーザのビーム長が４００ｍｍのラ
インビームを用い、その出力強度はたとえば２００ｍＪ
／ｃｍ2 である。ラインビームについてはその幅方向に
おけるレーザ強度のピーク値の９０％に相当する部分が
各領域毎に重なるようにラインビームを走査していく。
【００６３】次に、ポリシリコン膜をパターニングして
島状の半導体膜１１、２１、３１とし、その表面に対し
て、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなど
を原料ガスとしてプラズマＣＶＤ法により厚さが約６０
０〜１５００オングストロームのシリコン酸化膜からな
るゲート絶縁膜１２、２２、３２を形成する（ゲート絶
縁膜形成工程）。
島状の半導体膜１１、２１、３１とし、その表面に対し
て、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなど
を原料ガスとしてプラズマＣＶＤ法により厚さが約６０
０〜１５００オングストロームのシリコン酸化膜からな
るゲート絶縁膜１２、２２、３２を形成する（ゲート絶
縁膜形成工程）。
【００６４】次に、アルミニウム、タンタル、モリブデ
ン、チタン、タングステンなどを含む導電膜をスパッタ
法により形成した後、導電膜をパターニングし、各ＴＦ
Ｔのゲート電極１４、２４、３４を形成する（ゲート電
極形成工程）。
ン、チタン、タングステンなどを含む導電膜をスパッタ
法により形成した後、導電膜をパターニングし、各ＴＦ
Ｔのゲート電極１４、２４、３４を形成する（ゲート電
極形成工程）。
【００６５】次に、図１１（Ｂ）に示すように、Ｎ型の
駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の
形成領域をレジストマスク６１で覆う。この状態で、約
１０13ｃｍ-2のドーズ量でボロンイオンを打ち込むと、
シリコン薄膜２１にはゲート電極２４に対して自己整合
的に不純物濃度が約１０18ｃｍ-3の低濃度Ｐ型領域２３
が形成される。なお、不純物が導入されなかった部分が
チャネル領域２５となる。
駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の
形成領域をレジストマスク６１で覆う。この状態で、約
１０13ｃｍ-2のドーズ量でボロンイオンを打ち込むと、
シリコン薄膜２１にはゲート電極２４に対して自己整合
的に不純物濃度が約１０18ｃｍ-3の低濃度Ｐ型領域２３
が形成される。なお、不純物が導入されなかった部分が
チャネル領域２５となる。
【００６６】この低濃度の不純物打ち込みの工程を行わ
なければ、Ｐ型の駆動回路用ＴＦＴ２０は、ＬＤＤ構造
ではなく、オフセットゲート構造となる。
なければ、Ｐ型の駆動回路用ＴＦＴ２０は、ＬＤＤ構造
ではなく、オフセットゲート構造となる。
【００６７】次に、図１１（Ｃ）に示すように、Ｐ型の
駆動回路用ＴＦＴ２０の形成領域をレジストマスク６２
で覆う。この状態で、約１０13ｃｍ-2のドーズ量でリン
イオンを打ち込むと、シリコン薄膜１１、３１にはゲー
ト電極１４、３４に対して自己整合的に不純物濃度が約
１０18ｃｍ-3の低濃度Ｎ型領域１３、３３が形成され
る。なお、不純物が導入されなかった部分がチャネル領
域１５、３５となる。
駆動回路用ＴＦＴ２０の形成領域をレジストマスク６２
で覆う。この状態で、約１０13ｃｍ-2のドーズ量でリン
イオンを打ち込むと、シリコン薄膜１１、３１にはゲー
ト電極１４、３４に対して自己整合的に不純物濃度が約
１０18ｃｍ-3の低濃度Ｎ型領域１３、３３が形成され
る。なお、不純物が導入されなかった部分がチャネル領
域１５、３５となる。
【００６８】この低濃度の不純物打ち込みの工程を行わ
なければ、Ｎ型の駆動回路用ＴＦＴ１０、およびＮ型の
画素用ＴＦＴ３０は、ＬＤＤ構造ではなく、オフセット
ゲート構造となる。
なければ、Ｎ型の駆動回路用ＴＦＴ１０、およびＮ型の
画素用ＴＦＴ３０は、ＬＤＤ構造ではなく、オフセット
ゲート構造となる。
【００６９】次に、図１１（Ｄ）に示すように、Ｎ型の
駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の
形成領域に加えて、ゲート電極２４をも広めに覆うレジ
ストマスク６３を形成する。ここで、レジストマスク６
３は、実施に形態１ないし３に示した高濃度のソース・
ドレイン領域８が形成されるようなパターンで形成す
る。この状態で、低濃度Ｐ型領域２３に約１０15ｃｍ-2
のドーズ量でボロンイオンを打ち込で、不純物濃度が約
１０20ｃｍ-3の高濃度ソース・ドレイン領域２６を形成
する。低濃度Ｐ型領域２３のうちレジストマスク６３で
覆われていた部分は、そのままＬＤＤ領域２７（低濃度
ソース・ドレイン領域）として残る。このようにしてＰ
型の駆動回路用ＴＦＴ２０を形成する。
駆動回路用ＴＦＴ１０およびＮ型の画素用ＴＦＴ３０の
形成領域に加えて、ゲート電極２４をも広めに覆うレジ
ストマスク６３を形成する。ここで、レジストマスク６
３は、実施に形態１ないし３に示した高濃度のソース・
ドレイン領域８が形成されるようなパターンで形成す
る。この状態で、低濃度Ｐ型領域２３に約１０15ｃｍ-2
のドーズ量でボロンイオンを打ち込で、不純物濃度が約
１０20ｃｍ-3の高濃度ソース・ドレイン領域２６を形成
する。低濃度Ｐ型領域２３のうちレジストマスク６３で
覆われていた部分は、そのままＬＤＤ領域２７（低濃度
ソース・ドレイン領域）として残る。このようにしてＰ
型の駆動回路用ＴＦＴ２０を形成する。
【００７０】次に、図１１（Ｅ）に示すように、Ｐ型の
駆動回路用ＴＦＴ２０の形成領域に加えて、ゲート電極
１４、３４をも広めに覆うレジストマスク６４を形成す
る。ここで、レジストマスク６４も、実施に形態１ない
し３に示した高濃度のソース・ドレイン領域８が形成さ
れるようなパターンで形成する。この状態で、低濃度Ｎ
型領域１３、２３に約１０15ｃｍ-2のドーズ量でリンイ
オンを打ち込んで、不純物濃度が約１０20ｃｍ-3の高濃
度ソース・ドレイン領域１６、３６を形成する。低濃度
Ｎ型領域１３、２３のうち、レジストマスク６４で覆わ
れていた部分は、そのまま不純物濃度が約１０18ｃｍ-3
のＬＤＤ領域１７、３７（低濃度ソース・ドレイン領
域）として残る。このようにして、Ｎ型の駆動回路用Ｔ
ＦＴ１０およびＮ型の画素用ＴＦＴ３０を形成する。
駆動回路用ＴＦＴ２０の形成領域に加えて、ゲート電極
１４、３４をも広めに覆うレジストマスク６４を形成す
る。ここで、レジストマスク６４も、実施に形態１ない
し３に示した高濃度のソース・ドレイン領域８が形成さ
れるようなパターンで形成する。この状態で、低濃度Ｎ
型領域１３、２３に約１０15ｃｍ-2のドーズ量でリンイ
オンを打ち込んで、不純物濃度が約１０20ｃｍ-3の高濃
度ソース・ドレイン領域１６、３６を形成する。低濃度
Ｎ型領域１３、２３のうち、レジストマスク６４で覆わ
れていた部分は、そのまま不純物濃度が約１０18ｃｍ-3
のＬＤＤ領域１７、３７（低濃度ソース・ドレイン領
域）として残る。このようにして、Ｎ型の駆動回路用Ｔ
ＦＴ１０およびＮ型の画素用ＴＦＴ３０を形成する。
【００７１】以降、図１０に示すように、層間絶縁膜５
２を形成した後、活性化のためのアニールを行い、しか
る後にコンタクトホールを形成した後、ソース・ドレイ
ン電極４１、４２、４３、４４、４５を形成すれば、ア
クティブマトリクス基板を製造できる。また、レジスト
マスク６１、６２、６３、６４を形成するための４回の
マスク形成工程と、４回の不純物導入工程とによって、
ＬＤＤ構造のソース・ドレイン領域が形成される。すな
わち、レジストマスク６３、６４のパターンを、実施の
形態１ないし３に示した高濃度のソース・ドレイン領域
８の形状に合わせるだけで、これらの形態に係るＴＦＴ
を製造でき、工程数は増えない。
２を形成した後、活性化のためのアニールを行い、しか
る後にコンタクトホールを形成した後、ソース・ドレイ
ン電極４１、４２、４３、４４、４５を形成すれば、ア
クティブマトリクス基板を製造できる。また、レジスト
マスク６１、６２、６３、６４を形成するための４回の
マスク形成工程と、４回の不純物導入工程とによって、
ＬＤＤ構造のソース・ドレイン領域が形成される。すな
わち、レジストマスク６３、６４のパターンを、実施の
形態１ないし３に示した高濃度のソース・ドレイン領域
８の形状に合わせるだけで、これらの形態に係るＴＦＴ
を製造でき、工程数は増えない。
【００７２】［その他の構造］なお、本発明に係るチャ
ネル領域周辺を改良してＴＦＴの信頼性を高めるという
技術は以下の場合にも応用できる。たとえば、チャネル
領域およびソース・ドレイン領域のチャネル幅方向にお
ける端縁部分がパターニング時に汚染されているためこ
の端縁部分を流れる電流を小さく抑え、チャネル幅方向
の中央部分に電流集中させたい場合がある。この場合に
は、図１２（Ａ）に示すように、実施の形態１、２とは
逆に、ソース・ドレイン領域８とチャネル領域５との間
（ゲート電極４の端部に対峙する部分）には、チャネル
幅方向における中央部分のオフセット長が端縁部分のオ
フセット長よりかなり短い構造のオフセット領域７を形
成してもよい。この場合には、図１２においてチャネル
幅方向の中央部分を通るＢ−Ｂ′線断面は、図１
（Ｂ）、（Ｃ）に示すように表れ、図１２においてチャ
ネル幅方向の端縁部分を通るＡ−Ａ′線断面は、図１
（Ａ）に示すように表れる。このように構成した場合に
は、チャネル領域５、およびソース・ドレイン領域８の
オフセット領域７において、チャネル幅方向における端
縁部分はオフセット長が長い分、そこに流れる電流を小
さく抑えることができる。
ネル領域周辺を改良してＴＦＴの信頼性を高めるという
技術は以下の場合にも応用できる。たとえば、チャネル
領域およびソース・ドレイン領域のチャネル幅方向にお
ける端縁部分がパターニング時に汚染されているためこ
の端縁部分を流れる電流を小さく抑え、チャネル幅方向
の中央部分に電流集中させたい場合がある。この場合に
は、図１２（Ａ）に示すように、実施の形態１、２とは
逆に、ソース・ドレイン領域８とチャネル領域５との間
（ゲート電極４の端部に対峙する部分）には、チャネル
幅方向における中央部分のオフセット長が端縁部分のオ
フセット長よりかなり短い構造のオフセット領域７を形
成してもよい。この場合には、図１２においてチャネル
幅方向の中央部分を通るＢ−Ｂ′線断面は、図１
（Ｂ）、（Ｃ）に示すように表れ、図１２においてチャ
ネル幅方向の端縁部分を通るＡ−Ａ′線断面は、図１
（Ａ）に示すように表れる。このように構成した場合に
は、チャネル領域５、およびソース・ドレイン領域８の
オフセット領域７において、チャネル幅方向における端
縁部分はオフセット長が長い分、そこに流れる電流を小
さく抑えることができる。
【００７３】また、図１２（Ｂ）に示すように、実施の
形態４とは逆に、ゲート電極４がチャネル幅方向におけ
る中央部分に括れ部分４９をもつように構成してもよ
い。このように構成した場合も、チャネル領域５は、チ
ャネル幅方向における端縁部分のチャネル長が長い分、
そこに流れる電流を小さく抑えることができる。
形態４とは逆に、ゲート電極４がチャネル幅方向におけ
る中央部分に括れ部分４９をもつように構成してもよ
い。このように構成した場合も、チャネル領域５は、チ
ャネル幅方向における端縁部分のチャネル長が長い分、
そこに流れる電流を小さく抑えることができる。
【００７４】
【発明の効果】以上説明したように、本発明では、前記
のいずれのＴＦＴにおいても、オフセット領域の平面形
状、ゲート電極の平面形状など、チャネル領域周辺部分
の構造を改良することにより、製造工程数を増やすこと
なく、自己発熱による局部的な温度上昇を抑えてある。
それ故、ＴＦＴの信頼性の向上を図ることができる。
のいずれのＴＦＴにおいても、オフセット領域の平面形
状、ゲート電極の平面形状など、チャネル領域周辺部分
の構造を改良することにより、製造工程数を増やすこと
なく、自己発熱による局部的な温度上昇を抑えてある。
それ故、ＴＦＴの信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）はいずれもオフセットゲート構
造のＴＦＴの縦断面図、（Ｃ）はセルフアライン構造の
ＴＦＴの縦断面図である。
造のＴＦＴの縦断面図、（Ｃ）はセルフアライン構造の
ＴＦＴの縦断面図である。
【図２】本発明の実施の形態１に係るＴＦＴの平面図で
ある。
ある。
【図３】本発明の実施の形態２に係るＴＦＴの平面図で
ある。
ある。
【図４】本発明の実施の形態３に係るＴＦＴの平面図で
ある。
ある。
【図５】本発明の実施の形態３の変形例に係るＴＦＴの
平面図である。
平面図である。
【図６】本発明の実施の形態４に係るＴＦＴの平面図で
ある。
ある。
【図７】本発明の実施の形態４の変形例に係るＴＦＴの
平面図である。
平面図である。
【図８】（Ａ）、（Ｂ）はいずれも、発明の実施の形態
４の別の変形例に係るＴＦＴの平面図である。
４の別の変形例に係るＴＦＴの平面図である。
【図９】（Ａ）は液晶表示装置のアクティブマトリクス
基板の構成を模式的に示すブロック図、（Ｂ）はＣＭＯ
Ｓ回路の回路図である。
基板の構成を模式的に示すブロック図、（Ｂ）はＣＭＯ
Ｓ回路の回路図である。
【図１０】図９（Ａ）、（Ｂ）に示すアクティブマトリ
クス基板に構成される３種類のＴＦＴの断面図である。
クス基板に構成される３種類のＴＦＴの断面図である。
【図１１】図１０に示すアクティブマトリクス基板の製
造方法の一例を示す工程断面図である。
造方法の一例を示す工程断面図である。
【図１２】本発明を応用したＴＦＴの平面図である。
【図１３】従来のセルフアライン構造のＴＦＴの平面図
である。
である。
【図１４】従来のオフセットゲート構造のＴＦＴの平面
図である。
図である。
２、１２、２２、３２ ゲート絶縁膜
４、１４、２４、３４ ゲート電極
５、１５、２５、３５ チャネル領域
１６、２６、３６ 高濃度ソース・ドレイン領域
７ オフセット領域
８、 ソース・ドレイン領域
９ コンタクトホール
１０、２０、３０ ＴＦＴ
１７、２７、３７ ＬＤＤ領域またはオフセット領域
４０ 配線層
５０ ガラス基板
５１ 下地保護膜
５２ 層間絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/786
Claims (36)
- 【請求項１】 ゲート電極に対してゲート絶縁膜を介し
て対峙するチャネル領域と、該チャネル領域に接続する
ソース・ドレイン領域と、該ソース・ドレイン領域の少
なくとも一方と前記チャネル領域との間に形成されたオ
フセット領域とを有する薄膜トランジスタにおいて、 前記オフセット領域は、チャネル幅方向における中央部
分のオフセット長が端縁部分のオフセット長より長いこ
とを特徴とする薄膜トランジスタ。 - 【請求項２】 ゲート電極に対してゲート絶縁膜を介し
て対峙するチャネル領域と、該チャネル領域に接続する
ソース・ドレイン領域と、該ソース・ドレイン領域の少
なくとも一方と前記チャネル領域との間に形成されたオ
フセット領域とを有する薄膜トランジスタにおいて、 前記オフセット領域は、チャネル幅方向における中央部
分のみに形成されていることを特徴とする薄膜トランジ
スタ。 - 【請求項３】 請求項１または２において、前記オフセ
ット領域と、該オフセット領域に隣接するソース・ドレ
イン領域との境界部分は、チャネル幅方向における中央
部分が前記ソース・ドレイン領域の方に向けて湾曲する
ように張り出した平面形状を有していることを特徴とす
る薄膜トランジスタ。 - 【請求項４】 請求項３において、前記チャネル領域
は、幅寸法が５０μｍ以上であることを特徴とする薄膜
トランジスタ。 - 【請求項５】 請求項３または４において、前記オフセ
ット領域は、チャネル幅方向における中央部分のオフセ
ット長が２μｍ以下であることを特徴とする薄膜トラン
ジスタ。 - 【請求項６】 請求項３または４において、前記オフセ
ット領域は、チャネル幅方向における中央部分のオフセ
ット長が０．２５μｍから１．０μｍまでの範囲内にあ
ることを特徴とする薄膜トランジスタ。 - 【請求項７】 ゲート電極に対してゲート絶縁膜を介し
て対峙するチャネル領域と、該チャネル領域に接続する
ソース・ドレイン領域と、該ソース・ドレイン領域の少
なくとも一方と前記チャネル領域との間に形成されたオ
フセット領域とを有する薄膜トランジスタにおいて、 チャネル幅方向で前記オフセット領域と前記ソース・ド
レイン領域とを交互に複数ずつ備えていることを特徴と
する薄膜トランジスタ。 - 【請求項８】 請求項７において、前記チャネル領域
は、幅寸法が２００μｍ以下であることを特徴とする薄
膜トランジスタ。 - 【請求項９】 請求項７において、前記オフセット領域
は、チャネル幅方向における中央部分に偏在しているこ
とを特徴とする薄膜トランジスタ。 - 【請求項１０】 請求項７において、前記複数のオフセ
ット領域のうち、チャネル幅方向における中央部分のオ
フセット領域は、端縁側のオフセット領域より広い幅寸
法を有していることを特徴とする薄膜トランジスタ。 - 【請求項１１】 請求項９または１０において、前記チ
ャネル領域は、幅寸法が２００μｍ以上であることを特
徴とする薄膜トランジスタ。 - 【請求項１２】 請求項７ないし１１のいずれかにおい
て、前記オフセット領域は、オフセット長が０．２μｍ
から２μｍまでの範囲内にあることを特徴とする薄膜ト
ランジスタ。 - 【請求項１３】 請求項７ないし１１のいずれかにおい
て、前記オフセット領域は、オフセット長が０．５μｍ
から０．７５μｍまでの範囲内にあることを特徴とする
薄膜トランジスタ。 - 【請求項１４】 請求項１ないし１３のいずれかにおい
て、前記オフセット領域に相当する領域に低濃度ソース
・ドレイン領域を備えていることを特徴とする薄膜トラ
ンジスタ。 - 【請求項１５】 請求項１ないし１４のいずれかに規定
する構造の薄膜トランジスタによって逆導電型の薄膜ト
ランジスタをそれぞれ構成するとともに、該逆導電型の
薄膜トランジスタ同士を配線接続してなることを特徴と
する薄膜トランジスタ回路。 - 【請求項１６】 請求項１ないし１４のいずれかに規定
する構造の薄膜トランジスタによって逆導電型の薄膜ト
ランジスタをそれぞれ構成するとともに、該逆導電型の
薄膜トランジスタ同士を配線接続してなる薄膜トランジ
スタ回路であって、 前記逆導電型の薄膜トランジスタのうち、Ｎ型の薄膜ト
ランジスタのオフセット長がＰ型の薄膜トランジスタの
オフセット長より長いことを特徴とする薄膜トランジス
タ回路。 - 【請求項１７】 請求項１ないし１４のいずれかに規定
する構造の薄膜トランジスタによって構成された駆動回
路を有するアクティブマトリクス基板を用いたことを特
徴とする液晶表示装置。 - 【請求項１８】 請求項１ないし１４のいずれかに規定
する構造の薄膜トランジスタを用いて、画素領域の画素
スイッチング素子、および駆動回路を構成するととも
に、前記画素スイッチング素子として用いられた薄膜ト
ランジスタのオフセット長が前記駆動回路を構成する薄
膜トランジスタのオフセット長より長くなるように構成
されたアクティブマトリクス基板を用いたことを特徴と
する液晶表示装置。 - 【請求項１９】 ゲート電極に対してゲート絶縁膜を介
して対峙するチャネル領域と、該チャネル領域に接続す
るソース・ドレイン領域と、該ソース・ドレイン領域の
少なくとも一方と前記チャネル領域との間に形成された
ＬＤＤ領域とを有する薄膜トランジスタにおいて、 前記ＬＤＤ領域は、チャネル幅方向における中央部分の
ＬＤＤ長が端縁部分のＬＤＤ長より長いことを特徴とす
る薄膜トランジスタ。 - 【請求項２０】 ゲート電極に対してゲート絶縁膜を介
して対峙するチャネル領域と、該チャネル領域に接続す
るソース・ドレイン領域と、該ソース・ドレイン領域の
少なくとも一方と前記チャネル領域との間に形成された
ＬＤＤ領域とを有する薄膜トランジスタにおいて、 前記ＬＤＤ領域は、チャネル幅方向における中央部分の
みに形成されていることを特徴とする薄膜トランジス
タ。 - 【請求項２１】 請求項１９または２０において、前記
ＬＤＤ領域と、該ＬＤＤ領域に隣接するソース・ドレイ
ン領域との境界部分は、チャネル幅方向における中央部
分が前記ソース・ドレイン領域の方に向けて湾曲するよ
うに張り出した平面形状を有していることを特徴とする
薄膜トランジスタ。 - 【請求項２２】 請求項２１において、前記チャネル領
域は、幅寸法が５０μｍ以上であることを特徴とする薄
膜トランジスタ。 - 【請求項２３】 請求項２１または２２において、前記
ＬＤＤ領域は、チャネル幅方向における中央部分のＬＤ
Ｄ長が２μｍ以下であることを特徴とする薄膜トランジ
スタ。 - 【請求項２４】 請求項２１または２２において、前記
ＬＤＤ領域は、チャネル幅方向における中央部分のＬＤ
Ｄ長が０．２５μｍから１．０μｍまでの範囲内にある
ことを特徴とする薄膜トランジスタ。 - 【請求項２５】 ゲート電極に対してゲート絶縁膜を介
して対峙するチャネル領域と、該チャネル領域に接続す
るソース・ドレイン領域と、該ソース・ドレイン領域の
少なくとも一方と前記チャネル領域との間に形成された
ＬＤＤ領域とを有する薄膜トランジスタにおいて、 チャネル幅方向で前記ＬＤＤ領域と前記ソース・ドレイ
ン領域とを交互に複数ずつ備えていることを特徴とする
薄膜トランジスタ。 - 【請求項２６】 請求項２５において、前記チャネル領
域は、幅寸法が２００μｍ以下であることを特徴とする
薄膜トランジスタ。 - 【請求項２７】 請求項２５において、前記ＬＤＤ領域
は、チャネル幅方向における中央部分に偏在しているこ
とを特徴とする薄膜トランジスタ。 - 【請求項２８】 請求項２５において、前記複数のＬＤ
Ｄ領域のうち、チャネル幅方向における中央部分のＬＤ
Ｄ領域は、端縁側のＬＤＤ領域より広い幅寸法を有して
いることを特徴とする薄膜トランジスタ。 - 【請求項２９】 請求項２７または２８において、前記
チャネル領域は、幅寸法が２００μｍ以上であることを
特徴とする薄膜トランジスタ。 - 【請求項３０】 請求項２５ないし２９のいずれかにお
いて、前記ＬＤＤ領域は、ＬＤＤ長が０．２μｍから２
μｍまでの範囲内にあることを特徴とする薄膜トランジ
スタ。 - 【請求項３１】 請求項２５ないし２９のいずれかにお
いて、前記ＬＤＤ領域は、ＬＤＤ長が０．５μｍから
０．７５μｍまでの範囲内にあることを特徴とする薄膜
トランジスタ。 - 【請求項３２】 請求項１９ないし３１のいずれかにお
いて、前記ＬＤＤ領域に相当する領域に低濃度ソース・
ドレイン領域を備えていることを特徴とする薄膜トラン
ジスタ。 - 【請求項３３】 請求項１９ないし３２のいずれかに規
定する構造の薄膜トランジスタによって逆導電型の薄膜
トランジスタをそれぞれ構成するとともに、該逆導電型
の薄膜トランジスタ同士を配線接続してなることを特徴
とする薄膜トランジスタ回路。 - 【請求項３４】 請求項１９ないし３２のいずれかに規
定する構造の薄膜トランジスタによって逆導電型の薄膜
トランジスタをそれぞれ構成するとともに、該逆導電型
の薄膜トランジスタ同士を配線接続してなる薄膜トラン
ジスタ回路であって、 前記逆導電型の薄膜トランジスタのうち、Ｎ型の薄膜ト
ランジスタのＬＤＤ長がＰ型の薄膜トランジスタのＬＤ
Ｄ長より長いことを特徴とする薄膜トランジスタ回路。 - 【請求項３５】 請求項１９ないし３２のいずれかに規
定する構造の薄膜トランジスタによって構成された駆動
回路を有するアクティブマトリクス基板を用いたことを
特徴とする液晶表示装置。 - 【請求項３６】 請求項１９ないし３２のいずれかに規
定する構造の薄膜トランジスタを用いて、画素領域の画
素スイッチング素子、および駆動回路を構成するととも
に、前記画素スイッチング素子として用いられた薄膜ト
ランジスタのＬＤＤ長が前記駆動回路を構成する薄膜ト
ランジスタのＬＤＤ長より長くなるように構成されたア
クティブマトリクス基板を用いたことを特徴とする液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7422197A JP3520713B2 (ja) | 1997-03-26 | 1997-03-26 | 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7422197A JP3520713B2 (ja) | 1997-03-26 | 1997-03-26 | 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003386718A Division JP3812566B2 (ja) | 2003-11-17 | 2003-11-17 | 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270699A JPH10270699A (ja) | 1998-10-09 |
| JP3520713B2 true JP3520713B2 (ja) | 2004-04-19 |
Family
ID=13540927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7422197A Expired - Fee Related JP3520713B2 (ja) | 1997-03-26 | 1997-03-26 | 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3520713B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7453531B2 (en) | 2003-11-22 | 2008-11-18 | Lg Display Co., Ltd. | LCD driving device having plural TFT channels connected in parallel with either increasing channel widths or decreasing channel distances from central part to edges of the device |
| KR100603832B1 (ko) | 2004-05-03 | 2006-07-24 | 엘지.필립스 엘시디 주식회사 | 열분산형 멀티채널 트랜지스터와 그 제조방법 |
| KR101048707B1 (ko) * | 2004-05-11 | 2011-07-14 | 엘지디스플레이 주식회사 | 액정 표시 장치의 다채널 소자 및 이의 형성 방법 |
| JP4727647B2 (ja) * | 2007-11-19 | 2011-07-20 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| JP2010056169A (ja) * | 2008-08-26 | 2010-03-11 | Toshiba Mobile Display Co Ltd | 薄膜トランジスタ及びこれを用いた表示装置 |
| CN104409509A (zh) * | 2014-10-20 | 2015-03-11 | 深圳市华星光电技术有限公司 | 薄膜晶体管 |
| CN104865763B (zh) * | 2015-06-12 | 2017-09-15 | 深圳市华星光电技术有限公司 | 阵列基板 |
| BR112017023119B1 (pt) * | 2016-07-08 | 2022-11-16 | Chongqing Boe Optoelectronics Technology Co., Ltd. | Transistor de película fina, circuito de acionamento de gate em matriz, aparelho de exibição e método de fabricação |
| JP6885053B2 (ja) * | 2016-12-20 | 2021-06-09 | 富士通株式会社 | 半導体装置 |
| CN109870860B (zh) * | 2017-12-05 | 2021-10-26 | 瀚宇彩晶股份有限公司 | 像素结构 |
| WO2019119456A1 (zh) * | 2017-12-23 | 2019-06-27 | 深圳市柔宇科技有限公司 | 薄膜晶体管、阵列基板及显示屏 |
| CN115274703A (zh) * | 2022-07-29 | 2022-11-01 | 广州华星光电半导体显示技术有限公司 | 一种阵列基板及显示面板 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496234A (ja) * | 1990-08-03 | 1992-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0722627A (ja) * | 1993-07-05 | 1995-01-24 | Sony Corp | 薄膜半導体装置及びアクティブマトリクス液晶表示装置 |
| JP4032443B2 (ja) * | 1996-10-09 | 2008-01-16 | セイコーエプソン株式会社 | 薄膜トランジスタ、回路、アクティブマトリクス基板、液晶表示装置 |
| JPH10154816A (ja) * | 1996-11-21 | 1998-06-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1997
- 1997-03-26 JP JP7422197A patent/JP3520713B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10270699A (ja) | 1998-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100374737B1 (ko) | 트랜지스터형성방법,그트랜지스터를포함하는회로,액티브매트릭스기판의제조방법,표시장치의제조방법,및프로젝터및전자기기 | |
| US6677609B2 (en) | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor | |
| KR100195596B1 (ko) | 박막트랜지스터 반도체장치 및 액정표시장치 | |
| JP4032443B2 (ja) | 薄膜トランジスタ、回路、アクティブマトリクス基板、液晶表示装置 | |
| US6563136B2 (en) | Thin-film semiconductor device having a thin-film transistor for circuits that differs from a thin-film transistor for pixels | |
| JPH11177102A (ja) | 半導体装置およびその作製方法 | |
| JP3520713B2 (ja) | 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 | |
| US7195960B2 (en) | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor | |
| KR20070072207A (ko) | 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법 | |
| US7193238B2 (en) | Display device and a method for manufacturing the same | |
| US7755709B2 (en) | Liquid crystal display device having dummy contact holes and fabrication method thereof | |
| JPH07263705A (ja) | 薄膜トランジスタ | |
| US8009241B2 (en) | LCD driving device having plural TFT channels connected in parallel with either increasing channel widths or decreasing channel distances from central part to edges of the device | |
| JPH10154814A (ja) | アクティブマトリクス基板およびその製造方法 | |
| KR20070072208A (ko) | 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법 | |
| JP3812566B2 (ja) | 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 | |
| JP2005072531A (ja) | 薄膜トランジスタを備えた装置およびその製造方法 | |
| JPH06260499A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP4257482B2 (ja) | 薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置 | |
| KR101172015B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| JP4353762B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH11282007A (ja) | 液晶表示装置 | |
| JP3857250B2 (ja) | 薄膜トランジスタ配列及びその駆動回路の製造方法 | |
| JPH08186263A (ja) | 薄膜トランジスタおよび液晶表示装置 | |
| JPH11274512A (ja) | 薄膜トランジスタ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040126 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120213 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |