JP2005072531A - 薄膜トランジスタを備えた装置およびその製造方法 - Google Patents
薄膜トランジスタを備えた装置およびその製造方法 Download PDFInfo
- Publication number
- JP2005072531A JP2005072531A JP2003304036A JP2003304036A JP2005072531A JP 2005072531 A JP2005072531 A JP 2005072531A JP 2003304036 A JP2003304036 A JP 2003304036A JP 2003304036 A JP2003304036 A JP 2003304036A JP 2005072531 A JP2005072531 A JP 2005072531A
- Authority
- JP
- Japan
- Prior art keywords
- region
- low
- concentration impurity
- thin film
- film transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】高い耐圧や高信頼性を確保し、閾値電圧およびリーク電流のばらつきも抑え、かつリーク電流を低減し、実効チャネル長が短くなることを防止する。
【解決手段】複数のスイッチング素子の少なくとも1つは、直列接続され、かつチャネル領域4a、4bが同一の連続する半導体層2に形成される少なくとも2つのTFT80、90を含み、ゲート電極7a、7bは互いに電気的に接続されている。TFTはそれぞれ、チャネル領域を挟んで、同一の連続する半導体層2に形成されたソース領域9およびドレイン領域10と、ソース領域およびドレイン領域よりも低い不純物濃度を有する第1低濃度不純物領域6a、6b、6c、6dと、半導体層上に形成されたゲート絶縁層3とをさらに備える。ゲート電極7a、7bは、ゲート絶縁層3を介して、チャネル領域および第1低濃度不純物領域と重なっている。
【選択図】図1
【解決手段】複数のスイッチング素子の少なくとも1つは、直列接続され、かつチャネル領域4a、4bが同一の連続する半導体層2に形成される少なくとも2つのTFT80、90を含み、ゲート電極7a、7bは互いに電気的に接続されている。TFTはそれぞれ、チャネル領域を挟んで、同一の連続する半導体層2に形成されたソース領域9およびドレイン領域10と、ソース領域およびドレイン領域よりも低い不純物濃度を有する第1低濃度不純物領域6a、6b、6c、6dと、半導体層上に形成されたゲート絶縁層3とをさらに備える。ゲート電極7a、7bは、ゲート絶縁層3を介して、チャネル領域および第1低濃度不純物領域と重なっている。
【選択図】図1
Description
本発明は、薄膜トランジスタ(以下、「TFT」と略す。)を備えた装置およびその製造方法に関する。
近年、比較的高い移動度を有する多結晶シリコンを用いて、透明絶縁基板上に画像を表示する表示部のTFTと、表示部を駆動するドライバ回路部のTFTとを同時に形成するドライバモノリシック型の表示パネルの開発が進められている。ドライバ回路部のTFTのうち、ロジック回路やクロック回路に用いられるTFTについては、TFTに印加される電圧が高いため、耐圧や信頼性が高いことが望まれ、また表示部のTFT(画素TFT)を高速で動作させるため、オン電流が大きいことが望まれる。ドライバ回路部のTFTのうち、サンプルホールド回路のTFTについては、信号を保持するためにリーク電流が少ないことなどが望まれる。さらに、ドライバ回路に含まれる全てのTFTについて、各TFTが安定した動作をするように、各TFTの閾値電圧(以下、Vthと略す。)のばらつきが小さいことも望まれる。
TFTの耐圧や信頼性を高める方法として、従来から様々な方法が提案され実用化されてきた。例えば、特許文献1および特許文献2には、GOLD(Gate−Overlapped LDD)構造のTFTが開示されている。
図16を参照して、GOLD構造を有する従来のTFTの構成を簡潔に説明する。図16のTFTでは、石英基板1の上に、所定の形状にパターニングされた多結晶シリコンからなる半導体層2が形成されている。半導体層2は、チャネル領域4aと、チャネル領域4aの両側に形成された低濃度不純物領域6aおよび6bと、さらにその外側に形成されたソース領域9およびドレイン領域10を有している。半導体層2はゲート絶縁層3で覆われており、ゲート絶縁層3の上には、ゲート電極7aが設けられている。ゲート電極7aは、半導体層2のチャネル領域4aおよび低濃度不純物領域6a、6bを覆うようにパターニングされている。ゲート絶縁層3およびゲート電極7aは、層間絶縁膜12で覆われており、層間絶縁膜12の上には、ソース電極13およびドレイン電極14が設けられている。層間絶縁膜12に形成されたコンタクトホールを介して、ソース電極13はソース領域9に、ドレイン電極14はドレイン領域10にそれぞれ接続されている。
このようにGOLD構造のTFTでは、チャネル領域4aとソース領域9との間、およびチャネル領域4aとドレイン領域10との間に、ソース、ドレイン領域9、10よりも不純物濃度が低い低濃度不純物領域6a、6bが形成され、各低濃度不純物領域6a、6bはゲート絶縁層3を介してゲート電極7aと重なっている。チャネル領域4aとドレイン領域10との間に低濃度不純物領域6bが存在するので、ドレイン領域10の端部における電界集中を緩和することができ、耐圧を高めることができる。また、ドレイン領域側の低濃度不純物領域6bはゲート電極7aで覆われているため、ゲート電圧の印加を受ける。そのため、ドレイン領域側の低濃度不純物領域6b上のゲート絶縁層3にはホットキャリアが注入されにくくなり、特性の劣化が抑制される結果、TFTの信頼性を高めることができる。
TFTの耐圧や信頼性を高める他の方法として、2個以上のゲート電極を設ける、いわゆるマルチゲート構造のTFTが知られている。この構造のTFTは、例えば特許文献3に開示されている。
図17を参照してマルチゲート構造を有する従来のTFTの構成を簡潔に説明する。図17のTFTでは、石英基板1上に、所定の形状にパターニングされた多結晶シリコンからなる半導体層2が形成されている。この半導体層2は、互いに離れた2つのチャネル領域4a、4bと、これらのチャネル領域4a、4bを接続する高濃度不純物領域11と、チャネル領域4aにおける高純度不純物領域11と反対側の端部に形成されたソース領域9と、チャネル領域4bにおける高純度不純物領域11と反対側の端部に形成されたドレイン領域10とを有している。高濃度不純物領域11は、チャネル領域4aを有する第1のTFT50のドレイン領域と、チャネル領域4bを有する第2のTFT60のソース領域とを含んでいる。半導体層2は、ゲート絶縁層(ゲート酸化膜)3で覆われており、ゲート絶縁層3上には、複数のゲート電極7a、7bが設けられている。ゲート電極7a、7bは、ゲート絶縁層3を介して対応する各チャネル領域4a、4bを覆うようにそれぞれパターニングされている。ゲート電極7a、7bおよびゲート絶縁層3は、層間絶縁膜12で覆われている。層間絶縁膜12の上には、ソース電極13およびドレイン電極14が設けられている。層間絶縁膜12に形成されたコンタクトホールを介して、ソース電極13はソース領域9、ドレイン電極14はドレイン領域10とそれぞれ接続されている。
このようにマルチゲート構造のTFTは、等価回路的には複数のTFT50、60が直列接続された構成を有している。マルチゲート構造のTFTのドレイン電圧は、接続されるTFTの個数に応じて分割されるため、直列に接続された各TFTに印加される実質的なドレイン電圧は小さくなる。従って、シングルゲート構造のTFTと比べると、耐圧の高いTFTが得られる。
しかしながら、多結晶シリコンを用いたGOLD構造のTFT(図16)では、以下の2つの課題(問題点I、II)を解決することが求められている。
ドライバモノリシック型パネルでは、高いオン電流が必要とされるドライバ回路を、画素部の回路と一体形成するので、TFTの活性層には比較的移動度の高い多結晶シリコンが通常用いられる。多結晶シリコンは小さな結晶粒が集まって出来ており、その結晶性は単結晶シリコンのように均一ではない。結晶性に差があると半導体層にドーピングされた不純物イオンの活性化率は異なる。その結果、TFTの閾値電圧(Vth)にばらつきが生じる(問題点I)。なお、半導体層の材料として、多結晶シリコンに限らず、連続粒界(CG)シリコンなどに代表される複数の結晶質領域を有するシリコン(「結晶質シリコン」とする)を用いる場合にも同様の問題が生じる。
上述した多結晶シリコンの結晶性のばらつきは、閾値電圧だけでなくリーク電流にも影響を及ぼす。結晶性がばらついていると、不純物イオンの活性化率が異なるため、低濃度不純物領域6a、6bのキャリア濃度がばらつく。その結果、ドレイン近傍の電界強度がTFT毎に異なるので、負のゲート電圧を印加した時のリーク電流のばらつきが大きくなる(問題点II)。
一方、マルチゲート構造のTFT(図17)は、一般に低濃度不純物領域を持たず、半導体層のチャネル領域4a、4bは、ソース領域9、ドレイン領域10、高濃度不純物領域11などの不純物濃度の高い領域で直接挟まれている。そのため、これらの不純物濃度の高い領域にドーピングされた不純物元素が、後工程の熱アニールによってチャネル領域4a、4bへ向かって両側から拡散しやすい。その結果、マルチゲート構造のTFTでは、実効チャネル長が短くなりやすく、パンチスルーによって耐圧が低下したり、リーク電流が増大したりするという問題点がある(問題点III)。この影響はチャネル長が短くなるほど顕著に現れるため、マルチゲート構造ではTFTの微細化も困難である。
特開平8−153875号公報
特開2000−216397号公報
特公平5−44195号公報
本発明の目的は、複数の薄膜トランジスタを有する装置において、高い耐圧や高信頼性を確保しつつ、薄膜トランジスタ間の閾値電圧Vthおよびリーク電流のばらつきも抑え、かつ各薄膜トランジスタにおいて、リーク電流を低減し、実効チャネル長が短くなることを防止することである。
本発明の装置は、複数のスイッチング素子を備えた装置であって、前記複数のスイッチング素子の少なくとも1つは、直列に接続され、かつ、それぞれのチャネル領域が同一の連続する半導体層に形成されている少なくとも2つの薄膜トランジスタを含み、前記少なくとも2つの薄膜トランジスタのそれぞれのゲート電極は互いに電気的に接続されており、前記少なくとも2つの薄膜トランジスタはそれぞれ、前記チャネル領域を挟んで、前記同一の連続する半導体層に形成されたソース領域およびドレイン領域と、前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域との間のうち少なくとも一方に形成され、前記ソース領域および前記ドレイン領域よりも低い不純物濃度を有する第1低濃度不純物領域と、前記同一の連続する半導体層の上に形成されたゲート絶縁層とをさらに備え、前記ゲート電極は、前記ゲート絶縁層を介して、前記チャネル領域および前記第1低濃度不純物領域と重なっている。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域との間の両方に前記第1低濃度不純物領域を備えている。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ドレイン領域と前記チャネル領域との間にのみ前記第1低濃度不純物領域を備えている。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタは、前記ソース領域と前記チャネル領域との間にのみ前記第1低濃度不純物領域を備えた第1トランジスタと、前記ドレイン領域と前記チャネル領域との間にのみ前記第1低濃度不純物領域を備えた第2トランジスタとを含む。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタは2×n個(n:1以上の整数)の薄膜トランジスタであって、前記少なくとも2つの薄膜トランジスタのうち、前記同一の連続した半導体層の一方の端部からn番目までの薄膜トランジスタは前記第1トランジスタであり、残りの薄膜トランジスタは前記第2トランジスタである。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタは(2×n+1)個(n:1以上の整数)の薄膜トランジスタであって、前記少なくとも2つの薄膜トランジスタのうち、前記同一の連続した半導体層の一方の端部からn番目までの薄膜トランジスタは前記第1トランジスタであり、(n+1)番目の薄膜トランジスタは、前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域と間にそれぞれ第1低濃度不純物領域を備えた第3トランジスタであり、残りの薄膜トランジスタは前記第2トランジスタである。
前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ソース領域が前記同一の半導体層の前記一方の端部側になり、前記ドレイン領域が前記同一の半導体層の他方の端部側になるように形成されていてもよい。または、前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ドレイン領域が前記同一の連続した半導体層の前記一方の端部側になり、前記ソース領域が前記同一の連続した半導体層の他方の端部側になるように形成されていてもよい。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれの前記第1の低濃度不純物領域のチャネル方向の長さが略等しい。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれにおいて、前記ドレイン領域と前記チャネル領域との間の前記第1の低濃度不純物領域は、前記ソース領域と前記チャネル領域との間の前記第1の低濃度不純物領域よりも長い。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタは2×n個または(2×n+1)個(n:1以上の整数)の薄膜トランジスタであって、前記同一の連続した半導体層の一方の端部からn番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記一方の端部側にある第1の低濃度不純物領域の長さが、他方の第1の低濃度不純物領域の長さよりも長く、前記同一の連続した半導体層の他方の端部からn番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記他方の端部側にある第1の低濃度不純物領域の長さが、他方の第1の低濃度不純物領域の長さよりも長い。
前記少なくとも2つの薄膜トランジスタは、前記ソース領域と前記ドレイン領域との間に、少なくとも1つの第2低濃度不純物領域を備えており、前記ゲート電極は前記第2の低濃度不純物領域と重なっていないことが好ましい。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側にそれぞれ前記第2低濃度不純物領域を備えている。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ドレイン領域側にのみ前記第2低濃度不純物領域を備えている。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ソース領域側にのみ前記第2の低濃度不純物領域を備えている。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ソース領域と前記ドレイン領域との間に、少なくとも1つの第2低濃度不純物領域を備えており、前記ゲート電極は前記第2の低濃度不純物領域と重なっておらず、前記第1トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうちいずれか一方に前記第2低濃度不純物領域を備え、前記第2トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち他方に前記第2低濃度不純物領域を備えている。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタは、前記ソース領域と前記ドレイン領域との間に、少なくとも1つの第2の低濃度不純物領域を備えており、前記第2の低濃度不純物領域は、前記ゲート電極と重なっておらず、前記第1トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち一方に第2の低濃度不純物領域を備え、前記第2トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち他方に前記第2の低濃度不純物領域を備え、前記第3トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側の両方に前記第2の低濃度不純物領域を備えている。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれの前記第2の低濃度不純物領域のチャネル方向の長さが略等しい。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれにおいて、前記ゲート電極の前記ドレイン領域側の前記第2の低濃度不純物領域は、前記ゲート電極の前記ソース領域側の前記第2の低濃度不純物領域よりも長い。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタは2×n個または(2×n+1)個(n:1以上の整数)の薄膜トランジスタであって、前記同一の連続した半導体層の一方の端部からn番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記一方の端部側にある第2の低濃度不純物領域の長さが、他方の第2の低濃度不純物領域の長さよりも長く、前記同一の連続した半導体層の他方の端部からn番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記他方の端部側にある第2の低濃度不純物領域の長さが、他方の第2の低濃度不純物領域の長さよりも長い、請求項13に記載の装置。
前記少なくとも2つの薄膜トランジスタのそれぞれの前記第2の低濃度不純物領域のチャネル方向の長さが、0.6um以上2um以下であることが好ましい。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれの、前記第2の低濃度不純物領域の不純物濃度と前記第1の低濃度不純物領域の不純物濃度とが略等しい。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれの、前記第2の低濃度不純物領域の不純物濃度が、前記第1の低濃度不純物領域の不純物濃度よりも高い。
ある好ましい実施形態において、前記少なくとも2つの薄膜トランジスタのそれぞれの、前記第2の低濃度不純物領域の不純物濃度が、前記第1の低濃度不純物領域の不純物濃度よりも低い。
ある好ましい実施形態において、絶縁材料を用いて、前記ゲート絶縁層の上に、前記ゲート電極の前記ソース領域側および前記ドレイン領域側の側面を覆って形成されたサイドウォールをさらに有し、前記サイドウォールのチャネル方向の長さと、前記第2の低濃度不純物領域の長さとが略等しい。
ある好ましい実施形態において、前記半導体層は多結晶シリコンまたは結晶質シリコンを含む。
本発明の製造方法は、少なくとも2つの薄膜トランジスタを備えた装置の製造方法であって、前記少なくとも2つの薄膜トランジスタはそれぞれ、半導体層と、前記半導体層を覆うゲート絶縁層とが形成された基板を用意する工程と、前記半導体層のうちの所定の領域以外の領域に、第1の導電種の不純物元素を添加することによって、前記所定の領域にチャネル領域を形成する第1不純物添加工程と、前記半導体層のうち、前記チャネル領域と、前記チャネル領域の片側または両側の第1領域とを覆うゲート電極を形成する工程と、前記ゲート電極をマスクにして第1の導電種と同じ又は異なる第2の導電種の不純物元素を添加することによって、前記半導体層の前記第1領域に第1の低濃度不純物領域を形成する第2不純物添加工程と、前記半導体層のうち、前記チャネル領域と、前記第1の低濃度不純物領域と、前記ゲート電極の両側もしくは片側の第2領域とを除く第3領域に、第1の導電種の不純物元素を添加することにより、前記第2領域に第2の低濃度不純物領域を形成するとともに、前記第3領域に、前記第1および第2の低濃度不純物領域よりも不純物濃度の高い高濃度不純物領域を形成する第3不純物添加工程とを包含する。
ある好ましい実施形態において、前記第2不純物添加工程と前記第3不純物添加工程との間に、前記ゲート電極および前記ゲート絶縁層を覆う絶縁膜を形成する工程と、前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の側面をそれぞれ覆うサイドウォールを形成する工程とをさらに含み、前記第3不純物添加工程は、前記ゲート電極および前記サイドウォールをマスクとして行う。
本発明によれば、複数の薄膜トランジスタを有する装置において、GOLD構造またはマルチゲート構造を有する従来の薄膜トランジスタと同等の高い耐圧および高い信頼性を確保しつつ、従来の薄膜トランジスタでは実現できなかった種々の問題点を除去できる。
まず、複数の薄膜トランジスタを直列に接続することにより、薄膜トランジスタ間の閾値電圧Vthのばらつきを低減できる。また、薄膜トランジスタ間のリーク電流のばらつきを低減するとともに、各薄膜トランジスタのリーク電流を小さく抑えることができる。
また、各薄膜トランジスタに、ゲート電極と重なる低濃度不純物領域を設けることにより、不純物元素の拡散に起因して実効チャネル長が短くなることを防止でき、その結果、パンチスルーによる耐圧低下や、リーク電流の増大という問題を抑制できる。
さらに、本発明では、冗長回路を設けることなく、単独のスイッチング素子自体が、耐圧や信頼性に対する冗長性を有する。そのため、配線や接続工程を複雑にすることなく、製造歩留まりを改善できる。
本発明による装置は、複数のスイッチング素子を備えている。そのうちの少なくとも1つのスイッチング素子は、透明絶縁基板上に順次形成された半導体層とゲート絶縁層とゲート電極とを有する。スイッチング素子は、半導体層の高濃度不純物領域を挟んで直列に接続された複数個のTFTを含んでいる。これらのTFTの各ゲート電極は互いに電気的に接続されている。従って、スイッチング素子はマルチゲート構造を有する。さらに、スイッチング素子に含まれる各TFTはGOLD構造を有している。すなわち、各TFTは、ソース領域とチャネル領域との間、およびドレイン領域とチャネル領域との間のうち、少なくとも一方にソース領域及びドレイン領域と同一導電型の第1の低濃度不純物領域を備えており、これらの各第1の低濃度不純物領域はゲート絶縁層を介して対応するゲート電極と重なっている。
以下、図1を参照しながら、本実施形態におけるスイッチング素子の構成を説明する。本実施形態の装置は複数のスイッチング素子を備えているが、図1では、簡単のためそのうちの1つのスイッチング素子のみを示す。
図1に示すスイッチング素子100は、基板1の上に形成された半導体層2と、半導体層2を覆うゲート絶縁層3と、ゲート絶縁層3の上に設けられたゲート電極7a、7bとを有している。半導体層2には、ソース領域9、高純度不純物領域11およびドレイン領域10がこの順に配置されている。ソース領域9と高濃度不純物領域11との間には、第1の低濃度不純物領域6a、6bで挟まれたチャネル領域4a、ドレイン領域10と高濃度不純物領域11との間には、第1の低濃度不純物領域6c、6dに挟まれたチャネル領域4bがそれぞれ形成されている。第1の低濃度不純物領域6a、6b、6c、6dは、ソース領域9、ドレイン領域10および高濃度不純物領域11と同一の導電型の不純物イオンを含んでおり、第1の低濃度不純物領域6a、6b、6c、6dの不純物濃度は、ソース領域9、ドレイン領域10および高濃度不純物領域11の不純物濃度よりも低い。
このように、スイッチング素子100は、チャネル領域4aを有するトランジスタ80と、チャネル領域4bを有するトンラジスタ90とが高濃度不純物領域11を挟んで直列に接続された構成を有している。高濃度不純物領域11は、トランジスタ80のドレイン領域と、トンラジスタ90のソース領域とを含んでいると考えられるので、いずれか一方のトランジスタを考える場合、必要に応じてソース領域もしくはドレイン領域と解釈する。本明細書では、説明の都合上、高濃度不純物領域11をソース/ドレイン領域と記述することもある。
ゲート電極7a、7bは、同じゲート電極の層において互いに電気的に接続されているので、等しいゲート電圧が印加される(マルチゲート構造)。マルチゲート構造を構成する一方のトランジスタ80は、チャネル領域4aおよび第1の低濃度不純物領域6a、6bがゲート絶縁層3を介してゲート電極7aと重なった構造(GOLD構造)を有している。同様に、他方のトランジスタ90も、チャネル領域4bおよび第1の低濃度不純物領域6c、6dがゲート絶縁層3を介してゲート電極7bと重なったGOLD構造を有している。第1の低濃度不純物領域6a、6b、6c、6dは、ゲート電極7a、7bと重なっていることから、オーバーラップ領域(以下、「Lov」と略することがある)とも呼ばれる。
ゲート電極7a、7bおよびゲート絶縁層3は、層間絶縁層12で覆われ、層間絶縁層12の上には、ソース電極13およびドレイン電極14が設けられている。層間絶縁層12に形成されたコンタクトホールを介して、ソース電極13はソース領域9と、ドレイン電極14はドレイン領域10とそれぞれ接続されている。
スイッチング素子100を構成する各トランジスタ80、90は、ゲート電極7a、7bと重なる第1の低濃度不純物領域をチャネル領域の片側または両側に有していればよい。また、スイッチング素子100は、3個以上のGOLD構造TFTを有していてもよい。
半導体層2の材料として、非晶質シリコン、多結晶シリコンなどを含む公知の材料を用いることができる。また、連続粒界(CG)シリコンなどの、複数の結晶質領域を有する結晶質シリコンを用いてもよい。
図1に示すスイッチング素子100はGOLD構造とマルチゲート構造とを組み合わせた構造(以下、「マルチゲートGOLD構造」と呼ぶ。)を有しているので、従来技術では実現できなかった問題点を解決することができる。以下に、各問題点をどのようにして解決できたかについて説明する。
まず、「閾値電圧Vthのばらつきが大きい」という従来の問題点Iについて説明する。従来のGOLD構造によれば、各TFTを構成する半導体層(多結晶シリコン)の結晶性の差によって、各TFTの不純物イオンの活性化率が異なることから、TFT間でVthにばらつきが生じる。そのため、これらのTFTに同じゲート電圧をかけても、オンするTFTとオンしないTFTが存在するおそれがある。これに対し、GOLD構造にマルチゲート構造を組み合わせたスイッチング素子100の構成によれば、複数のGOLD構造TFTが直列に接続されているので、これらのGOLD構造TFTにおけるVthは、これらのGOLD構造TFTのうち単独で最も大きいVthを有するTFT(すなわち、オンするのに最も高い電圧が必要なTFT)によって決まる。従って、GOLD構造TFT間のVthのばらつきを低減することができる。
次に、「リーク電流のばらつきが大きい」という従来の問題点IIについて説明する。従来のGOLD構造では、各TFTを構成する半導体層(多結晶シリコン)の結晶性の差によって、各TFTの不純物イオンの活性化率が異なることから、TFT間で、低濃度不純物領域の不純物濃度にばらつきが生じる。そのため、複数のTFTに対して同じ負のゲート電圧を印加していくと、これらのTFTのドレイン近傍の電界強度が互いに異なるので、リーク電流の大きいTFTと小さいTFTとが存在する。これに対し、GOLD構造とマルチゲート構造とを組み合わせたスイッチング素子100の構成によると、複数のGOLD構造TFTが直列に接続されているので、これらのGOLD構造TFTの実質的なリーク電流は、これらのGOLD構造TFTのうちリーク電流が最も小さいTFTによって決まる。従って、GOLD構造TFT間における、低濃度不純物領域に負のゲート電圧が印加されることによるリーク電流のばらつきを抑え、かつリーク電流を小さくできる。
続いて、「実効チャネル長が短くなりやすく、これに伴ってパンチスルーによる耐圧が低下したり、リーク電流が大きくなる」という従来の問題点IIIについて説明する。従来のマルチゲート構造では、直接に接続された各TFTは、GOLD構造TFTのような低濃度不純物領域を持たない。従って、図17に示すように、各TFTのチャネル領域4a、4bは、ソース領域9、ドレイン領域10、高濃度不純物領域11といった不純物濃度の高い領域に挟まれている。後工程の熱アニールによって、これらの不純物濃度の高い領域から不純物元素がチャネル領域4a、4bへ向かって両側から拡散するため、実効チャネル長が短くなりやすい。また、これに伴うパンチスルーによって耐圧が低下したり、リーク電流が増大したりする。これに対し、マルチゲート構造とGOLD構造とを組み合わせた本発明によると、図1に示すように、各チャネル領域4a、4bは、ソース領域9、ドレイン領域10、ソース/ドレイン領域11などと比べて不純物濃度の低い低濃度不純物領域6a、6b(もしくは6c、6d)に挟まれている。そのため、上述したような不純物濃度の高い領域からチャネル領域への不純物元素の拡散を抑制できるので、実効チャネル長は短くなりにくく、その結果、パンチスルーによる耐圧の低下や、リーク電流の増大を抑制できる。
以上に述べてきたように、GOLD構造とマルチゲート構造とを組み合わせることで、もともと耐圧や信頼性が高いといった両者の長所がそのまま生かされるだけでなく、各々単独では解決できなかった問題、例えばGOLD構造ではVthのばらつきが大きく、リーク電流のばらつきも大きいといった問題、マルチゲート構造では実効チャネル長が短くなりやすく、これに起因したパンチスルーによる耐圧の低下やリーク電流の増大が起こりやすいといった問題が、各々除去されるという相乗効果が得られる。
さらに、スイッチング素子100の構成によれば、以下のような利点も得られる。
従来のGOLD構造のTFTでは、歩留まり低下対策の1つとして、従来から、TFTを含むスイッチング素子を複数設ける構造(冗長構造)が採用されている。この冗長構造は本来不必要であるが、一般的には、初期の製造歩留まりをある程度確保するためにやむを得ず導入されている。冗長構造の例として、1つの回路に複数のスイッチング素子を設けたり、予備のスイッチング素子を設けたりする構造(冗長回路)が挙げられる。しかし、複数のスイッチング素子を設けるという冗長性の代償として、製造工程の増加、配線の断線故障、接続工程の複雑化等の問題が発生していた。これに対し、スイッチング素子100では、耐圧や信頼性が高いGOLD構造を有する2個以上のTFTを、半導体層において直列に接続(マルチゲート構造)することにより、冗長回路を設ける代わりに、単独のスイッチング素子自体に、耐圧や信頼性に対する冗長性を持たせている。従って、製造工程もしくは実使用状態で1個のTFTのリーク電流が増大し正常に動作しなくなっても、そのTFTに直列に接続された残りのTFTが補完的に作用し、スイッチング素子自体としては正常に動作できる。このように単独のスイッチング素子自体に冗長性を持たせているため、配線や接続工程の複雑化をもたらすことなく、製造歩留まりを改善することが可能である。
上述の問題点I〜IIIを解決する前提条件は、個々のGOLD構造TFTの信頼性が高いことである。そこで、図8を参照して、高い信頼性を得るための好ましいTFT構造をより具体的に説明する。図8は、チャネル領域4a、4bおよび低濃度不純物領域6a、6b、6c、6dの配置に応じて、4つのタイプA〜DのTFT構造を示している。
図8(b)に示すTFT構造(タイプB)は、チャネル領域4a、4bとドレイン領域10、11との間に、ゲート電極7a、7bとオーバーラップする第1の低濃度不純物領域(オーバーラップ領域)Lovを有する。これにより、Lovによりドレイン領域近傍の高電界を緩和すると同時に、ゲート電圧が印加されることにより、ゲート酸化膜中へのホットキャリア注入を抑制して、ホットキャリア注入に起因するTFT特性の劣化を防止できる。この構成は、TFTのソース側およびドレイン側の方向が決まっている場合に特に有効である。
図8(a)に示すTFT構造(タイプA)は、各TFTのチャネル領域とドレイン領域との間およびチャネル領域とソース領域との間にそれぞれLovを有する。この構造は、TFTのソース側とドレイン側とを交互に入れ替えて用いる場合に、特に好ましい。ソース側およびドレイン側の方向が決まっている場合だけでなく、ソース側とドレイン側に印加される電圧が交互に入れ替わる場合においても、各TFTのドレイン側に常にLovが存在するので、どちらの場合もホットキャリアの注入を抑制してTFT特性の劣化を防ぐことができる。
また、スイッチング素子100を構成する各TFTは、図8(c)および(d)に示すように、スイッチング素子の中央位置から見て、各チャネル領域の外側もしくは内側にのみLovを有してもよい(タイプC、D)。「スイッチング素子の中央位置」とは、スイッチング素子が、マルチゲート構造となるように直列接続された2×n個(n:1以上の整数)のGOLD構造TFTにより構成されていれば、端からn番目のTFTと(n+1)番目のTFTとの中間点を意味する。また、スイッチング素子が、マルチゲート構造となるように直列接続された(2n+1)個(n:1以上の整数)のGOLD構造TFTにより構成されていれば、端から(n+1)番目のTFTの中央を意味する。
これにより、スイッチング素子は左右対称の構造を有することになるので、各TFTのソース側とドレイン側とを入れ替えて用いる場合においても、スイッチング素子を構成する半数のTFTがチャネル領域のドレイン側にLovを有するため、ホットキャリアの注入をある程度抑制できる。
各TFTは、ゲート電極とオーバーラップしている第1低濃度不純物領域の他に、ゲート電極とオーバーラップしていない第2低濃度不純物領域(「オフセット領域」と呼び、「Loff」と略すことがある)を有していても良い。TFTは、例えば、図2に示すように、ゲート電極7a、7bと重なっている第1低濃度不純物領域6a、6b、6c、6d、すなわちオーバーラップ領域(Lov)と、ゲート電極7a、7bと重なっていない第2低濃度不純物領域8a、8b、8c、8d、すなわちオフセット領域(Loff)とを有している。このように、LovとLoffとを組み合わせることにより、従来技術の問題点をより効果的に解決したり、Lovのみを有する構成では生み出されない新たな効果を付加したりすることができる。
以下に、図9〜12を参照しながら、LovとLoffとを組み合わせたTFT構造の好適な例を説明する。図9は、ソース領域9、ドレイン領域10、高純度不純物領域11および第2の低濃度不純物領域8a、8b、8c、8dの配置に応じて、6つのタイプ(タイプa〜f)のTFT構造を示している。図10〜12は、図8に示すタイプA〜Dと、図9に示すタイプa〜fを組み合わせた好適なTFT構造例を示している。これらの好適なTFT構造は、各々異なるメリット、デメリットを有するので、TFTの用途やレイアウト条件に応じて適宜選択することが好ましい。
リーク電流をより低減するためには、図9(b)に示すように、各TFTにおけるソース領域とチャネル領域との間およびドレイン領域とチャネル領域との間の両方にそれぞれLoffを有することが好ましい(タイプb)。これらのLoffは抵抗として働く。このように、抵抗として働くLoffをTFTのチャネル領域のソース側およびドレイン側に有するので、スイッチング素子全体の抵抗を大きくでき、その結果、リーク電流を小さくできる。従って、従来技術におけるリーク電流についての問題点(問題点II)を解決できるだけでなく、リーク電流そのものをさらに低減できる。つまり、直列に接続された複数のTFTのリーク電流は、これらのTFTのうち単独でリーク電流が小さいTFTによって決まるため、TFT間のリーク電流のばらつきを抑えつつ、リーク電流を小さくすることができるという本発明の効果に加えて、各TFTのリーク電流自身を小さくすることができるという効果がプラスされる。このように、リーク電流をより低減するためには、マルチゲート構造を構成する各TFTは、チャネル領域の少なくともドレイン領域側にLovを有し、チャネル領域のソース領域側およびドレイン領域側にLoffを有することが好ましく、具体的には、図10(b)、図11(b)、図11(f)および図12(d)にそれぞれ示すTFT構造(A−b、B−b、C−bおよびD−b)が好ましい。
なお、直列に接続された複数のTFTのうち、少なくとも1つのTFTが、チャネル領域のドレイン領域側にLovを有し、チャネル領域のソース領域側およびドレイン領域側にLoffを有していれば、上記と同様の効果が得られる。
短チャネルをより効果的に防止するためには、図8(a)(タイプA)や図9(b)(タイプb)に示すように、チャネル領域の両側にLovもしくはLoffを配置するとよい。図8のタイプB〜D、図9のタイプaおよびc〜fのようにチャネル領域のソース側およびドレイン側の一方にのみ低濃度不純物領域を有する構造では、低濃度不純物領域が形成されていない側にある高濃度不純物領域(ソース領域9、ドレイン領域10またはソース/ドレイン領域11)からチャネル領域への不純物拡散を防ぐことができない。これに対し、チャネル領域のソース側およびドレイン側にそれぞれ低濃度不純物領域(LovまたはLoff)が形成されていれば、実効チャネル長が短くなることをより効果的に防ぐことができる。このように、短チャネル化をより効果的に防止できる具体的なTFT構造(A−a、A−b、A−c、A−e、A−f、B−b、B−d、C−b、C−f、D−b、D−e)は、図10(a)〜(e)、図11(b)、(d)および(f)、図12(b)、(d)および(e)にそれぞれ例示されている。このうち、TFT構造A−a、A−b、A−e、A−f、C−b、C−f、D−bおよびD−eでは、スイッチング素子の中央位置から見て、LovおよびLoffが左右対称となるように配置されているので、ソース側とドレイン側を入れ替えて使用しても特性は変わらない。そのため、ソース側とドレイン側に印加される電圧が交互に入れ替わっても同様の効果がえられるので、有利である。また、TFT構造B−d、C−f、D−eでは、各TFTの片側にしかLovやLoffを持たない構造を組み合わせることにより、チャネルの両側にLovおよびLoffのいずれかを配置している。そのため、TFTのレイアウト寸法を最小限に抑えることができる。
TFTの耐圧をより向上させるためには、図9(b)および(c)に示すように、チャネル領域とドレイン領域との間に、低濃度不純物領域であるLovおよびLoffを有することが好ましい(タイプb、c)。これにより、ドレイン領域端部での電界集中が緩和されるので、TFTの耐圧がより向上する。特に、スイッチング素子の中央位置から見てLovの外側に設けられたLoffは、耐圧の向上に大きく寄与している。本発明者等が行った実験においては、図15に示すように、Lovの外側に0.6um以上の長さを有するLoffを設けることで、Loffを有さないTFTと比べて、耐圧が7V程度向上することが分かっている。従って、耐圧をより向上させるためには、図8(a)、(b)に示すように、各TFTがドレイン側にLovを有し、さらに図9(b)、(c)に示すように、ドレイン側にLoffも有することが好ましく、具体的には、図10(b)および(c)、図11(b)および(c)に示すTFT構造(A−b、A−c、B−b、B−c)が好ましい。このうち、TFT構造A−bは、各TFTのソース側およびドレイン側の両方にLovとLoffとを有するので、ソース側とドレイン側に印加される電圧が交互に入れ替わった場合にも高い信頼性と高い耐圧を確保できる。また、リーク電流の低減効果や、短チャネルを防ぐ効果も兼ね備えている。その反面、この構造A−bを用いれば、TFT寸法は大きくなってしまうので、レイアウトに余裕のある場合に用いることが望ましい。TFT構造A−c、B−bおよびB−cはで、チャネル領域のドレイン側にのみLovおよびLoffが配置されているので、ソース側とドレイン側の方向が決まっている場合でも、高い信頼性と高い耐圧とを確保できる。このうち、TFT構造B−bは、TFTのチャネル領域のソース側にもLoffを有しているので、信頼性や耐圧の向上だけでなく、リーク電流の低減や、短チャネルを防ぐ効果も兼ね備えている。その上、TFTのチャネル領域のソース側にはLovがないので、その分だけA−bよりもTFT寸法も小さくできる。また、TFT構造B−cでは、TFTのチャネル領域のソース側には低濃度不純物領域を有していないので、耐圧をさらに向上させつつ、TFT寸法を最も小さくできる。これらに代わって、スイッチング素子の中央位置から見て、LovおよびLoffが左右対称に配置されているスイッチング素子では、TFT構造A−e、A−f、C−b、C−e、D−bおよびD−fのように、スイッチング素子を構成するTFTのうち半数のTFTがドレイン側にLovとLoffとを有していてもよい。これらのスイッチング素子は、各TFTのソース側とドレイン側とに印加される電圧が交互に入れ替わる場合でも、十分高い耐圧を有する。
回路の駆動に必要なオン電流を大きくする効果を付加するためには、図9(a)に示すように、各TFTがチャネル領域のソース側にもドレイン側にも抵抗として働くLoffを有していないことが望ましい。これは、スイッチング素子全体の抵抗を最も小さくして、オン電流を最も大きくできるからである。具体的には、ドレイン側にLovを有し、両側にLoffが無い、図10(a)、図11(b)、(e)、図12(c)に示すTFT構造(A−a、B−a、C−a、D−a)が好ましい。
ここで、上述した好ましいTFT構造例についてまとめると以下のようになる。
本発明に用いられるGOLD構造TFTにおける、LovおよびLoffの形成位置の組み合わせを表1に示す。これらのうち、上述のより好適な組み合わせを○印で示す。これらの好適な組み合わせに対応するそれぞれのTFT構造(17通り)は、それぞれ図10〜13に図示されている。
続いて、図13および14を参照して、本発明に用いられるTFTの低濃度不純物領域(Lov、Loff)の好ましい長さを説明する。
各スイッチング素子は、スイッチング素子を構成する複数のTFTのソース側とドレイン側とを入れ替えて使用しても同等の特性を示すことが好ましく、そのためには、スイッチング素子が左右対称の構造を有するように、複数のTFTを配列することが好ましい。例えば、図13(a)に示すタイプXのように、各TFTの全てのLov(6a、6b、6c、6d)の長さを等しくすることにより、左右対称のスイッチング素子を構成できる。また、複数のTFTがLoffを有している場合には、図14(a)のタイプxに示すように、各TFTの全てのLoff(8a、8b、8c、8d)の長さを等しくするとよい。具体的には、左右対称のスイッチング素子を構成するためには、図10(a)、(b)、(d)および(e)、図11(e)および(f)、図12(a)、(c)〜(f)に示す構造(A−a、A−b、A−e、A−f、C−a、C−b、C−e、C−f、D−a、D−bおよびD−e、D−f)に、タイプXおよびタイプxのうち少なくとも一方を組み合わせることが好ましい。
一方、信頼性をより高めるためには、図13(b)に示すタイプYのように、チャネル領域とドレイン領域との間のLov(6b、6d)の方が、チャネル領域とソース領域との間のLov(6a、6c)よりも長いことが望ましい。これは、ドレイン側に設けられたLovが長いほどドレイン領域近傍の高電界が緩和されるので、ホットキャリアの発生を抑えることができ、その結果、TFTの信頼性をより高めることができるためである。あるいは、ソース側とドレイン側に印加される電圧が交互に入れ替わる場合には、図13(c)に示すタイプZのように、各TFTのLovのうちスイッチング素子の中心から見て外側にあるLov(6a、6d)の長さが、内側にあるLov(6b、6c)より長いことが望ましい。タイプZのスイッチング素子を用いれば、TFTのソース側とドレイン側とが入れ替わっても、ドレイン領域端からスイッチング素子の中央位置までの間に配置されたTFTでは、ドレイン側のLovの方が長くなるからである。従って、より高い信頼性を得るためには、具体的には、各TFTの両側にLovを有する図10(a)〜(c)、(e)および(f)に示すTFT構造(A−a、A−b、A−c、A−eおよびA−f)に、タイプYまたはタイプZを組み合わせることが好ましい。
耐圧をより高めるためには、図14(b)に示すタイプyのように、ドレイン領域端のLoff(8b、8d)の方が、ソース領域端のLoff(8a、8c)より長いことが望ましい。これは、ドレイン側のLoffが、ある長さまでは、長いほどドレイン領域近傍の電界集中が緩和されて、耐圧より高めることができるためである。あるいは、ソース側とドレイン側に印加される電圧が交互に入れ替わる場合には、図14に示すタイプzのように、各TFTのLoffのうちスイッチング素子の中央位置から見て外側にあるLoff(8a、8d)の長さが、内側にあるLoff(8b、8c)より長いことが望ましい。タイプzに示すスイッチング素子を用いれば、TFTのソース側とドレイン側とが入れ替わっても、ドレイン領域端からスイッチング素子の中央位置までに配置されたTFTでは、ドレイン側のLoffの方が長くなるからである。従って、より高い耐圧を実現するために、具体的には、各TFTの両側にLoffを有する図10(b)、図11(b)および(f)、図12(d)に示すTFT構造(A−b、B−b、C−bおよびD−b)に、タイプyまたはタイプzを組み合わせることが好ましい。
以上の結果をまとめると、Lovの好ましい長さは以下の3タイプである。
タイプX:各TFTの、Lovの長さが全て等しい。
タイプY:各TFTの、ドレイン側のLovの長さが、ソース側のLovより長い。
タイプZ:Z:各TFTのLovのうち、スイッチング素子の中央位置から見て外側にあるLovの長さが、内側にあるLovより長い。
タイプX:各TFTの、Lovの長さが全て等しい。
タイプY:各TFTの、ドレイン側のLovの長さが、ソース側のLovより長い。
タイプZ:Z:各TFTのLovのうち、スイッチング素子の中央位置から見て外側にあるLovの長さが、内側にあるLovより長い。
また、Loffの好ましい長さは以下の3タイプである。
タイプx:各TFTの、Loffの長さが全て等しい。
タイプy:各TFTの、ドレイン側のLoffの長さが、ソース側のLoffより長い。
タイプz:各TFTのLoffのうち、スイッチング素子の中央位置から見て外側にあるLoffの長さが、内側にあるLoffより長い。
タイプx:各TFTの、Loffの長さが全て等しい。
タイプy:各TFTの、ドレイン側のLoffの長さが、ソース側のLoffより長い。
タイプz:各TFTのLoffのうち、スイッチング素子の中央位置から見て外側にあるLoffの長さが、内側にあるLoffより長い。
さらに、本実施形態のスイッチング素子において、耐圧をより一層高めるためには、各TFTのLoffの長さが0.6um以上であることが望ましい。図15に、本発明者等が行った実験の結果を示すグラフである。実験は、GOLD構造を有するTFT(チャネル長L(チャネル領域のチャネル方向の長さ):5um、半導体層の幅W:50um、Lovの長さ:2um)のLoffの長さを変化させて耐圧を測定することにより行った。この結果から、長さが0.6um以上のLoffを有するTFTの耐圧(平均値)は、Loffを有さないTFT(Loffの長さがゼロ)の耐圧よりも7V程度以上高いことが分かる。これに対し、Loffが.6umより短くなると、ドレイン領域端での電界集中が増加し、耐圧が低下する。なお、図15には、参考のため、Loffの長さと耐圧のばらつき「3σ」(V)との関係も示す。Loffが0.6umより短くなると、耐圧のばらつき(3σ)も大きくなり、Loffの長さは0.6um以上であることが好ましいことが分かる。一方、Loffが2umよりも長くなると、耐圧の平均値やばらつきは一定で変わらないのに、TFTレイアウト寸法のみが必要以上に大きくなり、TFTの微細化が困難になるので、Loffの長さは2um以下であることが好ましい。
従って、少なくとも1つのTFTがドレイン側にLovおよびLoffを有するTFT構造(A−b、A−c、A−e、A−f、B−b、B−c、C−b、C−e、D−bおよびD−f)において、Loffの長さが0.6um以上であることが好ましい。各TFTにおけるLovの長さとLoffの長さとの関係も考慮すると、耐圧を高める上で、より好ましくは、各TFTの両側にLoffを有し、かつ、少なくとも一方のTFTのドレイン側にLovを有するTFT構造(A−b、B−b、C−b、D−b)に、図14のタイプyもしくはタイプzを組み合わせ、さらにLovと隣接するLoffの長さを0.6um以上とする。
前述したように、低濃度不純物領域(Lov、Loff)の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低い。以下、これらの低濃度不純物領域の好適な不純物濃度について、より詳しく説明する。説明の簡略化のため、本明細書では、Lovの不純物濃度を「N1」、Loffの不純物濃度を「N2」とそれぞれ表すことにする。
TFTのオン電流を大きくするためには、Loffの不純物濃度N2がLovの不純物濃度N1よりも高いことが望ましい。これは、N2を高くすることにより、抵抗として働くLoffの抵抗値を下げることができ、その結果、オン電流が増大するからである。具体的には、LovとLoffとを有するTFT構造(A−b、A−c、A−e、A−f、B−b、B−c、B−d、C−b、C−e、C−f、D−b、D−eおよびD−f)であって、各低濃度不純物領域の不純物濃度がN2>N1を満足することが好ましい。
一方、従来技術の問題点II(リーク電流のばらつき)を解決するだけでなく、リーク電流自体をさらに小さくするためには、Loffの不純物濃度N2がLovの不純物濃度N1よりも低いことが望ましい。これは、N2を低くすることにより、抵抗として働くLoffの抵抗値を高くすることができるので、リーク電流を低減できるからである。具体的には、LovとLoffとを有するTFT構造(A−b、A−c、A−e、A−f、B−b、B−c、B−d、C−b、C−e、C−f、D−b、D−eおよびD−f)であって、各低濃度不純物領域の不純物濃度がN2<N1を満足することが好ましい。
TFTの製造工程における歩留まりやスループットを向上させるためには、Loffの不純物濃度N2とLovの不純物濃度N1とが等しいことが望ましい。N2とN1とが等しい場合、後述の実施形態で述べる第2不純物添加工程が不要となり、製造工程数が減るので、歩留まりの改善やスループット向上などの効果が得られる。具体的には、LovとLoffとを有するTFT構造(A−b、A−c、A−e、A−f、B−b、B−c、B−d、C−b、C−e、C−f、D−b、D−eおよびD−f)であって、各低濃度不純物領域の不純物濃度がN2=N1を満足することが好ましい。
以上の結果から、Lovの不純物濃度とLoffとの不純物濃度との好ましい関係は次の3タイプである。
α:Lovの不純物濃度(N1)とLoffの不純物濃度(N2)が等しい。
β:Loffの不純物濃度(N2)が、Lovの不純物濃度(N1)よりも高い。
γ:Loffの不純物濃度(N2)が、Lovの不純物濃度(N1)よりも低い。
α:Lovの不純物濃度(N1)とLoffの不純物濃度(N2)が等しい。
β:Loffの不純物濃度(N2)が、Lovの不純物濃度(N1)よりも高い。
γ:Loffの不純物濃度(N2)が、Lovの不純物濃度(N1)よりも低い。
以下、本発明による実施形態におけるスイッチング素子のさらに具体的な装置の構成を説明する。
(実施形態1)
図2に示すスイッチング素子101は、マルチゲートGOLD構造を有する2個のnチャネル型薄膜トランジスタ81、91を備えている。スイッチング素子101は、図10(b)に示す構造A−bと実質的に同様のTFT構造を有している。
図2に示すスイッチング素子101は、マルチゲートGOLD構造を有する2個のnチャネル型薄膜トランジスタ81、91を備えている。スイッチング素子101は、図10(b)に示す構造A−bと実質的に同様のTFT構造を有している。
図2では、絶縁性表面を有する基板1上に半導体層2、ゲート絶縁層3およびゲート電極7a、7bが順次積層されている。半導体層2は、各トランジスタ81、91のそれぞれのチャネル領域4a、4bを含んでいる。ソース側のトランジスタ81は、チャネル領域4a、その両側に形成された第1の低濃度不純物領域6a、6b、さらにその両側に形成された第2の低濃度不純物領域8a、8b、ソース領域9、ドレイン領域(高濃度不純物領域)11およびゲート電極7aを含んでおり、ドレイン側のトランジスタ91は、チャネル領域4b、その両側に形成された第1の低濃度不純物領域6c、6d、さらにその両側に形成された第2の低濃度不純物領域8c、8d、ソース領域(高濃度不純物領域)11、ドレイン領域10およびゲート電極7bを含んでいる。各トランジスタ81、91において、ゲート電極7a、7bは、チャネル領域4a、4bおよび第1の低濃度不純物領域6a、6b、6c、6dと重なっているが、第2の低濃度不純物領域8a、8b、8c、8dとは重なっていない。また、第2の低濃度不純物領域(Loff)の不純物濃度N2は第1の低濃度不純物領域(Lov)の不純物濃度N1よりも高い。
スイッチング素子101は、上記構成を有しているので、高耐圧や高信頼性というGOLD構造およびマルチゲート構造の両者の長所を生かしつつ、Vthやリーク電流のばらつきが大きいというGOLD構造の短所と、実効チャネル長が短くなることに起因したパンチスルーによる耐圧の低下やリーク電流の増大といったマルチゲート構造の短所とを、各々除去できるという相乗効果を有する。加えて、スイッチング素子101では、各TFTのチャネル領域のソース側およびドレイン側の両方にLovとLoffとを有するので(図10(b)に示すTFT構造A−b)、上記効果に加えて、リーク電流を低減でき、かつ短チャネルをより効果的に防止できる。
図2のスイッチング素子101は、例えば以下のようにして製造できる。図3は、図2のスイッチング素子101の製造工程を説明する工程断面図である。
まず、図3(a)に示すように、石英などの透明絶縁性基板1上に半導体層2を形成する。半導体層2は、例えば非晶質シリコン、多結晶シリコン、単結晶シリコン等を用いて形成される。例えば多結晶シリコンを用いる場合は、減圧CVD(Low Power Chemical Vapor Deposition、以下「LPCVD」と略す)法により、透明絶縁性基板1上にアモルファスシリコン薄膜(厚さ:例えば50nm以上150nm程度以下)を形成した後、高温熱処理あるいはレーザーアニールを施して多結晶化させる。その後フォトリソグラフィー工程とエッチング工程によりパターニングを行い、所定の形状の半導体層2を形成する。この後、必要ならば、トランジスタの閾値制御のための不純物注入を行ってもよい。
次に、図3(b)に示すように、半導体層2の上にゲート絶縁層3を形成する。ゲート絶縁層3は、CVD(Chemical Vapor Deposition)法による堆積や、酸化等により形成する。ゲート絶縁層3の厚さは例えば100nm程度である。
図3(c)に示すように、半導体層2のうち、トランジスタ81、91のそれぞれのチャネル領域となる2つの領域をレジスト5で覆う。この後、半導体層2に、第1の導電種の不純物元素をイオン注入により添加して(第1不純物添加工程)、第1の低濃度不純物領域6に相当する領域を形成する。第1不純物添加工程では、第1の導電種としてN型不純物(リン、砒素など)を用いる。また、ドーズ量は5×1012〜1×1014/cm2とする。この工程において、レジスト5によりN型不純物が注入されない領域は、トランジスタ81のチャネル領域4aおよびトランジスタ91のチャネル領域4bとなる。
レジスト5を剥離した後、図3(d)に示すように、ゲート絶縁層3上に、第1トランジスタのゲート電極7aおよび第2トランジスタのゲート電極7bを形成する。ゲート電極7a、7bの形成は、例えばスパッタ法やLPCVD法を用いてWSiなどの導電膜(厚さ:例えば300nm程度)を形成し、その後、チャネル領域4a、4bと第1の低濃度不純物領域6の一部とを覆うように導電膜をパターニングすることにより行う。ゲート電極7a、7bの材料として、上記に限らず、リンをドープした多結晶シリコン(N+poly−Si)を用いることもできる。また、ゲート電極7a、7bは、N+poly−Siの上にWSiなどを積層した多層構造を有していてもよい。
続いて、図3(e)に示すように、ゲート電極7a、7bをマスクとして、半導体層2に、第1の導電種の不純物元素をイオン注入により添加して(第2不純物添加工程)、第2の低濃度不純物領域8に相当する領域を形成する。ゲート電極7a、7bにより不純物イオンが注入されない領域(チャネル領域を除く)は、第1の低濃度不純物領域6a、6b、6c、6dとなる。これらの領域は、ゲート電極7a、7bと重なっているオーバーラップ領域である。本実施形態では、第1の導電種としてN型不純物(リン、砒素など)を用いる。ドーズ量は5×1012〜1×1014/cm2とする。この第2不純物添加工程により、第2の低濃度不純物領域になる領域の不純物濃度を、第1低濃度不純物領域6a、6b、6c、6dの不純物濃度よりも高くできる(N2>N1)。
なお、第2不純物添加工程で添加する不純物は、第1の低濃度不純物領域6a、6b、6c、6dの不純物濃度N1および第2の低濃度不純物領域8の不純物濃度N2の設定によって異なる。例えば、N2をN1より低く設定する場合(N2<N1)、第2不純物添加工程では、第2の導電種としてP型不純物(ボロンなど)を用いる。ドーズ量は、例えば1×1012〜1×1014/cm2である。これにより、第2の低濃度不純物領域8では、添加されたP型不純物の分だけ、第1不純物添加工程により注入されたN型不純物が打ち消されるので、第2の低濃度不純物領域8の不純物濃度N2は第1の低濃度不純物領域6a、6b、6c、6dの不純物濃度N1より低くなる。また、N2とN1とを等しく設定する場合(N1=N2)、第2不純物添加工程は行わない。従って、第2の低濃度不純物領域8には、新たに不純物が注入されないので、第2の低濃度不純物領域8の不純物濃度N2は、第1の低濃度不純物領域6a、6b、6c、6dの不純物濃度N1と等しくなる。
この後、図3(f)に示すように、ゲート絶縁層3におけるゲート電極7a、7bの両側の所定の領域上にレジスト5’を形成し、レジスト5’をマスクとして第1の導電種の不純物元素をイオン注入により半導体層2に添加する(第3不純物添加工程)。この工程により、半導体層2に、トランジスタ81のソース領域9、トランジスタ91のドレイン領域10、および高濃度不純物領域11が形成される。高濃度不純物領域11は、トランジスタ81とトランジスタ91とを接続するとともに、トランジスタ81のドレイン領域およびトランジスタ91のソース領域として機能する。第3不純物添加工程において、レジスト5’で覆われた領域のうち、ゲート電極7a、7bと重ならない領域は、それぞれ第2の低濃度不純物領域8a、8b、8c、8dとなる。これらの領域は、ゲート電極7a、7bと重なっていないためオフセット領域である。第3不純物添加工程では、第1の導電種としてN型不純物(リン、砒素など)を用いる。ドーズ量は1〜5×1015/cm2とする。この後、レジスト5’を剥離し、不純物イオン活性化のためのアニールを行う。
なお、第3不純物添加工程において、レジスト5’を形成する領域は、上記に限らず、第2の低濃度不純物領域を形成したい領域の位置や数に応じて決まる。例えば、ゲート電極7a、7bのソース側またはドレイン側にのみ第2の低濃度不純物領域を形成する場合(図9(c)〜(f)のタイプc〜f)は、各ゲート電極の片側にのみ、第2の低濃度不純物領域となる領域を覆うようにレジスト5’を形成すればよい。
その後、図3(g)に示すように、ゲート電極7a、7bおよびゲート絶縁層3を覆うように絶縁材料を堆積することにより、層間絶縁層12を形成する。層間絶縁層12に、ソース領域9およびドレイン領域10にそれぞれ達するコンタクトホールを形成する。次いで、これらのコンタクトホール内部および層間絶縁層12上にAl等の金属材料を堆積して金属膜を形成し、この金属膜を所定の形状にパターニングすることにより、ソース領域9と接続されたソース電極13と、ドレイン領域10と接続されたドレイン電極14とを形成する。こうして、nチャネル型マルチゲートGOLD構造を有するスイッチング素子101が得られる。
(実施形態2)
図4に示すスイッチング素子102は、図4に示すように、マルチゲートGOLD構造を有する2個のnチャネル型薄膜トランジスタ82、92を備えている。スイッチング素子102は、実施形態1の構造、すなわち図10(b)に示すTFT構造A−bと実質的に同様の構造を有しており、実施形態1と同様に、第2の低濃度不純物領域(Loff)の不純物濃度N2は第1の低濃度不純物領域(Lov)の不純物濃度N1よりも高い。スイッチング素子102が、実施形態1のスイッチング素子101と異なる点は、各ゲート電極7a、7bの側面をそれぞれ覆うサイドウォールスペーサ16が形成されている点である。各サイドウォールスペーサ16の幅(チャネル方向の長さ)は、その下の第2の低濃度不純物領域8a、8b、8c、8dのチャネル方向の長さと略等しい。
図4に示すスイッチング素子102は、図4に示すように、マルチゲートGOLD構造を有する2個のnチャネル型薄膜トランジスタ82、92を備えている。スイッチング素子102は、実施形態1の構造、すなわち図10(b)に示すTFT構造A−bと実質的に同様の構造を有しており、実施形態1と同様に、第2の低濃度不純物領域(Loff)の不純物濃度N2は第1の低濃度不純物領域(Lov)の不純物濃度N1よりも高い。スイッチング素子102が、実施形態1のスイッチング素子101と異なる点は、各ゲート電極7a、7bの側面をそれぞれ覆うサイドウォールスペーサ16が形成されている点である。各サイドウォールスペーサ16の幅(チャネル方向の長さ)は、その下の第2の低濃度不純物領域8a、8b、8c、8dのチャネル方向の長さと略等しい。
本実施形態では、図4に示すスイッチング素子102を、以下のようにして製造する。図5は、図4のスイッチング素子102の製造工程を説明する工程断面図である。図5に示す製造方法が実施形態1の製造方法と異なる点は、ゲート電極の横に絶縁膜からなるサイドウォール16を形成し、このサイドウォール16の幅によって第2の低濃度不純物領域8a、8b、8c、8dの長さが決まる点である。また、図5に示す方法では、各ゲート電極7a、7bの両横に第2の低濃度不純物領域8a、8b、8c、8dを設ける構造(図9(b)のタイプb)のTFTのみ製造可能である。
まず、実施形態1と同様に、図3(a)〜(e)の工程を行う。
次に、図5(a)に示すように、ゲート絶縁層3およびゲート電極7a、7bを覆うようにSiO2やHTO(High Temperature Oxide)などの絶縁層15を形成する。絶縁層15の厚さは、100nm以上500nm程度以下の範囲で、ゲート電極7a、7bの高さや形成しようとするサイドウォール16の幅のエッチング条件などによって適宜選択できる。本実施形態では、ゲート電極7a、7bと略同じ厚さ(300nm)とする。
図5(b)に示すように、絶縁層15を異方性エッチングすることにより、ゲート電極7a、7bの両横に絶縁層15からなるサイドウォール16を形成する。サイドウォール16はゲート電極7a、7bに隣接しているが、絶縁性を有するためゲート電極としては働かない。
このサイドウォール16をマスクとして、図5(c)に示すように、第1の導電種の不純物元素をイオン注入により半導体層2に添加する(第3不純物添加工程)。この工程により、半導体層2に、第1トランジスタのソース領域9、第2トランジスタのドレイン領域10、および高濃度不純物領域11が形成される。高濃度不純物領域11は、第1トランジスタと第2トランジスタとを接続するとともに、第1トランジスタのドレイン領域および第2トランジスタのソース領域として機能する。第3不純物添加工程において、サイドウォール16で覆われた領域は、それぞれ第2の低濃度不純物領域8a、8b、8c、8dとなる。これらの領域は、ゲート電極7a、7bと重なっていないためオフセット領域である。第3不純物添加工程では、第1の導電種としてN型不純物(リン、砒素など)を用いる。ドーズ量は1〜5×1015/cm2とする。この後、不純物イオン活性化のためのアニールを行う。
この後、図5(d)に示すように、ゲート電極7a、7bおよびゲート絶縁層3を覆うように絶縁材料を堆積することにより、層間絶縁層12を形成する。層間絶縁層12に、ソース領域9およびドレイン領域10にそれぞれ達するコンタクトホールを形成する。次いで、これらのコンタクトホール内部および層間絶縁層12上にAl等の金属材料を堆積して金属膜を形成し、この金属膜を所定の形状にパターニングすることにより、ソース領域9と接続されたソース電極13と、ドレイン領域10と接続されたドレイン電極14とを形成する。こうして、nチャネル型マルチゲートGOLD構造を有するスイッチング素子102が得られる。
スイッチング素子102は、高耐圧や高信頼性というGOLD構造およびマルチゲート構造の両者の長所を生かしつつ、Vthやリーク電流のばらつきが大きいというGOLD構造の短所と、実効チャネル長が短くなることに起因したパンチスルーによる耐圧の低下やリーク電流の増大といったマルチゲート構造の短所とを、各々除去できるという相乗効果が得られる。加えて、スイッチング素子102では、各TFTのチャネル領域のソース側およびドレイン側の両方にLovとLoffとを有するので(図10(b)のTFT構造A−b)、上記効果に加えて、リーク電流を低減でき、かつ短チャネルをより効果的に防止できる。
また、スイッチング素子102は、上記のようにして製造されるので、各TFTのオフセット領域Loffの長さはサイドウォールの幅によって決まる。従って、オフセット領域の長さのばらつきを小さくできるため、信頼性や耐圧のマージンを大きく取る必要がなく、その結果、TFTを微細化できる。
(実施形態3)
図6に示すスイッチング素子103は、マルチゲートGOLD構造を有する2個のnチャネル型薄膜トランジスタ83、93を備えている。スイッチング素子103は、図12(a)に示すTFT構造C−eと実質的に同様のTFT構造を有している。すなわち、スイッチング素子の中央位置から見て、一方の端であるソース領域9側にあるトランジスタ83は、ソース領域9とチャネル領域4aとの間にのみ第1の低濃度不純物領域6aを有しており、他方の端であるドレイン領域10側にあるトランジスタ93は、ドレイン領域10とチャネル領域4bとの間にのみ第1の低濃度不純物領域6dを有している。
図6に示すスイッチング素子103は、マルチゲートGOLD構造を有する2個のnチャネル型薄膜トランジスタ83、93を備えている。スイッチング素子103は、図12(a)に示すTFT構造C−eと実質的に同様のTFT構造を有している。すなわち、スイッチング素子の中央位置から見て、一方の端であるソース領域9側にあるトランジスタ83は、ソース領域9とチャネル領域4aとの間にのみ第1の低濃度不純物領域6aを有しており、他方の端であるドレイン領域10側にあるトランジスタ93は、ドレイン領域10とチャネル領域4bとの間にのみ第1の低濃度不純物領域6dを有している。
図6では、絶縁性表面を有する基板1上に半導体層2、ゲート絶縁層3およびゲート電極7a、7bが順次積層されている。半導体層2は、各トランジスタ83、93のそれぞれのチャネル領域4a、4bを含んでいる。ソース側のトランジスタ83は、チャネル領域4a、ソース領域9、チャネル領域4aとソース領域9との間に形成された第1の低濃度不純物領域6a、第1の低濃度不純物領域6aとソース領域9との間に形成された第2の低濃度不純物領域8a、ドレイン領域(高濃度不純物領域)11およびゲート電極7aを含んでおり、ドレイン側のトランジスタ93は、チャネル領域4b、ドレイン領域10、チャネル領域4aとドレイン領域10との間に形成された第1の低濃度不純物領域6d、第1の低濃度不純物領域6dとドレイン領域10との間に形成された第2の低濃度不純物領域8d、ソース領域(高濃度不純物領域)11およびゲート電極7bを含んでいる。各トランジスタ83、93において、ゲート電極7a、7bは、チャネル領域4a、4bおよび第1の低濃度不純物領域6a、6dと重なっているが、第2の低濃度不純物領域8a、8dとは重なっていない。また、第2の低濃度不純物領域(Loff)の不純物濃度N2は第1の低濃度不純物領域(Lov)の不純物濃度N1よりも高い。
スイッチング素子103は、上記のようにマルチゲート構造とGOLD構造とを組み合わせた構成を有しているので、高耐圧や高信頼性というGOLD構造およびマルチゲート構造の両者の長所を生かしつつ、Vthやリーク電流のばらつきが大きいというGOLD構造の短所と、実効チャネル長が短くなることに起因したパンチスルーによる耐圧の低下やリーク電流の増大といったマルチゲート構造の短所とを、各々除去できるという相乗効果が得られる。加えて、スイッチング素子103では、スイッチング素子の中央位置から見て左右対称となるようにLovおよびLoffが配置されており、各トランジスタ83、93のソース側とドレイン側とに印加される電圧が交互に入れ替わる場合においても、スイッチング素子103を構成するトランジスタ83、93のうちいずれか一方のトランジスタが、チャネル領域のドレイン側にLovとLoffとを併せ持つ(図12(a)のTFT構造C−e)ことから、ある程度の信頼性と耐圧を確保できる。
図6に示すスイッチング素子103は、例えば以下のようにして製造できる。図7は、図6のスイッチング素子103の製造工程を説明する工程断面図である。
まず、図7(a)に示すように、石英などの透明絶縁性基板1上に半導体層2を形成する。半導体層2は、例えば非晶質シリコン、多結晶シリコン、単結晶シリコン等を用いて形成される。例えば多結晶シリコンを用いる場合は、LPCVD法により、透明絶縁性基板1上にアモルファスシリコン薄膜(厚さ:例えば50〜150nm程度)を形成した後高温熱処理あるいはレーザーアニールを施して多結晶化させる。その後フォトリソグラフィー工程とエッチング工程によりパターニングを行い、所定の形状の半導体層2を形成する。また必要ならばこの後、トランジスタの閾値制御のための不純物注入を行ってもよい。
次に、図7(b)に示すように、半導体層2の上にゲート絶縁層を形成する。ゲート絶縁層3は、CVD法による堆積や、酸化等により形成する。ゲート絶縁層3の厚さは例えば100nm程度とする。
図7(c)に示すように、半導体層2のうち、トランジスタ83、93のそれぞれのチャネル領域となる2つの領域をレジスト5で覆う。この後、半導体層2に、第1の導電種の不純物元素をイオン注入により添加して(第1不純物添加工程)、第1の低濃度不純物領域6に相当する領域を形成する。第1不純物添加工程では、第1の導電種としてN型不純物(リン、砒素など)を用いる。また、ドーズ量は5×1012〜1×1014/cm2とする。この工程によって、レジスト5によりN型不純物が注入されない領域は、第1トランジスタのチャネル領域4aおよび第2トランジスタのチャネル領域4bになる。
レジスト5を剥離した後、図7(d)に示すように、ゲート絶縁層3上に、トランジスタ83のゲート電極7aおよびトランジスタ93のゲート電極7bを形成する。ゲート電極7a、7bの形成は、例えばスパッタ法やLPCVD法を用いてWSiなどの導電膜(厚さ:例えば300nm程度)を形成し、その後、チャネル領域4a、4bと第1の低濃度不純物領域6の一部とを覆うように導電膜をパターニングすることにより行う。ゲート電極7a、7bの材料として、上記に限らず、リンをドープした多結晶シリコン(N+poly−Si)を用いることもできる。また、ゲート電極7a、7bは、N+poly−Siの上にWSiなどを積層した多層構造を有していてもよい。
続いて、図7(e)に示すように、ゲート電極7a、7bをマスクとして、半導体層2に、第1の導電種の不純物元素をイオン注入により添加して(第2不純物添加工程)、第2の低濃度不純物領域8に相当する領域を形成する。ゲート電極7a、7bにより不純物イオンが注入されない領域(チャネル領域を除く)は、第1の低濃度不純物領域6a、6dとなる。これらの領域は、ゲート電極7a、7bと重なっているオーバーラップ領域である。本実施形態では、第1の導電種としてN型不純物(リン、砒素など)を用いる。ドーズ量は5×1012〜1×1014/cm2とする。この第2不純物添加工程により、第2の低濃度不純物領域になる領域の不純物濃度を、第1低濃度不純物領域6a、6dの不純物濃度よりも高くできる(N2>N1)。
なお、実施形態1で説明したように、第2不純物添加工程で添加する不純物は、第1の低濃度不純物領域6a、6b、6c、6dの不純物濃度N1および第2の低濃度不純物領域8の不純物濃度N2の設定によって異なる。例えば、N2をN1より低く設定する場合(N2<N1)、第2不純物添加工程では、第2の導電種としてP型不純物(ボロンなど)を用いる。ドーズ量は、例えば1×1012〜1×1014/cm2である。これにより、第2の低濃度不純物領域8では、添加されたP型不純物の分だけ、第1不純物添加工程により注入されたN型不純物が打ち消されるので、第2の低濃度不純物領域8の不純物濃度N2は第1の低濃度不純物領域6a、6dの不純物濃度N1より低くなる。また、N2とN1とを等しく設定する場合(N1=N2)、第2不純物添加工程は行わない。従って、第2の低濃度不純物領域8には、新たに不純物が注入されないので、第2の低濃度不純物領域8の不純物濃度N2は、第1の低濃度不純物領域6a、6dの不純物濃度N1と等しくなる。
この後、図7(f)に示すように、ゲート絶縁層3におけるゲート電極7aのソース側およびゲート電極7bのドレイン側の所定の領域上にレジスト5’を形成し、レジスト5’とゲート電極7a、7bとをマスクとして第1の導電種の不純物元素をイオン注入により半導体層2に添加する(第3不純物添加工程)。この工程により、半導体層2に、トランジスタ83のソース領域9、トランジスタ93のドレイン領域10、および高濃度不純物領域11が形成される。高濃度不純物領域11は、トランジスタ83とトランジスタ93とを接続するとともに、トランジスタ83のドレイン領域およびトランジスタ93のソース領域として機能する。第3不純物添加工程において、レジスト5’で覆われた領域のうち、ゲート電極7a、7bと重ならない領域は、それぞれ第2の低濃度不純物領域8a、8dとなる。これらの領域は、ゲート電極7a、7bと重なっていないためオフセット領域である。第3不純物添加工程では、第1の導電種としてN型不純物(リン、砒素など)を用いる。ドーズ量は1〜5×1015/cm2とする。この後、レジスト5’を剥離し、不純物イオン活性化のためのアニールを行う。
なお、第3不純物添加工程において、レジスト5’を形成する領域は、上記に限らず、第2の低濃度不純物領域を形成したい領域の位置や数に応じて決まる。ゲート電極7a、7bのソース側および/またはドレイン側における、第2の低濃度不純物領域となる領域を覆うようにレジスト5’を形成すればよい。
その後、図7(g)に示すように、ゲート電極7a、7bおよびゲート絶縁層3を覆うように絶縁材料を堆積することにより、層間絶縁層12を形成する。層間絶縁層12に、ソース領域9およびドレイン領域10にそれぞれ達するコンタクトホールを形成する。次いで、これらのコンタクトホール内部および層間絶縁層12上にAl等の金属材料を堆積して金属膜を形成し、この金属膜を所定の形状にパターニングすることにより、ソース領域9と接続されたソース電極13と、ドレイン領域10と接続されたドレイン電極14とを形成する。こうして、nチャネル型マルチゲートGOLD構造を有するスイッチング素子103が得られる。
上記実施形態1〜3では、nチャネル型TFTを形成しているが、pチャネル型TFTを形成することもできる。この場合、第1の導電種としてP型不純物(ボロンなど)、第2の導電種としてN型不純物(リン、砒素など)をそれぞれ用いればよい。
上記実施形態1〜3は、本発明による装置の例示であり、各構成要素の材料、厚さ、形状、形成方法などは上記に限定されない。
本発明によれば、GOLD構造やマルチゲート構造を有する従来のTFTの長所を損なうことなく、それぞれの構造における問題点を解決した薄膜トランジスタを備えた装置を提供できる。すなわち、薄膜トランジスタを備えた装置において、高い耐圧や高信頼性を確保しつつ、TFT間の閾値電圧Vthおよびリーク電流のばらつきも抑え、かつ各TFTにおいて、リーク電流を低減し、短チャネルを防止できる。
本発明は、複数の薄膜トランジスタを含むスイッチング素子を有する装置、例えばアクティブマトリクス型表示装置(液晶テレビや携帯電話なども含む)などに広く適用できる。
1 基板
2 半導体層
3 ゲート絶縁層
4a、4b チャネル領域
5、5’ レジスト
6、6a、6b、6c、6d 第1の低濃度不純物領域
7a、7b ゲート電極
8、8a、8b、8c、8d 第2の低濃度不純物領域
9 ソース領域
10 ドレイン領域
11 高濃度不純物領域(ソース/ドレイン領域)
12 層間絶縁層
13 ソース電極
14 ドレイン電極
15 絶縁膜
16 サイドウォール
2 半導体層
3 ゲート絶縁層
4a、4b チャネル領域
5、5’ レジスト
6、6a、6b、6c、6d 第1の低濃度不純物領域
7a、7b ゲート電極
8、8a、8b、8c、8d 第2の低濃度不純物領域
9 ソース領域
10 ドレイン領域
11 高濃度不純物領域(ソース/ドレイン領域)
12 層間絶縁層
13 ソース電極
14 ドレイン電極
15 絶縁膜
16 サイドウォール
Claims (28)
- 複数のスイッチング素子を備えた装置であって、前記複数のスイッチング素子の少なくとも1つは、直列に接続され、かつ、それぞれのチャネル領域が同一の連続する半導体層に形成されている少なくとも2つの薄膜トランジスタを含み、前記少なくとも2つの薄膜トランジスタのそれぞれのゲート電極は互いに電気的に接続されており、
前記少なくとも2つの薄膜トランジスタはそれぞれ、
前記チャネル領域を挟んで、前記同一の連続する半導体層に形成されたソース領域およびドレイン領域と、
前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域との間のうち少なくとも一方に形成され、前記ソース領域および前記ドレイン領域よりも低い不純物濃度を有する第1低濃度不純物領域と、
前記同一の連続する半導体層の上に形成されたゲート絶縁層と
をさらに備え、
前記ゲート電極は、前記ゲート絶縁層を介して、前記チャネル領域および前記第1低濃度不純物領域と重なっている、
装置。 - 前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域との間の両方に前記第1低濃度不純物領域を備えている、請求項1に記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ドレイン領域と前記チャネル領域との間にのみ前記第1低濃度不純物領域を備えている、請求項1に記載の装置。
- 前記少なくとも2つの薄膜トランジスタは、
前記ソース領域と前記チャネル領域との間にのみ前記第1低濃度不純物領域を備えた第1トランジスタと、
前記ドレイン領域と前記チャネル領域との間にのみ前記第1低濃度不純物領域を備えた第2トランジスタと
を含む、請求項1に記載の装置。 - 前記少なくとも2つの薄膜トランジスタは2×n個(n:1以上の整数)の薄膜トランジスタであって、前記少なくとも2つの薄膜トランジスタのうち、前記同一の連続した半導体層の一方の端部からn番目までの薄膜トランジスタは前記第1トランジスタであり、残りの薄膜トランジスタは前記第2トランジスタである、請求項4に記載の装置。
- 前記少なくとも2つの薄膜トランジスタは(2×n+1)個(n:1以上の整数)の薄膜トランジスタであって、前記少なくとも2つの薄膜トランジスタのうち、前記同一の連続した半導体層の一方の端部からn番目までの薄膜トランジスタは前記第1トランジスタであり、(n+1)番目の薄膜トランジスタは、前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域と間にそれぞれ第1低濃度不純物領域を備えた第3トランジスタであり、残りの薄膜トランジスタは前記第2トランジスタである、請求項4に記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ソース領域が前記同一の半導体層の前記一方の端部側になり、前記ドレイン領域が前記同一の半導体層の他方の端部側になるように形成されている、請求項5または6に記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ドレイン領域が前記同一の連続した半導体層の前記一方の端部側になり、前記ソース領域が前記同一の連続した半導体層の他方の端部側になるように形成されている、請求項5または6に記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれの前記第1の低濃度不純物領域のチャネル方向の長さが略等しい、請求項1から8のいずれかに記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれにおいて、前記ドレイン領域と前記チャネル領域との間の前記第1の低濃度不純物領域は、前記ソース領域と前記チャネル領域との間の前記第1の低濃度不純物領域よりも長い、請求項2に記載の装置。
- 前記少なくとも2つの薄膜トランジスタは2×n個または(2×n+1)個(n:1以上の整数)の薄膜トランジスタであって、
前記同一の連続した半導体層の一方の端部からn番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記一方の端部側にある第1の低濃度不純物領域の長さが、他方の第1の低濃度不純物領域の長さよりも長く、
前記同一の連続した半導体層の他方の端部からn番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記他方の端部側にある第1の低濃度不純物領域の長さが、他方の第1の低濃度不純物領域の長さよりも長い、請求項2に記載の装置。 - 前記少なくとも2つの薄膜トランジスタは、前記ソース領域と前記ドレイン領域との間に、少なくとも1つの第2低濃度不純物領域を備えており、前記ゲート電極は前記第2の低濃度不純物領域と重なっていない、請求項1から11のいずれかに記載の半導体装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側にそれぞれ前記第2低濃度不純物領域を備えている、請求項12に記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ドレイン領域側にのみ前記第2低濃度不純物領域を備えている、請求項12に記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ソース領域側にのみ前記第2の低濃度不純物領域を備えている、請求項12に記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれは、前記ソース領域と前記ドレイン領域との間に、少なくとも1つの第2低濃度不純物領域を備えており、前記ゲート電極は前記第2の低濃度不純物領域と重なっておらず、
前記第1トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうちいずれか一方に前記第2低濃度不純物領域を備え、
前記第2トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち他方に前記第2低濃度不純物領域を備えている、請求項5に記載の装置。 - 前記少なくとも2つの薄膜トランジスタは、前記ソース領域と前記ドレイン領域との間に、少なくとも1つの第2の低濃度不純物領域を備えており、前記第2の低濃度不純物領域は、前記ゲート電極と重なっておらず、
前記第1トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち一方に第2の低濃度不純物領域を備え、
前記第2トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち他方に前記第2の低濃度不純物領域を備え、
前記第3トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側の両方に前記第2の低濃度不純物領域を備えている、請求項6に記載の装置。 - 前記少なくとも2つの薄膜トランジスタのそれぞれの前記第2の低濃度不純物領域のチャネル方向の長さが略等しい、請求項12から17のいずれかに記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれにおいて、前記ゲート電極の前記ドレイン領域側の前記第2の低濃度不純物領域は、前記ゲート電極の前記ソース領域側の前記第2の低濃度不純物領域よりも長い、請求項13に記載の装置。
- 前記少なくとも2つの薄膜トランジスタは2×n個または(2×n+1)個(n:1以上の整数)の薄膜トランジスタであって、
前記同一の連続した半導体層の一方の端部からn番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記一方の端部側にある第2の低濃度不純物領域の長さが、他方の第2の低濃度不純物領域の長さよりも長く、
前記同一の連続した半導体層の他方の端部からn番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記他方の端部側にある第2の低濃度不純物領域の長さが、他方の第2の低濃度不純物領域の長さよりも長い、請求項13に記載の装置。 - 前記少なくとも2つの薄膜トランジスタのそれぞれの前記第2の低濃度不純物領域のチャネル方向の長さが、0.6um以上2um以下である、請求項12から20のいずれかに記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれの、前記第2の低濃度不純物領域の不純物濃度と前記第1の低濃度不純物領域の不純物濃度とが略等しい、請求項12から21のいずれかに記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれの、前記第2の低濃度不純物領域の不純物濃度が、前記第1の低濃度不純物領域の不純物濃度よりも高い、請求項12から21のいずれかに記載の装置。
- 前記少なくとも2つの薄膜トランジスタのそれぞれの、前記第2の低濃度不純物領域の不純物濃度が、前記第1の低濃度不純物領域の不純物濃度よりも低い、請求項12から21のいずれかに記載の装置。
- 絶縁材料を用いて、前記ゲート絶縁層の上に、前記ゲート電極の前記ソース領域側および前記ドレイン領域側の側面を覆って形成されたサイドウォールをさらに有し、前記サイドウォールのチャネル方向の長さと、前記第2の低濃度不純物領域の長さとが略等しい、請求項12から24のいずれかに記載の装置。
- 前記半導体層は多結晶シリコンまたは結晶質シリコンを含む、請求項1から25のいずれかに記載の装置。
- 少なくとも2つの薄膜トランジスタを備えた装置の製造方法であって、前記少なくとも2つの薄膜トランジスタはそれぞれ、
半導体層と、前記半導体層を覆うゲート絶縁層とが形成された基板を用意する工程と、
前記半導体層のうちの所定の領域以外の領域に、第1の導電種の不純物元素を添加することによって、前記所定の領域にチャネル領域を形成する第1不純物添加工程と、
前記半導体層のうち、前記チャネル領域と、前記チャネル領域の片側または両側の第1領域とを覆うゲート電極を形成する工程と、
前記ゲート電極をマスクにして第1の導電種と同じ又は異なる第2の導電種の不純物元素を添加することによって、前記半導体層の前記第1領域に第1の低濃度不純物領域を形成する第2不純物添加工程と、
前記半導体層のうち、前記チャネル領域と、前記第1の低濃度不純物領域と、前記ゲート電極の両側もしくは片側の第2領域とを除く第3領域に、第1の導電種の不純物元素を添加することにより、前記第2領域に第2の低濃度不純物領域を形成するとともに、前記第3領域に、前記第1および第2の低濃度不純物領域よりも不純物濃度の高い高濃度不純物領域を形成する第3不純物添加工程と
を包含する、装置の製造方法。 - 前記第2不純物添加工程と前記第3不純物添加工程との間に、
前記ゲート電極および前記ゲート絶縁層を覆う絶縁膜を形成する工程と、
前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の側面をそれぞれ覆うサイドウォールを形成する工程と
をさらに含み、
前記第3不純物添加工程は、前記ゲート電極および前記サイドウォールをマスクとして行う、請求項27に記載の装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003304036A JP2005072531A (ja) | 2003-08-28 | 2003-08-28 | 薄膜トランジスタを備えた装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003304036A JP2005072531A (ja) | 2003-08-28 | 2003-08-28 | 薄膜トランジスタを備えた装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005072531A true JP2005072531A (ja) | 2005-03-17 |
Family
ID=34407835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003304036A Pending JP2005072531A (ja) | 2003-08-28 | 2003-08-28 | 薄膜トランジスタを備えた装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005072531A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006269808A (ja) * | 2005-03-24 | 2006-10-05 | Mitsubishi Electric Corp | 半導体装置および画像表示装置 |
WO2009096148A1 (ja) * | 2008-01-29 | 2009-08-06 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
WO2009133829A1 (en) * | 2008-04-29 | 2009-11-05 | Sharp Kabushiki Kaisha | Thin film transistor and active matrix display |
JP2010109200A (ja) * | 2008-10-30 | 2010-05-13 | Hitachi Displays Ltd | 表示装置 |
US8040298B2 (en) | 2006-01-10 | 2011-10-18 | Samsung Electronics Co., Ltd. | Organic light emitting diode display and manufacturing method thereof |
WO2013005604A1 (ja) * | 2011-07-07 | 2013-01-10 | シャープ株式会社 | 半導体装置およびその製造方法 |
-
2003
- 2003-08-28 JP JP2003304036A patent/JP2005072531A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006269808A (ja) * | 2005-03-24 | 2006-10-05 | Mitsubishi Electric Corp | 半導体装置および画像表示装置 |
US8040298B2 (en) | 2006-01-10 | 2011-10-18 | Samsung Electronics Co., Ltd. | Organic light emitting diode display and manufacturing method thereof |
WO2009096148A1 (ja) * | 2008-01-29 | 2009-08-06 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
WO2009133829A1 (en) * | 2008-04-29 | 2009-11-05 | Sharp Kabushiki Kaisha | Thin film transistor and active matrix display |
JP2011518434A (ja) * | 2008-04-29 | 2011-06-23 | シャープ株式会社 | 薄膜トランジスタおよびアクティブマトリクスディスプレイ |
JP2010109200A (ja) * | 2008-10-30 | 2010-05-13 | Hitachi Displays Ltd | 表示装置 |
WO2013005604A1 (ja) * | 2011-07-07 | 2013-01-10 | シャープ株式会社 | 半導体装置およびその製造方法 |
US9240491B2 (en) | 2011-07-07 | 2016-01-19 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5348362B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
TWI401802B (zh) | 薄膜電晶體板及其製造方法 | |
US6828585B2 (en) | Thin-film transistor, method for fabricating the same, and liquid crystal display device | |
JP5650879B2 (ja) | 画素と駆動領域の異なる電気特性を有する薄膜トランジスタデバイスを有するディスプレイ、およびその製造方法 | |
JP5111802B2 (ja) | 薄膜トランジスタ基板、及びその製造方法 | |
JP4084080B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
US20110220878A1 (en) | Thin film transistor and method of manufacturing the same | |
JPH1197705A (ja) | 半導体集積回路 | |
JP3338481B2 (ja) | 液晶表示装置 | |
JP5243414B2 (ja) | 半導体装置及びその製造方法 | |
JP2011066165A (ja) | 半導体装置及びその製造方法 | |
KR20020013762A (ko) | 박막 반도체 장치 | |
JP3548237B2 (ja) | 薄膜トランジスタ | |
JPH07263705A (ja) | 薄膜トランジスタ | |
JP3520713B2 (ja) | 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 | |
JP2001085695A (ja) | 半導体装置の製造方法、アクティブマトリクス基板の製造方法および電気光学装置 | |
JPH09116167A (ja) | 薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器 | |
JPH0722627A (ja) | 薄膜半導体装置及びアクティブマトリクス液晶表示装置 | |
JP2005072531A (ja) | 薄膜トランジスタを備えた装置およびその製造方法 | |
JPH10154814A (ja) | アクティブマトリクス基板およびその製造方法 | |
JP3358526B2 (ja) | 高耐圧薄膜トランジスタの駆動方法 | |
JPH11111992A (ja) | 薄膜トランジスタ、相補型薄膜トランジスタ、および薄膜トランジスタの製造方法 | |
JP2005311037A (ja) | 半導体装置およびその製造方法 | |
JP2007157986A (ja) | トランジスタを備えた装置 | |
JP2010245162A (ja) | 薄膜トランジスタ |