WO2009096148A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2009096148A1
WO2009096148A1 PCT/JP2009/000169 JP2009000169W WO2009096148A1 WO 2009096148 A1 WO2009096148 A1 WO 2009096148A1 JP 2009000169 W JP2009000169 W JP 2009000169W WO 2009096148 A1 WO2009096148 A1 WO 2009096148A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
gate electrode
impurity
semiconductor layer
concentration impurity
Prior art date
Application number
PCT/JP2009/000169
Other languages
English (en)
French (fr)
Inventor
Atsushi Shoji
Isao Nakanishi
Kazushige Hotta
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to US12/864,955 priority Critical patent/US20100327353A1/en
Priority to CN2009801034055A priority patent/CN101925988A/zh
Publication of WO2009096148A1 publication Critical patent/WO2009096148A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • liquid crystal display devices have been widely used because of their advantages such as light weight, thinness, and low power consumption.
  • the number of pixels can be increased and a display contrast ratio can be improved as compared with a passive matrix liquid crystal display device. .
  • the active matrix liquid crystal display device includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • a substrate on which switching elements are formed is referred to as an “active matrix substrate”.
  • a typical active matrix liquid crystal display device includes an active matrix substrate, a counter substrate, and a liquid crystal layer provided therebetween.
  • the active matrix substrate is provided with a pixel electrode for each pixel as a unit of image display, and each pixel electrode is connected to a switching element arranged corresponding to each pixel electrode.
  • display is performed by changing the voltage applied to the liquid crystal layer by the pixel electrode and the counter electrode formed on the counter substrate.
  • Various functional circuits such as a drive circuit can also be formed on the active matrix substrate, and TFTs are also used for such functional circuits.
  • a TFT provided for each pixel is referred to as a “pixel TFT”
  • a TFT used in a functional circuit such as a drive circuit is referred to as a “drive circuit TFT”.
  • the pixel TFT is required to have an extremely small off-leakage current.
  • it is necessary to maintain the voltage applied to the liquid crystal for a period of one frame until the screen is rewritten.
  • the off current (off leak current) of the pixel TFT is large, the voltage applied to the liquid crystal This is because the display characteristics may deteriorate with time.
  • the structure of the pixel TFT for example, a structure in which a low concentration impurity region (Lightly Doped Drain, hereinafter abbreviated as “LDD region”) is formed in at least one of the channel region of the TFT and the source region / drain region.
  • LDD region Lightly Doped Drain
  • Such a structure is referred to as an “LDD structure”. Since the LDD region can alleviate electric field concentration near the drain, off-leakage current can be greatly reduced as compared with a TFT having no LDD region (“single drain structure”). On the other hand, since the LDD region becomes a resistance, the current driving capability is lower than that of a single drain structure TFT.
  • the driving circuit TFT since the driving circuit TFT needs to operate at high speed, the driving circuit TFT is required to have a large current driving force, that is, a large on-current.
  • the driving circuit TFT has a different structure from the pixel TFT described above.
  • a structure of a driving circuit TFT for example, a structure in which LDD regions are overlapped by a gate electrode is known. Such a structure is referred to as a “GOLD (Gate Overlapped LDD) structure”.
  • GOLD Gate Overlapped LDD
  • a TFT having a GOLD structure when a voltage is applied to the gate electrode, electrons serving as carriers are accumulated in the LDD region where the gate electrode overlaps. Therefore, since the resistance of the LDD region can be reduced, it is possible to suppress a decrease in the current driving capability of the TFT.
  • a TFT with a GOLD structure has a disadvantage that off-leakage current is larger than a TFT with an LDD structure (a structure in which a gate electrode and an LDD region do not overlap), and is not suitable for a pixel TFT. This is considered to be because a storage layer is formed in the LDD region where the gate electrodes overlap even when the TFT is in the OFF state.
  • the GOLD structure since the gate electrode and the LDD region overlap, the parasitic capacitance (Cgs, Cgd) between the gate electrode and the source and drain electrodes becomes relatively large. Therefore, it is necessary to increase the gate capacitance. However, if the gate capacitance increases, the load capacitance during operation in the circuit including this TFT increases, which may adversely affect the circuit operation. This adverse effect is particularly noticeable when the TFT channel length is short.
  • Patent Document 1 and Patent Document 2 propose a structure in which only a part of the LDD region is overlapped by the gate electrode for the purpose of improving TFT characteristics.
  • an LDD region that is entirely overlapped by a gate electrode (that is, overlaps with the gate electrode) and a partial gate are formed between the source region, the drain region, and the channel region.
  • a TFT structure with an LDD region overlapped by an electrode is disclosed.
  • a TFT structure in which the gate electrode has a two-layer structure of a main gate electrode and a sub-gate electrode has also been proposed.
  • a sub-gate electrode having the same potential as the main gate electrode is provided on the main gate electrode via an insulating film, and only the sub-gate electrode overlaps (overlaps) the LDD region.
  • Arranged TFT structures are disclosed. According to this structure, since the sub-gate electrode overlaps with the LDD region, an effect similar to the GOLD structure, that is, a high current driving force can be obtained.
  • the sub-gate electrode is provided on the main gate electrode via an insulating film, the thickness of the insulating film on the LDD region is larger than the thickness of the gate insulating film on the channel portion. Therefore, an effect similar to that of the LDD structure that can reduce off-leakage current can be obtained.
  • the TFT having the structure as described above has the following problems.
  • the sub-gate electrode is formed of a third electrode layer different from the main gate electrode and the source and drain electrodes. Therefore, the manufacturing process of the TFT having the structure disclosed in these patent documents is more complicated than the manufacturing process of the TFT having the structure without the sub-gate electrode.
  • the manufacturing process becomes complicated, so that the productivity is lowered as compared with the conventional LDD structure and GOLD structure TFT.
  • the present invention has been made in view of the above circumstances, and a main object thereof is to provide a thin film transistor which is excellent in productivity and has a low off-state current while ensuring a high current driving force. .
  • the semiconductor device of the present invention includes a semiconductor layer having a channel region, a source region and a drain region located on both sides of the channel region, a gate insulating layer formed on the semiconductor layer, and the gate insulating layer A thin film transistor having a gate electrode, a source electrode electrically connected to the source region, and a drain electrode electrically connected to the drain region, wherein the gate electrode is a single electrode
  • a second low-concentration impurity region having a high impurity concentration, and one of the first and second low-concentration impurity regions entirely overlaps the gate electrode, and the first and second low-concentration impurity regions The other region of the concentration impurity region does not overlap with the gate electrode.
  • the gate electrode has a bilaterally symmetric shape in a cross section parallel to the channel direction of the thin film transistor and along the thickness direction of the gate electrode.
  • an end of the one region of the first and second low-concentration impurity regions opposite to the channel region is aligned with one end of the gate electrode, and In addition, an end portion on the channel region side of the other region of the second low-concentration impurity region is aligned with the other end portion of the gate electrode.
  • Another semiconductor device of the present invention is located outside the first channel region, the first high concentration impurity region located outside the first channel region, and the second channel region.
  • a thin film transistor having a first electrode and a second electrode electrically connected to the second high-concentration impurity region, wherein the semiconductor layer includes the first channel region and the first high-concentration region.
  • the first channel region is provided between the first channel region and the third high-concentration impurity region, and has an impurity concentration lower than that of the first, second, and third high-concentration impurity regions.
  • a low concentration impurity region provided between the second channel region and the second high concentration impurity region, and between the second channel region and the third high concentration impurity region, respectively;
  • a second low-concentration impurity region having an impurity concentration lower than that of the first, second, and third high-concentration impurity regions, and the entire first low-concentration impurity region is entirely
  • the second gate electrode overlaps with the first gate electrode, and the second low-concentration impurity region does not overlap with the second gate electrode.
  • the first and second gate electrodes are formed of a single conductive film.
  • the first and second gate electrodes have a symmetrical shape in a cross section parallel to the channel direction of the thin film transistor and along the thickness direction of the gate electrode.
  • the manufacturing method of the present invention is a manufacturing method of a semiconductor device provided with a thin film transistor, wherein (a) an island-shaped semiconductor layer is formed on a substrate, and (b) a gate insulating film is formed to cover the semiconductor layer. And (c) implanting a first impurity ion into a part of the semiconductor layer at a first dose, whereby one end of a portion of the semiconductor layer that becomes a channel region. Forming a first impurity ion implantation region so as to be adjacent to the portion; and (d) at least a portion of the semiconductor layer to be a channel region and at least one of the first impurity ion implantation regions on the gate insulating film.
  • a third impurity ion is implanted into the semiconductor layer at a dose of 1 to form source and drain regions, whereby the first impurity ion implantation region is covered with the gate electrode.
  • the region where the third impurity ions are not implanted becomes the first low-concentration impurity region, which is covered with the mask in the second impurity ion-implanted region, Comprising a step of region objects ions were not implanted becomes the second low-concentration impurity regions.
  • the off-leakage current can be kept low while securing the current driving capability of the thin film transistor. Further, such a thin film transistor can be manufactured by a simple method without increasing the number of manufacturing steps and the manufacturing cost.
  • the thin film transistor When the thin film transistor is applied to a driving circuit of a display device, it is advantageous in that the off characteristic can be improved as compared with the conventional GOLD structure TFT while securing the on characteristic sufficient for driving the circuit.
  • the thin film transistor when used as a sampling switch, it is advantageous because parasitic capacitances (Cgs, Cgd) can be reduced and current consumption can be reduced without reducing the on-current.
  • the thin film transistor has excellent on characteristics and off characteristics, it can be suitably used as a pixel TFT and a drive circuit TFT in an active matrix display device. As a result, the manufacturing process of the active matrix substrate can be greatly simplified while ensuring display characteristics substantially the same as those of the prior art.
  • FIG. 1st Embodiment It is typical sectional drawing of the thin-film transistor in 1st Embodiment by this invention.
  • (A) is typical sectional drawing which shows arrangement
  • (b) is a graph which illustrates the voltage-current characteristic of the thin-film transistor of (a). is there.
  • (A) is typical sectional drawing which shows arrangement
  • (b) is a graph which illustrates the voltage-current characteristic of the thin film transistor of (a). is there.
  • (A) is typical sectional drawing which shows arrangement
  • (b) is the voltage-current characteristic of the thin-film transistor of (a). It is a graph to illustrate.
  • (A)-(g) is process sectional drawing for demonstrating the manufacturing method of the thin-film transistor in 1st Embodiment by this invention. It is typical sectional drawing of the thin-film transistor in 2nd Embodiment by this invention.
  • (A)-(e) is process sectional drawing for demonstrating the manufacturing method of the thin-film transistor in 2nd Embodiment by this invention. It is typical sectional drawing of the thin-film transistor in 3rd Embodiment by this invention. It is a figure for demonstrating the structure of an analog full monolithic sampling switch.
  • Source electrode or drain electrode 100, 200, 300 Thin film transistor 10 Semiconductor layer 11 Substrate 12, 12A, 12B Channel region 13 Gate insulating film 14, 14A, 14B Gate electrode 15 Source region or drain region 16a, 16b, 16Aa, 16Ab, 16Ba, 16Bb LDD region 15A, 15B, 15C High concentration impurity region 17 Interlayer insulating film 18 Contact hole 19 Source electrode or drain electrode
  • the “semiconductor device” widely includes a semiconductor element such as a thin film transistor, a substrate on which a functional circuit is formed, an active matrix substrate, and a display device such as a liquid crystal display device or an organic EL display device.
  • the semiconductor device of this embodiment includes a thin film transistor as described below.
  • FIG. 1 is a schematic cross-sectional view of a thin film transistor according to this embodiment.
  • the thin film transistor 100 includes a semiconductor layer 10 supported by a substrate 11 having an insulating surface, a gate electrode 14 provided on the semiconductor layer 10 with a gate insulating film 13 interposed therebetween, and an interlayer insulating film covering the gate electrode 14 17 and source / drain electrodes 19.
  • the semiconductor layer 10 includes a channel region 12, source / drain regions (high concentration impurity regions) 15, and LDD regions (low concentration impurity regions) 16 a and 16 b having an impurity concentration lower than the impurity concentration of the source / drain regions 15. have.
  • the LDD regions 16a and 16b are formed between the channel region 12 and the source / drain regions 15, respectively.
  • the gate electrode 14 is formed of a single conductive film.
  • “formed from a single conductive film” means a structure formed by patterning one conductive film (may be a laminated film) and has different patterns. It does not include a gate structure composed of two or more conductive films, for example, a structure composed of a main gate electrode and a sub-gate electrode described in Patent Document 3 and Patent Document 4 described above. Further, a structure in which a main gate electrode and a sub-gate electrode having different patterns are stacked without an insulating film (for example, Patent Document 5) is not included.
  • the gate electrode 14 overlaps the entire LDD region 16a (GOLD structure) and does not overlap the LDD region 16b (LDD structure).
  • the gate electrode overlaps the entire LDD region excludes the case where the gate electrode partially overlaps the LDD region.
  • the gate electrode does not overlap the LDD region means that the gate electrode does not overlap the LDD region at all, and excludes the case where the gate electrode partially overlaps the LDD region. Therefore, the “GOLD structure” here refers to a structure in which the gate electrode 14 overlaps the entire LDD region (here, the LDD region 16a).
  • the “LDD structure” refers to a structure in which the gate electrode 14 does not overlap the LDD region (here, the LDD region 16b).
  • the “LDD region” in the present embodiment refers to a region having an impurity concentration of 1 ⁇ 10 17 atoms / cm 3 or more and lower than the impurity concentration of the source / drain region 15. Therefore, the semiconductor layer 10 does not include a region containing impurities at an extremely low concentration (less than 1 ⁇ 10 17 atoms / cm 3 ). For example, a part of the impurity implanted into the LDD region 16b may diffuse to the channel region 12 below the gate electrode 14, but the impurity concentration in the portion where the impurity is diffused is considered to be extremely low. The portion is not included in the “LDD region 16b”.
  • the gate electrode 14 in the present embodiment only needs to cover one of the LDD regions 16a and 16b, may cover the LDD region located on the source side of the channel region 12, or may be on the drain side.
  • the located LDD region may be covered.
  • it is preferable to cover only the LDD region located on the drain side because the reliability of the thin film transistor can be further improved. This is because electric field relaxation is required on the drain side than on the source side, and the GOLD structure is more resistant to deterioration by hot carriers than the LDD structure.
  • the interlayer insulating film 17 may have a single layer structure or a multilayer structure of two or more layers.
  • Contact holes 18 reaching the source / drain regions 15 of the semiconductor layer 10 are formed in the interlayer insulating film 17.
  • a source / drain electrode 19 is formed from a conductive layer formed on the interlayer insulating film 17 and inside the contact hole 18. Accordingly, the source / drain electrodes 19 are electrically connected to the source / drain regions 15 of the semiconductor layer 10, respectively.
  • one of the LDD regions 16a and 16b provided on the source side and the drain side of the channel region 12 has an LDD structure, and the other region has a GOLD structure. That is, a single thin film transistor 100 has an LDD structure and a GOLD structure. The effect of such a structure will be described with reference to the drawings.
  • FIGS. 2 to 4 are diagrams showing the structure and voltage-current characteristics of a conventional LDD structure TFT, a conventional GOLD structure TFT, and the thin film transistor 100 of the present embodiment, respectively.
  • a schematic cross-sectional view showing the arrangement of the semiconductor layer and the gate electrode of the thin film transistor, (b) of each figure is a graph illustrating the voltage-current characteristics of the thin film transistor. For simplicity, the same components as those in FIG.
  • the LDD regions 26a and 26b located on both sides of the channel region 22 do not overlap with the gate electrode 24 (LDD structure).
  • the electric field in the vicinity of the source / drain region 25 can be relaxed by the LDD structure, so that the off current (off leak current) can be reduced.
  • the on-resistance is increased by the LDD regions 26a and 26b, the on-current is also decreased.
  • the LDD regions 36a and 36b located on both sides of the channel region 32 all overlap the gate electrode 34 (GOLD structure). ). Therefore, in the GOLD structure, since the accumulation layer is also formed in the LDD regions 36a and 36b in the on state, the on-resistance can be reduced and the on-current can be increased as compared with the LDD structure TFT shown in FIG. . However, even in the off state, since a storage layer is formed in the LDD regions 36a and 36b, the leakage current becomes larger than that of the TFT having the LDD structure.
  • the thin film transistor 100 can reduce the leakage current in the off state, so that higher off characteristics can be obtained than the GOLD structure TFT shown in FIG. Further, since it has a GOLD structure, the ON-state resistance (ON resistance) can be made smaller than that of the TFT having the LDD structure shown in FIG. 2, and as a result, a reduction in ON current can be suppressed and high ON characteristics can be secured.
  • ON resistance ON resistance
  • the gate electrode 14 since the gate electrode 14 has a single layer structure, the effects of the LDD structure and the GOLD structure can be achieved without complicating the manufacturing process. Therefore, this is more advantageous than the TFT structures disclosed in Patent Document 3 and Patent Document 4 described above.
  • the gate electrode 14 has a symmetrical shape in the cross section shown in FIG. 1, that is, in the cross section parallel to the channel direction of the thin film transistor 100 and along the thickness direction of the gate electrode 14. Preferably it is. This is because if the gate electrode 14 has a left-right asymmetric cross-sectional shape, the manner in which the electric field is applied becomes unstable and causes a variation in TFT characteristics.
  • the LDD regions 16a and 16b are preferably formed using a process as described later.
  • the end of the LDD region (LDD structure) 16 b opposite to the channel region 12 can be aligned with one end of the gate electrode 14.
  • the end of the LDD region (GOLD structure) 16 a on the channel region side can be aligned with the other end of the gate electrode 14. Accordingly, the manufacturing process can be simplified and the thin film transistor 100 having high characteristics can be more reliably manufactured.
  • a semiconductor layer 10 is formed on a substrate 11.
  • the substrate 11 may be an Si substrate or metal substrate whose surface is covered with an insulating layer other than a quartz substrate and a glass substrate, as long as the surface on which the thin film transistor 100 is formed is an insulating surface.
  • the semiconductor layer 10 is formed from a crystalline silicon film having a thickness of 30 nm to 100 nm, for example.
  • an amorphous silicon film is deposited on the substrate 11 by a known method such as a CVD (Chemical Vapor Deposition) method. Thereafter, the amorphous silicon film is crystallized to obtain a crystalline silicon film. Crystallization of the amorphous silicon film can be performed by a known method.
  • the amorphous silicon film may be crystallized by irradiating the amorphous silicon film with laser light.
  • the laser beam a pulse oscillation type or continuous oscillation type excimer laser beam is desirable, but a continuous oscillation type argon laser beam may be used.
  • the amorphous silicon film may be crystallized by heat treatment (for example, laser irradiation).
  • the obtained crystalline silicon film is patterned by photolithography and etching to obtain the island-shaped semiconductor layer 10.
  • a plurality of island-shaped semiconductor layers are formed from the crystalline silicon film, but only one of the semiconductor layers 10 is shown here.
  • a gate insulating film 13 made of, for example, a 100 nm SiO 2 film is formed on the semiconductor layer 10.
  • the gate insulating film 13 can be formed using a CVD method.
  • a resist film 41 having an opening is formed on the gate insulating film 13 on the portion of the semiconductor layer 10 that becomes the LDD region 16a (FIG. 1).
  • Impurity ion implantation regions 45 are obtained by implanting N-type impurity ions 43 into the openings at a low concentration.
  • the opening only needs to be disposed on a region including a portion that becomes the LDD region 16a (FIG. 1), and as shown in the drawing, the opening becomes the entire portion that becomes the LDD region 16a (FIG. 1) and the source / drain regions. You may arrange
  • the resist layer 41 is used to mask the impurity layer 43 so that the channel layer and the LDD region 16b (FIG.
  • the semiconductor layer 10 are not implanted.
  • phosphorus ions are implanted as the impurity ions 43, the acceleration voltage at the time of implantation is, for example, 80 kV, and the dose amount is, for example, 1 ⁇ 10 13 / cm 2 .
  • the gate electrode 14 is disposed so as to cover a portion that becomes the LDD region 16 a (FIG. 1) in the impurity ion implantation region 45 and a portion that becomes the channel region in the semiconductor layer 10.
  • the gate electrode 14 is formed by, for example, forming a tungsten (W) film (thickness: 400 nm, for example) by sputtering, then forming a photoresist on the W film, and etching the W film using the photoresist as a mask. Can be done by.
  • the gate electrode 14 may be formed by patterning a laminated film made of, for example, a TaN film and a W film.
  • impurity ions 46 are implanted into the semiconductor layer 10 at a low concentration using the gate electrode 14 as a mask.
  • the region 16a covered with the gate electrode 14 in the impurity ion implanted region 45 and not implanted with the impurity ions 46 becomes an LDD region (LDD length: for example, 1.0 ⁇ m).
  • the region 12 of the semiconductor layer 10 that is covered with the gate electrode 14 and in which the impurity ions 43 are not implanted becomes a “channel region (channel length: for example, 4.0 ⁇ m)”.
  • an impurity ion implantation region 47 including impurity ions 46 is formed in a portion of the semiconductor layer 10 located on the opposite side of the channel region 12 from the LDD region 16a.
  • phosphorus ions are implanted as the impurity ions 46, the acceleration voltage at the time of implantation is, for example, 80 kV, and the dose amount is, for example, 6 ⁇ 10 12 / cm 2 .
  • a resist film 49 is formed covering the gate electrode 14 and the semiconductor layer 10 so as to cover the LDD region 16b (FIG. 1), and the resist film 49 and the gate electrode 14 are formed.
  • impurity ions 51 are implanted into the semiconductor layer 10 at a high concentration.
  • the region 16b of the impurity ion implantation region 47 that is covered with the resist film 49 and into which the impurity ions 51 are not implanted becomes an LDD region (LDD length: for example, 1.0 ⁇ m).
  • impurity ions 51 are implanted at a high concentration, and source / drain regions (also referred to as high concentration impurity regions) 15 are formed.
  • phosphorus ions are implanted as the impurity ions 51, the acceleration voltage at the time of implantation is, for example, 50 kV, and the dose amount is, for example, 3 ⁇ 10 15 / cm 2 .
  • impurity ions in the LDD regions 16a and 16b and the source / drain regions 15 are activated by heat treatment.
  • a heat treatment method a furnace annealing method, a lamp annealing method, a laser annealing method, or the like can be used.
  • an interlayer insulating film 17 is formed so as to cover the gate electrode 14 and the semiconductor layer 10, and then a source / drain electrode 19 is formed.
  • the interlayer insulating film 17 may have a laminated structure including a SiN film and a SiO 2 film.
  • a conductive film is formed on the interlayer insulating film 17 (including the inside of the contact hole 18) by, for example, sputtering. From this conductive film, a source / drain electrode 19 having a desired shape is formed by photolithography, etching, or the like. In this way, the thin film transistor 100 is obtained.
  • the semiconductor device of this embodiment may include a plurality of thin film transistors, and at least one of the plurality of thin film transistors may have a structure as shown in FIG.
  • the thin film transistor 100 described above and another thin film transistor having a structure different from that of the thin film transistor 100 may be formed over the same support.
  • the other thin film transistor may be, for example, an LDD structure TFT shown in FIG. 2 or a GOLD structure TFT shown in FIG.
  • Such a TFT can also be manufactured by the same method as described above if the pattern of the resist film 41 and the resist film 49 is changed. Therefore, it is possible to simultaneously manufacture such a TFT and the thin film transistor 100 on the same substrate. Become.
  • the semiconductor device of this embodiment has a structure in which two or more TFTs including a TFT having an LDD structure and a TFT having a GOLD structure are vertically stacked.
  • “Vertical stacking” refers to a configuration in which the source region of a TFT is connected to the drain region of another TFT.
  • a structure in which a single LDD structure TFT and a single GOLD structure TFT are vertically stacked (dual-gate thin film transistor) will be described as an example.
  • FIG. 6 is a cross-sectional view schematically showing the thin film transistor in the present embodiment.
  • the thin film transistor 200 includes a semiconductor layer 10 supported by a substrate 11 having an insulating surface, and a plurality of gate electrodes (here, two gate electrodes) 14A provided on the semiconductor layer 10 with a gate insulating film 13 interposed therebetween. , 14B and source / drain electrodes 19.
  • the gate electrodes 14 ⁇ / b> A and 14 ⁇ / b> B are disposed between the source / drain electrodes 19.
  • the semiconductor layer 10 includes two channel regions 12A and 12B, LDD regions 16Aa and 16Ab located on both sides of the channel region 12A, LDD regions 16Ba and 16Bb located on both sides of the channel region 12B, and high-concentration impurity regions 15A to 15A. 15C.
  • the high concentration impurity regions 15A and 15C are located at both ends of the semiconductor layer 10 and are electrically connected to the source / drain electrodes 19, respectively.
  • the high concentration impurity region 15B is formed between the LDD region 16Ab and the LDD region 16Ba.
  • the gate electrode 14A is disposed so as to overlap the channel region 12A and the LDD regions 16Aa and 16Ab located on both sides thereof (GOLD structure).
  • the gate electrode 14B covers only the channel region 12B and is disposed so as not to overlap the LDD regions 16B located on both sides of the channel region 12B (LDD structure).
  • TFTs having a structure selected according to the application are connected to each other. That is, there is no idea that TFTs having LDD structures are connected to each other or TFTs having a GOLD structure are connected to each other and TFTs having different structures suitable for different applications are connected to each other.
  • TFTs having LDD structures are connected to each other or TFTs having a GOLD structure are connected to each other and TFTs having different structures suitable for different applications are connected to each other.
  • the LDD structure TFT and the GOLD structure TFT are connected, higher on-characteristics than the vertical stacking of the LDD structure TFT can be realized, and the vertical structure of the GOLD structure TFT can be realized. Off-leakage current can be reduced compared to stacking.
  • each of the gate electrodes 14A and 14B has a single-layer structure, as in the first embodiment. Further, it is advantageous that each of the gate electrodes 14A and 14B has a symmetrical cross-sectional shape.
  • the semiconductor layer 10 and the gate insulating film 13 are formed on the substrate 11 by a method similar to the method described with reference to FIGS.
  • a resist film 61 is formed on the gate insulating film 13 so as to open on the semiconductor layer 10 including regions that become the LDD regions 16 ⁇ / b> Aa and 16 ⁇ / b> Ab (FIG. 6). To do. However, the resist film 61 is patterned so as to cover at least the portions of the semiconductor layer 10 that will become the channel region 12A, the channel region 12B, and the LDD regions 16Ba and 16Bb (FIG. 6).
  • impurity ions 63 are implanted into the semiconductor layer 10 to obtain an impurity ion implanted region 65.
  • phosphorus ions are implanted as the impurity ions 63, the acceleration voltage at the time of implantation is, for example, 80 kV, and the dose amount is, for example, 1 ⁇ 10 13 / cm 2 .
  • gate electrodes 14A and 14B are formed on the semiconductor layer 10 as shown in FIG.
  • the gate electrode 14A is disposed so as to cover portions of the impurity ion implantation region 65 that become the LDD regions 16Aa and 16Ab (FIG. 6) and a portion of the semiconductor layer 10 that becomes the channel region 12A (FIG. 6).
  • the gate electrode 14B is disposed so as to cover a portion of the semiconductor layer 10 that becomes the channel region 12B (FIG. 6).
  • the method for forming the gate electrode 14 may be the same as the method described above with reference to FIG.
  • impurity ions 66 are implanted into the semiconductor layer 10 at a low concentration using the gate electrodes 14A and 14B as a mask.
  • the regions 16Aa and 16Ab that are covered with the gate electrode 14A in the impurity ion implantation region 65 and into which the impurity ions 66 are not implanted become LDD regions (LDD length: for example, 1.0 ⁇ m), respectively.
  • a region 12A located under the gate electrode 14A and into which the impurity ions 63 and 66 are implanted is a channel region (channel length: 4.0 ⁇ m, for example), located under the gate electrode 14B.
  • the region 12B that has not been implanted becomes a channel region (channel length: for example, 4.0 ⁇ m). Further, all portions of the semiconductor layer 10 that do not overlap with the gate electrodes 12 ⁇ / b> A and 12 ⁇ / b> B become impurity ion implantation regions 67.
  • phosphorus ions are implanted as the impurity ions 66, the acceleration voltage at the time of implantation is, for example, 80 kV, and the dose amount is, for example, 6 ⁇ 10 12 / cm 2 .
  • a resist film 69 covering the gate electrode 14B is formed, and impurity ions 71 are implanted into the semiconductor layer 10 at a high concentration using the resist film 69 and the gate electrode 14A as a mask.
  • the regions 16Ba and 16Bb which are covered with the resist film 69 in the impurity ion implantation region 67 and into which the impurity ions 71 are not implanted become LDD regions (LDD length: for example, 1.0 ⁇ m).
  • the regions 15A to 15C into which the impurity ions 71 are implanted at a high concentration in the semiconductor layer 10 become high concentration impurity regions.
  • the high concentration impurity region formed outside the channel region 12A is “15A”
  • the high concentration impurity region formed outside the channel region 12B is “15C”
  • the high concentration impurity region is defined as “15B”.
  • phosphorus ions are implanted as the impurity ions 71, the acceleration voltage at the time of implantation is, for example, 50 kV, and the dose amount is, for example, 3 ⁇ 10 15 / cm 2 .
  • the interlayer insulating film 17 is formed so as to cover the gate electrodes 14A and 14B and the semiconductor layer 10, and subsequently, the high concentration impurity region 15A. 15C, source / drain electrodes 19 electrically connected to 15C are formed. In this way, a thin film transistor 200 having a dual gate structure is obtained.
  • the thin film transistor of this embodiment has a vertically stacked structure of two TFTs having the configuration described above with reference to FIG.
  • FIG. 8 is a cross-sectional view schematically showing the thin film transistor in the present embodiment.
  • the same components as those of the thin film transistor 200 illustrated in FIG. 6 are denoted by the same reference numerals, and description thereof is omitted.
  • the gate electrode 14A provided above the channel region 12A overlaps one of the entire LDD regions 16Aa and 16Ab located on both sides of the channel region 12A (GOLD structure), and the LDD region 16Aa, It does not overlap with the other region of 16Ab (LDD structure).
  • the gate electrode 14B provided above the channel region 12B overlaps one of the LDD regions 16Ba and 16Bb located on both sides of the channel region 12B, and the other region of the LDD regions 16Ba and 16Bb. And do not overlap.
  • the ON characteristics can be secured by the GOLD structure, and the off-leakage current can be reduced by the LDD structure, so that a thin film transistor having excellent TFT characteristics can be realized.
  • the thin film transistor 300 of this embodiment can be manufactured by the same method as that of the first embodiment, there is no need to increase the number of manufacturing steps and the manufacturing cost, and it is advantageous.
  • the thin film transistors in the first to third embodiments described above are preferably used in a drive circuit such as a display device. This is advantageous because the off characteristics can be improved as compared with the TFT having the GOLD structure while securing the on characteristics sufficient for driving the circuit.
  • FIG. 9 is a diagram for explaining the configuration of an analog full monolithic sampling switch.
  • all the source line switches have a plurality of thin film transistors S1 to Sn electrically connected to the source lines 1 to n, respectively.
  • the entire stage of the sampling switch that is, the capacitance between the gate / source of the thin film transistors S1 to Sn becomes a load. Therefore, if a GOLD structure TFT is used as in the prior art, the load capacity during operation increases, which may adversely affect circuit operation.
  • the thin film transistor of the above-described embodiment when used as the thin film transistors S1 to Sn and the LDD region on the source side has an LDD structure, the capacitance between the gates / sources of the thin film transistors S1 to Sn is reduced. As a result, the load capacity can be greatly reduced. Therefore, the operating margin can be increased and the current consumption can be reduced.
  • the thin film transistor of the above embodiment has excellent on characteristics and off characteristics, and is therefore suitable as a pixel TFT and a drive circuit TFT in an active matrix display device. Can be used. As a result, the manufacturing process of the active matrix substrate can be greatly simplified while ensuring display characteristics substantially the same as those of the prior art.
  • the configuration and manufacturing method of the semiconductor device of the present invention are not limited to the configurations and methods described in the first to third embodiments.
  • the formation method, material, thickness, impurity type, impurity concentration of each LDD region, and the like of each layer included in the thin film transistor can be selected as appropriate.
  • the channel length of the thin film transistor and the size of the LDD region (length in the channel direction) can be selected as appropriate.
  • the vertically stacked structure of two TFTs has been described, but a vertically stacked structure of three or more TFTs may be used.
  • the thin film transistor in the present invention has a current driving power superior to that of a thin film transistor having a conventional LDD structure. Further, the off-leakage current can be suppressed and the load capacity during operation can be reduced as compared with the conventional thin film transistor having the GOLD structure. In addition, according to the method of the present invention, a semiconductor device including the above-described thin film transistor can be easily manufactured without increasing the number of steps.
  • the present invention can be suitably applied to various semiconductor devices including thin film transistors, for example, display devices such as an active matrix substrate, a liquid crystal display device, and an organic EL display device.
  • display devices such as an active matrix substrate, a liquid crystal display device, and an organic EL display device.

Abstract

　本発明の半導体装置が有する薄膜トランジスタ１００のゲート電極１４は単一の導電膜から形成され、半導体層１０は、チャネル領域１２とソース領域１５との間に設けられ、ソース領域およびドレイン領域１５の不純物濃度よりも低い不純物濃度を有する第１低濃度不純物領域と、チャネル領域１２とドレイン領域１５との間に設けられ、ソース領域およびドレイン領域１５の不純物濃度よりも低い不純物濃度を有する第２低濃度不純物領域とを有し、第１および第２低濃度不純物領域の一方の領域１６ａは、その全体がゲート電極１４と重なっており、第１および第２低濃度不純物領域の他方の領域１６ｂは、ゲート電極１４と重なっていない。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　近年、液晶表示装置は、軽量、薄型及び低消費電力などの利点から広く利用されている。特に、アクティブマトリクス型液晶表示装置を用いると、パッシブマトリクス型液晶表示装置と比べて、画素数を増大させることができ、また表示のコントラスト比も改善されるので、高品位な表示が可能になる。
　アクティブマトリクス型液晶表示装置は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。本明細書において、スイッチング素子が形成されている基板を「アクティブマトリクス基板」ということにする。典型的なアクティブマトリクス液晶表示装置は、アクティブマトリクス基板と対向基板とこれらの間に設けられた液晶層とを備える。アクティブマトリクス基板には、画像表示の一単位となる画素毎に画素電極が設けられ、各画素電極は、それぞれの画素電極に対応して配置されたスイッチング素子に接続されている。各画素電極に接続されたスイッチング素子のオン・オフを制御することによって、画素電極と、対向基板に形成された対向電極とによって液晶層に印加する電圧を変化させることによって表示を行う。アクティブマトリクス基板には、また、駆動回路などの種々の機能回路を形成することも可能であり、このような機能回路にもＴＦＴが使用される。本明細書では、画素毎に設けられたＴＦＴを「画素用ＴＦＴ」、駆動回路などの機能回路に使用されるＴＦＴを「駆動回路用ＴＦＴ」と称する。
　画素用ＴＦＴには、オフリーク電流が極めて小さいことが要求される。液晶表示装置では、画面を書き換えるまでの１フレームの期間中、液晶に印加された電圧を保持する必要があるが、画素用ＴＦＴのオフ電流（オフリーク電流）が大きいと、液晶に印加された電圧が時間とともに低下して表示特性を劣化させる可能性があるからである。
　画素用ＴＦＴの構造として、例えばＴＦＴのチャネル領域とソース領域・ドレイン領域との間の少なくとも一方に低濃度不純物領域（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ、以下「ＬＤＤ領域」と略すことがある）を形成した構造が知られている。このような構造は、「ＬＤＤ構造」と称されている。ＬＤＤ領域によって、ドレイン近傍の電界集中を緩和することができるので、ＬＤＤ領域を有していない（「シングルドレイン構造」）ＴＦＴと比べてオフリーク電流を大幅に低減できる。一方、ＬＤＤ領域が抵抗となるので、シングルドレイン構造のＴＦＴよりも電流駆動力は低下してしまう。
　一方、駆動回路用ＴＦＴは高速動作を行う必要があるので、駆動回路用ＴＦＴには、電流駆動力が大きい、すなわちオン電流が大きいことが要求される。
　従って、駆動回路用ＴＦＴは、上述した画素用ＴＦＴとは異なる構造を有することが好ましい。駆動回路用ＴＦＴの構造として、例えばＬＤＤ領域がゲート電極によってオーバーラップされた構造が知られている。このような構造は、「ＧＯＬＤ（Ｇａｔｅ　Ｏｖｅｒｌａｐｐｅｄ　ＬＤＤ）構造」と称されている。ＧＯＬＤ構造を有するＴＦＴでは、ゲート電極に電圧を印加すると、ゲート電極がオーバーラップしたＬＤＤ領域にキャリアとなる電子が蓄積される。よって、ＬＤＤ領域の抵抗を小さくすることができるので、ＴＦＴの電流駆動力の低下を抑えることができる。
　なお、ＧＯＬＤ構造のＴＦＴは、前述したＬＤＤ構造（ゲート電極とＬＤＤ領域とが重なっていない構造）のＴＦＴよりもオフリーク電流が大きくなるという欠点があり、画素用ＴＦＴには適さない。これは、ＴＦＴがオフ状態であっても、ゲート電極がオーバーラップしたＬＤＤ領域に蓄積層が形成されるためであると考えられている。また、ＧＯＬＤ構造では、ゲート電極とＬＤＤ領域とが重なっているため、ゲート電極とソースおよびドレイン電極との間の寄生容量（Ｃｇｓ、Ｃｇｄ）が比較的大きくなる。従って、ゲート容量を大きくすることが必要となるが、ゲート容量が大きくなると、このＴＦＴを含む回路における動作時の負荷容量が増大することから、回路動作に悪影響を及ぼす可能性もある。この悪影響は、特にＴＦＴのチャネル長が短い場合に顕著である。
　このように、従来のＴＦＴ構造では、オン電流を大きくするとともに、オフ電流を低く抑えることは困難であり、ＴＦＴの用途および目的に応じて最適なＴＦＴ構造を選択する必要があった。従って、駆動回路一体型のアクティブマトリクス基板を作製しようとすると、互いに異なる構造を有する画素用ＴＦＴおよび駆動回路用ＴＦＴを同一基板上に形成しなければならず、製造プロセスが複雑になるという問題があった。
　これに対し、特許文献１および特許文献２は、ＴＦＴ特性の改善を目的として、ＬＤＤ領域の一部のみがゲート電極によってオーバーラップされた構造を提案している。例えば特許文献１には、ソース領域およびドレイン領域とチャネル領域との間に、それぞれ、その全体がゲート電極によってオーバーラップされた（すなわち、ゲート電極と重なっている）ＬＤＤ領域と、部分的にゲート電極によってオーバーラップされたＬＤＤ領域とを備えたＴＦＴ構造が開示されている。
　一方、ゲート電極を主ゲート電極とサブゲート電極との二層構造とするＴＦＴ構造も提案されている。特許文献３および特許文献４には、主ゲート電極上に、絶縁膜を介して、主ゲート電極と同電位のサブゲート電極が設けられ、サブゲート電極のみがＬＤＤ領域と重なる（オーバーラップする）ように配置されたＴＦＴ構造が開示されている。この構造によると、サブゲート電極がＬＤＤ領域とオーバーラップしているので、ＧＯＬＤ構造と類似の効果、すなわち高い電流駆動力が得られる。また、サブゲート電極は、主ゲート電極上に絶縁膜を介して設けられているので、ＬＤＤ領域上の絶縁膜の厚さはチャネル部上のゲート絶縁膜の厚さに比べて大きい。そのため、オフリーク電流を低減できるというＬＤＤ構造と類似の効果が得られる。
特開２００６－２６９８０８号公報 特開２００６－２３７５２８号公報 特開平６－１３４０７号公報 特開平６－３１０７２４号公報 特開２００５－９３８７１号公報
　上述したような構造を有するＴＦＴにおいても以下のような問題がある。
　本発明者が検討したところ、特許文献１および特許文献２のＴＦＴ構造によると、ＬＤＤ領域の一部のみと重なるようにゲート電極を配置するためには、ＬＤＤ長（ＬＤＤ領域のチャネル方向の長さ）を大きくする必要があり、ＴＦＴのサイズが増大してしまうという問題がある。また、ＬＤＤ領域のうちゲート電極と重なっている部分とゲート電極と重なっていない部分との長さを正確に制御することは困難であり、所定の特性を有するＴＦＴを確実に製造できないおそれもある。
　特許文献３および４に開示されたＴＦＴ構造では、サブゲート電極は、主ゲート電極ともソースおよびドレイン電極とも異なる第３の電極層で形成される。そのため、これらの特許文献に開示された構造を有するＴＦＴの製造工程は、サブゲート電極を有さない構造のＴＦＴの製造工程よりも複雑になる。
　このように、上述した特許文献に開示されたＴＦＴ構造によると、製造プロセスが複雑になるので、従来のＬＤＤ構造やＧＯＬＤ構造のＴＦＴよりも生産性が低下してしまう。
　本発明は、上記事情に鑑みてなされたものであり、その主な目的は、生産性に優れ、かつ、高い電流駆動力を確保しつつ、オフ電流を低く抑えた薄膜トランジスタを提供することにある。
　　本発明の半導体装置は、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に設けられたゲート電極と、前記ソース領域と電気的に接続されたソース電極と、前記ドレイン領域と電気的に接続されたドレイン電極とを有する薄膜トランジスタを備え、前記ゲート電極は単一の導電膜から形成され、前記半導体層は、前記チャネル領域と前記ソース領域との間に設けられ、前記ソース領域および前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１低濃度不純物領域と、前記チャネル領域と前記ドレイン領域との間に設けられ、前記ソース領域および前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第２低濃度不純物領域とを有し、前記第１および第２低濃度不純物領域の一方の領域は、その全体が前記ゲート電極と重なっており、前記第１および第２低濃度不純物領域の他方の領域は、前記ゲート電極と重なっていない。
　ある好ましい実施形態において、前記薄膜トランジスタのチャネル方向と平行であり、かつ、ゲート電極の厚さ方向に沿った断面において、前記ゲート電極は左右対称な形状を有している。
　ある好ましい実施形態において、前記第１および第２低濃度不純物領域の前記一方の領域の前記チャネル領域と反対側の端部は、前記ゲート電極の一方の端部と整合しており、前記第１および第２低濃度不純物領域の前記他方の領域のチャネル領域側の端部は、前記ゲート電極の他方の端部と整合している。
　本発明の他の半導体装置は、第１および第２のチャネル領域と、前記第１のチャネル領域の外側に位置する第１の高濃度不純物領域と、前記第２のチャネル領域の外側に位置する第２の高濃度不純物領域と、前記第１および第２のチャネル領域の間に位置する第３の高濃度不純物領域とを有する半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に設けられ、前記第１および第２のチャネル領域上にそれぞれ設けられた第１および第２のゲート電極と、前記第１の高濃度不純物領域と電気的に接続された第１の電極と、前記第２の高濃度不純物領域と電気的に接続された第２の電極とを有する薄膜トランジスタを備え、前記半導体層は、前記第１のチャネル領域と前記第１の高濃度不純物領域との間、および、前記第１のチャネル領域と前記第３の高濃度不純物領域との間にそれぞれ設けられ、前記第１、第２および第３の高濃度不純物領域の不純物濃度よりも低い不純物濃度を有する第１低濃度不純物領域と、前記第２のチャネル領域と前記第２の高濃度不純物領域との間、および、前記第２のチャネル領域と前記第３の高濃度不純物領域との間にそれぞれ設けられ、前記第１、第２および第３の高濃度不純物領域の不純物濃度よりも低い不純物濃度を有する第２低濃度不純物領域とをさらに有し、前記第１低濃度不純物領域は何れも、その全体が前記第１のゲート電極と重なっており、前記第２低濃度不純物領域は前記第２のゲート電極と重なっていない。
　ある好ましい実施形態において、前記第１および第２のゲート電極は単一の導電膜から形成されている。
　ある好ましい実施形態において、前記薄膜トランジスタのチャネル方向と平行であり、かつ、ゲート電極の厚さ方向に沿った断面において、前記第１および第２のゲート電極は左右対称な形状を有している。
　本発明の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、（ａ）基板上に島状の半導体層を形成する工程と、（ｂ）前記半導体層を覆うゲート絶縁膜を形成する工程と、（ｃ）前記半導体層の一部に第１の不純物イオンを第１のドーズ量で注入する工程であって、これにより、前記半導体層のうちチャネル領域となる部分の一方の端部に隣接するように第１の不純物イオン注入領域を形成する工程と、（ｄ）前記ゲート絶縁膜上に、前記半導体層のうちチャネル領域となる部分および前記第１の不純物イオン注入領域の少なくとも一部を覆うようにゲート電極を形成する工程と、（ｅ）前記ゲート電極を注入マスクとして、前記半導体層に第２の不純物イオンを第２のドーズ量で注入する工程であって、これにより、前記半導体層のうちチャネル領域となる部分の他方の端部に隣接するように第２の不純物イオン注入領域を形成する工程と、（ｆ）前記ゲート電極の前記第２の不純物イオン注入領域側の側面および前記第２の不純物イオン注入領域の一部を覆うマスクを形成する工程と、（ｇ）前記マスクおよび前記ゲート電極を注入マスクとして、前記第１および第２のドーズ量よりも高い第３のドーズ量で、前記半導体層に第３の不純物イオンを注入して、ソースおよびドレイン領域を形成する工程であって、これにより、前記第１の不純物イオン注入領域のうち前記ゲート電極で覆われ、前記第３の不純物イオンが注入されなかった領域が第１の低濃度不純物領域となり、前記第２の不純物イオン注入領域のうち前記マスクで覆われ、前記第３の不純物イオンが注入されなかった領域が第２の低濃度不純物領域となる工程とを包含する。
　本発明によると、薄膜トランジスタの電流駆動力を確保しつつ、オフリーク電流を低く抑えることができる。また、製造工程数や製造コストを増大させることなく、簡便な方法でそのような薄膜トランジスタを製造できる。
　上記薄膜トランジスタを表示装置の駆動回路に適用すると、回路を駆動させるために十分なオン特性を確保しつつ、従来のＧＯＬＤ構造のＴＦＴよりもオフ特性を改善できるので有利である。また、上記薄膜トランジスタをサンプリングスイッチに用いると、オン電流を低下させることなく、寄生容量（Ｃｇｓ、Ｃｇｄ）を低減でき、消費電流も小さくできるので有利である。
　さらに、上記薄膜トランジスタはオン特性およびオフ特性に優れているため、アクティブマトリクス型表示装置の画素用ＴＦＴとしても駆動回路用ＴＦＴとしても好適に用いることができる。これにより、従来と略同等の表示特性を確保しつつ、アクティブマトリクス基板の製造プロセスを大幅に簡略化できる。
本発明による第１の実施形態における薄膜トランジスタの模式的な断面図である。 （ａ）は、従来のＬＤＤ構造の薄膜トランジスタの半導体層とゲート電極との配置を示す模式的な断面図であり、（ｂ）は、（ａ）の薄膜トランジスタの電圧―電流特性を例示するグラフである。 （ａ）は、従来のＧＯＬＤ構造の薄膜トランジスタの半導体層とゲート電極との配置を示す模式的な断面図であり、（ｂ）は、（ａ）の薄膜トランジスタの電圧―電流特性を例示するグラフである。 （ａ）は、本発明による第１の実施形態における薄膜トランジスタの半導体層とゲート電極との配置を示す模式的な断面図であり、（ｂ）は、（ａ）の薄膜トランジスタの電圧―電流特性を例示するグラフである。 （ａ）～（ｇ）は、本発明による第１の実施形態における薄膜トランジスタの製造方法を説明するための工程断面図である。 本発明による第２の実施形態における薄膜トランジスタの模式的な断面図である。 （ａ）～（ｅ）は、本発明による第２の実施形態における薄膜トランジスタの製造方法を説明するための工程断面図である。 本発明による第３の実施形態における薄膜トランジスタの模式的な断面図である。 アナログフルモノリシックサンプリングスイッチの構成を説明するための図である。
符号の説明
　１００、２００、３００　薄膜トランジスタ
　１０　　　　半導体層
　１１　　　　基板
　１２、１２Ａ、１２Ｂ　　　チャネル領域
　１３　　　　ゲート絶縁膜
　１４、１４Ａ、１４Ｂ　　　ゲート電極
　１５　ソース領域またはドレイン領域
　１６ａ、１６ｂ、１６Ａａ、１６Ａｂ、１６Ｂａ、１６Ｂｂ　　ＬＤＤ領域
　１５Ａ、１５Ｂ、１５Ｃ　　高濃度不純物領域
　１７　　　　層間絶縁膜
　１８　　　　コンタクトホール
　１９　　　　ソース電極またはドレイン電極
　以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。本明細書では、「半導体装置」は、薄膜トランジスタなどの半導体素子の他、機能回路が形成された基板やアクティブマトリクス基板、および、液晶表示装置や有機ＥＬ表示装置などの表示装置を広く含むものとする。
 （第１の実施形態）
　以下、図面を参照しながら、本発明による第１の実施形態の半導体装置を説明する。本実施形態の半導体装置は、以下に説明するような薄膜トランジスタを備えている。
　図１は、本実施形態における薄膜トランジスタの模式的な断面図である。薄膜トランジスタ１００は、絶縁性の表面を有する基板１１に支持された半導体層１０と、半導体層１０の上にゲート絶縁膜１３を介して設けられたゲート電極１４と、ゲート電極１４を覆う層間絶縁膜１７と、ソース・ドレイン電極１９とを有している。
　半導体層１０は、チャネル領域１２と、ソース・ドレイン領域（高濃度不純物領域）１５と、ソース・ドレイン領域１５の不純物濃度よりも低い不純物濃度を有するＬＤＤ領域（低濃度不純物領域）１６ａ、１６ｂとを有している。ＬＤＤ領域１６ａ、１６ｂは、それぞれ、チャネル領域１２とソース・ドレイン領域１５との間に形成されている。
　ゲート電極１４は単一の導電膜から形成されている。本明細書では、「単一の導電膜から形成される」とは、１つの導電膜（積層膜であってもよい）をパターニングすることによって形成された構造を意味し、互いに異なるパターンを有する２以上の導電膜からなるゲート構造、例えば前述した特許文献３および特許文献４に記載された主ゲート電極およびサブゲート電極からなる構造を含まない。また、異なるパターンを有する主ゲート電極とサブゲート電極とが絶縁膜を介さずに積層された構造（例えば特許文献５）も含まない。
　本実施形態では、ゲート電極１４はＬＤＤ領域１６ａの全体と重なっており（ＧＯＬＤ構造）、かつ、ＬＤＤ領域１６ｂとは重なっていない（ＬＤＤ構造）。本明細書では、「ゲート電極がＬＤＤ領域の全体と重なる」とは、ＬＤＤ領域と部分的に重なっている場合を除く。また、「ゲート電極がＬＤＤ領域と重ならない」とは、ゲート電極がＬＤＤ領域と全く重ならないことを意味し、ＬＤＤ領域と部分的に重なっている場合を除く。従って、ここでいう「ＧＯＬＤ構造」とは、ゲート電極１４がＬＤＤ領域（ここではＬＤＤ領域１６ａ）の全体と重なっている構造を指す。一方、「ＬＤＤ構造」とは、ゲート電極１４がＬＤＤ領域（ここではＬＤＤ領域１６ｂ）と重なっていない構造を指す。なお、本実施形態における「ＬＤＤ領域」は、その不純物濃度が１×１０17ａｔｏｍｓ／ｃｍ3以上であり、かつ、ソース・ドレイン領域１５の不純物濃度よりも低い領域を指す。従って、半導体層１０のうち極めて低濃度（１×１０17ａｔｏｍｓ／ｃｍ3未満）で不純物を含む領域を含まない。例えばＬＤＤ領域１６ｂに注入された不純物の一部がゲート電極１４の下にあるチャネル領域１２まで拡散する場合もあるが、不純物が拡散した部分の不純物濃度は極めて低いと考えられるため、そのような部分は「ＬＤＤ領域１６ｂ」には含まれない。
　本実施形態におけるゲート電極１４は、ＬＤＤ領域１６ａ、１６ｂのうち一方の領域のみを覆っていればよく、チャネル領域１２よりもソース側に位置するＬＤＤ領域を覆っていてもよいし、ドレイン側に位置するＬＤＤ領域を覆っていてもよい。ただし、ドレイン側に位置するＬＤＤ領域のみを覆うと、薄膜トランジスタの信頼性をより高めることができるので好ましい。ドレイン側ではソース側よりも電界緩和が必要であり、また、ＧＯＬＤ構造の方がＬＤＤ構造よりもホットキャリアによる劣化に強いからである。
　層間絶縁膜１７は、単層構造を有していても良いし、二層以上の多層構造を有していても良い。層間絶縁膜１７には、半導体層１０のソース・ドレイン領域１５にそれぞれ達するコンタクトホール１８が形成されている。また、層間絶縁膜１７の上およびコンタクトホール１８の内部に形成された導電層から、ソース・ドレイン電極１９がそれぞれ形成されている。従って、ソース・ドレイン電極１９は、半導体層１０のソース・ドレイン領域１５とそれぞれ電気的に接続されている。
　薄膜トランジスタ１００では、チャネル領域１２のソース側およびドレイン側に設けられたＬＤＤ領域１６ａ、１６ｂのうち一方の領域がＬＤＤ構造を有し、他方の領域がＧＯＬＤ構造を有している。すなわち、単一の薄膜トランジスタ１００がＬＤＤ構造とＧＯＬＤ構造とを有する。このような構造による効果を図面を参照しながら説明する。
　図２～図４は、それぞれ、従来のＬＤＤ構造のＴＦＴ、従来のＧＯＬＤ構造のＴＦＴおよび本実施形態の薄膜トランジスタ１００の構造および電圧―電流特性を示す図であり、各図の（ａ）は、その薄膜トランジスタの半導体層とゲート電極との配置を示す模式的な断面図、各図の（ｂ）は、その薄膜トランジスタの電圧―電流特性を例示するグラフである。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。
　従来のＬＤＤ構造のＴＦＴでは、図２（ａ）に示すように、チャネル領域２２の両側に位置するＬＤＤ領域２６ａ、２６ｂは、何れもゲート電極２４と重なっていない（ＬＤＤ構造）。このようなＴＦＴでは、図２（ｂ）に示すように、ＬＤＤ構造によってソース・ドレイン領域２５の近傍の電界を緩和できるので、オフ電流（オフリーク電流）を小さくできる。しかし、ＬＤＤ領域２６ａ、２６ｂによってオン抵抗が高くなるので、オン電流も小さくなってしまう。
　また、従来のＧＯＬＤ構造のＴＦＴでは、図３（ａ）に示すように、チャネル領域３２の両側に位置するＬＤＤ領域３６ａ、３６ｂは何れも、その全体がゲート電極３４と重なっている（ＧＯＬＤ構造）。従って、ＧＯＬＤ構造では、オン状態のときにＬＤＤ領域３６ａ、３６ｂにも蓄積層が形成されるので、図２に示すＬＤＤ構造のＴＦＴよりもオン抵抗を低減でき、オン電流を大きくすることができる。しかし、オフ状態でも、ＬＤＤ領域３６ａ、３６ｂに蓄積層が形成されてしまうため、ＬＤＤ構造のＴＦＴよりもリーク電流が大きくなってしまう。
　これに対し、薄膜トランジスタ１００では、図４（ｂ）に示すように、オフ状態におけるリーク電流を低減できるので、図３に示すＧＯＬＤ構造のＴＦＴよりも高いオフ特性が得られる。さらに、ＧＯＬＤ構造を有しているので、図２に示すＬＤＤ構造のＴＦＴよりもオン状態の抵抗（オン抵抗）を小さくでき、その結果、オン電流の低減を抑えて高いオン特性を確保できる。
　また、本実施形態によると、ゲート電極１４が１層構造を有するので、製造プロセスを複雑化させることなく、ＬＤＤ構造およびＧＯＬＤ構造による効果を両立させることができる。従って、上述した特許文献３および特許文献４に開示されたＴＦＴ構造よりも有利である。
　さらに、特許文献１および特許文献２に開示されたＴＦＴ構造のように、ゲート電極をＬＤＤ領域の一部のみと重なるように配置する必要がないので、自己整合プロセスを利用して作製することが可能となる。また、これらの特許文献では、より確実にゲート電極をＬＤＤ領域の一部のみと重なるように配置するために、アライメント精度を考慮してＬＤＤ長を大きくしておく必要があるが、本実施形態では、一方のＬＤＤ領域全体と重なり、かつ、他方のＬＤＤ領域と重ならないようにゲート電極を配置すればよいので、これらの特許文献に開示されたＴＦＴよりもＬＤＤ長やＴＦＴのサイズを小さくできるという利点もある。本実施形態では、薄膜トランジスタ１００のチャネル長を４．０μｍ、アライメント精度を０．５μｍとすると、ＬＤＤ長を例えば１．０μｍ以下に抑えることができる。
　本実施形態におけるゲート電極１４は、図１に示す断面、すなわち、薄膜トランジスタ１００のチャネル方向と平行であり、かつ、ゲート電極１４の厚さ方向に沿った断面において、左右対称な形状を有していることが好ましい。ゲート電極１４が左右非対称な断面形状を有していると、電界のかかり方が不安定となり、ＴＦＴ特性がばらつく要因となるからである。
　薄膜トランジスタ１００では、ＬＤＤ領域１６ａ、１６ｂは、後述するようなプロセスを利用して形成されていることが好ましい。そうすることによって、ＬＤＤ領域（ＬＤＤ構造）１６ｂのチャネル領域１２と反対側の端部を、ゲート電極１４の一方の端部と整合させることができる。また、ＬＤＤ領域（ＧＯＬＤ構造）１６ａのチャネル領域側の端部を、ゲート電極１４の他方の端部と整合させることができる。これにより、製造プロセスを簡略化できるとともに、高い特性を有する薄膜トランジスタ１００をより確実に製造できる。
　次に、図５（ａ）～図５（ｇ）を参照しながら、薄膜トランジスタ１００の製造方法を説明する。
　まず、図５（ａ）に示すように、基板１１の上に半導体層１０を形成する。基板１１は、薄膜トランジスタ１００が形成される表面が絶縁性表面であればよく、石英基板、ガラス基板以外に表面が絶縁層で覆われたＳｉ基板や金属基板でもよい。半導体層１０は、例えば厚さが３０ｎｍ以上１００ｎｍ以下の結晶質シリコン膜から形成される。具体的には、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの公知の方法で基板１１上に非晶質シリコン膜を堆積させる。この後、非晶質シリコン膜を結晶化させて結晶質シリコン膜を得る。非晶質シリコン膜の結晶化は公知の方法で行うことができる。例えば、非晶質シリコン膜にレーザー光を照射することにより非晶質シリコン膜を結晶化させてもよい。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、結晶化を助長するための触媒元素、たとえばＮｉ等を非晶質シリコン膜表面に付着させた後、熱処理（例えばレーザー照射）により非晶質シリコン膜を結晶化させておいてもよい。得られた結晶質シリコン膜に対して、フォトリソグラフィーおよびエッチングによりパターニングを行い、島状の半導体層１０を得る。通常、上記の結晶質シリコン膜から複数の島状の半導体層が形成されるが、ここでは、そのうちの１つの半導体層１０のみを示す。
　続いて、図５（ｂ）に示すように、半導体層１０の上に、例えば１００ｎｍのＳｉＯ2膜からなるゲート絶縁膜１３を形成する。ゲート絶縁膜１３の形成は、ＣＶＤ法を用いて行うことができる。
　次に、図５（ｃ）に示すように、ゲート絶縁膜１３の上に、半導体層１０のうちＬＤＤ領域１６ａ（図１）となる部分上に開口部を有するレジスト膜４１を形成し、その開口部にＮ型の不純物イオン４３を低濃度で注入し、不純物イオン注入領域４５を得る。なお、開口部は、ＬＤＤ領域１６ａ（図１）となる部分を含む領域上に配置されればよく、図示するように、ＬＤＤ領域１６ａ（図１）となる部分全体およびソース・ドレイン領域となる部分の一部の上に配置されてもよい。ただし、半導体層１０のうちチャネル領域およびＬＤＤ領域１６ｂ（図１）となる部分には不純物イオン４３が注入されないようにレジスト膜４１でマスクする。本実施形態では、不純物イオン４３としてリンイオンを注入し、注入の際の加速電圧は例えば８０ｋＶ、ドーズ量は例えば１×１０13／ｃｍ2とする。
　この後、レジスト膜４１を除去し、図５（ｄ）に示すように、半導体層１０の上にゲート電極１４を形成する。ゲート電極１４は、不純物イオン注入領域４５のうちＬＤＤ領域１６ａ（図１）となる部分、および、半導体層１０のうちチャネル領域となる部分を覆うように配置される。ゲート電極１４の形成は、例えば、スパッタ法によりタングステン（Ｗ）膜（厚さ：例えば４００ｎｍ）を形成した後、Ｗ膜上にフォトレジストを形成し、フォトレジストをマスクとしてＷ膜をエッチングすることによって行うことができる。なお、ゲート電極１４を、例えばＴａＮ膜およびＷ膜からなる積層膜をパターニングすることによって形成してもよい。
　次に、図５（ｅ）に示すように、ゲート電極１４をマスクとして、半導体層１０に不純物イオン４６を低濃度で注入する。これによって、不純物イオン注入領域４５のうちゲート電極１４で覆われており、不純物イオン４６が注入されなかった領域１６ａがＬＤＤ領域（ＬＤＤ長：例えば１．０μｍ）となる。また、半導体層１０のうちゲート電極１４で覆われ、不純物イオン４３が注入されていない領域１２が「チャネル領域（チャネル長：例えば４．０μｍ）」となる。さらに、半導体層１０のうちチャネル領域１２に対してＬＤＤ領域１６ａと反対側に位置する部分には、不純物イオン４６を含む不純物イオン注入領域４７が形成される。本実施形態では、不純物イオン４６としてリンイオンを注入し、注入の際の加速電圧は例えば８０ｋＶ、ドーズ量は例えば６×１０12／ｃｍ2とする。
　この後、図５（ｆ）に示すように、ゲート電極１４および半導体層１０のうちＬＤＤ領域１６ｂ（図１）となる部分を覆うレジスト膜４９を形成し、このレジスト膜４９およびゲート電極１４をマスクとして、半導体層１０に不純物イオン５１を高濃度で注入する。これにより、不純物イオン注入領域４７のうちレジスト膜４９で覆われ、不純物イオン５１が注入されなかった領域１６ｂがＬＤＤ領域（ＬＤＤ長：例えば１．０μｍ）となる。また、ＬＤＤ領域１６ａ、１６ｂの外側には、それぞれ、不純物イオン５１が高濃度に注入されて、ソース・ドレイン領域（高濃度不純物領域ともいう）１５が形成される。本実施形態では、不純物イオン５１としてリンイオンを注入し、注入の際の加速電圧は例えば５０ｋＶ、ドーズ量は例えば３×１０15／ｃｍ2とする。
　レジスト膜４９を除去した後、熱処理により、ＬＤＤ領域１６ａ、１６ｂおよびソース・ドレイン領域１５の不純物イオンを活性化させる。熱処理の方法として、炉アニール法、ランプアニール法、レーザーアニール法などを用いることができる。
　次いで、図５（ｇ）に示すように、ゲート電極１４および半導体層１０を覆うように層間絶縁膜１７を形成し、続いてソース・ドレイン電極１９を形成する。層間絶縁膜１７は、ＳｉＮ膜およびＳｉＯ2膜からなる積層構造を有していてもよい。層間絶縁膜１７にコンタクトホール１８を設けた後、層間絶縁膜１７の上（コンタクトホール１８の内部を含む）に、例えばスパッタ法で導電膜を形成する。この導電膜から、フォトリソグラフィー法及びエッチング法等により、所望の形状のソース・ドレイン電極１９を形成する。このようにして、薄膜トランジスタ１００が得られる。
　本実施形態の半導体装置は、複数の薄膜トランジスタを備えていてもよく、これらの複数の薄膜トランジスタのうち少なくとも１つが図１に示すような構造を有していればよい。例えば、上述の薄膜トランジスタ１００と、薄膜トランジスタ１００と異なる構造を有する他の薄膜トランジスタとを同一の支持体の上に形成したものであってもよい。他の薄膜トランジスタは、例えば、図２に示すＬＤＤ構造のＴＦＴまたは図３に示すＧＯＬＤ構造のＴＦＴであってもよい。このようなＴＦＴも、レジスト膜４１およびレジスト膜４９のパターンを変えれば上記方法と同様の方法で製造され得るので、このようなＴＦＴと薄膜トランジスタ１００とを同一基板上に同時に製造することが可能になる。
　（第２の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、ＬＤＤ構造のＴＦＴおよびＧＯＬＤ構造のＴＦＴを含む２以上のＴＦＴが縦積みされた構造を有している。「縦積み」とは、ＴＦＴのソース領域が他のＴＦＴのドレイン領域と接続された構成をいう。ここでは、単一のＬＤＤ構造のＴＦＴと単一のＧＯＬＤ構造のＴＦＴとが縦積みされた構造（デュアルゲート構造の薄膜トランジスタ）を例に説明する。
　図６は、本実施形態における薄膜トランジスタを模式的に示す断面図である。簡単のため、図１に示す薄膜トランジスタ１００と同様の構成要素には同じ参照符号を付して説明を省略する。
　薄膜トランジスタ２００は、絶縁性の表面を有する基板１１に支持された半導体層１０と、半導体層１０の上にゲート絶縁膜１３を介して設けられた複数のゲート電極（ここでは２つのゲート電極）１４Ａ、１４Ｂと、ソース・ドレイン電極１９とを有している。ゲート電極１４Ａ、１４Ｂは、ソース・ドレイン電極１９の間に配置されている。
　半導体層１０は、２つのチャネル領域１２Ａ、１２Ｂと、チャネル領域１２Ａの両側に位置するＬＤＤ領域１６Ａａ、１６Ａｂと、チャネル領域１２Ｂの両側に位置するＬＤＤ領域１６Ｂａ、１６Ｂｂと、高濃度不純物領域１５Ａ～１５Ｃとを有している。高濃度不純物領域１５Ａ、１５Ｃは、半導体層１０の両端部に位置し、それぞれ、ソース・ドレイン電極１９と電気的に接続されている。高濃度不純物領域１５Ｂは、ＬＤＤ領域１６ＡｂとＬＤＤ領域１６Ｂａとの間に形成されている。
　ゲート電極１４Ａは、チャネル領域１２Ａおよびその両側に位置するＬＤＤ領域１６Ａａ、１６Ａｂをオーバーラップするように配置されている（ＧＯＬＤ構造）。一方、ゲート電極１４Ｂはチャネル領域１２Ｂのみを覆い、チャネル領域１２Ｂの両側に位置するＬＤＤ領域１６Ｂとは重ならないように配置されている（ＬＤＤ構造）。
　従来のＴＦＴの縦積み構造では、用途に応じて選択された構造を有するＴＦＴ同士が互いに接続されていた。すなわち、ＬＤＤ構造のＴＦＴ同士が接続されているか、あるいは、ＧＯＬＤ構造のＴＦＴ同士が接続されており、別個の用途に適する異なる構造のＴＦＴを互いに接続するという思想はなかった。これに対し、本実施形態では、ＬＤＤ構造のＴＦＴとＧＯＬＤ構造のＴＦＴとを接続しているため、ＬＤＤ構造のＴＦＴの縦積みよりも高いオン特性を実現でき、かつ、ＧＯＬＤ構造のＴＦＴの縦積みよりもオフリーク電流を低減できる。
　本実施形態では、第１の実施形態と同様に、各ゲート電極１４Ａ、１４Ｂは１層構造を有していることが好ましい。また、各ゲート電極１４Ａ、１４Ｂが左右対称な断面形状を有していると有利である。
　次に、図７（ａ）～図７（ｅ）を参照しながら、図６に示す薄膜トランジスタ２００の製造方法を説明する。
　まず、図５（ａ）～（ｂ）を参照しながら説明した方法と同様の方法で、基板１１の上に半導体層１０およびゲート絶縁膜１３を形成する。
　続いて、図７（ａ）に示すように、ゲート絶縁膜１３の上に、半導体層１０のうちＬＤＤ領域１６Ａａ、１６Ａｂ（図６）となる部分を含む領域上を開口するレジスト膜６１を形成する。ただし、レジスト膜６１は、半導体層１０のうち少なくともチャネル領域１２Ａ、チャネル領域１２ＢおよびＬＤＤ領域１６Ｂａ、１６Ｂｂ（図６）となる部分上を覆うようにパターニングされる。
　次に、図７（ｂ）に示すように、半導体層１０に対して、不純物イオン６３を注入し、不純物イオン注入領域６５を得る。本実施形態では、不純物イオン６３としてリンイオンを注入し、注入の際の加速電圧は例えば８０ｋＶ、ドーズ量は例えば１×１０13／ｃｍ2とする。
　この後、レジスト膜６１を除去し、図７（ｃ）に示すように、半導体層１０の上にゲート電極１４Ａ、１４Ｂを形成する。ゲート電極１４Ａは、不純物イオン注入領域６５のうちＬＤＤ領域１６Ａａ、１６Ａｂ（図６）となる部分、および、半導体層１０のうちチャネル領域１２Ａ（図６）となる部分を覆うように配置される。一方、ゲート電極１４Ｂは、半導体層１０のうちチャネル領域１２Ｂ（図６）となる部分を覆うように配置される。ゲート電極１４の形成方法は、図５（ｄ）を参照しながら前述した方法と同様であってもよい。
　次に、図７（ｄ）に示すように、ゲート電極１４Ａ、１４Ｂをマスクとして、半導体層１０に不純物イオン６６を低濃度で注入する。これによって、不純物イオン注入領域６５のうちゲート電極１４Ａで覆われており、不純物イオン６６が注入されなかった領域１６Ａａ、１６Ａｂが、それぞれＬＤＤ領域（ＬＤＤ長：例えば１．０μｍ）となる。また、ゲート電極１４Ａの下に位置し、不純物イオン６３も不純物イオン６６も注入された領域１２Ａはチャネル領域（チャネル長：例えば４．０μｍ）、ゲート電極１４Ｂの下に位置し、不純物イオン６６が注入されなかった領域１２Ｂはチャネル領域（チャネル長：例えば４．０μｍ）となる。さらに、半導体層１０のうちゲート電極１２Ａ、１２Ｂと重なっていない部分は全て不純物イオン注入領域６７となる。本実施形態では、不純物イオン６６としてリンイオンを注入し、注入の際の加速電圧は例えば８０ｋＶ、ドーズ量は例えば６×１０12／ｃｍ2とする。
　この後、図７（ｅ）に示すように、ゲート電極１４Ｂを覆うレジスト膜６９を形成し、このレジスト膜６９およびゲート電極１４Ａをマスクとして、半導体層１０に不純物イオン７１を高濃度で注入する。これにより、不純物イオン注入領域６７のうちレジスト膜６９で覆われ、不純物イオン７１が注入されなかった領域１６Ｂａ、１６ＢｂがＬＤＤ領域（ＬＤＤ長：例えば１．０μｍ）となる。また、半導体層１０のうち不純物イオン７１が高濃度に注入された領域１５Ａ～１５Ｃが高濃度不純物領域となる。ここでは、チャネル領域１２Ａの外側に形成される高濃度不純物領域を「１５Ａ」、チャネル領域１２Ｂの外側に形成される高濃度不純物領域を「１５Ｃ」、チャネル領域１２Ａ、１２Ｂの間に形成される高濃度不純物領域を「１５Ｂ」とする。本実施形態では、不純物イオン７１としてリンイオンを注入し、注入の際の加速電圧は例えば５０ｋＶ、ドーズ量は例えば３×１０15／ｃｍ2とする。
　レジスト膜６９を除去した後、半導体層１０に注入した不純物イオンを活性化させるための熱処理を行う。この後、図示しないが、図５（ｇ）を参照しながら前述したように、ゲート電極１４Ａ、１４Ｂおよび半導体層１０を覆うように層間絶縁膜１７を形成し、続いて、高濃度不純物領域１５Ａ、１５Ｃにそれぞれ電気的に接続されたソース・ドレイン電極１９を形成する。このようにして、デュアルゲート構造の薄膜トランジスタ２００が得られる。
　（第３の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第３の実施形態を説明する。本実施形態の薄膜トランジスタは、図１を参照しながら前述した構成を有する２つのＴＦＴの縦積み構造を有している。
　図８は、本実施形態における薄膜トランジスタを模式的に示す断面図である。簡単のため、図６に示す薄膜トランジスタ２００と同様の構成要素には同じ参照符号を付し、説明を省略する。
　薄膜トランジスタ３００では、チャネル領域１２Ａの上方に設けられたゲート電極１４Ａは、チャネル領域１２Ａの両側に位置するＬＤＤ領域１６Ａａ、１６Ａｂのうち一方の領域全体と重なっており（ＧＯＬＤ構造）、ＬＤＤ領域１６Ａａ、１６Ａｂの他方の領域とは重なっていない（ＬＤＤ構造）。同様に、チャネル領域１２Ｂの上方に設けられたゲート電極１４Ｂは、チャネル領域１２Ｂの両側に位置するＬＤＤ領域１６Ｂａ、１６Ｂｂのうち一方の領域全体と重なっており、ＬＤＤ領域１６Ｂａ、１６Ｂｂの他方の領域とは重なっていない。
　本実施形態によると、第１および第２の実施形態と同様に、ＧＯＬＤ構造によってオン特性を確保するとともに、ＬＤＤ構造によってオフリーク電流を低減できるので、ＴＦＴ特性に優れた薄膜トランジスタを実現できる。また、本実施形態の薄膜トランジスタ３００も第１の実施形態と同様の方法で作製できるので、従来よりも製造工程数や製造コストを増大させる必要がなく有利である。
　上述した第１～第３の実施形態における薄膜トランジスタは、表示装置などの駆動回路に好適に用いられる。これにより、回路を駆動させるために十分なオン特性を確保しつつ、ＧＯＬＤ構造のＴＦＴよりもオフ特性を改善できるので有利である。
　第１～第３の実施形態における薄膜トランジスタをサンプリングスイッチに用いると特に有利である。図面を参照しながら、この理由を説明する。
　図９は、アナログフルモノリシックサンプリングスイッチの構成を説明するための図である。図示するように、全ソースラインスイッチは、ソースライン１～ｎとそれぞれ電気的に接続された複数の薄膜トランジスタＳ１～Ｓｎを有している。ソースライン駆動時、サンプリングスイッチ全段、すなわち薄膜トランジスタＳ１～Ｓｎのゲート／ソース間の容量が負荷となる。従って、従来のように、ＧＯＬＤ構造のＴＦＴを用いると、動作時の負荷容量が増大し、回路動作に悪影響を及ぼすおそれがある。これに対し、薄膜トランジスタＳ１～Ｓｎとして、上述した実施形態の薄膜トランジスタを用い、かつ、ソース側のＬＤＤ領域をＬＤＤ構造とすると、薄膜トランジスタＳ１～Ｓｎのそれぞれのゲート／ソース間の容量が小さくなり、その結果、負荷容量を大幅に低減できる。従って、動作マージンを増加させるとともに、消費電流も減少させることができる。
　上記実施形態の薄膜トランジスタは、図２～図４を参照しながら説明したように、オン特性およびオフ特性に優れているため、アクティブマトリクス型表示装置の画素用ＴＦＴとしても駆動回路用ＴＦＴとしても好適に用いることができる。これにより、従来と略同等の表示特性を確保しつつ、アクティブマトリクス基板の製造プロセスを大幅に簡略化できる。
　なお、本発明の半導体装置の構成および製造方法は、第１～第３の実施形態で説明した構成および方法に限定されない。薄膜トランジスタに含まれる各層の形成方法や材料、厚さ、不純物の種類、各ＬＤＤ領域の不純物濃度などは適宜選択され得る。また、薄膜トランジスタのチャネル長やＬＤＤ領域のサイズ（チャネル方向の長さ）も適宜選択され得る。さらに、第２および第３の実施形態では、２つのＴＦＴの縦積み構造を説明したが、３以上のＴＦＴの縦積み構造であってもよい。
　本発明における薄膜トランジスタは、従来のＬＤＤ構造を有する薄膜トランジスタよりも優れた電流駆動力を有する。また、従来のＧＯＬＤ構造を有する薄膜トランジスタよりも、オフリーク電流を抑制することができ、かつ、動作時の負荷容量を低減できる。また、本発明の方法によると、工程数を増加させることなく、上記の薄膜トランジスタを備えた半導体装置を簡便に製造できる。
　本発明は、薄膜トランジスタを備えた種々の半導体装置、例えばアクティブマトリクス基板、液晶表示装置や有機ＥＬ表示装置などの表示装置に好適に適用できる。

Claims (7)

  1. 　チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する半導体層と、
    　前記半導体層の上に形成されたゲート絶縁層と、
    　前記ゲート絶縁層の上に設けられたゲート電極と、
    　前記ソース領域と電気的に接続されたソース電極と、
    　前記ドレイン領域と電気的に接続されたドレイン電極と、
    を有する薄膜トランジスタを備え、
    　前記ゲート電極は単一の導電膜から形成され、
    　前記半導体層は、
    　　前記チャネル領域と前記ソース領域との間に設けられ、前記ソース領域および前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１低濃度不純物領域と、
    　　前記チャネル領域と前記ドレイン領域との間に設けられ、前記ソース領域および前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第２低濃度不純物領域と
    を有し、
    　前記第１および第２低濃度不純物領域の一方の領域は、その全体が前記ゲート電極と重なっており、前記第１および第２低濃度不純物領域の他方の領域は、前記ゲート電極と重なっていない半導体装置。
  2. 　前記薄膜トランジスタのチャネル方向と平行であり、かつ、ゲート電極の厚さ方向に沿った断面において、前記ゲート電極は左右対称な形状を有している請求項１に記載の半導体装置。
  3. 　前記第１および第２低濃度不純物領域の前記一方の領域の前記チャネル領域と反対側の端部は、前記ゲート電極の一方の端部と整合しており、
    　前記第１および第２低濃度不純物領域の前記他方の領域のチャネル領域側の端部は、前記ゲート電極の他方の端部と整合している請求項１または２に記載の半導体装置。
  4. 　第１および第２のチャネル領域と、前記第１のチャネル領域の外側に位置する第１の高濃度不純物領域と、前記第２のチャネル領域の外側に位置する第２の高濃度不純物領域と、前記第１および第２のチャネル領域の間に位置する第３の高濃度不純物領域とを有する半導体層と、
    　前記半導体層の上に形成されたゲート絶縁層と、
    　前記ゲート絶縁層の上に設けられ、前記第１および第２のチャネル領域上にそれぞれ設けられた第１および第２のゲート電極と、
    　前記第１の高濃度不純物領域と電気的に接続された第１の電極と、
    　前記第２の高濃度不純物領域と電気的に接続された第２の電極と
    を有する薄膜トランジスタを備え、
    　前記半導体層は、
    　　前記第１のチャネル領域と前記第１の高濃度不純物領域との間、および、前記第１のチャネル領域と前記第３の高濃度不純物領域との間にそれぞれ設けられ、前記第１、第２および第３の高濃度不純物領域の不純物濃度よりも低い不純物濃度を有する第１低濃度不純物領域と、
    　　前記第２のチャネル領域と前記第２の高濃度不純物領域との間、および、前記第２のチャネル領域と前記第３の高濃度不純物領域との間にそれぞれ設けられ、前記第１、第２および第３の高濃度不純物領域の不純物濃度よりも低い不純物濃度を有する第２低濃度不純物領域と
    をさらに有し、
    　前記第１低濃度不純物領域は何れも、その全体が前記第１のゲート電極と重なっており、前記第２低濃度不純物領域は前記第２のゲート電極と重なっていない半導体装置。
  5. 　前記第１および第２のゲート電極は単一の導電膜から形成されている請求項４に記載の半導体装置。
  6. 　前記薄膜トランジスタのチャネル方向と平行であり、かつ、ゲート電極の厚さ方向に沿った断面において、前記第１および第２のゲート電極は左右対称な形状を有している請求項４または５に記載の半導体装置。
  7. 　薄膜トランジスタを備えた半導体装置の製造方法であって、
    　（ａ）基板上に島状の半導体層を形成する工程と、
    　（ｂ）前記半導体層を覆うゲート絶縁膜を形成する工程と、
    　（ｃ）前記半導体層の一部に第１の不純物イオンを第１のドーズ量で注入する工程であって、これにより、前記半導体層のうちチャネル領域となる部分の一方の端部に隣接するように第１の不純物イオン注入領域を形成する工程と、
    　（ｄ）前記ゲート絶縁膜上に、前記半導体層のうちチャネル領域となる部分および前記第１の不純物イオン注入領域の少なくとも一部を覆うようにゲート電極を形成する工程と、
    　（ｅ）前記ゲート電極を注入マスクとして、前記半導体層に第２の不純物イオンを第２のドーズ量で注入する工程であって、これにより、前記半導体層のうちチャネル領域となる部分の他方の端部に隣接するように第２の不純物イオン注入領域を形成する工程と、
    　（ｆ）前記ゲート電極の前記第２の不純物イオン注入領域側の側面および前記第２の不純物イオン注入領域の一部を覆うマスクを形成する工程と、
    　（ｇ）前記マスクおよび前記ゲート電極を注入マスクとして、前記第１および第２のドーズ量よりも高い第３のドーズ量で、前記半導体層に第３の不純物イオンを注入して、ソースおよびドレイン領域を形成する工程であって、これにより、前記第１の不純物イオン注入領域のうち前記ゲート電極で覆われ、前記第３の不純物イオンが注入されなかった領域が第１の低濃度不純物領域となり、前記第２の不純物イオン注入領域のうち前記マスクで覆われ、前記第３の不純物イオンが注入されなかった領域が第２の低濃度不純物領域となる工程と
    を包含する製造方法。
PCT/JP2009/000169 2008-01-29 2009-01-20 半導体装置及びその製造方法 WO2009096148A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/864,955 US20100327353A1 (en) 2008-01-29 2009-01-20 Semiconductor device and method for manufacturing the same
CN2009801034055A CN101925988A (zh) 2008-01-29 2009-01-20 半导体装置及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-018194 2008-01-29
JP2008018194 2008-01-29

Publications (1)

Publication Number Publication Date
WO2009096148A1 true WO2009096148A1 (ja) 2009-08-06

Family

ID=40912505

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/000169 WO2009096148A1 (ja) 2008-01-29 2009-01-20 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US20100327353A1 (ja)
CN (1) CN101925988A (ja)
WO (1) WO2009096148A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090072313A1 (en) * 2007-09-19 2009-03-19 International Business Machines Corporation Hardened transistors in soi devices
WO2016175086A1 (ja) * 2015-04-28 2016-11-03 シャープ株式会社 半導体装置及びその製造方法
JP2018026444A (ja) * 2016-08-10 2018-02-15 ソニー株式会社 半導体集積回路、および、半導体集積回路の製造方法
US10157916B2 (en) * 2017-04-10 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299469A (ja) * 1999-02-12 2000-10-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002134751A (ja) * 2000-10-20 2002-05-10 Sharp Corp アクティブマトリクス型表示装置およびその製造方法
JP2005072531A (ja) * 2003-08-28 2005-03-17 Sharp Corp 薄膜トランジスタを備えた装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100292767B1 (ko) * 1992-09-25 2001-09-17 이데이 노부유끼 액정표시장치
US6777716B1 (en) * 1999-02-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of manufacturing therefor
JP4377640B2 (ja) * 2003-09-19 2009-12-02 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP2006269808A (ja) * 2005-03-24 2006-10-05 Mitsubishi Electric Corp 半導体装置および画像表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299469A (ja) * 1999-02-12 2000-10-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002134751A (ja) * 2000-10-20 2002-05-10 Sharp Corp アクティブマトリクス型表示装置およびその製造方法
JP2005072531A (ja) * 2003-08-28 2005-03-17 Sharp Corp 薄膜トランジスタを備えた装置およびその製造方法

Also Published As

Publication number Publication date
CN101925988A (zh) 2010-12-22
US20100327353A1 (en) 2010-12-30

Similar Documents

Publication Publication Date Title
US8629451B2 (en) Display device
TWI401802B (zh) 薄膜電晶體板及其製造方法
JP4462565B2 (ja) 液晶表示装置用アレイ基板及びその製造方法並びに多結晶シリコン薄膜トランジスタ
US10468533B2 (en) Semiconductor device and method for manufacturing same
JP4084080B2 (ja) 薄膜トランジスタ基板の製造方法
US20140097455A1 (en) Semiconductor device and display apparatus
JPH10144929A (ja) アクティブマトリクス型表示装置およびその作製方法
KR100831881B1 (ko) 박막 반도체 장치
JP5442228B2 (ja) 表示装置及び表示装置の製造方法
JPH1098196A (ja) アクティブマトリクス型表示装置およびその作製方法
JP2010113253A (ja) 表示装置及び表示装置の製造方法
WO2009096148A1 (ja) 半導体装置及びその製造方法
JP2005072144A (ja) 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
JP2010034139A (ja) 薄膜トランジスタおよびその製造方法
WO2010050160A1 (ja) 半導体装置及びその製造方法
WO2017110547A1 (ja) 半導体装置及びその製造方法
JP2007157986A (ja) トランジスタを備えた装置
KR20030038835A (ko) Ｌｃｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작 방법
JPH05275701A (ja) 薄膜トランジスタ
JP4342191B2 (ja) 薄膜トランジスタを備えた装置及びその製造方法
JP4872197B2 (ja) 薄膜トランジスタパネル及びその製造方法
JP3949650B2 (ja) アクティブマトリクス型表示装置の作製方法
JP4535921B2 (ja) 薄膜トランジスタおよびその製造方法
JP2011187500A (ja) 半導体装置およびその製造方法
JP2009147153A (ja) 薄膜トランジスタ構造、表示装置及びその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980103405.5

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09705087

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12864955

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09705087

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP