KR100675263B1 - 반도체장치 및 그의 제작방법 - Google Patents

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오노코지
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체장치의 각종 회로에 배치되는 TFT 구조를 그 회로의 기능에 따라 적절한 것으로 함으로써, 반도체장치의 동작 성능 및 신뢰성을 향상시켜, 소비전력을 감소시키고 공정의 수의 감소에 의해 제작 비용의 절감 및 수율 향상을 실현하는 것을 가능하게 한다. TFT의 LDD 영역을 드레인 영역에 가깝게 될수록 도전형 제어용 불순물 원소의 농도가 서서히 높게 되는 농도 구배를 가지도록 형성한다. 그러한 불순물 원소의 농도 구배를 가지는 LDD 영역을 형성하기 위해, 본 발명에서는, 테이퍼부를 가지는 게이트 전극을 제공함으로써, 이온화된 도전형 제어용 불순물 원소를 전계에서 가속시켜 게이트 전극 및 게이트 절연막을 통해 반도체층에 침투하도록 그 불순물 원소를 도핑하는 방법을 사용한다.
반도체장치, TFT, LDD 영역, 불순물 원소, 테이퍼부, 게이트 전극

Description

반도체장치 및 그의 제작방법{Semiconductor device and manufacturing method thereof}
도 1(A)∼도 1(D)는 화소 TFT 및 구동회로 TFT의 제작공정을 나타내는 단면도.
도 2(A)∼도 2(D)는 화소 TFT 및 구동회로 TFT의 제작공정을 나타내는 단면도.
도 3(A)∼도 3(C)는 화소 TFT 및 구동회로 TFT의 제작공정을 나타내는 단면도.
도 4는 n채널형 TFT의 LDD 영역의 구조를 설명하는 도면.
도 5(A)∼도 5(C)는 화소 TFT 및 구동회로 TFT의 제작공정을 나타내는 단면도.
도 6(A) 및 도 6(B)는 구동회로 TFT 및 화소 TFT의 구조를 나타내는 상면도.
도 7(A) 및 도 7(B)는 구동회로 TFT의 제작공정을 나타내는 단면도.
도 8(A) 및 도 8(B)는 구동회로 TFT의 구성을 나타내는 단면도.
도 9(A)∼도 9(D)는 화소 TFT의 구성을 나타내는 단면도.
도 10은 화소부의 화소를 나타내는 상면도.
도 11(A)∼도 11(C)는 결정성 반도체층의 형성공정을 나타내는 단면도.
도 12(A)∼도 12(C)는 결정성 반도체층의 형성공정을 나타내는 단면도.
도 13은 화소 TFT 및 구동회로 TFT의 제작공정을 나타내는 단면도.
도 14(A) 및 도 14(B)는 액티브 매트릭스형 액정표시장치의 제작공정을 나타내는 단면도.
도 15는 주상(柱狀) 스페이서의 형상을 설명하는 도면.
도 16은 액정표시장치의 입출력 단자, 배선, 회로 배치, 스페이서, 및 밀봉제의 배치를 설명하는 상면도.
도 17은 액정표시장치의 구조를 나타내는 사시도.
도 18은 액정표시장치의 회로 구성을 설명하는 블록도.
도 19(A) 및 도 19(B)는 TFT의 단면도 및 LDD 영역의 구조를 설명하는 도면.
도 20(A) 및 도 20(B)는 ICP의 원리를 설명하는 도면.
도 21(A) 및 도 21(B)는 패터닝에 의해 형성된 W 막의 엣지(edge)부에서의 테이퍼부의 각도와 에칭 조건 사이의 관계를 나타내는 그래프.
도 22(A) 및 도 22(B)는 휴대형 정보 단말기의 예를 나타내는 도면.
도 23(A)∼도 23(E)는 반도체장치의 예를 나타내는 도면.
도 24(A)∼도 24(D)는 투영형 액정표시장치의 구성을 나타내는 도면.
도 25(A)∼도 25(C)는 패터닝에 의해 형성된 W 막의 엣지부의 형상을 나타내는 전자현미경 사진.
<도면의 주요 부분에 대한 부호의 설명>
101: 기판 102: 하지막
103: 반도체층 104∼108: 섬형상 반도체층
109, 130: 게이트 절연막 110, 111: 도전층
112∼117: 레지스트 마스크 118∼122: 게이트 전극
123: 용량 배선 124∼128: 제1 불순물 영역
본 발명은 절연 표면을 가진 기판 상에 형성된 박막트랜지스터(이후, TFT라 칭함)로 구성된 회로를 가지는 반도체장치 및 그의 제작방법에 관한 것이다. 특히, 본 발명은 화소부 및 그의 주변에 설치되는 구동회로를 동일 기판상에 가지는 액정표시장치로 대표되는 전기광학장치, 및 그 전기광학장치를 탑재한 전자 기기(전자 장치)에 바람직하게 이용될 수 있는 기술을 제공한다. 본 명세서에서, 반도체장치란 반도체 특성을 이용함으로써 기능하는 장치 전반을 가리키고, 상기 전기광학장치 및 그 전기광학장치를 탑재한 전자 기기가 그러한 반도체장치의 범주에 포함된다.
액티브 매트릭스형 액정표시장치로 대표되는 전기광학장치에서는, 스위칭 소자 및 능동 회로를 TFT를 사용하여 구성하는 기술이 개발되어 있다. TFT는 유리 기판과 같은 기판 상에 기상 성장법 등에 의해 형성된 반도체막을 활성층으로 사용한다. 반도체막에는, 규소 또는 규소 게르마늄과 같은 규소을 주성분으로 하는 재료가 바람직하게 사용되고 있다. 그러한 반도체막은 그의 제작방법에 따라 비정질 규소막이나 다결정 규소막으로 대표되는 결정성 규소막 등으로 분류될 수 있다.
비정질 반도체(대표적으로는 비정질 규소)막을 활성층으로 한 TFT는 비정질 구조 등에 기인하는 전기 물성적 요인으로 인해 수 ㎠/Vsec 이상의 전계효과 이동도를 얻는 것이 불가능하였다. 그 때문에, 액티브 매트릭스형 액정표시장치에서는, 비정질 반도체를 활성층으로 한 TFT는 화소부에서 액정을 구동하기 위한 스위칭 소자(이후, 화소 TFT라 칭함)로서 사용할 수는 있어도, 화상 표시를 행하기 위한 구동회로를 형성하는 데는 사용될 수 없었다. 따라서, 구동회로로서 사용되는 구동 IC를 TAB(Tape Automated Bonding) 방식 또는 COG(Chip in Glass) 방식에 의해 실장하는 기술이 이용되었다.
한편, 결정 구조를 함유하는 반도체막(이후, 결정성 반도체막이라 칭함)(대표적으로는 결정성 규소막 또는 다결정 규소막)을 활성층으로 한 TFT는 높은 전계효과 이동도를 실현할 수 있기 때문에 각종 기능 회로를 동일 유리 기판 상에 형성하는 것을 가능하게 한다. 화소 TFT 외에, 구동회로에서 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로 및 샘플링 회로와 같은 다른 회로를 동일한 기판 상에 형성하는 것이 실현되어 있다. 그러한 회로는 n채널형 TFT와 p채널형 TFT로 이루어지는 CMOS 회로를 기본 회로로 하여 형성된다. 그러한 구동회로 실장기술로 인해, 액정표시장치의 경량화 및 박형화를 추진하기 위해서는, 화소부 외에 구동회로를 동일 기판 상에 일체로 형성하는 것이 가능한 결정성 반도체층을 활성층으로 사용하는 TFT가 적합하다는 것이 명확해졌다.
특성으로부터 TFT를 비교하면, 결정성 반도체층을 활성층으로 사용하는 TFT가 우수하지만, 화소 TFT 이외의 다른 각종 회로에 대응하는 TFT를 제작하기 위해서는, 그 제작공정이 복잡한 것으로 되어 공정 수가 증가하는 문제가 있었다. 공정 수의 증가는 제작비용의 증가 요인이 될 뿐만 아니라, 제조수율을 감소시키는 원인이 된다는 것은 분명하다.
화소 TFT와 구동회로 TFT에서는 그들의 동작 조건이 항상 동일하지는 않다. 이 때문에, 그들의 TFT에 요구되는 특성도 매우 상이하다. 화소 TFT는 n채널형 TFT로 형성되고, 스위칭 소자로서 액정에 전압을 인가하여 액정을 구동하는 것이다. 액정은 교류에 의해 구동되므로, 프레임 반전 구동이라 불리는 방식이 많이 채용되고 있다. 이 방식에서는, 소비전력을 낮게 억제하기 위해 화소 TFT에 요구되는 특성은 오프 전류 값(TFT의 오프 동작 시에 흐르는 드레인 전류)을 충분히 낮게 하는 것이다. 한편, 구동회로의 버퍼 회로 및 다른 회로에는 높은 구동 전압이 인가되기 때문에, 고전압이 인가되어도 TFT가 파손되지 않도록 TFT의 내전압을 높게 할 필요가 있다. 또한, 전류 구동 능력을 높이기 위해, 온 전류 값(TFT의 온 동작 시에 흐르는 드레인 전류)을 충분히 확보할 필요가 있다.
오프 전류 값을 감소시키는 위한 TFT의 구조로서, 저농도 드레인(LDD: Lightly Doped Drain) 구조가 알려져 있다. 이 구조에서는, 채널형성영역과 불순물 원소를 고농도로 첨가하여 형성된 소스 영역 또는 드레인 영역과의 사이에, 불순물 원소를 저농도로 첨가한 영역을 제공하고, 이 영역을 LDD 영역이라 부른다. 또한, 핫 캐리어에 의한 온 전류 값의 열화(劣化)를 방지하는 수단으로서, LDD 영역을 게이트 절연막을 사이에 두고 게이트 전극과 겹치게 배치한 소위 GOLD(Gate-drain Overlapped LDD) 구조가 알려져 있다. 그러한 구조로 함으로써, 드레인 부근의 높은 전계가 완화되어 핫 캐리어 주입을 방지하고, 열화 현상을 효과적으로 방지하는 것으로 알려져 있다.
그러나, 상기한 오프 전류 값 및 온 전류 값 이외에도 주목해야 할 점이 있다. 예를 들어, 화소 TFT와, 시프트 레지스터 회로 또는 버퍼 회로와 같은 구동회로의 TFT에서는, 그들의 바이어스 상태도 반드시 동일하지 않다. 예를 들어, 화소 TFT에서는, 게이트에 큰 역바이어스(n채널형 TFT에서는 부(負)의 전압)가 인가되지만, 구동회로 TFT는 기본적으로 역바이어스 상태에서 동작하는 것이 아니다. 또한, 동작 속도에 관해서도, 화소 TFT는 구동회로 TFT의 1/100 이하일 수 있다. 또한, GOLD 구조는 온 전류 값의 열화를 방지하는 효과는 높지만, 그 반면에, 통상의 LDD 구조에 비해 오프 전류 값이 크게 되는 문제가 있다. 따라서, GOLD 구조는 화소 TFT에 적용하기 위한 바람직한 구조가 아니다. 반대로, 통상의 LDD 구조는 오프 전류 값을 억제하는 효과눈 높지만, 드레인 부근의 전계를 완화하고 핫 캐리어 주입으로 인한 열화를 방지하는 효과는 낮다. 그래서, 액티브 매트릭스형 액정표시장치에서와 같이 동작 조건이 상이한 다수의 집적회로를 가지는 반도체장치에서 모든 TFT를 동일한 구조로 형성하는 것은 항상 바람직하지는 않다. 특히, 결정성 규소 TFT의 특성이 향상되고 액티브 매트릭스형 액정표시장치에 요구되는 성능이 높게 될수록, 그러한 문제점이 더욱 두드러지게 된다.
또한, n채널형 TFT와 p채널형 TFT를 사용하여 제작되는 이들 회로의 동작을 안정화시키기 위해서는, TFT의 스레시홀드 전압 및 서브스레시홀드 계수(S값)와 같은 값을 소정의 범위 내로 할 필요가 있다. 그를 위해서는, 구조의 관점과 구조를 이루는 재료의 관점 모두에서 TFT를 검토할 필요가 있다.
본 발명은 상기한 문제점을 해결하기 위한 기술로서, 본 발명의 목적은 TFT를 사용하여 제작되는 액티브 매트릭스형 액정표시장치로 대표되는 전기광학장치 및 반도체장치에서 각종 회로에 배치되는 TFT의 구조를 각 회로의 기능에 따라 적절한 것으로 함으로써 반도체장치의 동작 특성 및 신뢰성을 향상시키는데 있다. 또한, 본 발명의 다른 목적은 저소비전력화를 도모하는 동시에 제작공정 수를 감소시켜 제작비용을 절감하고 제조수율을 향상시키는데 있다.
제작비용의 절감 및 제조수율의 향상을 실현하기 위한 한가지 수단으로서, 제작공정 수를 감소시키는 것이 적용될 수 있다. 구체적으로는, TFT의 제작에 필요한 포토마스크의 수를 줄일 필요가 있다. 포토리소그래피 기술에서는, 에칭 공정의 마스크로서 레지스트 패턴을 기판 상에 형성하기 위해 포토마스크가 사용된다. 따라서, 포토마스크를 1장 사용하는 것은, 그 포토마스크가 사용되는 공정의 전후 공정에서 성막 및 에칭 등의 공정 외에 레지스트 제거, 세정 및 건조 공정과 같은 다른 공정이 부가된다는 것을 의미한다. 또한, 그것은 포토리소그래피 기술에서도 레지스트 도포, 프리베이킹(pre-baking), 노광, 현상, 및 포스트베이킹(post-baking)과 같은 복잡한 공정이 실행된다는 것을 의미한다.
그래서, 포토마스크의 수를 감소키면서도, 각종 회로에 배치되는 TFT의 구조를 각 회로의 기능에 따라 적절한 것으로 한다. 구체적으로는, 스위칭 소자로서 기능하는 TFT는 동작 속도보다는 오프 전류 값의 감소에 중점을 둔 구조가 바람직하다. 그러한 구조로서 멀티게이트 구조가 채택된다. 한편, 고속 동작이 요구되는 구동회로에 제공되는 TFT는 동작 속도를 높이는 것과 동시에, 동작 속도의 증가에 따라 심각한 문제가 되는 핫 캐리어 주입으로 인한 열화를 억제하는 것에도 중점을 둔 구조가 바람직하다. 그러한 구조를 구성하기 위해 TFT의 LDD 영역에 각종 아이디어가 부가되었다. 즉, 채널형성영역과 드레인 영역 사이에 제공되는 LDD 영역에서, 도전형 제어용 불순물 원소의 농도가 드레인 영역에 가까워질수록 서서히 높게 되는 농도 구배를 가지게 하는 점에 특징이 있다. 이 구조는 드레인 영역 부근의 공핍층에서 전계가 집중하는 것을 완화시키는데 매우 효과적이다.
그러한 불순물 원소의 농도 구배를 가지는 LDD 영역을 형성하기 위해, 본 발명에서는, 이온화된 도전형 제어용 불순물 원소를 전계에서 가속시켜 게이트 전극과 게이트 절연막(본 발명에서는, 게이트 전극과 반도체층 모두에 밀접하여 그들 사이에 제공되는 게이트 절연막과, 그 게이트 절연막으로부터 그의 주변 영역으로 연장하는 절연막도 포함하여 게이트 절연막이라 부른다)을 통과시켜 반도체층에 첨가하는 방법을 채용한다. 본 명세서에서, 이러한 불순물 원소 첨가방법을 편의상 "스루 도핑(through doping)법"이라 부른다. 또한, 본 발명의 스루 도핑법에서 게이트 전극의 형상은, 게이트 전극의 두께가 엣지부로부터 내측으로 서서히 증가하는 것을 의미하는 소위 테이퍼 형상이다. 게이트 전극을 테이퍼 형상으로 하여 스루 도핑법을 행함으로써, 게이트 전극 두께의 조절에 의해 반도체층에 첨가되는 불순물 원소의 농도를 제어하는 것이 가능하게 된다. 따라서, 불순물 원소의 농도가 TFT의 채널 길이 방향을 따라 서서히 변화하는 LDD 영역이 형성될 수 있다.
게이트 전극을 형성하기 위해 사용되는 재료는, 텅스텐(W), 탄탈(Ta), 및 티탄(Ti)으로 이루어진 군에서 선택된 원소 또는 그들 원소를 주성분으로 하는 화합물이나 합금으로 형성되는 내열성 도전성 재료이다. 그러한 내열성 도전성 재료를 신속하고 정밀하게 에칭하여, 추가로 엣지부를 테이퍼 형상으로 형성하기 위해서는 고밀도 플라즈마를 사용한 건식 에칭법이 적용된다. 고밀도 플라즈마를 얻는 수단에는, 마이크로파 또는 ICP(Inductively Coupled Plasma: 유도 결합 플라즈마)를 사용하는 에칭 장치가 적합하다. 특히, ICP 에칭 장치는 플라즈마 제어가 용이할 뿐만 아니라, 대면적 기판의 처리에도 대응할 수 있다.
ICP를 사용한 플라즈마 처리 방법 및 플라즈마 처리 장치에 관해서는 일본 공개특허공고 평9-293600호 공보에 개시되어 있다. 이 공보에서는, 플라즈마 처리를 매우 정밀하게 행하기 위한 수단으로서, 4개의 와류형 코일부가 직렬 접속되어 형성된 다중 나선(multi-spiral) 코일에 고주파 전력을 임피던스 매칭(matching) 장치(임피던스 정합기)를 거쳐 인가함으로써 플라즈마를 형성하는 방법이 이용된다. 여기서, 와류형 코일부 각각의 길이는 고주파의 파장의 1/4배 더 길게 한다. 또한, 플라즈마 처리 장치는 피처리물을 보유하는 하부 전극에도 다른 고주파 전력을 인가하여 바이어스 전압을 부가하도록 구성되어 있다.
도 20(A)는 그러한 ICP를 사용한 플라즈마 처리 장치(예를 들어, 에칭 장치)의 구조를 개략적으로 나타낸다. 반응 공간의 상부에 있는 석영 기판(905)상에 안테나 코일(903)이 배치되고, 이 안테나 코일(903)은 매칭 박스(907)를 통해 제1 고주파 전원(901)에 접속되어 있다. 제1 고주파 전원(901)은 6∼60 ㎒, 대표적으로는 13.56 ㎒로 설정된다. 또한, 피처리물인 기판(906)을 보유하는 하부 전극(904)에는 매칭 박스(912)를 통하여 제2 고주파 전원(902)이 접속되어 있다. 제2 고주파 전원(902)은 100 ㎑∼60 ㎒(예를 들어, 6∼29 ㎒)로 설정된다. 안테나 코일(903)에 고주파 전력이 인가되면, 안테나 코일(903)에 고주파 전류(J)가 θ방향으로 흐르고, Z 방향으로 자계(B)가 발생한다(수학식 1). 또한, 파라데이의 전자(電磁) 유도 법칙에 따라 θ방향으로 유도 전계(E)가 생긴다(수학식 2).
Figure 112000015346216-pat00001
Figure 112000015346216-pat00002
유도 전계(E)에서 전자가 θ방향으로 가속되고, 가스 분자와 충돌하여, 플라즈마를 발생시킨다. 유도 전계의 방향은 θ방향이므로, 반응실의 벽 및 기판에 충돌하는 하전 입자에 의해 에너지가 소실될 확률이 감소된다. 또한, 안테나 코일(903)의 하류에는 자계(B)가 거의 존재하지 않으므로, 판 형상으로 전개되는 고밀도 플라즈마가 형성된다. 그리고, 하부 전극(904)에 인가되는 고주파 전력을 조절함으로써, 플라즈마 밀도와 기판(906)에 인가되는 바이어스 전압을 별도로 제어하는 것이 가능하다. 또한, 인가되는 고주파 전력의 주파수를 피처리물의 재료에 따라 변경하는 것도 가능하다.
ICP 에칭 장치로 고밀도 플라즈마를 얻기 위해서는, 안테나 코일(903)로 흐르는 고주파 전류(J)가 거의 손실 없이 흐를 필요가 있고, 안테나 코일(903)의 인턱턴스를 저하시켜야 한다. 이 목적을 위해, 안테나 코일을 분할한 방식으로 하는 것이 효과적이다. 도 20(B)는 그러한 구조를 나타내는 도면이다. 석영 기판(911) 상에 4개의 와류형 코일(910)(다중 나선 코일)이 배치되고, 매칭 박스(909)를 통하여 고주파 전원(908)에 접속되어 있다. 이때, 각 코일의 길이를 고주파의 파장의 ¼의 정수배의 값으로 하여 코일에 정재파(定在波)를 발생시킴으로써, 발생되는 전압의 피크 값이 더 높게 될 수 있다.
다중 나선 코일을 적용한 ICP를 사용한 에칭 장치를 이용하면, 앞에서 설명한 내열성 도전성 재료의 에칭을 양호하게 행할 수 있다. 여기서는, Matsushita Electric Corp.의 다중 나선 ICP를 사용한 건식 에칭 장치(Model E645-ICP)를 이용하였다. 도 21(A) 및 도 21(B)는 유리 기판 상에 소정의 패턴으로 형성된 W 막의 패터닝된 엣지부의 테이퍼 형상을 조사한 결과를 나타낸다. 여기서, 테이퍼부의 각도는 테이퍼부의 경사부와 기판 표면(수평면)과의 각도로서 정의된다(도 4에서 θ1로 나타낸 각도). 여기서는, 공통 조건으로서, 방전 전력(코일에 인가되는 고주파 전력. 13.56 ㎒)을 3.2 W/㎠로 하고, 압력을 1.0 Pa로 하고, 에칭 가스로서 CF4 및 Cl2를 사용하였다. 도 21(A)는 기판에 인가되는 바이어스 전력(13.56 ㎒)에 대한 테이퍼부의 각도의 의존성을 나타낸다. 에칭 가스 CF4 및 Cl2의 유량은 모두 30 SCCM으로 하였다. 바이어스 전력이 128∼384 ㎽/㎠의 범위에 있을 때 테이퍼부의 각도가 70°와 20°사이에서 변경될 수 있다는 것이 명백하게 되었다.
도 25(A)∼도 25(C)는 전자 현미경으로 관찰한 에칭된 W 막의 형상을 나타내는 사진이다. 도 25(A), 도 25(B), 도 25(C)는 기판에 인가되는 바이어스 전력이 각각 128 ㎽/㎠, 192 ㎽/㎠, 256 ㎽/㎠인 경우를 나타내는 사진이다. 이들 도면으로부터 명백한 바와 같이, 테이퍼부의 각도는 기판에 인가되는 바이어스 전력이 높게 될수록 작게 된다.
또한, 도 21(B)는 에칭 가스의 유량비에 대한 테이퍼부의 각도의 의존성을 조사한 결과를 나타낸다. CF4와 Cl2의 합계 유량을 60 SCCM으로 하는 것을 조건으로 CF4만의 유량을 20∼40 SCCM의 범위에서 변화시켰다. 이때 바이어스 전력은 128 ㎽/㎠로 하였다. 그 결과, 테이퍼부의 각도를 60°∼80°까지 변화시키는 것이 가능하였다.
여기에 나타낸 바와 같이, 테이퍼부의 각도는 기판에 인가되는 바이어스 전력에 의해 크게 변경된다. 따라서, 바이어스 전력을 더욱 증대시키고 또한 압력을 변화시킴으로써 테이퍼부의 각도를 5°와 45°사이에서 변화시킬 수 있다.
아래 표 1은 게이트 전극을 형성하는 내열성 도전성 재료에 대한 ICP 에칭 장치에서의 가공 특성을 나타낸다. 여기서는, W 막 및 Ta 막 외에, 게이트 전극의 재료로서 흔히 사용되는 몰리브덴-텅스텐(Mo-W) 합금(조성비는 Mo:W = 45:50 중량%임)의 예도 나타낸다. 표 1은 에칭 속도, 적용될 수 있는 에칭 가스, 및 게이트 전극의 하지(下地)가 되는 게이트 절연막에 대한 재료의 선택비의 대표적인 값을 나타낸다. 게이트 절연막은 플라즈마 CVD법에 의해 형성되는 산화규소막 또는 산화질화규소막이다. 여기서의 선택비는 게이트 절연막의 에칭 속도 대 각 재료의 에칭 속도의 비율로서 정의된다.
재료 에칭 속도(㎚/min) 게이트 절연막에 대한 선택비 에칭 가스
W 70 - 90 2 - 4 CF4 + C12
Ta 140 - 160 6 - 8 Cl2
Mo-W 40 - 60 0.1 - 2 CF4 + Cl2
Ta 막의 에칭 속도는 140∼160 ㎚/min이고, 선택비는 6과 8 사이에서 선택된다. 이 값은 W 막의 에칭 속도 70∼90 ㎚/min, 선택비 2∼4보다 우수한 것이다. 따라서, 가공성이라는 관점에서는 Ta 막도 적용가능하다. 표 1에는 나타내지 않았지만, Ta 막의 저항률이 20∼30 μΩ㎝로서, W 막의 저항률 10∼16 μΩ㎝에 비하여 약간 높다는 것이 결점이 된다. 한편, Mo-W 합금의 에칭 속도는 40∼60 ㎚/min로 느리고, 그의 선택비는 0.1∼2이다. 가공성이라는 관점에서 이 재료는 항상 적합하지는 않음을 알 수 있다. 표 1로부터 알 수 있는 바와 같이, Ta 막이 가장 양호한 결과를 나타내지만, 상기한 바와 같이, 저항률을 고려하면, 모든 인자를 고려한 때 W 막이 적합한 것으로 판단된다.
여기에서는 W 막의 예를 나타내었지만, 상기한 내열성 도전성 재료에 관하여 ICP 에칭 장치를 사용하면, 패터닝된 엣지부를 테이퍼 형상으로 용이하게 가공할 수 있다. 또한, 게이트 전극을 제공하는데 그러한 방법을 적용하고, 스루 도핑법을 행하는 것으로, 게이트 전극 두께의 조절을 통해 반도체층에 첨가되는 불순물 원소의 농도를 제어하는 것이 가능하게 된다. 따라서, 불순물 원소의 농도가 TFT의 채널 길이 방향을 따라 서서히 변화하는 LDD 영역을 형성하는 것이 가능하게 된다.
그러한 수단을 이용함으로써, 본 발명의 일 실시양태에 따르면, 화소부에 형성된 화소 TFT와 그 화소부의 주변에 형성된 n채널형 TFT 및 p채널형 TFT를 가진 구동회로를 동일 기판 상에 가지고 있는 반도체장치에 있어서;
상기 구동회로의 n채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
상기 구동회로의 p채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제3 불순물 영역, 및 그 제3 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제4 불순물 영역을 가지고;
상기 화소 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
상기 제1 불순물 영역에서의 일 도전형의 불순물 원소의 농도와 상기 제3 불순물 영역에서의 반대 도전형의 불순물 원소의 농도는 각 불순물 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있고;
상기 화소부에 제공되는 화소 전극은 광 반사성 표면을 가지고, 유기 절연재료로 된 제2 층간절연막상에 형성되고, 적어도 상기 화소 TFT의 게이트 전극 위에 형성된 무기 절연재료로 된 제1 층간절연막과 그 제1 층간절연막의 상면에 밀접하여 형성된 제2 층간절연막에 제공된 개구부를 통하여 상기 화소 TFT에 접속되어 있거나, 또는
상기 화소부에 제공되는 화소 전극은 광 투과성을 가지고, 유기 절연재료로 된 제2 층간절연막상에 형성되고, 상기 화소 TFT에 접속되는 도전성 금속 배선에 접속되어 있고, 상기 도전성 금속 배선은 적어도 상기 화소 TFT의 게이트 전극 위에 형성된 무기 절연재료로 된 제1 층간절연막과 그 제1 층간절연막의 상면에 밀접하여 형성된 제2 층간절연막에 제공된 개구부를 통하여 형성되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
또한, 본 발명의 다른 실시양태에 따르면, 한 쌍의 기판 사이에 액정이 보유되어 있는 반도체장치에 있어서;
한 쌍의 기판 중 하나의 기판 상에, 화소부 및 그 화소부의 주변에 형성되는 구동회로가 형성되어 있고;
상기 구동회로의 n채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
상기 구동회로의 p채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제3 불순물 영역, 및 그 제3 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제4 불순물 영역을 가지고;
상기 화소 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
상기 제1 불순물 영역에서의 일 도전형의 불순물 원소의 농도와 상기 제3 불순물 영역에서의 반대 도전형의 불순물 원소의 농도는 각 불순물 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되고;
상기 화소부에 제공되는 화소 전극은 광 반사성 표면을 가지고, 유기 절연재료로 된 제2 층간절연막상에 형성되고, 적어도 상기 화소 TFT의 게이트 전극 위에 형성된 무기 절연재료로 된 제1 층간절연막과 그 제1 층간절연막의 상면에 밀접하여 형성된 제2 층간절연막에 제공된 개구부를 통하여 상기 화소 TFT에 접속되어 있고;
상기 하나의 기판과 투명 도전막이 형성되어 있는 다른 기판이 상기 제1 층간절연막 및 상기 제2 층간절연막에 제공된 상기 개구부와 겹치도록 형성된 적어도 하나의 주상(柱狀) 스페이서를 사이에 두고 서로 접합되어 있거나; 또는
상기 화소부에 제공되는 화소 전극은 광 투과성을 가지고, 유기 절연재료로 된 제2 층간절연막상에 형성되고, 상기 화소 TFT에 접속되는 도전성 금속 배선에 접속되어 있고, 상기 도전성 금속 배선은 적어도 상기 화소 TFT의 게이트 전극 위에 형성된 무기 절연재료로 된 제1 층간절연막과 그 제1 층간절연막의 상면에 밀접하여 형성된 제2 층간절연막에 제공된 개구부를 통하여 형성되어 있고;
상기 하나의 기판과 투명 도전막이 형성되어 있는 다른 기판이 상기 제1 층간절연막 및 상기 제2 층간절연막에 제공된 상기 개구부와 겹치도록 형성된 적어도 하나의 주상 스페이서를 사이에 두고 서로 접합되어 있는 것을 특징으로 하는 반도체장치가 제공된다. 상기 게이트 전극의 테이퍼부의 각도는 5°∼ 35°로 설정된다.
본 발명의 또 다른 실시양태에 따르면, 화소부에 형성된 화소 TFT와 그 화소부의 주변에 형성된 n채널형 TFT 및 p채널형 TFT를 가진 구동회로를 동일 기판 상에 가지고 있는 반도체장치를 제작하는 방법으로서;
상기 기판 위에, 결정 구조를 함유하는 반도체층을 형성하는 제1 공정;
상기 결정 구조를 함유하는 반도체층을 선택적으로 에칭하여 다수의 섬 형상 반도체층을 형성하는 제2 공정;
상기 섬 형상 반도체층에 접하여 게이트 절연막을 형성하는 제3 공정;
상기 게이트 절연막 위에 내열성 도전성 재료로 된 도전층을 형성하는 제4 공정;
상기 도전층을 선택적으로 에칭하여, 테이퍼부를 가진 게이트 전극을 형성하는 제5 공정;
적어도 상기 구동회로의 n채널형 TFT와 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 n형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 n형 불순물 원소의 농도 구배를 가지는 제1 불순물 영역을 형성하는 제6 공정;
상기 구동회로의 n채널형 TFT 및 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극을 마스크로 하여 n형 불순물 원소를 첨가하여 제2 불순물 영역을 형성하는 제7 공정;
상기 구동회로의 p채널형 TFT를 형성하는 상기 섬 형상 반도체층에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 p형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 p형 불순물 원소의 농도 구배를 가지는 제3 불순물 영역을 형성하는 동시에, 상기 게이트 전극의 테이퍼부를 통과하지 않고 p형 불순물 원소를 첨가하여 제4 불순물 영역을 형성하는 제8 공정;
상기 구동회로의 n채널형 TFT, 상기 화소 TFT, 및 상기 p채널형 TFT 위에 무기 절연재료로 된 제1 층간절연막을 형성하는 제9 공정;
상기 제1 층간절연막에 밀접하여 유기 절연재료로 된 제2 층간절연막을 형성하는 제10 공정; 및
상기 제2 층간절연막 위에 상기 화소 TFT에 접속되도록 광 반사성 표면을 가진 화소 전극을 형성하는 제11 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이 제공된다. 상기 제11 공정 대신에, 투명 도전막으로 화소 전극을 형성하고, 그 화소 전극을 상기 화소 TFT에 접속되는 도전성 금속 배선에 접속하는 공정이 적용될 수도 있다.
본 발명의 또 다른 실시양태에 따르면, 한 쌍의 기판 사이에 액정이 보유되어 있는 반도체장치를 제작하는 방법으로서;
화소부에 형성된 화소 TFT와 그 화소부의 주변에 형성된 n채널형 TFT 및 p채널형 TFT를 가진 구동회로를 가지고 있는 하나의 기판 위에, 결정 구조를 함유하는 반도체층을 형성하는 제1 공정;
상기 결정 구조를 함유하는 반도체층을 선택적으로 에칭하여 다수의 섬 형상 반도체층을 형성하는 제2 공정;
상기 섬 형상 반도체층에 접하여 게이트 절연막을 형성하는 제3 공정;
상기 게이트 절연막 위에 내열성 도전성 재료로 된 도전층을 형성하는 제4 공정;
상기 도전층을 선택적으로 에칭하여, 테이퍼부를 가진 게이트 전극을 형성하는 제5 공정;
적어도 상기 구동회로의 n채널형 TFT와 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 n형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 n형 불순물 원소의 농도 구배를 가지는 제1 불순물 영역을 형성하는 제6 공정;
상기 구동회로의 n채널형 TFT 및 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극을 마스크로 하여 n형 불순물 원소를 첨가하여 제2 불순물 영역을 형성하는 제7 공정;
상기 구동회로의 p채널형 TFT를 형성하는 상기 섬 형상 반도체층에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 p형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 p형 불순물 원소의 농도 구배를 가지는 제3 불순물 영역을 형성하는 동시에, 상기 게이트 전극의 테이퍼부를 통과하지 않고 p형 불순물 원소를 첨가하여 제4 불순물 영역을 형성하는 제8 공정;
상기 구동회로의 n채널형 TFT, 상기 화소 TFT, 및 상기 p채널형 TFT 위에 무기 절연재료로 된 제1 층간절연막을 형성하는 제9 공정;
상기 제1 층간절연막에 밀접하여 유기 절연재료로 된 제2 층간절연막을 형성하는 제10 공정;
상기 제1 층간절연막 및 상기 제2 층간절연막에 제공된 개구부를 통하여 상기 화소 TFT에 접속되도록 상기 제2 층간절연막 위에 상기 화소 TFT에 접속되는 광 반사성 표면을 가진 화소 전극을 형성하는 제11 공정;
상기 한 쌍의 기판 중 다른 기판 위에 적어도 투명 도전막을 형성하는 제12 공정; 및
상기 하나의 기판과 상기 다른 기판을 상기 개구부와 겹치도록 형성된 적어도 하나의 주상 스페이서를 사이에 두고 접합하는 제13 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이 제공된다. 또는, 상기 제11 공정 대신에, 상기 제1 층간절연막 및 상기 제2 층간절연막에 제공된 개구부를 통하여 상기 화소 TFT에 접속되는 도전성 금속 배선을 형성하는 공정과, 그 도전성 금속 배선에 접속되도록 상기 제2 층간절연막 상에 투명 도전막으로 된 화소 전극을 형성하는 공정이 적용될 수도 있다.
이하, 본 발명의 실시예를 첨부 도면을 참조하여 상세히 설명한다.
[실시예 1]
본 실시예에서는, 화소 TFT 및 화소부의 보유 용량을 제작하는 동시에, 화소부의 주변에 제공되는 구동회로의 TFT를 제작하는 방법을 도 1∼도 3을 참조하여 공정에 따라 상세히 설명한다.
도 1(A)에서, 기판(101)에는, 코닝 #7059 또는 #1737 유리로 대표되는 바륨붕규산 유리 또는 알루미노붕규산 유리와 같은 유리 기판 외에도, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 및 폴리에테르 술폰(PES)과 같은 광학적 이방성을 갖지 않는 플라스틱 기판이 사용될 수도 있다. 유리 기판을 사용하는 경우에는, 유리의 왜곡점보다 대략 10°∼ 20°더 낮은 저온에서 미리 열처리를 행하여 두는 것이 바람직할 수 있다. 그 다음, 기판(101)으로부터의 불순물 확산을 방지하기 위해, TFT가 형성될 기판(101)의 표면상에 산화규소막, 질화규소막, 및 산화질화규소막과 같은 절연막으로 된 하지막(102)을 형성한다. 예를 들어, SiH4, NH3, 및 N2O로 된 두께 10∼200 ㎚(바람직하게는 50∼100 ㎚)의 산화질화규소막(102a)과, 마찬가지로 SiH4 및 N2O로 된 두께 50∼200 ㎚(바람직하게는 100∼150 ㎚)의 산화질화수소화규소막(102b)을 플라즈마 CVD법에 의해 적층 형성한다. 여기서는 하지막(102)이 2층 구조로 도시되어 있지만, 단층의 절연막 또는 2층 이상의 적층으로 형성될 수도 있다.
산화질화규소막은 종래의 평행 평판형 플라즈마 CVD 장치를 사용하여 형성된다. 산화질화규소막(102a)을 형성하기 위해서는, SiH4를 10 SCCM의 유량으로, NH3를 100 SCCM의 유량으로, N2O를 20 SCCM의 유량으로 반응실에 도입하고, 기판 온도를 325℃로 하고, 반응 압력을 40 Pa로 하고, 방전 전력 밀도를 0.41 W/㎠로 하고, 방전 주파수를 60 ㎒로 한다. 한편, 산화질화수소화규소막(102b)을 형성하기 위해서는, SiH4를 5 SCCM의 유량으로, N2O를 120 SCCM의 유량으로, H2를 125 SCCM의 유량으로 반응실에 도입하고, 기판 온도를 400℃로 하고, 반응 압력을 20 Pa로 하고, 방전 전력 밀도를 0.41 W/㎠로 하고, 방전 주파수를 60 ㎒로 한다. 이들 막은 기판 온도와 반응 가스을 변경하는 것만으로 연속적으로 형성될 수도 있다.
이렇게 하여 형성된 산화질화규소막(102a)은 9.28 ×1022 /㎤의 밀도를 가지고, 이 막은 7.13%의 불화수소 암모늄(NH4HF2)과 15.4%의 불화 암모늄(NH4F)을 함유하는 혼합 용액(STELLA CHEMIFA Corp; 제품명 LAL500)의 20℃에서 63 ㎚/min의 느린 에칭 속도에서 치밀하고 단단한 막이다. 이러한 막을 하지막에 사용하면, 유리 기판으로부터 그 하지막상에 형성된 반도체층으로의 알칼리 금속 원소의 확산을 방지하는데 효과적이다.
그 다음, 비정질 구조를 가진 반도체층(103a)을 플라즈마 CVD법 또는 스퍼터링법과 같은 공지의 방법에 의해 25∼80 ㎚(바람직하게는 30∼60 ㎚)의 두께로 형성한다. 예를 들어, 두께 55 ㎚의 비정질 규소막을 플라즈마 CVD법에 의해 형성한다. 비정질 구조를 가진 반도체막으로는, 비정질 반도체막과 미(微)결정 반도체막이 있고, 비정질 규소 게르마늄 막과 같은, 비정질 구조를 가진 화합물 반도체막도 적용될 수 있다. 또한, 하지막(102)과 비정질 반도체층(103a)이 연속적으로 형성될 수도 있다. 예를 들어, 상기한 바와 같이 산화질화규소막(102a)과 산화질화수소화규소막(102b)을 플라즈마 CVD법에 의해 연속적으로 성막한 후, 반응 가스를 SiH4, N2O 및 H2로부터 SiH4 및 H2로 또는 SiH4만으로 변경하면, 상기한 막들을 대기에의 노출 없이 연속적으로 형성할 수 있다. 그 결과, 산화질화수소화규소막(102b)의 표면의 오염을 방지할 수 있게 되고, 제작된 TFT의 특성 편차 및 스레시홀드 전압의 변동이 감소될 수 있다.
그 다음, 결정화 공정을 행하여, 비정질 반도체층(103a)으로부터 결정성 반도체층(103b)을 형성한다. 이 공정에는, 레이저 어닐법 및 열 어닐법(고상 성장법) 또는 급속 열 어닐(RTA)법 등이 적용될 수 있다. 특히, 상기한 바와 같은 유리 기판이나 내열성이 열악한 플라스틱 기판을 사용하는 경우에는, 레이저 어닐법을 적용하는 것이 바람직하다. RTA법에서는, 적외선 램프, 할로겐 램프, 금속 할라이드 램프, 또는 크세논 램프와 같은 램프를 광원으로 사용한다. 또는, 일본 공개특허공고 평7-130652호 공보에 개시된 기술에 따라 촉매원소를 사용하는 결정화 방법으로 결정성 반도체층(103b)을 형성할 수도 있다. 결정화 공정에서는, 먼저, 비정질 반도체층에 함유된 수소를 방출시켜 두는 것이 바람직하므로, 400∼500℃의 온도로 약 1시간 열처리를 행하여, 비정질 반도체층에 함유된 수소의 양을 5 원자% 이하로 감소시킨 다음, 결정화를 행하는 것이 막 표면의 거칠어짐을 방지할 수 있어 좋다.
또한, 플라즈마 CVD법에 의해 비정질 규소막을 형성하는 공정에서 반응 가스로서 SiH4 및 아르곤(Ar)을 사용하고 성막 시의 기판 온도를 400∼450℃로 함으로써, 비정질 규소막에 함유된 수소의 양을 5 원자% 이하로 감소시킬 수도 있다. 이 경우, 비정질 규소막에 함유된 수소를 방출하기 위한 열처리는 행할 필요가 없다.
레이저 어닐에 의해 결정화를 행하는 경우에는, 펄스 발진형 또는 연속 발진형 엑시머 레이저 또는 아르곤 레이저를 광원으로 사용한다. 펄스 발진형 엑시머 레이저를 사용하는 경우에는, 레이저광을 선형으로 가공하여 레이저 어닐을 행한다. 레이저 어닐 조건은 실시자에 의해 적절히 선택될 수 있지만, 예를 들어, 레이저 펄스 발진 주파수를 30 ㎐로 하고, 레이저 에너지 밀도를 100∼500 mJ/㎠(대표적으로는 300∼400 mJ/㎠)로 한다. 그 다음, 선형 레이저 빔을 기판의 전면(全面)에 걸쳐 조사하고, 이때의 선형 레이저 빔의 오버랩(overlap) 비율을 80∼98%로 하여 조사를 행한다. 이렇게 하여 도 1(B)에 도시된 바와 같은 결정성 반도체층(103b)이 형성될 수 있다.
그 다음, 제1 포토마스크(PM1)를 사용하여, 포토리소그래피 기술에 의해 결정성 반도체층(103b)상에 레지스트 패턴을 형성하고, 건식 에칭에 의해 결정성 반도체층을 섬 형상으로 분할하여, 도 1(C)에 도시된 바와 같은 섬 형상 반도체층(104∼108)을 형성한다. 결정성 규소막의 건식 에칭에는 CF4와 O2의 혼합 가스가 사용된다.
이러한 섬 형상 반도체층에 대하여, TFT의 스레시홀드 전압(Vth)을 제어하기 위해 p형을 부여하는 불순물 원소를 약 1 ×1016∼5 ×1017 원자/㎤의 농도로 섬 형상 반도체층의 전면에 첨가할 수도 있다. 반도체에 p형을 부여하는 불순물 원소로서는, 붕소(B), 알루미늄(Al), 및 갈륨(Ga)과 같은 주기율표 13족의 원소가 알려져 있다. 그 도핑 방법으로는, 이온 주입법 및 이온 도핑법(또는 이온 샤워 도핑법)이 사용될 수 있는데, 대면적 기판을 처리하는데는 이온 도핑법이 적합하다. 이온 도핑법에서는 디보란(B2H6)을 소스 가스(source gas)로서 사용하여 붕소(B)를 첨가한다. 이와 같은 불순물 원소의 첨가는 항상 필요한 것은 아니고, 생략해도 지장은 없지만, 특히 n채널형 TFT의 스레시홀드 전압을 소정의 범위 내로 하기 위해 바람직하게 사용되는 방법이다.
그 다음, 플라즈마 CVD법 또는 스퍼터링법을 사용하여, 규소을 함유한 절연막으로 두께 40∼150 ㎚의 게이트 절연막(109)을 형성한다. 본 실시예에서는, 게이트 절연막(109)을 산화질화규소막으로부터 120 ㎚의 두께로 형성하였다. 또한, SiH4 및 N2O에 O2를 첨가하여 형성된 산화질화규소막은 막 내의 고정 전하 밀도가 감소되기 때문에 여기서 사용하는 바람직한 재료가 된다. 물론, 게이트 절연막은 이러한 산화질화규소막에 한정되는 것은 아니다. 게이트 절연막은, 규소을 함유한 다른 절연막으로부터 단층으로 형성되거나, 또는 2층 이상의 적층 구조로 형성될 수도 있다. 예를 들어, 산화규소막을 사용하는 경우에는, 테트라에틸 오르소실리케이트(TEOS)와 O2를 혼합하고, 반응 압력을 40 Pa로 하고, 기판 온도를 300∼400℃로 하고, 0.5∼0.8 W/㎠의 고주파(13.56 ㎒) 전력 밀도로 방전을 행하는 플라즈마 CVD법에 의해 산화규소막이 형성될 수 있다. 그 다음, 그렇게 하여 형성된 산화규소막에 대하여 400∼500℃로 열 어닐을 행하여, 양호한 특성의 절연막을 얻는다.
그 다음, 도 1(D)에 도시된 바와 같이, 게이트 절연막(109)상에 게이트 전극을 형성하기 위한 내열성 도전층을 형성한다. 이 내열성 도전층은 단층으로 형성될 수 있지만, 필요에 따라서는, 2층 또는 3층과 같은 다수의 층으로 된 적층 구조로 형성될 수도 있다. 예를 들어, 그러한 내열성 도전성 재료를 사용하면, 게이트 전극을 도전성 금속 질화물 막으로 된 도전층(A)(110)와 금속막으로 된 도전층(B)(111)의 적층 구조로 하면 좋다. 도전층(B)(111)는 Ta, Ti 및 W으로 이루어진 군에서 선택된 원소, 또는 그들 원소 중 하나를 주성분으로 하는 합금, 또는 그들 원소를 조합한 합금 막으로 형성될 수 있다. 도전층(A)(110)는 질화 탄탈(TaN), 질화 텅스텐(WN), 및 질화 티탄(TiN)으로 형성될 수 있다. 또한, 도전층(A)(110)에는 규화 텅스텐 및 규화 티탄이 사용될 수도 있다. 도전층(B)(111)의 저저항회를 도모하기 위해, 함유된 불순물의 농도가 감소되는 것이 바람직하고, 특히 산소 농도를 30 ppm 이하로 감소시키는 것이 좋다. 예를 들어, W의 산소 농도를 30 ppm 이하로 감소시킴으로써, W에서 20 μΩ㎝ 이하의 비(比)저항 값을 실현할 수 있다.
도전층(A)(110)의 두께는 10∼50 ㎚(바람직하게는 20∼30 ㎚)일 수 있고, 도전층(B)(111)의 두께는 200∼400 ㎚(바람직하게는 250∼350 ㎚)일 수 있다. W을 사용하여 게이트 전극을 형성하는 경우에는, 도전층(A)(110)에는 두께 50 ㎚의 WN 막을 형성하고, 도전층(B)(111)에는 두께 250 ㎚의 W 막을 형성한다. 이들 막 모두는, W을 타킷으로 사용하고 스퍼터링 가스로서 Ar 가스 및 질소 가스를 도입하는 스퍼터링법에 의해 형성된다. 다른 방법으로는, 6불화 텅스텐(WF6)을 사용한 열 CVD법에 의해 W 막을 형성할 수도 있다. 어느 경우라도, 게이트 전극으로서 사용하기 위해서는 W 막의 저항을 낮추는 것이 필요하고, W 막의 바람직한 저항률은 20 μΩ㎝ 이하이다. W 막에서 큰 결정립을 성장시킴으로써 저저항화를 도모할 수 있으나, 산소와 같은 불순물 원소가 W 중에 많이 존재하는 경우에는 결정화가 저해되어, W 막의 저항이 높게 된다. 이 때문에, 스퍼터링법의 경우에는, 순도 99.9999%의 W 타킷을 사용하고, 또한 W 막의 성막 중에 증기로부터의 불순물이 막 중에 혼입되는 것을 방지하도록 충분한 배려가 행해져야 한다. 따라서, 9∼20 μΩ㎝의 저항률이 실현될 수 있다.
한편, 도전층(A)(110)에 TaN 막을 사용하고, 도전층(B)(111)에 Ta 막을 사용하는 경우에는, 이들 막도 마찬가지로 스퍼터링법으로 형성할 수 있다. Ta을 타킷으로 사용하고 스퍼터링 가스로서 Ar과 질소의 혼합 가스를 사용하여 TaN 막을 형성하고, 스퍼터링 가스로서 Ar을 사용하여 Ta 막을 형성한다. 또한, 이들 스퍼터링 가스에 적당 양의 Xe 및 Kr이 첨가되면, 형성된 막의 내부 응력을 완화시킬 수 있고, 막의 박리를 방지할 수 있다. α상 Ta 막의 저항률은 약 20 μΩ㎝이고, 게이트 전극에 적합하게 사용될 수 있지만, β상 Ta 막의 저항률은 180 μΩ㎝이고, 게이트 전극에 적합하지 않다. TaN 막은 α상에 가까운 결정 구조를 가지므로, TaN 막 상에 Ta 막을 형성하면 α상 Ta 막을 용이하게 얻을 수 있다. 도시되지 않았지만, 도전층(A)(110) 아래에, 인(P)이 첨가된 규소막을 약 2∼20 ㎚의 두께로 형성하는 것이 효과적이다. 이렇게 함으로써, 그 규소막 상에 형성되는 도전막의 밀착성을 향상시키고 산화를 방지하는 것과 함께, 도전층(A)(110) 또는 도전층(B)(111)에 미량으로 함유된 알칼리 금속 원소가 게이트 절연막(109)으로 확산하는 것을 방지할 수 있다. 어떠하든, 도전층(B)(111)의 저항률은 10∼50 μΩ㎝의 범위인 것이 바람직하다.
본 실시예에서는, 게이트 전극을 형성하기 위해, 도전층(A)(110)를 WN 막으로 형성하고, 도전층(B)(111)를 W 막으로 형성하였다. 그 다음, 제2 포토마스크(PM2)를 사용하여, 포토리소그래피 기술로 레지스트 마스크(112∼117)를 형성하고, 도전층(A)(110)와 도전층(B)(111)를 함께 에칭하여, 게이트 전극(118∼122)과 용량 배선(123)을 형성한다. 게이트 전극(118∼122)과 용량 배선(123)은 도전층(A)로 된 도전층(118a∼122a)과, 도전층(B)로 된 도전층(118b∼122b)이 일체로 되어 형성되어 있다.(도 2(A))
이때, 적어도 게이트 전극(118∼122)의 엣지(edge)부에 테이퍼부가 형성되도록 에칭을 행한다. 이 에칭 공정에서는 ICP 에칭 장치를 사용한다. 이 기술의 상세한 것은 앞에서 설명된 바와 같다. 구체적인 에칭 조건으로는, 에칭 가스로서 CF4와 Cl2의 혼합 가스를 사용하고 각각의 유량을 30 SCCM으로 하고, 방전 전력을 3.2 W/㎠(13.56 ㎒)로 하고, 바이어스 전력을 224 mW/㎠(13.56 ㎒)로 하고, 반응 압력을 1.0 Pa로 한다. 그러한 에칭 조건에서, 게이트 전극(118∼122)의 엣지부에는 그 엣지부로부터 내측으로 갈수록 두께가 서서히 증가하는 테이퍼부가 형성된다. 이들 테이퍼부의 각도는 5°∼ 35°, 바람직하게는 10°∼ 25°이다. 테이퍼부의 각도(θ1)는 도 4에 도시된 각도이다. 이 각도(θ1)는 후의 공정에서 LDD 영역을 형성하기 위한 제1 불순물 영역의 농도 구배에 크게 영향을 미친다. 테이퍼부의 각도(θ1)는 Tan(θ1) = HG/WG로서 표현된다(여기서, WG는 테이퍼부의 길이이고, HG는 테이퍼부의 두께이다).
또한, 잔류물을 남기지 않고 에칭을 행하기 위해서는, 에칭 시간을 10∼20% 정도의 비율로 증가시켜 오버에칭을 행하는 것이 좋다. 그러나, 이때 하지막에 대한 에칭의 선택비에 주의할 필요가 있다. 예를 들어, W 막에 대한 산화질화규소막(게이트 절연막(109))의 선택비는 표 1에 나타낸 바와 같이 2∼4(대표적으로는 3)이기 때문에, 이러한 오버에칭 처리으로 의해, 산화질화규소막의 노출된 표면이 20∼50 ㎚ 정도 에칭되어 실질적으로 얇게 되어, 새로운 형상의 게이트 절연막(130)이 형성된다.
그 다음, 화소 TFT 및 구동회로의 n채널형 TFT의 LDD 영역을 형성하기 위해, n형 도전형을 부여하는 불순물 원소(n형 불순물 원소)를 첨가하는 공정(n- 도핑 공정)을 행한다. 게이트 전극을 형성하기 위해 사용된 레지스트 마스크(112∼117)를 그대로 남긴 채, 엣지부에 테이퍼부를 가진 게이트 전극(118∼122)을 마스크로 하여 자기정합적으로 n형 불순물 원소를 이온 도핑법에 의해 첨가한다. 여기서는, 게이트 전극의 엣지부의 테이퍼부 및 게이트 절연막을 통과하여, 그 아래에 위치된 반도체층에 도달하도록, n형 불순물 원소를 첨가하기 위해, 도즈량을 1 ×1013∼5 ×1014 원자/㎤로 하고, 가속 전압을 80∼160 keV로 하여, LDD 영역을 형성하였다. 반도체에 n형 도전형을 부여하는 불순물 원소로서는, 주기율표 15족 원소, 전형적으로는 인(P) 및 비소(As)를 사용하지만, 여기서는, 인(P)을 사용하였다. 그러한 이온 도핑법에 의해 반도체층의 인의 농도는 1 ×1016∼1 ×1019 원자/㎤의 농도 범위에 있게 된다. 이렇게 하여, 도 2(B)에 도시된 바와 같이 섬 형상 반도체층에 제1 불순물 영역(124∼129)이 형성된다.
이 공정에서, 제1 불순물 영역(124∼128) 중에서 적어도 게이트 전극(118∼122)과 겹치는 부분에 함유되는 인의 농도 구배가 게이트 전극(118∼122)의 테이퍼부의 막 두께의 변화를 반영한다. 즉, 제1 불순물 영역(124∼128)에 첨가되는 인의 농도는 게이트 전극과 겹치는 영역에서 게이트 전극의 엣지부 쪽으로 갈수록 서서히 높게 된다. 이것은 테이퍼부의 막 두께의 차이에 의해, 반도체층에 도달한 인의 농도가 변화하기 때문이다. 도 2(B)는 제1 불순물 영역(124∼128)의 사시도를 나타낸다. 그러나, 이 도면은 인이 첨가된 영역을 직접적으로 나타내고 있는 것은 아니고, 상기한 인의 농도 변화가 게이트 전극(118∼122)의 테이퍼부의 형상에 따라 변화하고 있는 것을 나타내는 것이다.
그 다음, n채널형 TFT의 소스 영역 또는 드레인 영역으로서 기능하기 위한 제2 불순물 영역을 형성하는 공정을 행한다(n+ 도핑 공정). 레지스트 마스크(112∼117)를 그대로 남기고, 이번에는 게이트 전극(118∼122)이 인(P)을 차폐하는 마스크로서 기능하도록 10∼30 keV의 낮은 가속 전압의 조건으로 이온 도핑법에 의해 인을 첨가한다. 이렇게 하여, 제2 불순물 영역(1318∼136)이 형성된다. 이들 영역에서의 게이트 절연막(130)이 게이트 전극을 형성하는 공정에서 오버에칭되었기 때문에, 그 게이트 절연막의 막 두께가 120 ㎚의 초기 두께에 비해 70∼100 ㎚로 얇게 되었다. 따라서, 낮은 가속 전압과 같은 조건에서도 인을 양호하게 첨가할 수 있다. 이들 영역에서의 인의 농도는 1 ×1020∼1 ×1021 원자/㎤의 농도 범위에 있도록 한다.(도 2(C))
그 다음, p채널형 TFT를 형성하는 섬 형상 반도체층(104, 106)의 소스 영역 및 드레인 영역으로서 제4 불순물 영역(140, 141)을 형성한다. 여기서는, 게이트 전극(118, 120)을 마스크로 하여, p형을 부여하는 불순물 원소(p형 불순물 원소)를 첨가하여, 자기정합적으로 제4 불순물 영역을 형성한다. 이때, n채널형 TFT를 형성하는 섬 형상 반도체층(105, 107, 108)의 전면을, 제3 포토마스크(PM3)를 사용하여 형성되는 레지스트 마스크(137∼139)로 덮는다. 그 다음, 여기서 형성되는 불순물 영역(140, 141)을 디보란(B2H6)을 사용한 이온 도핑법에 의해 형성한다. 그래서, 게이트 전극과 겹치지 않는 제4 불순물 영역(140a, 141a)의 붕소(B) 농도가 3 ×1020∼3 ×1021 원자/㎤이 된다. 또한, 불순물 원소가 게이트 절연막 및 게이트 전극의 테이퍼부를 통과하여 게이트 전극과 겹치는 불순물 영역(140b, 141b)에 첨가되기 때문에, 실질적으로 이들 영역은 농도가 적어도 1.5 ×1019 원자/㎤ 이상으로 된 제3 불순물 영역으로서 형성된다. 제4 불순물 영역(140a, 141a) 및 제3 불순물 영역(140b, 141b)에는 이전 공정에서 이미 인(P)이 첨가되었기 때문에, 제4 불순물 영역(140a, 141a)의 함유 농도는 1 ×1020∼1 ×1021 원자/㎤이고, 제3 불순물 영역(140b, 141b)의 함유 농도는 1 ×1016∼1 ×1019 원자/㎤이다. 이 공정에서 첨가되는 붕소(B) 농도는 인(P)의 농도의 1.5∼3배로 설정된다. 따라서, p채널형 TFT의 소스 영역 및 드레인 영역으로서 기능하는 p형 불순물 영역에는 아무런 지장이 없다.
그후, 도 3(A)에 도시된 바와 같이, 게이트 전극과 게이트 절연막 상에 제1 층간절연막(142)을 형성한다. 제1 층간절연막은 산화규소막, 산화질화규소막, 질화규소막, 또는 이들 막이 조합된 적층 막으로 형성하는 것이 좋다. 어느 막으로 하여도, 제1 층간절연막(142)은 무기 절연막으로 형성된다. 제1 층간절연막(142)의 막 두께는 100∼200 ㎚이다. 여기서 산화규소막을 사용하는 경우에는, TEOS와 O2를 혼합하고, 반응 압력을 40 Pa로 하고, 기판 온도를 300∼400℃로 하고, 0.5∼0.8 W/㎠의 고주파(13.56 ㎒) 전력 밀도로 방전을 행하는 플라즈마 CVD법에 의해 산화규소막을 형성할 수 있다. 또한, 산화질화규소막을 사용하는 경우에는, 플라즈마 CVD법에 의해 SiH4, N2O, 및 NH3, 또는 SiH4 및 N2O로부터 형성되는 산화질화규소막으로 형성될 수 있다. 이 경우의 성막 조건은, 반응 압력을 20∼200 Pa로 하고, 기판 온도를 300∼400℃로 하고, 고주파(60 ㎒) 전력 밀도를 0.1∼1.0 W/㎠로 한다. 또한, SiH4, N2O, 및 H2로부터 형성되는 산화질화수소화규소막도 사용될 수 있다. 마찬가지로, 질화규소막도 플라즈마 CVD법에 의해 SiH4 및 NH3로부터 형성될 수 있다.
그후, 각각의 농도로 첨가된 n형 또는 p형 불순물 원소를 활성화하는 공정을 행한다. 이 공정에서는, 어닐 노를 사용한 열 어닐을 행한다. 그 외에도, 레이저 어닐법 또는 급속 열 어닐(RTA)법을 이용할 수도 있다. 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는 500∼600℃로 열 어닐을 행한다. 본 실시예에서는, 550℃로 4시간 열처리를 행하였다. 또한, 기판(101)으로서 내열 온도가 낮은 플라스틱 기판을 사용하는 경우에는, 레이저 어닐법을 이용하는 것이 바람직하다.
활성화 공정에 이어, 분위기 가스를 변경하여, 3∼100%의 수소를 함유한 분위기 중에서 300∼450℃로 1∼12시간 열처리를 행한다. 그 다음, 섬 형상 반도체층을 수소화하는 공정을 행한다. 이 공정은 열적으로 여기된 수소에 의해 섬 형상 반도체층에 있는 1016∼1018 /㎤의 댕글링 본드를 종단하는 공정이다. 또한, 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)를 행할 수도 있다. 어느 것을 사용하여도, 섬 형상 반도체층(104∼108) 내의 결함 밀도를 1016 /㎤ 이하로 감소시키는 것이 바람직하다. 그렇게 하기 위해서는, 수소를 0.01∼0.1 원자% 정도 부여하면 좋다.
활성화 및 수소화를 종료한 후에, 평균 두께가 1.0∼2.0 ㎛인 제2 층간절연막을 유기 절연재료로 형성한다. 유기 절연재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 및 BCB(벤조시클로부텐)와 같은 재료를 사용할 수 있다. 예를 들어, 열 중합형 폴리이미드를 사용하는 경우에는, 기판에의 도포 후에 청정 오븐을 사용하여 300℃로 소성(燒成)한다. 아크릴을 사용하는 경우에는, 2액성(液性)의 것을 사용하고, 주 재료와 그의 경화제를 혼합한 다음, 스피너를 사용하여 기판의 전면에 도포한 후에, 열판(hot plate)을 사용하여 80℃로 60초간 예비가열한다. 그 다음, 청정 오븐을 사용하여 250℃로 60분간 추가 소성하여 제2 층간절연막을 형성한다.
그렇게 하여 유기 절연재료로 제2 층간절연막을 형성함으로써, 양호한 평탄 면이 형성될 수 있다. 또한, 유기 수지 재료는 일반적으로 유전율이 낮으므로, 기생 용량을 감소시킬 수 있다. 그러나, 제2 층간절연막은 흡습성을 가지기 때문에, 보호막으로서는 적합하지 않다. 따라서, 본 실시예에서와 같이, 제1 층간절연막(142)을 형성하기 위한 산화규소막, 산화질화규소막, 질화규소막, 또는 이들 막의 조합을 제2 층간절연막에 사용할 수도 있다.
그 다음, 제4 포토마스크(PM4)를 사용하여, 소정의 패턴의 레지스트 마스크를 형성하고, 각각의 섬 형상 반도체층에 의해 형성된 소스 영역 및 드레인 영역에 이르는 콘택트 홀을 형성한다. 이들 콘택트 홀은 건식 에칭법에 의해 형성된다. 이 경우, 먼저, 에칭 가스로서 CF4, O2, 및 He의 혼합 가스를 사용하여 유기 수지 재료로 된 제2 층간절연막(143)을 에칭한 다음, 에칭 가스로서 CF4 및 O2를 사용하여 제1 층간절연막(142)을 에칭한다. 또한, 섬 형상 반도체층에 대한 선택비를 높이기 위해, 에칭 가스를 CHF3으로 바꾸어 게이트 절연막(130)을 에칭함으로써, 콘택트 홀을 양호하게 형성할 수 있다.
그 다음, 스퍼터링법 또는 진공증착법에 의해 도전성 금속막을 형성하고, 제5 포토마스크(PM5)를 사용하여 레지스트 마스크 패턴을 형성한 다음, 에칭하여, 소스 배선(144∼148) 및 드레인 배선(149∼153)을 형성한다. 여기서, 드레인 배선(153)은 화소 전극으로서 기능하는 것이다. 드레인 배선(154)은 이웃 화소에 속하는 화소 전극을 나타낸다. 도시되지 않았지만, 본 실시예에서는, 이들 배선을 형성하기 위해, Ti 막을 50∼100 ㎚의 두께로 형성하고, 섬 형상 반도체층의 소스 영역 또는 드레인 영역을 형성하는 반도체막에 콘택트 홀을 형성하고, Ti 막과 겹치도록 그 위에 알루미늄(Al) 막을 300∼400 ㎚의 두께로 형성(도 3(C)에 부호 144a∼154a로 나타냄)하고, 그 알루미늄 막의 상면에 투명 도전막을 80∼120 ㎚의 두께로 형성(도 3(C)에 부호 144b∼154b로 나타냄)하였다. 투명 도전막에는 산화 인듐/산화 아연 합금(In2O3-ZnO) 및 산화 아연((ZnO)이 적합한 재료이다. 가시광 투과율 및 도전율을 더욱 높이기 위해, 갈륨(Ga)이 첨가된 산화 아연(ZnO:G) 등이 바람직하게 사용될 수도 있다.
따라서, 제5 포토마스크를 사용함으로써, 동일한 단일 기판 상에 형성되는 구동회로의 TFT와 화소부의 화소 TFT를 가진 기판을 완성할 수 있다. 구동회로는 제1 p채널형 TFT(A)(200a), 제1 n채널형 TFT(A)(201a), 제2 p채널형 TFT(A)(202a), 및 제2 n채널형 TFT(A)(203a)로 구성되고, 화소부는 화소 TFT(204)와 보유 용량(205)으로 구성된다. 본 명세서에서는, 편의상, 이러한 기판을 액티브 매트릭스 기판이라 부른다.
구동회로의 제1 p채널형 TFT(A)(200a)는 섬 형상 반도체층(104)에 채널형성영역(206), 게이트 전극과 겹치는 LDD 영역(207), 제4 불순물 영역으로부터 형성된 소스 영역(208) 및 드레인 영역(209)을 가지는 구조로 되어 있다. 제1 n채널형 TFT(A)(201a)는 섬 형상 반도체층(105)에 채널형성영역(210), 제1 불순물 영역으로부터 형성되고 게이트 전극(119)과 겹치는 LDD 영역(211), 제2 불순물 영역으로부터 형성된 소스 영역(212) 및 드레인 영역(213)을 가진다. 게이트 전극(119)과 겹치는 LDD 영역을 Lov 영역이라 부르고, 3∼7 ㎛의 채널 길이에 대해, 그 Lov 영역의 채널 길이 방향으로의 길이는 0.1∼1.5 ㎛, 바람직하게는 0.3∼0.8 ㎛로 한다. 이 Lov 영역의 길이는 게이트 전극(119)의 두께 및 테이퍼부의 각도(θ1)로부터 제어될 수 있다.
이 LDD 영역을 도 4를 참조하여 설명한다. 도 4에는, 도 3(C)의 제1 n채널형 TFT(A)(201a)의 부분 확대도가 도시되어 있다. LDD 영역(211)은 테이퍼부(261) 아래에 형성된다. 이때, LDD 영역에서의 인(P)의 농도 분포는 곡선(232)으로 나타낸 바와 같이 채널형성영역(211)으로부터 멀어질 수록 증가한다. 이러한 증가 비율은 이온 도핑에서의 가속 전압과 도즈량의 조건, 테이퍼부(261)의 각도(θ1), 및 게이트 전극(119)의 두께에 따라 다르다. 이와 같이, 게이트 전극의 엣지부를 테이퍼 형상으로 하여, 그 테이퍼부를 통과하여 불순물 원소가 첨가될 수 있다. 따라서, 테이퍼부 아래에 존재하는 반도체층 내에, 불순물 원소의 농도가 서서히 변하는 불순물 영역이 형성될 수 있다. 본 발명은 그러한 불순물 영역을 적극적으로 이용한다. n채널형 TFT에 이러한 LDD 영역을 형성함으로써, 드레인 영역 근방에서 발생하는 높은 전계가 완화될 수 있고, 그에 따라, 핫 캐리어의 발생 및 TFT의 열화가 방지될 수 있다.
마찬가지로, 구동회로의 제2 p채널형 TFT(A)(202a)는 섬 형상 반도체층(106)에 채널형성영역(214), 게이트 전극(120)과 겹치는 LDD 영역(215), 제4 불순물 영역으로부터 형성된 소스 영역(216) 및 드레인 영역(217)을 가지는 구조로 되어 있다. 제2 n채널형 TFT(A)(203a)는 섬 형상 반도체층(107)에 채널형성영역(218), 게이트 전극(121)과 겹치는 LDD 영역(219), 제2 불순물 영역으로부터 형성된 소스 영역(220) 및 드레인 영역(221)을 가진다. LDD 영역(219)은 LDD 영역(211)과 동일한 구성으로 한다. 화소 TFT(204)는 섬 형상 반도체층(108)에 채널형성영역(222a, 222b), 제1 불순물 영역으로부터 형성된 LDD 영역(223a, 223b), 제2 불순물 영역으로부터 형성된 소스 또는 드레인 영역(225∼227)을 가진다. LDD 영역(223a, 223b)은 LDD 영역(211)과 동일한 구성으로 한다. 또한, 보유 용량(205)은 용량 배선(123), 게이트 절연막, 및 화소 TFT(204)의 드레인 영역(227)에 접속된 반도체층(228, 229)으로 형성되어 있다. 도 3(C)에서는, 구동회로의 n채널형 TFT 및 p채널형 TFT를 한 쌍의 소스/드레인 영역 사이에 하나의 게이트 전극이 제공된 단일 게이트 구조로 하고, 화소 TFT를 이중 게이트 구조로 하였으나, 이들 TFT는 단일 게이트 구조로 하거나 또는 한 쌍의 소스/드레인 영역 사이에 다수의 게이트 전극이 제공된 멀티게이트 구조로 하여도 아무런 문제가 없다.
도 10은 화소부의 대략 1 화소분을 나타내는 상면도이다. 도 10의 A-A'선에 따른 단면이 도 3(C)에 도시된 화소부의 단면도에 대응한다. 화소 TFT(204)에서, 게이트 전극(122)이 게이트 절연막(도시되지 않음)을 사이에 두고 그 아래의 반도체층(108)과 교차하고, 또한, 다수의 섬 형상 반도체층에 걸쳐 연장하여 게이트 배선을 겸하고 있다. 도시되지 않았지만, 도 3(C)에서 설명된 소스 영역, 드레인 영역, 및 LDD 영역이 섬 형상 반도체에 형성되어 있다. 또한, 부호 230은 소스 배선(148)과 소스 영역(225)의 콘택트부를 나타내고, 부호 231은 드레인 배선(153)과 드레인 영역(227)의 콘택트부를 나타낸다. 보유 용량(205)은, 화소 TFT(204)의 드레인 영역(227)으로부터 연장하는 반도체층(228, 229)이 게이트 절연막을 사이에 두고 용량 배선(123)과 겹치는 영역으로 형성되어 있다. 이 구성에서는, 가전자를 제어하기 위한 목적의 불순물 원소가 반도체층(228)에 첨가되지 않는다.
상기한 구성은, 화소 TFT 및 구동회로에 요구되는 사양에 맞추어 반도체장치의 각종 회로를 구성하는 TFT들의 구조를 최적화함으로써 반도체장치의 동작 성능 및 신뢰성을 향상시킬 수 있게 한다. 또한, 게이트 전극이 내열성을 가지는 도전성 재료로 형성되기 때문에, LDD 영역, 소스 영역, 및 드레인 영역의 활성화가 용이하게 행해질 수 있다.
또한, 게이트 절연막을 사이에 두고 게이트 전극과 겹치는 LDD 영역을 형성할 때, 그 LDD 영역은 도전형을 제어하기 위해 첨가되는 불순물 원소의 농도 구배를 가지도록 형성된다. 따라서, 농도 구배를 가지는 그러한 영역은 특히 드레인 영역 근방에서의 전계를 완화시키는 효과를 더욱 높이는 것으로 기대된다.
액티브 매트릭스형 액정표시장치의 경우, 제1 p채널형 TFT(A)(200a)와 제1 n채널형 TFT(A)(201a)는 고속 동작에 중점을 둔 시프트 레지스터 회로, 버퍼 회로, 및 레벨 시프터 회로 등의 구동회로를 형성하는데 사용된다. 이들 회로가 도 3(C)에서는 논리 회로부로서 도시되어 있다. 제1 n채널형 TFT(A)(201a)의 LDD 영역의 구조는 핫 캐리어 대책에 중점을 둔다. 또한, 내전압을 높여 동작을 안정화시키기 위해, 도 8(A)에 도시된 바와 같이 이 논리 회로부의 TFT가 제1 p채널형 TFT(B)(200b)와 제1 n채널형 TFT(B)(201b)로 형성될 수 있다. 아 TFT는 한 쌍의 소스/드레인 영역 사이에 2개의 게이트 전극이 형성된 이중 게이트 구조이다. 이러한 TFT는 본 실시예의 공정들을 이용하여 마찬가지로 제작될 수 있다. 제1 p채널형 TFT(B)(200b)는 섬 형상 반도체층에 채널형성영역(236a, 236b), 제3 불순물 영역으로부토 형성되고 게이트 전극(118)과 겹치는 LDD 영역(237a, 237b), 제4 불순물 영역으로부터 형성된 소스 영역(238) 및 드레인 영역(239, 240)을 가지는 구조로 되어 있다. 제1 n채널형 TFT(B)(201b)는 섬 형상 반도체층에 채널형성영역(241a, 241b), 제1 불순물 영역으로부터 형성되고 게이트 전극(119)과 겹치는 LDD 영역(242a, 242b), 제2 불순물 영역으로부터 형성된 소스 영역(243) 및 드레인 영역(244, 245)을 가진다. 채널 길이는 각각 3∼7 ㎛로 하고, Lov 영역, 즉, 게이트 전극과 겹치는 LDD 영역의 채널 길이 방향으로의 길이는 0.1∼1.5 ㎛, 바람직하게는 0.3∼0.8 ㎛로 한다.
또한, 아날로그 스위치로 구성되는 샘플링 회로에, 유사한 구성을 가지는 제2 p채널형 TFT(A)(202a)와 제2 n채널형 TFT(A)(203a)가 적용될 수 있다. 샘플링 회로는 핫 캐리어 대책과 낮은 오프 전류 동작에 중점을 둔다. 따라서, 도 8(B)에 도시된 바와 같이, 이 회로의 TFT는 제2 p채널형 TFT(B)(202b)와 제2 n채널형 TFT(B)(203b)로 형성될 수 있다. 이 제2 p채널형 TFT(B)(202b)는 한 쌍의 소스/드레인 영역 사이에 3개의 게이트 전극이 형성된 삼중 게이트 구조이다, 이러한 TFT도 본 실시예의 공정들을 이용하여 제작될 수 있다. 제2 p채널형 TFT(B)(202b)는 섬 형상 반도체층에 채널형성영역(246a, 246b, 246c), 제3 불순물 영역으로부터 형성되고 게이트 전극(120)과 겹치는 LDD 영역(247a, 247b, 247c), 제4 불순물 영역으로부터 형성된 소스 영역(249) 및 드레인 영역(250∼252)을 가지는 구조로 되어 있다. 제2 n채널형 TFT(B)(203b)는 섬 형상 반도체층에 채널형성영역(253a, 253b), 제1 불순물 영역으로부터 형성되고 게이트 전극(121)과 겹치는 LDD 영역(254a, 254b), 제2 불순물 영역으로부터 형성된 소스 영역(255) 및 드레인 영역(256, 257)을 가진다.
TFT의 게이트 전극의 구성을 단일 게이트 구조로 하는가 또는 한 쌍의 소스/드레인 영역 사이에 다수의 게이트 전극이 제공된 멀티게이트 구조로 하는가는 실시자가 회로의 특성에 따라 적절히 선택할 수 있다. 또한, 본 실시예에서 완성된 액티브 매트릭스 기판을 사용함으로써 반사형 액정표시장치를 제작할 수도 있다.
[실시예 2]
실시예 1에서는, 게이트 전극의 재료로서 W 및 Ta과 같은 내열성 도전성 재료를 사용하는 예를 나타내었다. 이들 재료를 사용하는 이유는 게이트 전극을 형성한 후에 도전형을 제어하기 위해 반도체층에 첨가된 불순물 원소를 400∼700℃의 열 어닐에 의해 활성화하는 것이 필요하고, 이 공정을 실시하는데 있어서는, 게이트 전극이 내열성을 가진 필요가 있기 때문이다. 그러나, 이러한 내열성 도전성 재료는 약 10 Ωm의 면적 저항을 가지므로, 4인치급 이상의 화면 크기를 가지는 액정표시장치에는 반드시 적합한 것은 아니다. 이것은, 게이트 전극에 접속되는 게이트 배선이 동일한 재료로 형성되면, 기판 상에서의 길이가 불가피하게 크게 되어, 배선 저항의 영향에 의한 배선 지연의 문제가 무시될 수 없게 되기 때문이다.
예를 들어, 화소 밀도가 VGA인 경우 480개의 게이트 배선과 640개의 소스 배선이 형성되고, XGA의 경우에는 768개의 게이트 배선과 1024개의 소스 배선이 형성된다. 표시 영역의 화면 크기는 13인치급에서는 대각선 길이가 340 ㎜로 되고, 18인치급에서는 460 ㎜로 된다. 본 실시예에서는, 이러한 액정표시장치를 실현하는 수단으로서, Al 및 구리(Cu)와 같은 저저항 도전성 재료로 게이트 배선을 형성하는 방법에 관해 도 5(A)∼도 5(C)를 참조하여 설명한다.
먼저, 실시예 1과 마찬가지로 하여, 도 1(A)∼도 2(D)에 나타낸 공정을 행한다. 그 다음, 도전형의 제어를 위해, 각각의 섬 형상 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 공정에서는, 어닐 노를 사용한 열 어닐을 행한다. 그 밖에도, 레이저 어닐법 또는 급속 열 어닐(RTA)법이 적용될 수도 있다. 열 어닐법에서는, 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는 500∼600℃로 열 어닐을 행한다. 본 실시예에서는, 500℃로 4시간 열처리를 행하였다.
이 열처리를 통해, 게이트 전극(118∼122) 및 용량 배선(123)을 형성하는 도전층(B)(118b∼123b)가 표면으로부터 5∼80 ㎚의 두께로 형성된 도전층(C)(118c∼123c)를 가지게 된다. 예를 들어, 도전층(B)(118b∼123b)가 텅스텐(W)인 경우, 질화 텅스텐(WN)이 형성되고, 탄탈(Ta)인 경우에는 질화 탄탈(TaN)이 형성된다. 또한, 질소, 암모니아 등을 사용한 질소 함유 플라즈마 분위기에 게이트 전극(118∼123)을 노출시켜도, 마찬가지로 도전층(C)(118c∼123c)가 형성될 수 있다. 또한, 3∼100%의 수소를 함유한 분위기에서 300∼450℃로 1∼12시간 열처리를 행함으로써, 섬 형상 반도체층을 수소화하는 공정을 행한다. 이 공정은 열적으로 여기된 수소에 의해 반도체층에 있는 댕글링 본드를 종단하는 공정이다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)를 행할 수도 있다.( 도 5(A))
활성화 및 수소화를 종료한 후, 저저항 도전성 재료로 게이트 배선을 형성한다. 알루미늄(Al) 또는 구리(Cu)를 주성분으로 하는 저저항 도전성 재료로 된 도전층(D)로 저저항 도전층을 형성한다. 도전층(D)로서, 예를 들어, 0.1∼2 중량%의 티탄(Ti)을 함유한 알루미늄 막을 전체 표면에 형성한다(도시되지 않음). 도전층(D)는 200∼400 ㎚(바람직하게는 250∼350 ㎚)의 두께로 형성될 수 있다. 그 다음, 포토마스크를 사용하여 소정의 레지스트 패턴을 형성하고, 도전층을 에칭하여, 게이트 배선(233, 234) 및 용량 배선(235)을 형성한다. 그 다음, 인산계 에칭 용액을 사용한 습식 에칭에 의해 도전층(D)를 제거하면, 하지와의 선택적 가공성을 유지하면서 게이트 배선을 형성할 수 있다. 그리고, 실시예 1에서와 동일한 방식으로 제1 층간절연막(260)을 형성한다.(도 5(B))
그후, 실시예 1과 마찬가지로 하여, 유기 절연재료로 된 제2 층간절연막(147), 소스 배선(148∼151, 167), 및 드레인 배선(153∼156, 168)을 형성함으로써, 액티브 매트리스 기판을 완성할 수 있다.
도 6(A) 및 도 6(B)는 이 상태의 상면도를 나타내고, 도 6(A)의 B-B'선에 따른 단면 및 도 6(B)의 C-C'선에 따른 단면이 각각 도 5(C)의 A-A'선 및 C-C'선 단면에 대응한다. 도 6(A) 및 도 6(B)에는 게이트 절연막, 제1 층간절연막, 및 제2 층간절연막이 생략되어 있지만, 섬 형상 반도체층(194, 105, 108)의 소스 영역 및 드레인 영역(도시되지 않음)에 콘택트 홀을 통해 소스 배선(144, 145, 148) 및 드레인 배선(149, 150, 153)이 접속되어 있다. 또한, 도 6(A)의 D-D'선에 따른 단면 및 도 6(B)의 E-E'선에 따른 단면이 각각 도 7(A) 및 도 7(B)에 도시되어 있다. 게이트 배선(233)이 게이트 전극(118, 119)과 겹치도록 형성되고, 게이트 배선(234)이 게이트 전극(122) 및 섬 형상 반도체층(104, 105, 108)의 외측부와 겹치도록 형성된다. 그래서, 도전층(C)와 도전층(D)가 전기적으로 도통되도록 접촉하여 있게 된다. 이와 같이 저저항 도전성 재료로 게이트 배선을 형성함으로써, 배선 저항을 충분히 감소시킬 수 있다. 따라서, 화소부(화면 크기)가 4인치급 이상의 표시장치에 적용될 수 있다.
[실시예 3]
실시예 1에서 제작된 액티브 매트릭스 기판은 그대로 반사형 액정표시장치에 적용될 수 있다. 한편, 그것을 투과형 액정표시장치에 적용하는 경우에는, 화소부의 각 화소에 제공되는 화소 전극을 투명 전극으로 형성하면 된다. 본 실시예에서는, 투과형 액정표시장치에 대응하는 액티브 매트릭스 기판을 제작하는 방법에 관하여 도 9(A)∼도 9(D)를 참조하여 설명한다.
실시예 1에서와 동일한 방식으로 액티브 매트릭스 기판을 제작한다. 도 9(A)에서는, 스퍼터링법 또는 진공증착법에 의해 도전성 금속막을 형성하여 소스 배선 및 드레인 배선을 형성한다. 이 구성을 드레인 배선(256)을 예로 들어 도 9(B)를 참조하여 상세히 설명한다. Ti 막(256a)을 50∼150 ㎚의 두께로 형성한 다음, 섬 형상 반도체층의 소스 영역 또는 드레인 영역을 형성하는 반도체막과 콘택트 홀을 형성한다. 그 다음, Ti 막(256a)과 겹치도록 그 위에 알루미늄(Al) 막(256b)을 300∼400 ㎚의 두께로 형성하고, Ti 막(256c) 또는 질화 티탄(TiN) 막을 100∼200 ㎚의 두께로 형성하여, 3층 구조를 형성한다. 그후, 전체 표면에 투명 도전층을 형성하고, 포토마스크를 사용한 패터닝 처리 및 에칭 처리에 의해 화소 전극(257)을 형성한다. 이 화소 전극(257)은 유기 수지 재료로 된 제2 층간절연막 상에 형성되고, 화소 TFT(204)의 드레인 배선(256)과 겹치는 부분을 마련하여 전기적 접속을 형성하고 있다.
도 9(C)는, 먼저 제2 층간절연막(143)상에 투명 도전막을 형성함으로써 드레인 배선을 형성하는 예를 나타낸다. 그 다음, 패터닝 처리 및 에칭 처리를 행하여 화소 전극(258)을 형성한 후에, 화소 전극(258)과 겹치는 부분을 제공하여 드레인 배선(259)을 형성한다. 도 9(D)에 도시된 바와 같이, 드레인 배선(259)은, Ti 막(259a)을 50∼150 ㎚의 두께로 형성하고, 섬 형상 반도체층의 소스 영역 또는 드레인 영역을 형성하는 반도체막과 콘택트 홀을 형성한 다음, Ti 막(258a)과 겹치도록 그 위에 알루미늄 막(259b)을 300∼400 ㎚의 두께로 형성함으로써 제공된다. 이 구성에서는, 화소 전극(258)이 드레인 배선(258)을 형성하는 Ti 막(259a)에만 접촉한다. 그 결과, 투명 도전막 재료와 Al이 직접 접촉하여 반응하는 것이 확실하게 방지될 수 있다.
투명 도전막의 재료로서는, 스퍼터링법 및 진공증착법을 이용하여 형성되는 산화 인듐(In2O3) 또는 산화 인듐/산화 주석 합금(In2O3-SnO2: ITO)과 같은 재료가 사용될 수 있다. 이러한 재료의 에칭 처리는 염산계 용액으로 행해진다. 그러나, 특히 ITO의 에칭은 잔류물을 발생하기 쉽기 때문에, 에칭 가공성을 향상시키기 위해, 산화 인듐/산화 아연 합금(In2O3-ZnO)이 사용될 수도 있다. 산화 인듐/산화 아연 합금은 표면 평탄성이 우수하고, ITO에 대하여 열 안정성도 우수하다. 따라서, 도 9(A) 및 도 9(B)의 구성에서는, 드레인 배선(256)의 엣지 표면에서, Al 막(256)이 화소 전극(257)과 접촉하여 부식 반응하는 것을 방지할 수 있다. 마찬가지로, 산화 아연(ZnO)도 적합한 재료이다. 또한, 가시광 투과율 및 도전율을 더욱 향상시키기 위해, 갈륨(Ga)이 첨가된 산화 아연(ZnO:G) 등이 사용될 수도 있다.
실시예 1에서는 반사형 액정표시장치를 제작하는데 사용될 수 있는 액티브 매트릭스 기판을 5개의 포토마스크를 사용하여 제작하였다. 포토마스크를 1개 더 추가하는 것(총 6개의 포토마스크)으로, 투과형 액정표시장치에 대응하는 액티브 매트릭스 기판을 완성할 수 있다. 본 실시예에서는 실시예 1과 유사한 공정으로 하여 설명하였지만, 이러한 구성은 실시예 2에서 나타낸 액티브 매트릭스 기판에 적용될 수 있다.
[실시예 4]
본 실시예에서는, 실시예 1∼3에 나타낸 액티브 매트릭스 기판의 TFT의 활성층을 형성하는 결정성 반도체층을 제조하는 다른 방법을 나타낸다. 열 어닐법, 레이저 어닐법, 또는 급속 열 어닐(RTA)법에 의해 비정질 반도체층을 결정화시켜 결정성 반도체층을 형성하지만, 그 밖에도, 일본 공개특허공고 평7-130652호 공보에 개시된 촉매원소를 사용하는 결정화 방법이 적용될 수도 있다. 이 경우의 예를 도 11(A)∼도 11(C)를 참조하여 설명한다.
도 11(A)에 도시된 바와 같이, 실시예 1에서와 마찬가지로 하여, 기판(1101)상에 하지막(1102a, 1102b) 및 비정질 구조를 가진 반도체층(1103)을 25∼80 ㎚의 두께로 형성한다. 비정질 반도체층에는, 비정질 규소(a-Si) 막, 비정질 규소 게르마늄(a-SiGe) 막, 비정질 탄화 규소(a-SiC) 막, 비정질 규소 주석(a-SiSn) 막 등이 적용 가능하다. 이들 비정질 반도체층을 약 0.1∼40 원자%의 수소를 함유하도록 형성하는 것이 좋다. 예를 들어, 비정질 규소막을 55 ㎚의 두께로 형성한다. 그 다음, 중량 환산으로 10 ppm의 촉매원소를 함유한 수용액을, 스피너로 기판을 회전시켜 도포를 행하는 스핀 코팅법에 의해 도포하여, 촉매원소를 함유한 층(1104)을 형성한다. 촉매원소로는, 니켈(Ni), 게르마늄(Ge), 철(Fe), 팔라듐(Pd), 주석(Sn), 납(Pb), 코발트(Co), 백금(Pt), 구리(Cu), 금(Au) 등을 들 수 있다. 스핀 코팅법 이외에도, 인쇄법, 분무법, 및 바(bar) 코팅법, 또는 스퍼터링법이나 진공증착법에 의해 상기 촉매원소 층을 1∼5 ㎚의 두께로 형성함으로써, 촉매원소 함유 층(1104)을 형성할 수도 있다.
도 11(B)에 나타낸 결정화 공정에서는, 먼저, 400∼550℃로 1시간 정도 열처리를 행하여, 비정질 규소막에 함유된 수소의 양을 5 원자% 이하로 한다. 성막 후 비정질 규소막에 함유된 수소량이 처음부터 상기 값인 경우에는, 열처리를 반드시 행할 필요는 없다. 그 다음, 어닐 노를 사용하여 질소 분위기에서 550∼600℃로 1∼8시간 열 어닐을 행한다. 그리하여, 상기한 공정들을 통해, 결정성 규소막으로 된 결정성 반도체층(1105)이 얻어질 수 있다(도 11(C)). 그러나, 이 열 어닐에 의해 제조된 결정성 반도체층(1105)을 광학 현미경을 사용하여 관찰하면, 비정질 영역이 국소적으로 잔존하는 것이 확인된다. 이 경우, 라만 분광법을 사용한 스펙트럼을 관찰한 결과, 480 ㎝-1에 넓은 피크를 가지는 비정질 성분이 관찰된다. 따라서, 열 어닐 후에, 실시예 1에서 설명된 레이저 어닐법으로 결정성 반도체층(1105)을 처리하는 것이 결정성 반도체막의 결정성을 향상시키기 위해 적용할 수 있는 효과적인 수단이다.
마찬가지로, 도 12(A)∼도 12(C) 역시 촉매원소를 사용한 결정화 방법의 예를 나타내고, 여기서는, 촉매원소를 함유한 층이 스퍼터링법에 의해 형성된다. 먼저, 실시예 1에서와 마찬가지로 하여, 유리 기판(1201)상에 하지막(1202a, 1202b) 및 비정질 구조를 가진 반도체층(1203)을 25∼80 ㎚의 두께로 형성한다. 그 다음, 비정질 구조를 가지는 반도체층(1203)의 표면에 약 0.5∼5 ㎚의 두께를 가지는 산화막(도시되지 않음)을 형성한다. 이러한 두께를 가지는 산화막으로서는, 적절한 피막이 플라즈마 CVD법 또는 스퍼터링법에 의해 적극적으로 형성될 수 있지만, 비정질 구조를 가진 반도체층(1203)의 표면을, 기판이 100∼300℃로 가열되고 플라즈마화한 산소 분위기에 노출시킴으로써, 또는 비정질 구조를 가진 반도체층(1203)의 표면을 과산화수소(H2O2)를 함유한 용액에 노출시킴으로써, 산화막이 형성될 수도 있다. 또는, 산소를 함유한 분위기에서 적외광을 조사하여 오존을 발생시킨 다음, 비정질 구조를 가진 반도체층(1203)을 오존 분위기에 노출시킴으로써, 산화막이 형성될 수도 있다.
이렇게 하여, 촉매원소를 함유한 층(1204)이 스퍼터링법에 의해, 표면에 얇은 산화막이 있는 비정질 구조를 가진 반도체층(1203)상에 형성된다. 이 층의 두께에는 제한이 없지만, 이 층을 약 10∼100 ㎚로 형성하는 것이 좋다. 예를 들어, Ni을 타깃으로 하여 Ni 막을 형성하는 것이 효과적인 방법이다. 스퍼터링법에서는, 전계 중에서 가속되는 상기 촉매원소로 된 고에너지 입자의 일부가 기판 쪽으로 날아와서, 비정질 구조를 가진 반도체층(1203)의 표면 근방이나, 또는 반도체층(1203)의 표면에 형성된 산화막에 주입된다. 이 비율은 플라즈마를 발생시키는 조건 또는 기판의 바이어스 상태에 따라 다르다. 그러나, 이상적으로는, 비정질 구조를 가진 반도체층(1203)의 표면 근방이나 산화막 내로 주입되는 촉매원소의 양을 1 ×1011∼1 ×1014 원자/㎠의 범위 내로 하는 것이 좋다.
그 다음, 촉매원소를 함유한 층(1204)을 선택적으로 제거한다. 예를 들어, 이 층이 Ni 막으로 형성된 경우에는 질산과 같은 용액에 의해 제거될 수 있고, 또는, 불산을 함유한 수용액이 사용되는 경우에는 Ni 막뿐만 아니라 비정질 구조를 가진 반도체층(1203)상에 형성된 산화막도 동시에 제거될 수 있다. 어느 것을 사용하여도, 비정질 구조를 가진 반도체층(1203)의 표면 근방에서의 촉매원소의 양은 1 ×1011∼1 ×1014 원자/㎠이어야 한다. 그래서, 도 12(B)에 도시된 바와 같이, 결정화 공정이 도 11(B)와 유사하게 열 어닐에 의해 행해지고, 그리하여 결정성 반도체층(1205)이 얻어질 수 있다.(도 11(C))
도 11(A)∼도 11(C) 또는 도 12(A)∼도 12(C)에서 제조된 결정성 반도체층(1105, 1205)으로부터 섬 형상 반도체층(104, 108)을 형성함으로써, 실시예 1에서와 마찬가지로 하여 액티브 매트릭스 기판을 완성할 수 있다. 그러나, 결정화 공정에서, 규소의 결정화를 촉진시키는 촉매원소가 사용되는 경우, 섬 형상 반도체층 중에는 미량(약 1 ×1017∼1 ×1019 원자/㎤)의 촉매원소가 잔존한다. 물론, 그러한 상태에서도 TFT를 완성하는 것이 가능하지만, 잔존하는 촉매원소를 적어도 채널형성영역으로부터 제거하는 것이 바람직하다. 이 촉매원소를 제거하는 수단 중의 하나는 인(P)의 게터링 작용을 이용하는 수단이다.
이 목적을 위해 사용되는 인에 의한 게터링 처리는 도 3(B)에서 설명된 활성화 공정과 함께 행해질 수도 있다. 이 상태를 도 13을 참조하여 설명한다. 게터링에 필요한 인(P)의 농도는 제2 불순물 영역의 불순물 농도와 같은 정도일 수 있고, 이 농도에서는, 활성화 공정에서의 열 어닐에 의해 촉매원소가 n채널형 TFT 및 p채널형 TFT의 채널형성영역으로부터 인(P) 함유 불순물 영역으로 편석할 수 있다. 그 결과, 그 불순물 영역에는 촉매원소가 약 1 ×1017∼1 ×1019 원자/㎤의 농도로 편석한다. 이렇게 하여 제작된 TFT의 오프 전류 값이 감소되고, 양호한 결정성에 의해 높은 전계효과 이동도가 얻어지기 때문에, 특성이 우수한 TFT가 얻어질 수 있다.
[실시예 5]
본 실시예에서는, 실시예 1에서 제작된 액티브 매트릭스 기판으로부터 액티브 액정표시장치를 제작하는 방법에 관해 설명한다. 도 14(A)에 도시된 바와 같이, 먼저, 도 3(C)의 상태의 액티브 매트릭스 기판 상에 주상(柱狀) 스페이서로 된 스페이서를 형성한다. 이 스페이서는 수 ㎛의 입자를 산포하는 방법에 의해 제공될 수 있다. 본 실시예에서는, 기판의 전면에 수지 막을 형성한 후에 이것을 패터닝하여 스페이서를 형성하는 방법을 채용하였다. 그러한 스페이서의 재료는 제한이 없으나, 예를 들어, JSR사 제품 NN700을 사용하고, 스피너로 기판 상에 수지 막을 도포한 후에 노광 및 현상 처리에 의해 소정의 패턴을 형성한다. 그리고, 청정 오븐에서 150∼200℃로 가열하여 경화시킨다. 이렇게 하여 형성된 스페이서의 형상은 노광 및 현상 처리의 조건에 따라 다르게 될 수 있다. 도 15에 도시된 바와 같이, 스페이서는 평탄한 상단을 가진 기둥 형상이 되도록 형성되고, 그 형상이 바람직한 형상인데, 그 이유는 이 기판에 대향 기판이 접합된 때 액정 표시 패널로서의 그의 기계적 강도가 확보될 수 있기 때문이다. 스페이서의 형상은 그것에 특별히 한정되지 않고, 원추형 또는 피라미드형과 같은 형상도 가능하다. 예를 들어, 스페이서가 원추형인 경우에는, 구체적으로는, 높이(H)를 1.2∼5 ㎛로 하고, 평균 반경(L1)을 5∼7 ㎛로 하고, 평균 반경(L1)과 바닥부의 반경(L2)과의 비율을 1∼1.5로 한다. 이때, 측면의 테이퍼각은 ±15°이하로 한다.
주상 스페이서의 배치는 임의로 정해질 수 있지만, 도 14(A)에 도시된 바와 같이, 화소부에서는 드레인 배선(153)(화소 전극)의 콘택트부(231)와 겹쳐 그 겹침 부분을 덮도록 스페이서(406)를 형성하는 것이 바람직하다. 콘택트부(231)의 평탄성이 파괴된 부분에서는 액정이 평활하게 배향될 수 없기 때문에, 스페이서에 사용되는 수지를 콘택트부(231)에 충전하는 형태로 주상 스페이서(406)를 형성함으로써, 디스크리미네이션(discrimination) 등을 방지할 수 있다. 또한, 구동회로의 TFT 상에도 스페이서(405a∼405e)를 형성한다. 이들 스페이서는 구동회로부의 전체 표면에 걸쳐 연장하도록 형성될 수 있고, 도 14(A) 및 도 14(B)에 도시된 바와 같이 소스 배선 및 드레인 배선을 덮도록 형성될 수도 있다.
그후, 배향막(407)을 형성한다. 통상, 액정표시장치의 배향막에는 폴리이미드 수지가 사용된다. 배향막을 형성한 후에, 러빙 처리를 행하여, 액정 분자가 어떤 일정한 프리틸트(pre-tilt)각으로 배향되도록 한다. 러빙 처리는, 화소부에 제공된 주상 스페이서(406)의 엣지부로부터 러빙 방향으로 2 ㎛ 이하의 영역은 러빙되지 않도록 행해진다. 또한, 러빙 처리로부터 정전기가 발생하는 것이 종종 문제가 되기 때문에, 구동회로의 TFT 상에 형성된 스페이서(405a∼405e)에 의해, 정전기로부터 TFT를 보호하는 효과가 얻어질 수 있다. 도시되지 않았지만, 배향막(407)을 먼저 형성하고니서 스페이서(406, 405a∼405e)를 형성한 구성으로 하여도 좋다.
액티브 매트릭스 기판에 대향되는 대향 기판(401)상에는 차광막(402), 투명 도전막(403), 및 배향막(404)을 형성한다. 이 차광막(402)은 Ti 막, Cr 막, 및 Al 막과 같은 막으로 150∼300 ㎛의 두께로 형성된다. 그 다음, 화소부와 구동회로가 형성된 액티브 매트릭스 기판과 대향 기판을 밀봉제(시일제)(408)에 의해 함께 접합한다. 밀봉제(408)에는 충전제(filler)(도시되지 않음)가 혼입되어 있어, 이 충전제와 스페이서(406, 405a∼405e)에 의해 균일한 간격으로 2개의 기판이 함께 접합될 수 있다. 그 다음, 양 기판 사이에 액정 재료(409)를 주입한다. 액정 재료로서는 공지의 액정 재료가 사용될 수 있다. 예를 들어, TN 액정 이외에, 전계에 대해 투과율이 연속적으로 변화하는 전기광학 응답 특성을 나타내는 스레시홀드리스(thresholdless) 반강유전성 혼합 액정이 사용될 수도 있다. 이러한 스레시홀드리스 반강유전성 혼합 액정 중에는, V자형의 전기광학 응답 특성을 나타내는 것도 있다. 그리하여, 도 14(B)에 도시된 액티브 매트릭스형 액정표시장치가 완성된다.
도 16은 이러한 액티브 매트릭스 기판과, 화소부, 구동회로부, 스페이서, 및 밀봉제의 위치 관계를 나타내는 상면도이다. 구동회로로서의 주사신호 구동회로(605) 및 화상신호 구동회로(606)가 실시예 1에서 설명된 유리 기판(101) 상에서 화소부(604)의 주변에 제공되어 있다. 또한, CPU 또는 메모리 회로와 같은 신호 처리 회로(607)가 부가될 수도 있다. 그리고, 이들 구동회로는 접속 배선(602)에 의해 외부 입출력 단자(602)에 접속된다. 화소부(604)에서는, 주사신호 구동회로(605)로부터 연장하는 한 세트의 게이트 배선(608)과 화상신호 구동회로(606)로부터 연장하는 한 세트의 소스 배선(609)이 매트릭스 형태로 교차하여 화소를 형성한다. 각 화소는 화소 TFT(204)와 보유 용량(205)을 가지고 있다.
도 14(A)에서, 화소부에 제공되는 주상 스페이서(406)는 모든 회소마다에 제공될 뿐만 아니라, 도 16에 도시된 바와 같이 매트릭스 형태로 배열된 화소의 수 개 또는 수 십개 화소마다에 제공될 수도 있다. 즉, 화소부를 구성하는 화소의 총 수 대 스페이서의 수의 비율을 20∼100%로 하는 것이 가능하다. 또한, 구동회로부에 제공되는 스페이서(405a∼405e)는 그 구동회로의 전체 표면을 덮도록 형성될 수 있고, 또는 각 TFT의 소스 배선 및 드레인 배선의 위치에 맞추어 제공될 수도 있다. 도 16에서, 부호 610∼612는 구동회로부에 제공되는 스페이서의 배치를 나타낸다. 도 16에 도시된 바와 같이, 기판(101)상에서 밀봉제(619)가 화소부(604), 주사신호 구동회로(605), 화상신호 구동회로(606), 및 다른 회로의 신호 처리 회로(607)의 외측과 외부 입출력 단자(602)의 내측에 형성된다.
다음, 이러한 액티브 매트릭스형 액정표시장치의 구성을 도 17의 사시도를 사용하여 설명한다. 도 17에서, 액티브 매트릭스 기판은 유리 기판(101)상에 형성된 화소부(604), 주사신호 구동회로(605), 화상신호 구동회로(606), 및 다른 회로의 신호 처리 회로(607)로 구성된다. 화소부(604)에는 화소 TFT(204)와 보유 용량(205)이 제공되어 있고, 그 화소부(604)의 주변에 형성되는 구동회로는 CMOS 회로를 기본으로 하여 구성되어 있다. 주사신호 구동회로(605) 및 화상신호 구동회로(606)는 각각 화소부(604)로 연장하는 게이트 배선(122) 및 소스 배선(148)에 의해 화소 TFT(204)에 접속되어 있다. 또한, FPC(flexible print circuit)(613)가 외부 입/출력 단자(602)에 접속되어 있어 화상 신호와 같은 신호를 입력하기 위해 이용된다. FPC(613)는 보강 수지(614)에 의해 이 영역에 견고하게 접착되어 있다. 접속 배선(603)은 각각의 구동회로에 접속되어 있다. 또한, 도시되지 않았지만, 대향 기판(401)에는 차광막 및 투명 도전막이 제공되어 있다.
이러한 구성을 가진 액정표시장치는 실시예 1∼3에서 설명된 액티브 매트릭스 기판을 사용하여 형성될 수 있다. 반사형 액정표시장치가 실시예 1에 나타낸 액티브 매트릭스 기판을 이용하여 얻어질 수 있고, 투과형 액정표시장치는 실시예 3에 나타낸 액티브 매트릭스 기판을 이용하여 얻어질 수 있다.
[실시예 6]
도 18은 실시예 1∼3에서 설명된 액티브 매트릭스 기판의 회로 구성의 일 예를 나타내고, 직시(直視)형 표시장치의 회로 구성을 나타내고 있다. 이 액티브 매트릭스 기판은 화상신호 구동회로(606), 주사신호 구동회로(A) 및 (B)(605), 및 화소부(604)를 가지고 있다. 본 명세서에서의 구동회로란 화상신호 구동회로(606)와 주사신호 구동회로(605)를 포함하는 총칭이다.
화상신호 구동회로(606)는 시프트 레지스터 회로(501a), 레벨 시프터 회로(502a), 버퍼 회로(503a), 및 샘플링 회로(504)로 구성된다. 또한, 주사신호 구동회로(A)(185) 및 (B)(185)는 시프트 레지스터 회로(501b), 레벨 시프터 회로(502b), 및 버퍼 회로(503b)로 구성된다.
시프트 레지스터 회로(501a, 501b)의 구동 전압은 5∼16 V(대표적으로는 10 V)이다. 이 회로를 형성하는 CMOS 회로의 TFT는 도 3(C)의 제1 p채널형 TFT(A)(200a) 및 제1 n채널형 TFT(A)(201a)로 형성되거나, 또는 도 8(A)에 도시된 제1 p채널형 TFT(B)(200b) 및 제1 n채널형 TFT(B)(201b)로 형성될 수 있다. 그러나, 레벨 시프터 회로(502a, 502b) 및 버퍼 회로(503a, 503b)의 구동 전압은 14∼16 V로 높기 때문에, TFT의 구조가 도 8(A)에 도시된 바와 같은 멀티게이트 구조로 형성되는 것이 바람직하다. TFT를 멀티게이트 구조로 형성하면, 회로의 내압이 높아져 회로의 신뢰성을 향상시키는데 효과적이다.
샘플링 회로(504)는 아날로그 스위치로 이루어지고, 그의 구동 전압은 14∼16 V이다. 극성이 교대로 반전하여 구동되므로, 오프 전류 값을 감소시킬 필요가 있기 때문에, 샘플링 회로(504)는 도 3(C)에 도시된 바와 같은 제2 p채널형 TFT(A)(202a) 및 제2 n채널형 TFT(A)(203a)로 형성되는 것이 바람직하다. 또는, 샘플링 회로는 오프 전류값을 효과적으로 감소시키기 위해 도 8(B)에 도시된 바와 같은 제2 p채널형 TFT(B)(200b) 및 제2 n채널형 TFT(B)(201b)로 형성될 수도 있다.
또한, 화소부의 구동 전압은 14∼16 V이다. 저소비전력화의 관점에서, 화소부의 오프 전류 값을 샘플링 회로의 것보다 더욱 감소시키는 것이 요구된다. 따라서, 기본 구조로서, 화소부는 도 3(C)에 도시된 화소 TFT(204)와 같이 멀티게이트 구조로 형성된다.
본 실시예의 구성은 실시예 1∼3에 나타낸 공정들에 따라 TFT를 제작함으로써 용이하게 실현될 수 있다. 본 실시예에서는 화소부와 구동회로의 구성만을 나타내고 있으나, 그 외에도, 신호 분할 회로, 주파수 분할 회로, D/A 컨버터, γ보정회로, 연산 증폭기 회로와 같은 다른 회로와, 메모리 회로 및 연산 회로와 같은 신호 처리 회로(187)와, 다른 논리 회로 모두가 실시예 1∼3의 공정들에 따라 동일 기판 상에 형성될 수 있다. 따라서, 본 발명에 따르면, 동일 기판 상에 형성된 화소부 및 구동회로를 가진 반도체장치, 예를 들어, 신호 제어 회로 및 화소부를 구비한 액정표시장치가 실현될 수 있다.
[실시예 7]
ICP를 사용한 게이트 전극의 에칭 가공을 정밀하게 제어함으로써, 게이트 전극이 게이트 절연막의 표면으로부터 20∼50 ㎚ 두께까지 함께 에칭될 수 있다. 이때, 에칭 조건을 적절히 선택함으로써, 게이트 전극의 엣지부와 그것에 접촉하는 게이트 절연막의 영역에 테이퍼부를 형성할 수 있다.
이러한 에칭에서는, 예를 들어, 도 2(A)에 도시된 바와 같은 게이트 전극을 형성하는 공정에서, 레지스트 마스크(112∼117)를 제공하고, 먼저, 기판 측에 바이어스 전력을 인가함이 없이 W 막 및 WN 막을 에칭한다. 이 경우, 레지스트 마스크는 거의 부식되지 않고 잔존한다. 그 다음, 게이트 절연막이 거의 노출된 단계에서 바이어스 전력을 인가하여, 레지스트 마스크가 에칭되어 레지스트 마스크의 엣지부가 후퇴하여, W 막의 테이퍼 에칭이 달성된다. W 막에 대한 레지스트의 선택비(레지스트의 에칭 속도/W 막의 에칭 속도)는 바이어스 전력의 증가에 따라 작게 되고, 이것은 레지스트 마스크가 빠르게 에칭되는 것을 의미한다.
그러한 에칭 방법을 이용하여 실시예 1의 공정들에 따라 제작된 TFT를 도 19(A) 및 도 19(B)를 사용하여 설명한다. 도 16은 완성된 TFT의 단면도이고, 실시예 1과 마찬가지로 하여, 기판(601)상에 하지막(602)(산화질화규소막(602a) 및 산화질화수소화규소막(602b)) 및 섬 형상 반도체층(603, 604)이 형성되어 있다. 게이트 절연막(605)은 테이퍼부를 가지는 게이트 전극(606, 607)의 엣지부 근방에서 막 두께가 서서히 변하는 테이퍼부를 가지도록 형성된다. 제1 층간절연막(608), 제2 층간절연막(609), 소스 배선(610, 613), 및 드레인 배선(611, 612)은 실시예 1과 마찬가지로 하여 형성된다. 그러한 에칭 조건에 의해, 게이트 전극(606, 607)의 엣지부에서, 그 엣지부로부터 내측으로 갈수록 두께가 서서히 증가하는 테이퍼부가 형성되고, 그 각도는 25°∼ 35°, 바람직하게는 30°로 된다. 이 각도는 LDD 영역을 형성하는 제1 불순물 영역의 농도 구배에 큰 영향을 미친다. 도 19(B)에 도시된 바와 같이, 테이퍼각(θ1)은 Tan(θ1) = HG1/WG1 (여기서, WG1은 게이트 전극의 테이퍼부의 길이이고, HG1은 그 테이퍼부의 두께이다)로 표현되고, 테이퍼각(θ2)은 Tan(θ2) = HG2/WG2 (여기서, WG2는 게이트 절연막의 테이퍼부의 길이이고, HG2는 그 테이퍼부의 두께이다)로 표현된다.
n채널형 TFT에서 LDD 영역을 형성하는 제1 불순물 영역이 이온 도핑법에 의해 형성된다. 도전형을 제어하기 위한 불순물 원소는 테이퍼부를 가진 게이트 전극(606, 607)과 테이퍼부를 가진 게이트 절연막을 통과하여 그 아래에 있는 반도체층에 도달하도록 침투하여 첨가된다. 도즈량은 1 ×1013∼5 ×1014 원자/㎤로 하고, 가속 전압은 80∼160 keV로 하여, 불순물 영역을 형성한다. 또한, 소스 영역 및 드레인 영역을 형성하는 제2 불순물 영역의 형성은, 도즈량을 1 ×1015∼5 ×1015 원자/㎤로 하고, 가속 전압을 10∼30 keV로 하여 행해진다. 그리하여, 제3 n채널형 TFT(615)에는, 채널형성영역(621), 제1 불순물 영역으로부터 형성되고 게이트 전극과 겹치는 LDD 영역(622)과 겹치지 않는 LDD 영역(623), 및 제2 불순물 영역으로부터 형성되는 소스 영역(624)과 드레인 영역(625)이 형성된다.
이들 LDD 영역에 대하여 도 19(B)를 사용하여 설명한다. 도 19(B)는 도 19(A)의 제3 n채널형 TFT(615)의 부분 확대도이다. LDD 영역(622)은 게이트 전극의 테이퍼부(628) 아래에 형성되고, LDD 영역(623)은 게이트 절연막의 테이퍼부(627) 아래에 형성된다. 이때, 양 LDD 영역에서의 인(P)의 농도 분포는 곡선(625)으로 나타내는 바와 같이 채널형성영역(621)으로부터 멀어질수록 증가한다. 그 증가 비율은 이온 도핑에서의 가속 전압과 도즈량의 조건, 테이퍼부(627, 628)의 각도(θ1, θ2), 및 게이트 전극(607)의 두께에 따라 다르다. 게이트 전극의 엣지부 및 그 근방의 게이트 절연막을 테이퍼 형상으로 형성하고, 그 테이퍼부를 통과하여 불순물 원소가 첨가될 수 있다. 따라서, 테이퍼부 아래에 있는 반도체층 내에, 불순물 원소의 농도가 서서히 변하는 불순물 영역이 형성될 수 있다. LDD 영역(622)의 불순물 농도에 대해서는, 그의 최저 농도 범위를 1 ×1016∼1 ×1017 원자/㎤로 하고, 최고 농도 범위를 1 ×1017∼1 ×1018 원자/㎤로 한다. 또한, LDD 영역(623)의 불순물 농도에 대해서는, 그의 최저 농도 범위를 1 ×1017∼1 ×1018 원자/㎤로 하고, 최고 농도 범위를 1 ×1019∼1 ×1020 원자/㎤로 한다. 이러한 불순물 영역을 제공함으로써, n채널형 TFT에서, 드레인 영역 근방에서 발생하는 높은 전계가 완화될 수 있고, 그에 따라, 핫 캐리어의 발생 및 TFT의 열화가 방지될 수 있는 동시에, 오프 전류 값도 감소될 수 있다.
한편, p채널형 TFT에서는, 도즈량을 2 ×1015∼1 ×1016 원자/㎤로 하고, 가속 전압을 80∼160 keV로 하여 불순물 영역을 형성한다. 그 다음, 제3 p채널형 TFT에는, 채널형성영역(616), 제3 불순물 영역으로부터 형성되고 게이트 전극과 겹치는 LDD 영역(617)과 겹치지 않는 LDD 영역(618), 및 제4 불순물 영역으로부터 형성되는 소스 영역(619)과 드레인 영역(620)이 형성된다. 이때, LDD 영역(617)의 불순물 농도에 대해서는, 그의 최저 농도 범위를 2 ×1016∼3 ×1017 원자/㎤로 하고, 최고 농도 범위를 2 ×1017∼3 ×1018 원자/㎤로 한다. 또한, LDD 영역(618)의 불순물 농도에 대해서는, 그의 최저 농도 범위를 2 ×1017∼3 ×1018 원자/㎤로 하고, 최고 농도 범위를 2 ×1019∼5 ×1020 원자/㎤로 한다. 따라서, 이러한 불순물 영역들을 제공함으로써 p채널형 TFT에서 오프 전류 값을 감소시키는 것이 가능하다.
[실시예 8]
본 발명을 실시하여 제작된 액티브 매트릭스 기판, 액정표시장치, 및 EL(전계발광) 표시장치는 여러가지 전기광학장치에 사용될 수 있다. 그래서, 본 발명은 그러한 전기광학장치를 표시 매체로서 구비하는 모든 전자 장치(전자 기기)에 적용될 수 있다. 이러한 전자 장치로는, 퍼스널 컴퓨터, 디지털 카메라, 비디오 카메라, 휴대형 정보 단말기(예를 들어, 모바일 컴퓨터, 휴대 전화기, 및 전자 책), 및 내비게이션 시스템을 들 수 있다.
도 22(A)는 본체(2201), 화상 입력부(2202), 수상(受像)부(2203), 조작 스위치(2204), 및 표시장치(2205)로 이루어지는 휴대형 정보 단말기를 나타낸다. 본 발명은 표시장치(2205) 및 다른 신호 제어 회로에 적용될 수 있다.
이러한 휴대형 정보 단말기는 옥내에서는 물론 옥외에서도 자주 사용된다. 이러한 휴대형 정보 단말기를 장시간 옥외에서 사용하는데 있어서는, 백라이트를 이용하는 대신에 외광을 사용하는 반사형 액정표시장치가 저소비전력형으로서 적합하지만, 주위가 어둡거나 충분히 밝지 않은 때에는 백라이트를 구비한 투과형 액정표시장치가 적합하다. 따라서, 이러한 배경에서, 반사형과 투과형 모두의 특성을 가지는 하이브리드형 액정표시장치가 개발되었다. 본 발명은 그러한 하이브리드형 액정표시장치에도 적용될 수 있다. 표시장치(2205)는 터치 패널(3002), 액정표시장치(3003), 및 LED 백라이트(3004)로 이루어져 있다. 터치 패널(3002)은 휴대형 정보 단말기의 조작을 간편하게 하기 위해 제공된 것이다. 터치 패널(3002)의 구성은 일 단부에 제공된 LED와 같은 발광 소자(3100)와 반대측 단부에 제공된 광 다이오드와 같은 수광 소자(3200)로 이루어지고, 이들 2개의 소자 사이에 광로가 형성되어 있다. 이 터치 패널(3002)을 누름으로써 광로가 차단되면, 수광 소자(3200)의 출력이 변하게 된다. 그리하여, 이 원리에 따라, 발광 소자와 수광 소자가 액정표시장치 상에 매트릭스 형태로 배치되어, 입력 매체로서 기능한다.
도 22(B)는 화소 TFT(204) 및 보유 용량(205)상의 제2 층간절연막 상에 드레인 배선(263) 및 화소 전극(262)이 제공되어 있는 하이브리드형 액정표시장치의 화소부의 구성을 나타낸다. 이러한 구성은 실시예 3을 적용함으로써 형성될 수 있다. 드레인 배선은 Ti 막과 Al 막의 적층 구조를 가지고, 화소 전극으로도 기능한다. 실시예 3에서 설명된 투명한 도전성 재료는 화소 전극(262)을 형성하는데 사용된다. 이러한 액티브 매트릭스 기판으로부터 액정표시장치(3003)를 제작함으로써, 휴대형 정보 단말기에 적합하게 적용될 수 있다.
도 23(A)는 마이크로프로세서, 메모리 등을 구비한 본체(2001), 화상 입력부(2002), 표시장치(2003), 및 키보드(2004)로 이루어지는 퍼스널 컴퓨터를 나타낸다. 본 발명은 표시장치(2003) 및 다른 신호 제어 회로를 형성할 수 있다.
도 23(B)는 본체(2101), 표시장치(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 및 수상부(2106)로 이루어지는 비디오 카메라를 나타낸다. 본 발명은 표시장치(2102) 및 다른 신호 제어 회로에 적용될 수 있다.
도 23(C)는 텔레비젼 게임 또는 비디오 게임과 같은 전자 게임기를 나타내고, 이 게임기는 CPU와 같은 전자 회로(2308)와 기록 매체(2304)가 탑재된 본체(2301), 콘트롤러(2305), 표시장치(2303), 및 본체(2301)에 설치된 표시장치(2302)로 이루어진다. 표시장치(2303)와, 본체(2301)에 설치된 표시장치(2302)는 모두 동일한 정보를 표시하거나, 또는 전자가 주 표시장치로서 사용되고, 후자가 기록 매체(2304)로부터의 정보 또는 기기 조작 상태를 표시하는 부 표시장치로서 사용될 수 있으며, 조작 패널로서 사용하기 위해 터치 센서가 부가될 수도 있다. 또한, 본체(2301), 콘트롤러(2305), 및 표시장치(2303)가 신호를 서로 전달하기 위해 유선 통신이 사용되거나, 또는 무선 통신 또는 광 통신을 위해 센서 유닛(2306, 2307)이 제공될 수도 있다. 본 발명은 표시장치(2302, 2303)에 적용될 수 있다. 표시장치(2303)에는 종래의 CRT가 사용될 수도 있다.
도 23(D)는 프로그램이 기록된 기록 매체(이후, 기록 매체라 칭함)을 사용하는 플레이어를 나타내고, 이 플레이어는 본체(2401), 표시장치(2402), 스피커(2403), 기록 매체(2404), 및 조작 스위치(2405)로 이루어진다. 이 장치의 기록 매체로서는, DVD(Digital Versatile Disk) 또는 컴팩트 디스크(CD)가 사용되고, 이 장치는 음악 프로그램의 재생, 영상의 표시, 및 비디오 게임(또는 텔레비젼 게임)과 인터넷을 통한 정보 표시를 할 수 있다. 본 발명은 표시장치(2402) 및 다른 신호 제어 회로에 적합하게 사용될 수 있다.
도 23(E)는 본체(2501), 표시장치(2502), 접안부(2503), 조작 스위치(2504), 및 수상부(도시되지 않음)로 이루어지는 디지털 카메라를 나타낸다. 본 발명은 표시장치(2502) 및 다른 신호 제어 회로에 적용될 수 있다.
도 24(A)는 광원 광학계와 표시장치(2601), 및 스크린(2602)으로 이루어지는 프론트형 프로젝터를 나타낸다. 본 발명은 표시장치 및 다른 신호 제어 회로에 적용될 수 있다. 도 24(B)는 본체(2701), 광원 광학계와 표시장치(2702), 거울(2703), 및 스크린(2704)으로 이루어지는 리어형 프로젝터를 나타낸다. 본 발명은 표시장치 및 다른 신호 제어 회로에 적용될 수 있다.
도 24(C)는 도 24(A) 및 도 24(B)의 광원 광학계와 표시장치(2601, 2702)의 구조의 일 예를 나타낸다. 광원 광학계와 표시장치(2601, 2702)는 각각 광원 광학계(2801), 거울(2802, 2804∼2806), 다이크로익 거울(2803), 빔 분할기(2807), 액정표시장치(2808), 위상차 판(2809), 및 투사(投射) 광학계(2808)로 이루어진다. 투사 광학계(2810)는 다수의 광학 렌즈로 구성된다. 도 24(C)에서는, 3개의 액정표시장치(2808)가 사용되는 3판식의 예를 나타내지만, 이러한 방식에 한정되지 않고, 예를 들어, 단판식의 광학계도 사용 가능하다. 또한, 실시자는 도 24(C)에 화살표로 나타낸 광로 내에 광학 렌즈, 편광 필름, 위상을 조절하는 필름, IR 필름 등을 적절히 세트할 수 있다. 또한, 도 24(D)는 도 24(C)의 광원 광학계(2801)의 구조의 일 예를 나타낸다. 본 실시예에서는, 광원 광학계(2801)가 반사판(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 변환 소자(2815), 및 집광 렌즈(2816)로 구성된다. 도 24(D)에 도시된 광원 광학계는 일 예이고, 도시된 구성에 한정되는 것은 아니다.
또한, 여기서는 도시되지 않았지만, 예를 들어, 내비게이션 시스템 또는 이미지 센서의 판독 회로에 본 발명을 적용하는 것도 가능하다. 그리하여, 본 발명의 적용 범위는 매우 넓고, 본 발명이 모든 분야의 전자 장치에 적용될 수 있다. 또한, 본 실시예의 전자 장치는 실시예 1∼5에 개시된 기술을 사용하여 실현될 수 있다.
본 발명에 의하면, 동일한 단일 기판 상에 다수의 기능 회로가 형성된 반도체장치(본 명세서에서는 구체적으로 전기광학장치)에서, 각각의 회로가 요구하는 사양에 따라 적합한 성능의 TFT들을 배치할 수 있어, 반도체장치의 동작 특성 및 신뢰성을 크게 향상시킬 수 있다.
본 발명의 반도체장치 제작방법에 따르면, 구동회로의 p채널형 TFT 및 n채널형 TFT의 LDD 영역과 화소 TFT의 LDD 영역이 게이트 전극과 겹치도록 형성되어 있는 액티브 매트릭스 기판이 5개의 포토마스크를 사용하여 제작될 수 있다. 이러한 액티브 매트릭스 기판으로부터 반사형 액정표시장치가 제작될 수 있다. 또한, 본 발명의 제작방법에 따라 6개의 포토마스크를 사용하여 투과형 액정표시장치가는 제작될 수 있다.
본 발명의 반도체장치 제작방법에 따르면, 게이트 전극을 내열성 도전성 재료로 형성하고 게이트 배선을 저저항 도전성 재료로 형성한 TFT에서, 구동회로의 p채널형 TFT 및 n채널형 TFT의 LDD 영역과 화소 TFT의 LDD 영역이 게이트 전극과 겹치도록 형성되어 있는 액티브 매트릭스 기판이 6개의 포토마스크를 사용하여 제작될 수 있다. 이러한 액티브 매트릭스 기판으로부터 반사형 액정표시장치가 제작될 수 있다. 또한, 본 발명의 제작방법에 따라 7개의 포토마스크를 사용하여 투과형 액정표시장치가 제작될 수 있다.

Claims (53)

  1. 화소부에 형성된 화소 TFT와 그 화소부의 주변에 형성된 n채널형 TFT 및 p채널형 TFT를 가진 구동회로를 동일 기판 상에 가지고 있는 반도체장치로서,
    상기 구동회로의 n채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
    상기 구동회로의 p채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제3 불순물 영역, 및 그 제3 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제4 불순물 영역을 가지고;
    상기 화소 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
    상기 제1 불순물 영역에서의 일 도전형의 불순물 원소의 농도와 상기 제3 불순물 영역에서의 반대 도전형의 불순물 원소의 농도는 각 불순물 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있고;
    상기 화소부에 제공되는 화소 전극은 광 반사성 표면을 가지고, 유기 절연재료로 된 제2 층간절연막 상에 형성되고, 적어도 상기 화소 TFT의 게이트 전극 위에 형성된 무기 절연재료로 된 제1 층간절연막과 그 제1 층간절연막의 상면에 밀접하여 형성된 상기 제2 층간절연막에 제공된 개구부를 통하여 상기 화소 TFT에 접속되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 화소 TFT의 게이트 전극과 상기 구동회로의 p채널형 TFT 및 n채널형 TFT의 게이트 전극이 내열성 도전성 재료로 형성되어 있고,
    상기 게이트 전극들에 접속되도록 상기 구동회로로부터 연장하는 게이트 배선이 저저항 도전성 재료로 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서, 상기 내열성 도전성 재료는 탄탈(Ta), 티탄(Ti), 및 텅스텐(W)으로 이루어진 군에서 선택된 원소, 또는 이들 원소를 성분으로 하는 화합물, 또는 상기 원소들을 조합한 화합물, 또는 상기 원소들을 성분으로 하는 질화물, 또는 상기 원소들을 성분으로 하는 규화물인 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서, 상기 게이트 전극의 테이퍼부의 각도가 5°∼ 35°인 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 오락기, 및 프로젝터로 이루어진 군에서 선택된 장치인 것을 특징으로 하는 반도체장치.
  6. 화소부에 형성된 화소 TFT와 그 화소부의 주변에 형성된 n채널형 TFT 및 p채널형 TFT를 가진 구동회로를 동일 기판 상에 가지고 있는 반도체장치로서,
    상기 구동회로의 n채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
    상기 구동회로의 p채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제3 불순물 영역, 및 그 제3 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제4 불순물 영역을 가지고;
    상기 화소 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역에 접하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
    상기 제1 불순물 영역에서의 일 도전형의 불순물 원소의 농도와 상기 제3 불순물 영역에서의 반대 도전형의 불순물 원소의 농도는 각 불순물 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있고;
    상기 화소부에 제공되는 화소 전극은 광 투과성이고, 유기 절연재료로 된 제2 층간절연막 상에 형성되고, 적어도 상기 화소 TFT의 게이트 전극 위에 형성된 무기 절연재료로 된 제1 층간절연막과 그 제1 층간절연막의 상면에 밀접하여 형성된 제2 층간절연막에 제공된 개구부를 통하여 형성되고 상기 화소 TFT에 접속된 도전성 금속 배선에 접속되어 있는 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서, 상기 화소 TFT의 게이트 전극과 상기 구동회로의 p채널형 TFT 및 n채널형 TFT의 게이트 전극이 내열성 도전성 재료로 형성되어 있고,
    상기 게이트 전극들에 접속되도록 상기 구동회로로부터 연장하는 게이트 배선이 저저항 도전성 재료로 형성되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서, 상기 내열성 도전성 재료는 탄탈(Ta), 티탄(Ti), 및 텅스텐(W)으로 이루어진 군에서 선택된 원소, 또는 이들 원소를 성분으로 하는 화합물, 또는 상기 원소들을 조합한 화합물, 또는 상기 원소들을 성분으로 하는 질화물, 또는 상기 원소들을 성분으로 하는 규화물인 것을 특징으로 하는 반도체장치.
  9. 제 6 항에 있어서, 상기 게이트 전극의 테이퍼부의 각도가 5°∼ 35°인 것을 특징으로 하는 반도체장치.
  10. 제 6 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 오락기, 및 프로젝터로 이루어진 군에서 선택된 장치인 것을 특징으로 하는 반도체장치.
  11. 한 쌍의 기판 사이에 액정이 보유되어 있는 반도체장치로서,
    상기 한 쌍의 기판 중 하나의 기판 상에, 화소부와 그 화소부의 주변에 형성되는 구동회로가 형성되어 있고;
    상기 구동회로의 n채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역과 접촉하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
    상기 구동회로의 p채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역과 접촉하도록 제공되는 LDD 영역을 형성하는 제3 불순물 영역, 및 그 제3 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제4 불순물 영역을 가지고;
    상기 화소 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역과 접촉하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
    상기 제1 불순물 영역에서의 일 도전형의 불순물 원소의 농도와 상기 제3 불순물 영역에서의 반대 도전형의 불순물 원소의 농도가 각 불순물 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있고;
    상기 화소부에 제공되는 화소 전극은 광 반사성 표면을 가지고, 유기 절연재료로 된 제2 층간절연막 상에 형성되고, 적어도 상기 화소 TFT의 게이트 전극 위에 형성된 무기 절연재료로 된 제1 층간절연막과 그 제1 층간절연막의 상면에 밀접하도록 형성된 상기 제2 층간절연막에 제공된 개구부를 통하여 상기 화소 TFT에 접속되어 있고;
    상기 하나의 기판과 투명 도전막이 형성되어 있는 다른 기판이, 상기 제2 층간절연막에 제공된 상기 개구부와 겹치도록 형성되어 있는 적어도 하나의 주상(柱狀) 스페이서를 사이에 두고 서로 접합되어 있는 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서, 상기 화소 TFT의 게이트 전극과 상기 구동회로의 p채널형 TFT 및 n채널형 TFT의 게이트 전극이 내열성 도전성 재료로 형성되어 있고,
    상기 게이트 전극들에 접속되도록 상기 구동회로로부터 연장하는 게이트 배선이 저저항 도전성 재료로 형성되어 있는 것을 특징으로 하는 반도체장치.
  13. 제 12 항에 있어서, 상기 내열성 도전성 재료는 탄탈(Ta), 티탄(Ti), 및 텅스텐(W)으로 이루어진 군에서 선택된 원소, 또는 이들 원소를 성분으로 하는 화합물, 또는 상기 원소들을 조합한 화합물, 또는 상기 원소들을 성분으로 하는 질화물, 또는 상기 원소들을 성분으로 하는 규화물인 것을 특징으로 하는 반도체장치.
  14. 제 11 항에 있어서, 상기 게이트 전극의 테이퍼부의 각도가 5°∼ 35°인 것을 특징으로 하는 반도체장치.
  15. 제 11 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 오락기, 및 프로젝터로 이루어진 군에서 선택된 장치인 것을 특징으로 하는 반도체장치.
  16. 한 쌍의 기판 사이에 액정이 보유되어 있는 반도체장치로서,
    한 쌍의 기판 중 하나의 기판 상에, 화소부와 그 화소부의 주변에 형성되는 구동회로가 형성되어 있고;
    상기 구동회로의 n채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역과 접촉하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
    상기 구동회로의 p채널형 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역과 접촉하도록 제공되는 LDD 영역을 형성하는 제3 불순물 영역, 및 그 제3 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제4 불순물 영역을 가지고;
    상기 화소 TFT는 테이퍼부를 가진 게이트 전극, 채널형성영역, 그 게이트 전극과 겹치고 그 채널형성영역과 접촉하도록 제공되는 LDD 영역을 형성하는 제1 불순물 영역, 및 그 제1 불순물 영역의 외측에 제공되는 소스 영역 또는 드레인 영역을 형성하는 제2 불순물 영역을 가지고;
    상기 제1 불순물 영역에서의 일 도전형의 불순물 원소의 농도와 상기 제3 불순물 영역에서의 반대 도전형의 불순물 원소의 농도가 각 불순물 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있고;
    상기 화소부에 제공되는 화소 전극은 광 투과성이고, 유기 절연재료로 된 제2 층간절연막 상에 형성되고, 적어도 상기 화소 TFT의 게이트 전극 위에 형성된 무기 절연재료로 된 제1 층간절연막과 그 제1 층간절연막의 상면에 밀접하도록 형성된 상기 제2 층간절연막에 제공된 개구부를 통하여 상기 화소 TFT에 접속되어 있고;
    상기 하나의 기판과 투명 도전막이 형성되어 있는 다른 기판이, 상기 제2 층간절연막에 제공된 상기 개구부와 겹치도록 형성되어 있는 적어도 하나의 주상 스페이서를 사이에 두고 서로 접합되어 있는 것을 특징으로 하는 반도체장치.
  17. 제 16 항에 있어서, 상기 화소 TFT의 게이트 전극과 상기 구동회로의 p채널형 TFT 및 n채널형 TFT의 게이트 전극이 내열성 도전성 재료로 형성되어 있고,
    상기 게이트 전극들에 접속되도록 상기 구동회로로부터 연장하는 게이트 배선이 저저항 도전성 재료로 형성되어 있는 것을 특징으로 하는 반도체장치.
  18. 제 17 항에 있어서, 상기 내열성 도전성 재료는 탄탈(Ta), 티탄(Ti), 및 텅스텐(W)으로 이루어진 군에서 선택된 원소, 또는 이들 원소를 성분으로 하는 화합물, 또는 상기 원소들을 조합한 화합물, 또는 상기 원소들을 성분으로 하는 질화물, 또는 상기 원소들을 성분으로 하는 규화물인 것을 특징으로 하는 반도체장치.
  19. 제 16 항에 있어서, 상기 게이트 전극의 테이퍼부의 각도가 5°∼ 35°인 것을 특징으로 하는 반도체장치.
  20. 제 16 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 오락기, 및 프로젝터로 이루어진 군에서 선택된 장치인 것을 특징으로 하는 반도체장치.
  21. 화소부에 형성된 화소 TFT와 그 화소부의 주변에 형성된 n채널형 TFT 및 p채널형 TFT를 가진 구동회로를 동일 기판 위에 가지고 있는 반도체장치를 제작하는 방법으로서,
    상기 기판 위에, 결정 구조를 함유하는 반도체층을 형성하는 공정;
    상기 결정 구조를 함유하는 반도체층을 선택적으로 에칭하여 다수의 섬 형상 반도체층을 형성하는 공정;
    상기 섬 형상 반도체층에 접하여 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 위에 내열성 도전성 재료로 된 도전층을 형성하는 공정;
    상기 도전층을 선택적으로 에칭하여, 테이퍼부를 가진 게이트 전극을 형성하는 공정;
    적어도 상기 구동회로의 n채널형 TFT와 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 n형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 n형 불순물 원소의 농도 구배를 가지는 제1 불순물 영역을 형성하는 공정;
    상기 구동회로의 n채널형 TFT 및 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극을 마스크로 하여 n형 불순물 원소를 첨가하여 제2 불순물 영역을 형성하는 공정;
    상기 구동회로의 p채널형 TFT를 형성하는 상기 섬 형상 반도체층에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 p형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 p형 불순물 원소의 농도 구배를 가지는 제3 불순물 영역을 형성하는 동시에, 상기 게이트 전극의 테이퍼부를 통과하지 않고 p형 불순물 원소를 첨가하여 제4 불순물 영역을 형성하는 공정;
    상기 구동회로의 n채널형 TFT, 상기 화소 TFT, 및 상기 p채널형 TFT 위에 무기 절연재료로 된 제1 층간절연막을 형성하는 공정;
    상기 제1 층간절연막에 밀접하여 유기 절연재료로 된 제2 층간절연막을 형성하는 공정; 및
    상기 제2 층간절연막 위에 상기 화소 TFT에 접속되도록 광 반사성 표면을 가진 화소 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  22. 제 21 항에 있어서, 상기 화소 TFT의 게이트 전극과 상기 화소부 주변의 상기 p채널형 TFT 및 n채널형 TFT의 게이트 전극을 내열성 도전성 재료로 형성하는 공정과,
    상기 게이트 전극들에 접속되도록 상기 구동회로로부터 연장하는 게이트 배선을 저저항 도전성 재료로 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  23. 제 22 항에 있어서, 상기 내열성 도전성 재료는 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로 이루어진 군에서 선택된 원소, 또는 이들 원소를 성분으로 하는 화합물, 또는 상기 원소들을 조합한 화합물, 또는 상기 원소들을 성분으로 하는 질화물, 또는 상기 원소들을 성분으로 하는 규화물로 되어 있는 것을 특징으로 하는 반도체장치 제작방법.
  24. 제 21 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 오락기, 및 프로젝터로 이루어진 군에서 선택된 장치인 것을 특징으로 하는 반도체장치 제작방법.
  25. 화소부에 형성된 화소 TFT와 그 화소부의 주변에 형성된 n채널형 TFT 및 p채널형 TFT를 가진 구동회로를 동일 기판 위에 가지고 있는 반도체장치를 제작하는 방법으로서,
    상기 기판 위에, 결정 구조를 함유하는 반도체층을 형성하는 공정;
    상기 결정 구조를 함유하는 반도체층을 선택적으로 에칭하여 다수의 섬 형상 반도체층을 형성하는 공정;
    상기 섬 형상 반도체층에 접하여 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 위에 내열성 도전성 재료로 된 도전층을 형성하는 공정;
    상기 도전층을 선택적으로 에칭하여, 테이퍼부를 가진 게이트 전극을 형성하는 공정;
    적어도 상기 구동회로의 n채널형 TFT와 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 n형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 n형 불순물 원소의 농도 구배를 가지는 제1 불순물 영역을 형성하는 공정;
    상기 구동회로의 n채널형 TFT 및 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극을 마스크로 하여 n형 불순물 원소를 첨가하여 제2 불순물 영역을 형성하는 공정;
    상기 구동회로의 p채널형 TFT를 형성하는 상기 섬 형상 반도체층에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 p형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 p형 불순물 원소의 농도 구배를 가지는 제3 불순물 영역을 형성하는 동시에, 상기 게이트 전극의 테이퍼부를 통과하지 않고 p형 불순물 원소를 첨가하여 제4 불순물 영역을 형성하는 공정;
    상기 구동회로의 n채널형 TFT, 상기 화소 TFT, 및 상기 p채널형 TFT 위에 무기 절연재료로 된 제1 층간절연막을 형성하는 공정;
    상기 제1 층간절연막에 밀접하여 유기 절연재료로 된 제2 층간절연막을 형성하는 공정;
    상기 화소 TFT에 접속되도록 도전성 금속 배선을 형성하는 공정; 및
    상기 제2 층간절연막 위에, 상기 도전성 금속 배선에 접속되도록 투명 도전막으로 된 화소 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  26. 제 25 항에 있어서, 상기 화소 TFT의 게이트 전극과 상기 화소부 주변의 상기 p채널형 TFT 및 n채널형 TFT의 게이트 전극을 내열성 도전성 재료로 형성하는 공정과,
    상기 게이트 전극들에 접속되도록 상기 구동회로로부터 연장하는 게이트 배선을 저저항 도전성 재료로 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  27. 제 26 항에 있어서, 상기 내열성 도전성 재료는 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로 이루어진 군에서 선택된 원소, 또는 이들 원소를 성분으로 하는 화합물, 또는 상기 원소들을 조합한 화합물, 또는 상기 원소들을 성분으로 하는 질화물, 또는 상기 원소들을 성분으로 하는 규화물로 되어 있는 것을 특징으로 하는 반도체장치 제작방법.
  28. 제 25 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 오락기, 및 프로젝터로 이루어진 군에서 선택된 장치인 것을 특징으로 하는 반도체장치 제작방법.
  29. 한 쌍의 기판 사이에 액정이 보유되어 있고, 그 기판들 중 하나의 기판 위에서 화소부에 형성된 화소 TFT와, 상기 하나의 기판 위에서 상기 화소부의 주변에 형성된 n채널형 TFT 및 p채널형 TFT를 가진 구동회로를 가지고 있는 반도체장치를 제작하는 방법으로서,
    상기 하나의 기판 위에, 결정 구조를 함유하는 반도체층을 형성하는 공정;
    상기 결정 구조를 함유하는 반도체층을 선택적으로 에칭하여 다수의 섬 형상 반도체층을 형성하는 공정;
    상기 섬 형상 반도체층에 접하여 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 위에 내열성 도전성 재료로 된 도전층을 형성하는 공정;
    상기 도전층을 선택적으로 에칭하여, 테이퍼부를 가진 게이트 전극을 형성하는 공정;
    적어도 상기 구동회로의 n채널형 TFT와 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 n형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 n형 불순물 원소의 농도 구배를 가지는 제1 불순물 영역을 형성하는 공정;
    상기 구동회로의 n채널형 TFT 및 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극을 마스크로 하여 n형 불순물 원소를 첨가하여 제2 불순물 영역을 형성하는 공정;
    상기 구동회로의 p채널형 TFT를 형성하는 상기 섬 형상 반도체층에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 p형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 p형 불순물 원소의 농도 구배를 가지는 제3 불순물 영역을 형성하는 동시에, 상기 게이트 전극의 테이퍼부를 통과하지 않고 p형 불순물 원소를 첨가하여 제4 불순물 영역을 형성하는 공정;
    상기 구동회로의 n채널형 TFT, 상기 화소 TFT, 및 상기 p채널형 TFT 위에 무기 절연재료로 된 제1 층간절연막을 형성하는 공정;
    상기 제1 층간절연막에 밀접하여 유기 절연재료로 된 제2 층간절연막을 형성하는 공정;
    상기 제1 층간절연막과 상기 제2 층간절연막에 제공된 개구부를 통해 상기 화소 TFT에 접속되도록 상기 제2 층간절연막 위에 광 반사성 표면을 가진 화소 전극을 형성하는 공정;
    상기 한 쌍의 기판들 중 다른 기판 위에 적어도 투명 도전막을 형성하는 공정; 및
    상기 개구부와 겹치도록 형성된 적어도 하나의 주상 스페이서를 사이에 두고상기 하나의 기판과 상기 다른 기판을 접합하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  30. 제 29 항에 있어서, 상기 화소 TFT의 게이트 전극과 상기 화소부 주변의 상기 p채널형 TFT 및 n채널형 TFT의 게이트 전극을 내열성 도전성 재료로 형성하는 공정과,
    상기 게이트 전극들에 접속되도록 상기 구동회로로부터 연장하는 게이트 배선을 저저항 도전성 재료로 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  31. 제 30 항에 있어서, 상기 내열성 도전성 재료는 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로 이루어진 군에서 선택된 원소, 또는 이들 원소를 성분으로 하는 화합물, 또는 상기 원소들을 조합한 화합물, 또는 상기 원소들을 성분으로 하는 질화물, 또는 상기 원소들을 성분으로 하는 규화물로 되어 있는 것을 특징으로 하는 반도체장치 제작방법.
  32. 제 29 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 오락기, 및 프로젝터로 이루어진 군에서 선택된 장치인 것을 특징으로 하는 반도체장치 제작방법.
  33. 한 쌍의 기판 사이에 액정이 보유되어 있고, 그 기판들 중 하나의 기판 위에서 화소부에 형성된 화소 TFT와, 상기 하나의 기판 위에서 상기 화소부의 주변에 형성된 n채널형 TFT 및 p채널형 TFT를 가진 구동회로를 가지고 있는 반도체장치를 제작하는 방법으로서,
    상기 하나의 기판 위에, 결정 구조를 함유하는 반도체층을 형성하는 공정;
    상기 결정 구조를 함유하는 반도체층을 선택적으로 에칭하여 다수의 섬 형상 반도체층을 형성하는 공정;
    상기 섬 형상 반도체층에 접하여 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 위에 내열성 도전성 재료로 된 도전층을 형성하는 공정;
    상기 도전층을 선택적으로 에칭하여, 테이퍼부를 가진 게이트 전극을 형성하는 공정;
    적어도 상기 구동회로의 n채널형 TFT와 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 n형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 n형 불순물 원소의 농도 구배를 가지는 제1 불순물 영역을 형성하는 공정;
    상기 구동회로의 n채널형 TFT 및 상기 화소 TFT를 형성하는 상기 섬 형상 반도체층들에 상기 게이트 전극을 마스크로 하여 n형 불순물 원소를 첨가하여 제2 불순물 영역을 형성하는 공정;
    상기 구동회로의 p채널형 TFT를 형성하는 상기 섬 형상 반도체층에 상기 게이트 전극의 테이퍼부 및 상기 게이트 절연막을 통과하여 p형 불순물 원소를 첨가하여, 상기 기판에 평행한 방향에서 상기 p형 불순물 원소의 농도 구배를 가지는 제3 불순물 영역을 형성하는 동시에, 상기 게이트 전극의 테이퍼부를 통과하지 않고 p형 불순물 원소를 첨가하여 제4 불순물 영역을 형성하는 공정;
    상기 구동회로의 n채널형 TFT, 상기 화소 TFT, 및 상기 p채널형 TFT 위에 무기 절연재료로 된 제1 층간절연막을 형성하는 공정;
    상기 제1 층간절연막에 밀접하여 유기 절연재료로 된 제2 층간절연막을 형성하는 공정;
    상기 제1 층간절연막과 상기 제2 층간절연막에 제공된 개구부를 통해 상기 화소 TFT에 접속되도록 도전성 금속 배선을 형성하는 공정;
    상기 도전성 금속 배선에 접속되도록 상기 제2 층간절연막 위에 투명 도전막으로 된 화소 전극을 형성하는 공정;
    상기 한 쌍의 기판들 중 다른 기판 위에 적어도 투명 도전막을 형성하는 공정; 및
    상기 개구부와 겹치도록 형성된 적어도 하나의 주상 스페이서를 사이에 두고상기 하나의 기판과 상기 다른 기판을 접합하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  34. 제 33 항에 있어서, 상기 화소 TFT의 게이트 전극과 상기 화소부 주변의 상기 p채널형 TFT 및 n채널형 TFT의 게이트 전극을 내열성 도전성 재료로 형성하는 공정과,
    상기 게이트 전극들에 접속되도록 상기 구동회로로부터 연장하는 게이트 배선을 저저항 도전성 재료로 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  35. 제 34 항에 있어서, 상기 내열성 도전성 재료는 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로 이루어진 군에서 선택된 원소, 또는 이들 원소를 성분으로 하는 화합물, 또는 상기 원소들을 조합한 화합물, 또는 상기 원소들을 성분으로 하는 질화물, 또는 상기 원소들을 성분으로 하는 규화물로 되어 있는 것을 특징으로 하는 반도체장치 제작방법.
  36. 제 33 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 휴대형 정보 단말기, 디지털 카메라, 디지털 비디오 디스크 플레이어, 전자 오락기, 및 프로젝터로 이루어진 군에서 선택된 장치인 것을 특징으로 하는 반도체장치 제작방법.
  37. 기판;
    상기 기판 위에 제공되고, 소스 영역, 드레인 영역, 게이트 전극, 및 그 게이트 전극과 겹쳐 있는 LDD 영역을 포함하는 화소 TFT;
    상기 기판 위에서 구동회로에 제공되고, 소스 영역, 드레인 영역, 및 게이트 전극을 포함하는 p채널형 TFT;
    상기 기판 위에서 상기 구동회로에 제공되고, 소스 영역, 드레인 영역, 게이트 전극, 및 그 게이트 전극과 겹쳐 있는 LDD 영역을 포함하는 n채널형 TFT; 및
    상기 화소 TFT의 상기 게이트 전극, 상기 p채널형 TFT의 상기 게이트 전극, 및 상기 n채널형 TFT의 상기 게이트 전극 중 적어도 하나 위에 제공되어 있고, 질화규소로 되어 있는 절연막을 포함하고;
    상기 화소 TFT의 상기 게이트 전극, 상기 p채널형 TFT의 상기 게이트 전극, 및 상기 n채널형 TFT의 상기 게이트 전극 중 적어도 하나의 게이트 전극의 테이퍼부에 형성된 테이퍼각이 5°∼45°인 것을 특징으로 하는 반도체장치.
  38. 기판;
    상기 기판 위에 제공되고, 소스 영역, 드레인 영역, 게이트 전극, 및 그 게이트 전극과 겹쳐 있는 LDD 영역을 포함하는 화소 TFT;
    상기 기판 위에 제공되고 상기 화소 TFT에 접속되어 있고 광 반사성 표면을 가진 화소 전극;
    상기 기판 위에서 구동회로에 제공되고, 소스 영역, 드레인 영역, 및 게이트 전극을 포함하는 p채널형 TFT;
    상기 기판 위에서 상기 구동회로에 제공되고, 소스 영역, 드레인 영역, 게이트 전극, 및 그 게이트 전극과 겹쳐 있는 LDD 영역을 포함하는 n채널형 TFT; 및
    상기 화소 TFT의 상기 게이트 전극, 상기 p채널형 TFT의 상기 게이트 전극, 및 상기 n채널형 TFT의 상기 게이트 전극 중 적어도 하나 위에 제공되어 있고, 질화규소로 되어 있는 절연막을 포함하고;
    상기 화소 TFT의 상기 게이트 전극, 상기 p채널형 TFT의 상기 게이트 전극, 및 상기 n채널형 TFT의 상기 게이트 전극 중 적어도 하나의 게이트 전극의 테이퍼부에 형성된 테이퍼각이 5°∼45°인 것을 특징으로 하는 반도체장치.
  39. 기판;
    상기 기판 위에 제공되고, 소스 영역, 드레인 영역, 게이트 전극, 및 그 게이트 전극과 겹쳐 있는 LDD 영역을 포함하는 화소 TFT;
    상기 기판 위에 제공되고 상기 화소 TFT에 접속되어 있고 광 투과성을 가진 화소 전극;
    상기 기판 위에서 구동회로에 제공되고, 소스 영역, 드레인 영역, 및 게이트 전극을 포함하는 p채널형 TFT;
    상기 기판 위에서 상기 구동회로에 제공되고, 소스 영역, 드레인 영역, 게이트 전극, 및 그 게이트 전극과 겹쳐 있는 LDD 영역을 포함하는 n채널형 TFT; 및
    상기 화소 TFT의 상기 게이트 전극, 상기 p채널형 TFT의 상기 게이트 전극, 및 상기 n채널형 TFT의 상기 게이트 전극 중 적어도 하나 위에 제공되어 있고, 질화규소로 되어 있는 절연막을 포함하고;
    상기 화소 TFT의 상기 게이트 전극, 상기 p채널형 TFT의 상기 게이트 전극, 및 상기 n채널형 TFT의 상기 게이트 전극 중 적어도 하나의 게이트 전극의 테이퍼부에 형성된 테이퍼각이 5°∼45°인 것을 특징으로 하는 반도체장치.
  40. 제 37 항 내지 제 39 항 중 어느 한 항에 있어서, 상기 p채널형 TFT가 그 p채널형 TFT의 상기 게이트 전극과 겹치는 LDD 영역을 더 포함하는 것을 특징으로 하는 반도체장치.
  41. 제 37 항 내지 제 39 항 중 어느 한 항에 있어서, 상기 n채널형 TFT의 상기 LDD 영역에서의 n형 도전형 불순물 원소의 농도가, 상기 n채널형 TFT의 상기 LDD 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있는 것을 특징으로 하는 반도체장치.
  42. 제 37 항 내지 제 39 항 중 어느 한 항에 있어서, 상기 화소 TFT의 상기 LDD 영역에서의 n형 도전형 불순물 원소의 농도가, 상기 화소 TFT의 상기 LDD 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있는 것을 특징으로 하는 반도체장치.
  43. 제 40 항에 있어서, 상기 p채널형 TFT의 상기 LDD 영역에서의 p형 도전형 불순물 원소의 농도가, 상기 p채널형 TFT의 상기 LDD 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있는 것을 특징으로 하는 반도체장치.
  44. 기판;
    상기 기판 위에 제공되고, 소스 영역, 드레인 영역, 게이트 전극, 및 그 게이트 전극과 겹쳐 있는 LDD 영역을 포함하는 화소 TFT;
    상기 기판 위에서 구동회로에 제공되고, 소스 영역, 드레인 영역, 및 게이트 전극을 포함하는 p채널형 TFT;
    상기 기판 위에서 상기 구동회로에 제공되고, 소스 영역, 드레인 영역, 게이트 전극, 및 그 게이트 전극과 겹쳐 있는 LDD 영역을 포함하는 n채널형 TFT; 및
    상기 화소 TFT의 상기 게이트 전극, 상기 p채널형 TFT의 상기 게이트 전극, 및 상기 n채널형 TFT의 상기 게이트 전극 중 적어도 하나 위에 제공되어 있고, 질화규소로 되어 있는 절연막을 포함하고;
    상기 화소 TFT의 상기 게이트 전극, 상기 p채널형 TFT의 상기 게이트 전극, 및 상기 n채널형 TFT의 상기 게이트 전극 중 적어도 하나의 게이트 전극의 테이퍼부에 형성된 테이퍼각이 5°∼45°인 것을 특징으로 하는 액정표시장치.
  45. 제 44 항에 있어서, 상기 p채널형 TFT가 그 p채널형 TFT의 상기 게이트 전극과 겹치는 LDD 영역을 더 포함하는 것을 특징으로 하는 액정표시장치.
  46. 제 44 항에 있어서, 상기 n채널형 TFT의 상기 LDD 영역에서의 n형 도전형 불순물 원소의 농도가, 상기 n채널형 TFT의 상기 LDD 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있는 것을 특징으로 하는 액정표시장치.
  47. 제 44 항에 있어서, 상기 화소 TFT의 상기 LDD 영역에서의 n형 도전형 불순물 원소의 농도가, 상기 화소 TFT의 상기 LDD 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있는 것을 특징으로 하는 액정표시장치.
  48. 제 45 항에 있어서, 상기 p채널형 TFT의 상기 LDD 영역에서의 p형 도전형 불순물 원소의 농도가, 상기 p채널형 TFT의 상기 LDD 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있는 것을 특징으로 하는 액정표시장치.
  49. 기판;
    상기 기판 위에 제공되고, 소스 영역, 드레인 영역, 게이트 전극, 및 그 게이트 전극과 겹쳐 있는 LDD 영역을 포함하는 화소 TFT;
    상기 기판 위에서 구동회로에 제공되고, 소스 영역, 드레인 영역, 및 게이트 전극을 포함하는 p채널형 TFT;
    상기 기판 위에서 상기 구동회로에 제공되고, 소스 영역, 드레인 영역, 게이트 전극, 및 그 게이트 전극과 겹쳐 있는 LDD 영역을 포함하는 n채널형 TFT; 및
    상기 화소 TFT의 상기 게이트 전극, 상기 p채널형 TFT의 상기 게이트 전극, 및 상기 n채널형 TFT의 상기 게이트 전극 중 적어도 하나 위에 제공되어 있고, 질화규소로 되어 있는 절연막을 포함하고;
    상기 화소 TFT의 상기 게이트 전극, 상기 p채널형 TFT의 상기 게이트 전극, 및 상기 n채널형 TFT의 상기 게이트 전극 중 적어도 하나의 게이트 전극의 테이퍼부에 형성된 테이퍼각이 5°∼45°인 것을 특징으로 하는 EL 표시장치.
  50. 제 49 항에 있어서, 상기 p채널형 TFT가 그 p채널형 TFT의 상기 게이트 전극과 겹치는 LDD 영역을 더 포함하는 것을 특징으로 하는 EL 표시장치.
  51. 제 49 항에 있어서, 상기 n채널형 TFT의 상기 LDD 영역에서의 n형 도전형 불순물 원소의 농도가, 상기 n채널형 TFT의 상기 LDD 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있는 것을 특징으로 하는 EL 표시장치.
  52. 제 49 항에 있어서, 상기 화소 TFT의 상기 LDD 영역에서의 n형 도전형 불순물 원소의 농도가, 상기 화소 TFT의 상기 LDD 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있는 것을 특징으로 하는 EL 표시장치.
  53. 제 50 항에 있어서, 상기 p채널형 TFT의 상기 LDD 영역에서의 p형 도전형 불순물 원소의 농도가, 상기 p채널형 TFT의 상기 LDD 영역이 접하는 채널형성영역으로부터 멀어질 수록 높게 되어 있는 것을 특징으로 하는 EL 표시장치.
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