JPH07231096A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 基板上にｐ−ｃｈまたはｎ−ｃｈのｐ−Ｓｉ
ＴＦＴを形成されたドライバードライバー内蔵型液晶表
示装置の製造方法において、ｐ−ＳｉＴＦＴの特性変化
を防止する。 【構成】 あらかじめ大きなサイズに形成したゲート電
極（１３）をマスクに、不純物を注入してソース・ドレ
イン領域（１１Ｓ，１１Ｄ）を形成した後、サイドエッ
チによりゲート電極（１３）を当初予定のサイズに縮小
する。これにより、活性化アニール時に不純物が拡散
し、ソース・ドレイン領域（１１Ｓ，１１Ｄ）は当初予
定の領域に広がり、チャンネル長（Ｌ）の短縮や、ソー
ス・ドレイン領域（１１Ｓ，１１Ｄ）とゲート電極（１
３）のオーバーラップによる寄生容量の発生が防止され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）などでアクティブ素子や
駆動回路部の相補型のスイッチング素子として搭載され
る薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）
に関する。

【０００２】

【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。

【０００３】アクティブマトリクスＬＣＤは、マトリク
ス配置された表示電極にＴＦＴを接続した基板（ＴＦＦ
基板）と、共通電極を有する基板（対向基板）が貼り合
わされて、隙間に液晶が封入されてなる。ＴＦＴは表示
電極へのデータ信号入力を選択するスイッチング素子で
あり、ゲート電極、ドレイン電極、ソース電極、及び、
非単結晶半導体層より構成されるＦＥＴである。それぞ
れの電極はゲートライン、ドレインライン及び表示電極
に接続され、また、非単結晶半導体層はアモルファスシ
リコン（ａ−Ｓｉ）やポリシリコン（ｐ−Ｓｉ）であ
り、チャンネル層として機能する。ゲートライン群は線
順次に走査選択されて１走査線上の全てのＴＦＴをＯＮ
とし、これと同期したデータ信号が各ドレインラインを
介してそれぞれの表示電極に入力される。共通電極は走
査信号に同期して電位が設定されて、対向する各表示電
極との画素容量に保持された電位差により間隙の液晶が
駆動され、光の透過率が画素ごとに調整されて所望の表
示画面となる。

【０００４】近年、ＴＦＴのチャンネル層としてｐ−Ｓ
ｉを用いることによって、マトリクス表示部のＴＦＴ及
び周縁駆動回路を同一基板上に搭載したＬＣＤが開発さ
れている。一般に、ｐ−Ｓｉはａ−Ｓｉに比べて移動度
が高く、また、ゲートセルフアライン構造による微細化
や寄生容量の縮小が可能なため、高速駆動回路の形成に
適している。そのため、駆動回路部をマトリクス表示部
と一体形成することにより、製造コストの削減、ディス
プレイモジュールの小型化が実現される。

【０００５】図７に、駆動回路内蔵型ＬＣＤの構成を示
す。中央部はマトリクス表示部であり、ゲートライン
（Ｇ１〜Ｇｍ）とドレインライン（Ｄ１〜Ｄｎ）が交差
配置されており、交点にはスイッチングＴＦＴ及びこれ
に接続する表示電極（いずれも不図示）が形成されてい
る。表示部の左右にはゲートライン（Ｇ１〜Ｇｍ）を選
択するゲートドライバー（ＧＤ）、表示部の上下には入
力信号を選択するドレインドライバー（ＤＤ）及び選択
された信号をドレインライン（Ｄ１〜Ｄｎ）に供給する
サンプル・ホールド回路（ＳＨ）が配置されている。こ
れら表示部及び駆動回路は、ｎ−ｃｈあるいはｐ−ｃｈ
のｐ−ＳｉＴＦＴより構成されている。

【０００６】以下、図８に示したｐ−ＳｉＴＦＴの断面
図を参照しながら、製造方法を説明する。まず、高耐熱
性の石英などからなる透明基板（１０）上に、６００℃
程度の熱ＣＶＤによりｐ−Ｓｉを約６００Åの厚さに積
層し、これをエッチングで島状にパターニングしてチャ
ンネル層（１１）としている。チャンネル層（１１）上
には、熱ＣＶＤによりＳｉＯ₂を積層しゲート絶縁膜
（１２）としている。ゲート絶縁膜（１２）上には、ゲ
ート配線となるｐ−Ｓｉを熱ＣＶＤにより約３０００Å
の厚さに積層し、低抵抗化のために不純物を注入して、
例えばｎ型の高濃度にドーピングしている。ｐ−Ｓｉ層
上には、注入ストッパー用のＳｉＯ₂を積層し、このＳ
ｉＯ₂及びゲートｐ−Ｓｉを同一のマスクを用いたエッ
チングでゲートパターンに形成することにより、ゲート
電極（１３）及び注入ストッパー（１４）が形成されて
いる。チャンネル層（１１）にはｎ−ｃｈまたはｐ−ｃ
ｈの用途により、ゲート電極（１３）をマスクとして、
それぞれ、ＰまたはＢなどの不純物イオンを注入して、
ソース・ドレイン領域（１１Ｓ，１１Ｄ）を低抵抗化し
ている。これらの不純物は、一方を注入するときは、他
方のＴＦＴをレジストで被覆しておく。Ｂの注入時に
は、注入ストッパー（１４）はｐ型不純物ストッパーと
して、ｎ型のｐ−ＳｉゲートへのＢの注入を防止する。
最後に、９００℃、３０分程度の活性化アニールを行
い、注入部分の格子欠陥の回復と、不純物の格子位置へ
の置換を促している。

【０００７】

【発明が解決しようとする課題】従来例では、ゲート電
極（１３）をマスクとしたセルフアラインにより、ソー
ス・ドレイン（１１Ｓ，１１Ｄ）の高濃度層を形成して
いるが、アニール時の拡散作用のため、図８に示される
ように、チャンネル層（１１）中の不純物の横方向への
拡散が生じ、チャンネル長（Ｌ）が短縮して、ＴＦＴ特
性が設計時から変化する。また、ソース・ドレイン領域
（１１Ｓ，１１Ｄ）がゲート電極（１３）へオーバーラ
ップするので、このオーバーラップ部が、ゲート・ソー
スまたはゲート・ドレイン間の寄生容量となって、相補
ＴＦＴの動作へ悪影響を及ぼす。また、ゲート・ソース
及びゲート・ドレイン間で、ゲート絶縁膜（１２）に膜
欠陥が生じた場合、リーク電流が発生する問題もある。

【０００８】

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、基板上に多結晶シリコンの島層を形成する
工程と、該多結晶シリコン島層を覆う第１の絶縁膜を形
成する工程と、該絶縁膜上に予定よりも所定寸法大きな
パターンの多結晶シリコンの電極及び該電極上に該電極
と同じパターンの第２の絶縁膜を形成する工程と、前記
電極をマスクとして前記多結晶シリコン島層のソース及
びドレインとなる領域に不純物を注入する工程と、前記
第２の絶縁膜をマスクとしたエッチングにより前記電極
に前記所定寸法分のサイドエッチを行う工程と、前記第
２の絶縁膜を除去する工程と、アニールにより前記不純
物を拡散する工程とを有する薄膜トランジスタの製造方
法である。

【０００９】

【作用】不純物の横方向への拡散をあらかじめ考慮にい
れて、ゲート電極を予定よりも大きなサイズで形成し、
不純物の注入後に、アニールによる不純物の横方向への
拡散分のサイドエッチ及びアニールを行うことにより、
ゲート電極のパターンを予定のサイズに縮小し、ＴＦＴ
特性を設計時と同じに保つとともに、ゲート電極とソー
ス・ドレイン領域のオーバーラップが防止され、寄生容
量による相補ＴＦＴの動作への悪影響が防がれる。

【００１０】

【実施例】続いて、本発明の実施例を説明する。図１か
ら図６は、ｎ−ｃｈ（左側）及びｐ−ｃｈ（右側）ＴＦ
Ｔの製造工程を示す断面図である。以下、図面を参照し
ながら製造方法を説明する。まず、高耐熱性の石英など
の透明基板（１０）上に、６４０℃、０．３Ｔｏｒｒ程
度の条件下でＳｉＨ₄またはＳｉ₂Ｈ₆を材料ガスとした
減圧ＣＶＤにより、厚さ約６００Åのｐ−Ｓｉ膜を積層
する。このｐ−Ｓｉ膜をエッチングで島状にパターニン
グすることにより、チャンネル層（１１）が形成され
る。チャンネル層（１１）上には全面にＨＴＯ（High T
empereture Oxide）膜、即ち、８８０℃、０．８Ｔｏｒ
ｒ程度の高温低圧条件で、材料ガスとしてＳｉＨ₂Ｃｌ₂
（ジクロロシラン）とＮ₂Ｏの混合ガスを用いた減圧Ｃ
ＶＤにより厚さ約１０００ÅのＳｉＯ₂を積層し、ゲー
ト絶縁膜（１２）としている。尚、ｐ−Ｓｉはａ−Ｓｉ
の熱処理により多結晶化したものでもよく、また、ＨＴ
Ｏ膜はｐ−Ｓｉを熱酸化したものでもよい。（以上、図
１参照） 続いて、ゲート配線となるｐ−Ｓｉを前述のチャンネル
用ｐ−Ｓｉと同様の方法で、３０００Å程度の厚さに成
膜する。その後、減圧ＣＶＤによりＰＯＣｌ₃を拡散源
としてこのゲートｐ−Ｓｉをｎ⁺型にドープして低抵抗
化する。ドーピングは、膜成長時にＰＣｌ₃などのドー
パントガスを混入して行ってもよい。続いて、４００℃
程度の常圧ＣＶＤでＳｉＯ₂を２５００〜３０００Åの
厚さに積層し、ＨＦ（フッ酸）またはＢＨＦ（バッファ
ドフッ酸）を主成分とした混合液をエッチャントとして
ゲートパターンにエッチングすることにより注入ストッ
パー（１４）を形成する。また、エッチャントにＣＨＦ
₃系ガスを用いたドライ式でエッチングを行ってもよ
い。同じマスクを用い、ＳＦ₆とＣｌ₂を主成分とした混
合ガスを用いたプラズマエッチにより、ゲートｐ−Ｓｉ
の第１のエッチングを行ってゲート電極（１３）を形成
する。注入ストッパー（１４）及びゲート電極（１３）
のパターンは、後にソース・ドレイン領域に注入される
不純物濃度とアニールの条件により決定される横方向拡
散長の分だけゲート幅を大きく形成する。このように、
ｐ−Ｓｉのゲート電極（１３）とＳｉＯ₂の注入ストッ
パー（１４）が同じパターンで積層された構造を形成し
ている。（以上、図２参照） 次に、ｐ−ｃｈとなるＴＦＴ領域をレジスト（Ｒ１）で
被覆した後、ｎ−ｃｈとなるＴＦＴに対して、ゲート電
極（１３）をマスクとしたＰなどのｎ型不純物のイオン
注入を行ってチャンネル層（１１）をｎ⁺型にドープ
し、ソース・ドレイン領域（１１Ｓ，１１Ｄ）を低抵抗
化する。（以上、図３参照） レジスト（Ｒ１）を除去した後、今度はｎ−ｃｈＴＦＴ
をレジスト（Ｒ２）で被覆し、Ｂなどのｐ型不純物のイ
オン注入を行って、ｐ−ｃｈＴＦＴのソース・ドレイン
領域（１１Ｓ，１１Ｄ）をｐ⁺型にドープする。この
際、注入ストッパー（１４）は、ｎ⁺型にドープされた
ゲート電極（１３）へのＢイオンの注入を防いでいる。
（以上、図４参照） レジスト（Ｒ２）の剥離後、注入ストッパー（１４）を
マスクとして、ＳＦ₆／Ｃｌ₂系のガスを用いたプラズマ
エッチによる第２のエッチングでゲート電極（１３）の
サイドエッチを行い、設計時に予定したサイズに縮小す
る。サイドエッチ量は、ガス流量とパワーにより調節す
る。このような、ＳｉＯ₂をマスクとしたｐ−Ｓｉのエ
ッチングでは、被エッチング側壁に横方向エッチングを
阻止するデポ物が生成しないため、サイドエッチが可能
となりエッジ部の断面をテーパ−形状とすることができ
る。また、ゲート電極（１３）のサイドエッチはウエッ
ト式で行ってもよい。（以上、図５参照） 注入ストッパー（１４）を除去した後、９００℃、３０
分程度の活性化アニールを行って、イオン注入によって
生じた格子欠陥の回復と、不純物原子の格子位置への置
換を促す。この際、あらかじめ設定された不純物の横方
向への拡散が生じ、この拡散長の分、チャンネル長
（Ｌ）がゲート幅と一致し、設計時に予定した特性を有
するｐ−ｃｈ及びｎ−ｃｈＴＦＴが完成する。（以上、
図６参照）

【００１１】

【発明の効果】あらかじめ、活性化アニールによる不純
物の拡散長の分、ゲート電極を大きなサイズに形成して
おき、このゲート電極をマスクに不純物を注入した後、
サイドエッチとアニールを行うことで、ゲート電極を設
計時に予定のサイズに縮小するとともに、ソース・ドレ
イン領域が拡大して、チャンネル長をゲート幅に一致さ
せることができる。これにより、チャンネル長の縮小に
よるＴＦＴ特性の変化を防止するとともに、ソース・ド
レイン領域とゲート電極とのオーバーラップによる寄生
容量の出現が防止される。また、ＳｉＯ₂のゲートパタ
ーンをマスクにしたエッチングにより、ゲートｐ−Ｓｉ
を、テーパーエッジ状に形成できるため、ステップカバ
レッジが向上する。

【図面の簡単な説明】

【図１】本発明の実施例に係る製造工程の断面図であ
る。

【図２】本発明の実施例に係る製造工程の断面図であ
る。

【図３】本発明の実施例に係る製造工程の断面図であ
る。

【図４】本発明の実施例に係る製造工程の断面図であ
る。

【図５】本発明の実施例に係る製造工程の断面図であ
る。

【図６】本発明の実施例に係る製造工程の断面図であ
る。

【図７】液晶表示装置の平面図である。

【図８】従来のＴＦＴの断面図である。

【符号の説明】

Ｇ１〜Ｇｍ ゲートライン Ｄ１〜Ｄｎ ドレインライン ＧＤ ゲートドライバー ＤＤ ドレインドライバー ＳＨ サンプル・ホールド回路 Ｌ チャンネル長 １０ 透明基板 １１ チャンネル層 １２ ゲート絶縁膜 １３ ゲート電極 １４ 注入ストッパー

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基板上に多結晶シリコンの島層を形成す
   る工程と、該多結晶シリコン島層を覆う第１の絶縁膜を
   形成する工程と、該絶縁膜上に予定よりも所定寸法大き
   なパターンの多結晶シリコンの電極及び該電極上に該電
   極と同じパターンの第２の絶縁膜を形成する工程と、前
   記電極をマスクとして前記多結晶シリコン島層のソース
   及びドレインとなる領域に不純物を注入する工程と、前
   記第２の絶縁膜をマスクとしたエッチングにより前記電
   極に前記所定寸法分のサイドエッチを行う工程と、前記
   第２の絶縁膜を除去する工程と、アニールにより前記不
   純物を拡散する工程とを有することを特徴とする薄膜ト
   ランジスタの製造方法。