JPH04369271A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH04369271A JPH04369271A JP17043891A JP17043891A JPH04369271A JP H04369271 A JPH04369271 A JP H04369271A JP 17043891 A JP17043891 A JP 17043891A JP 17043891 A JP17043891 A JP 17043891A JP H04369271 A JPH04369271 A JP H04369271A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタに関
する。
する。
【０００２】
【従来の技術】例えばコプラナ型の薄膜トランジスタは
、一般に、シリコン、石英、耐熱性ガラス等からなる基
板上に直接または酸化シリコンや窒化シリコン等からな
る下地絶縁性薄膜を介してポリシリコン等からなる半導
体薄膜を設け、この半導体薄膜を酸化シリコンや窒化シ
リコン等からなるゲート絶縁膜で覆い、半導体薄膜のチ
ャネル領域に対応する部分のゲート絶縁膜上にゲート電
極を設け、このゲート電極の両側における半導体薄膜に
不純物が高濃度に含有されたｎ型またはｐ型のソース・
ドレイン領域を設け、ゲート絶縁膜上にコンタクトホー
ルを介してソース・ドレイン領域と接続されるソース・
ドレイン電極を設けた構造となっている。
、一般に、シリコン、石英、耐熱性ガラス等からなる基
板上に直接または酸化シリコンや窒化シリコン等からな
る下地絶縁性薄膜を介してポリシリコン等からなる半導
体薄膜を設け、この半導体薄膜を酸化シリコンや窒化シ
リコン等からなるゲート絶縁膜で覆い、半導体薄膜のチ
ャネル領域に対応する部分のゲート絶縁膜上にゲート電
極を設け、このゲート電極の両側における半導体薄膜に
不純物が高濃度に含有されたｎ型またはｐ型のソース・
ドレイン領域を設け、ゲート絶縁膜上にコンタクトホー
ルを介してソース・ドレイン領域と接続されるソース・
ドレイン電極を設けた構造となっている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな薄膜トランジスタでは、リーク電流を小さくするた
めにカットオフ電流を十分に低減しようとすると、これ
にほぼ比例してオン電流も低減してしまうので、カット
オフ電流の低減に制約を受けるという問題があった。こ
れは、薄膜トランジスタのしきい値電圧から測定したゲ
ート電圧を一定にしたときのオン電流の絶対値が半導体
薄膜のバルク的性質（主として電界効果移動度に反映さ
れる）によって決定されるのに対し、カットオフ電流が
下地絶縁性薄膜と半導体薄膜との界面状態、半導体薄膜
のバルク的性質および半導体薄膜とゲート絶縁膜との界
面状態等によって決定されるということに起因し、また
下地絶縁性薄膜と半導体薄膜との界面状態が半導体薄膜
のバルク的性質や半導体薄膜とゲート絶縁膜との界面状
態等に悪影響を及ぼすということに起因している。この
発明の目的は、オン電流に大きな影響を与えることなく
、カットオフ電流を十分に低減することのできる薄膜ト
ランジスタを提供することにある。
うな薄膜トランジスタでは、リーク電流を小さくするた
めにカットオフ電流を十分に低減しようとすると、これ
にほぼ比例してオン電流も低減してしまうので、カット
オフ電流の低減に制約を受けるという問題があった。こ
れは、薄膜トランジスタのしきい値電圧から測定したゲ
ート電圧を一定にしたときのオン電流の絶対値が半導体
薄膜のバルク的性質（主として電界効果移動度に反映さ
れる）によって決定されるのに対し、カットオフ電流が
下地絶縁性薄膜と半導体薄膜との界面状態、半導体薄膜
のバルク的性質および半導体薄膜とゲート絶縁膜との界
面状態等によって決定されるということに起因し、また
下地絶縁性薄膜と半導体薄膜との界面状態が半導体薄膜
のバルク的性質や半導体薄膜とゲート絶縁膜との界面状
態等に悪影響を及ぼすということに起因している。この
発明の目的は、オン電流に大きな影響を与えることなく
、カットオフ電流を十分に低減することのできる薄膜ト
ランジスタを提供することにある。
【０００４】
【課題を解決するための手段】この発明は、単層または
複数層の半導体薄膜に一導電型の不純物が高濃度に含有
されたソース・ドレイン領域を設けると共に該ソース・
ドレイン領域の一面にカットオフ電流抑制層を結合した
ものである。
複数層の半導体薄膜に一導電型の不純物が高濃度に含有
されたソース・ドレイン領域を設けると共に該ソース・
ドレイン領域の一面にカットオフ電流抑制層を結合した
ものである。
【０００５】
【作用】この発明によれば、ソース・ドレイン領域の一
面にカットオフ電流抑制層を結合しているので、オン電
流に大きな影響を与えることなく、カットオフ電流を十
分に低減することができる。
面にカットオフ電流抑制層を結合しているので、オン電
流に大きな影響を与えることなく、カットオフ電流を十
分に低減することができる。
【０００６】
【実施例】図１はこの発明をコプラナ型の薄膜トランジ
スタに適用した場合の一例を示したものである。この薄
膜トランジスタでは、シリコン、石英、耐熱性ガラス等
からなる基板１の上面に酸化シリコンや窒化シリコン等
からなる下地絶縁性薄膜２が設けられている。下地絶縁
性薄膜２の上面には後で詳述するカットオフ電流抑制層
３が設けられている。カットオフ電流抑制層３の上面の
所定の個所にはポリシリコン等からなる半導体薄膜４が
設けられている。半導体薄膜４およびカットオフ電流抑
制層３の上面には酸化シリコンや窒化シリコン等からな
るゲート絶縁膜５が設けられている。半導体薄膜４のチ
ャネル領域６に対応する部分のゲート絶縁膜５の上面に
はアルミニウムからなるゲート電極７が設けられている
。ゲート電極７の両側における半導体薄膜４にはイオン
注入や熱拡散等により不純物を高濃度に含有されたソー
ス・ドレイン領域８が設けられている。カットオフ電流
抑制層３は、ソース・ドレイン領域８と反対の導電型の
不純物（ソース・ドレイン領域８がｎ型の場合にはｐ型
の不純物、ｐ型の場合にはｎ型の不純物）が含有された
アモルファスシリコンまたはポリシリコンの半導体薄膜
からなっている。半導体薄膜４のソース・ドレイン領域
８に対応する部分のゲート絶縁膜５にはコンタクトホー
ル９が設けられている。ゲート絶縁膜５の上面にはアル
ミニウムからなるソース・ドレイン電極１０がコンタク
トホール９を介して半導体薄膜４のソース・ドレイン領
域８と接続されて設けられている。
スタに適用した場合の一例を示したものである。この薄
膜トランジスタでは、シリコン、石英、耐熱性ガラス等
からなる基板１の上面に酸化シリコンや窒化シリコン等
からなる下地絶縁性薄膜２が設けられている。下地絶縁
性薄膜２の上面には後で詳述するカットオフ電流抑制層
３が設けられている。カットオフ電流抑制層３の上面の
所定の個所にはポリシリコン等からなる半導体薄膜４が
設けられている。半導体薄膜４およびカットオフ電流抑
制層３の上面には酸化シリコンや窒化シリコン等からな
るゲート絶縁膜５が設けられている。半導体薄膜４のチ
ャネル領域６に対応する部分のゲート絶縁膜５の上面に
はアルミニウムからなるゲート電極７が設けられている
。ゲート電極７の両側における半導体薄膜４にはイオン
注入や熱拡散等により不純物を高濃度に含有されたソー
ス・ドレイン領域８が設けられている。カットオフ電流
抑制層３は、ソース・ドレイン領域８と反対の導電型の
不純物（ソース・ドレイン領域８がｎ型の場合にはｐ型
の不純物、ｐ型の場合にはｎ型の不純物）が含有された
アモルファスシリコンまたはポリシリコンの半導体薄膜
からなっている。半導体薄膜４のソース・ドレイン領域
８に対応する部分のゲート絶縁膜５にはコンタクトホー
ル９が設けられている。ゲート絶縁膜５の上面にはアル
ミニウムからなるソース・ドレイン電極１０がコンタク
トホール９を介して半導体薄膜４のソース・ドレイン領
域８と接続されて設けられている。
【０００７】このように、この薄膜トランジスタでは、
下地絶縁性薄膜２と半導体薄膜４のソース・ドレイン領
域８との間に、ソース・ドレイン領域８と反対の導電型
の不純物が含有された半導体薄膜からなるカットオフ電
流抑制層３を設けているので、オン電流に大きな影響を
与えることなく、カットオフ電流を十分に低減すること
ができる。特に、カットオフ電流抑制層３に、半導体薄
膜４のソース・ドレイン領域８に含有された不純物イオ
ンと逆導電型の不純物イオンが含有されている場合には
、ソース領域またはドレイン領域８との界面にドレイン
電流の向きとは逆向きのダイオードを形成することとな
り、その効果は大変に大きいものとなる。
下地絶縁性薄膜２と半導体薄膜４のソース・ドレイン領
域８との間に、ソース・ドレイン領域８と反対の導電型
の不純物が含有された半導体薄膜からなるカットオフ電
流抑制層３を設けているので、オン電流に大きな影響を
与えることなく、カットオフ電流を十分に低減すること
ができる。特に、カットオフ電流抑制層３に、半導体薄
膜４のソース・ドレイン領域８に含有された不純物イオ
ンと逆導電型の不純物イオンが含有されている場合には
、ソース領域またはドレイン領域８との界面にドレイン
電流の向きとは逆向きのダイオードを形成することとな
り、その効果は大変に大きいものとなる。
【０００８】次に、図２はこの発明をＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のコプラナ型の
薄膜トランジスタに適用した場合の一例を示したもので
ある。この図において、図１と同一部分には同一の符号
を付し、その説明を適宜省略する。この薄膜トランジス
タでは、チャネル領域６の両側に不純物濃度の低いソー
ス・ドレイン領域８ａが形成され、この不純物濃度の低
いソース・ドレイン領域８ａの上面側に不純物濃度の高
いソース・ドレイン領域８ｂが形成され、この不純物濃
度の高いソース・ドレイン領域８ｂにソース・ドレイン
電極１０が接続された構造となっている。この薄膜トラ
ンジスタでは、前述のコプラナ型の薄膜トランジスタの
場合と同様に、オン電流に大きな影響を与えることなく
、カットオフ電流を十分に低減することができ、その上
、不純物濃度の低いソース・ドレイン領域８ａによって
高電界を緩和することができるので、耐圧の向上を図る
ことができる。
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のコプラナ型の
薄膜トランジスタに適用した場合の一例を示したもので
ある。この図において、図１と同一部分には同一の符号
を付し、その説明を適宜省略する。この薄膜トランジス
タでは、チャネル領域６の両側に不純物濃度の低いソー
ス・ドレイン領域８ａが形成され、この不純物濃度の低
いソース・ドレイン領域８ａの上面側に不純物濃度の高
いソース・ドレイン領域８ｂが形成され、この不純物濃
度の高いソース・ドレイン領域８ｂにソース・ドレイン
電極１０が接続された構造となっている。この薄膜トラ
ンジスタでは、前述のコプラナ型の薄膜トランジスタの
場合と同様に、オン電流に大きな影響を与えることなく
、カットオフ電流を十分に低減することができ、その上
、不純物濃度の低いソース・ドレイン領域８ａによって
高電界を緩和することができるので、耐圧の向上を図る
ことができる。
【０００９】次に、図３はこの発明をスタガ型の薄膜ト
ランジスタに適用した場合の一例を示したものである。 この薄膜トランジスタでは、シリコン、石英、耐熱性ガ
ラス等からなる基板２１の上面に酸化シリコンや窒化シ
リコン等からなる下地絶縁性薄膜２２が設けられている
。下地絶縁性薄膜２２の上面の所定の個所には後で詳述
するカットオフ電流抑制層２３が設けられている。カッ
トオフ電流抑制層２３の上面の両側には不純物を高濃度
に含有されたポリシリコン等からなるソース・ドレイン
用半導体薄膜２４が設けられている。カットオフ電流抑
制層２３は、ソース・ドレイン用半導体薄膜２４と反対
の導電型の不純物（ソース・ドレイン用半導体薄膜２４
がｎ型の場合にはｐ型の不純物、ｐ型の場合にはｎ型の
不純物）が含有されたアモルファスシリコンまたはポリ
シリコンの半導体薄膜からなっている。左側のソース・
ドレイン用半導体薄膜２４の右側の上面、右側のソース
・ドレイン用半導体薄膜２４の左側の上面および両ソー
ス・ドレイン用半導体薄膜２４間におけるカットオフ電
流抑制層２３の上面にはポリシリコン等からなるチャネ
ル用半導体薄膜２５が設けられている。チャネル用半導
体薄膜２５、ソース・ドレイン用半導体薄膜２４および
下地絶縁性薄膜２２の上面には酸化シリコンや窒化シリ
コン等からなるゲート絶縁膜２６が設けられている。 両ソース・ドレイン用半導体薄膜２４間におけるチャネ
ル用半導体薄膜２５に対応する部分のゲート絶縁膜２６
の上面にはアルミニウムからなるゲート電極２７が設け
られている。ソース・ドレイン用半導体薄膜２４に対応
する部分のゲート絶縁膜２６にはコンタクトホール２８
が設けられている。ゲート絶縁膜２６の上面にはアルミ
ニウムからなるソース・ドレイン電極２９がコンタクト
ホール２８を介してソース・ドレイン用半導体薄膜２４
と接続されて設けられている。
ランジスタに適用した場合の一例を示したものである。 この薄膜トランジスタでは、シリコン、石英、耐熱性ガ
ラス等からなる基板２１の上面に酸化シリコンや窒化シ
リコン等からなる下地絶縁性薄膜２２が設けられている
。下地絶縁性薄膜２２の上面の所定の個所には後で詳述
するカットオフ電流抑制層２３が設けられている。カッ
トオフ電流抑制層２３の上面の両側には不純物を高濃度
に含有されたポリシリコン等からなるソース・ドレイン
用半導体薄膜２４が設けられている。カットオフ電流抑
制層２３は、ソース・ドレイン用半導体薄膜２４と反対
の導電型の不純物（ソース・ドレイン用半導体薄膜２４
がｎ型の場合にはｐ型の不純物、ｐ型の場合にはｎ型の
不純物）が含有されたアモルファスシリコンまたはポリ
シリコンの半導体薄膜からなっている。左側のソース・
ドレイン用半導体薄膜２４の右側の上面、右側のソース
・ドレイン用半導体薄膜２４の左側の上面および両ソー
ス・ドレイン用半導体薄膜２４間におけるカットオフ電
流抑制層２３の上面にはポリシリコン等からなるチャネ
ル用半導体薄膜２５が設けられている。チャネル用半導
体薄膜２５、ソース・ドレイン用半導体薄膜２４および
下地絶縁性薄膜２２の上面には酸化シリコンや窒化シリ
コン等からなるゲート絶縁膜２６が設けられている。 両ソース・ドレイン用半導体薄膜２４間におけるチャネ
ル用半導体薄膜２５に対応する部分のゲート絶縁膜２６
の上面にはアルミニウムからなるゲート電極２７が設け
られている。ソース・ドレイン用半導体薄膜２４に対応
する部分のゲート絶縁膜２６にはコンタクトホール２８
が設けられている。ゲート絶縁膜２６の上面にはアルミ
ニウムからなるソース・ドレイン電極２９がコンタクト
ホール２８を介してソース・ドレイン用半導体薄膜２４
と接続されて設けられている。
【００１０】このように、この薄膜トランジスタでは、
下地絶縁性薄膜２２とソース・ドレイン用半導体薄膜２
４との間に、ソース・ドレイン用半導体薄膜２４と反対
の導電型の不純物が含有された半導体薄膜からなるカッ
トオフ電流抑制層２３を設けているので、オン電流に大
きな影響を与えることなく、カットオフ電流を十分に低
減することができる。
下地絶縁性薄膜２２とソース・ドレイン用半導体薄膜２
４との間に、ソース・ドレイン用半導体薄膜２４と反対
の導電型の不純物が含有された半導体薄膜からなるカッ
トオフ電流抑制層２３を設けているので、オン電流に大
きな影響を与えることなく、カットオフ電流を十分に低
減することができる。
【００１１】次に、図４はこの発明をＬＤＤ構造のスタ
ガ型の薄膜トランジスタに適用した場合の一例を示した
ものである。この図において、図３と同一部分には同一
の符号を付し、その説明を適宜省略する。この薄膜トラ
ンジスタでは、図３の実施例に対し、ソース・ドレイン
用半導体薄膜２４を低濃度不純物領域２４ａと高濃度不
純物領域２４ｂとの積層構造となした点でのみ相違する
。カットオフ電流抑制層２３は低濃度不純物領域２４ａ
に面して形成される。低濃度不純物領域２４ａと高濃度
不純物領域２４ｂはイオン打込みの深さを変えて形成す
ることもできるし、低濃度不純物雰囲気中および高濃度
不純物雰囲気中でそれぞれＣＶＤにより成膜することも
できる。この薄膜トランジスタでは、前述のスタガ型の
薄膜トランジスタの場合と同様に、オン電流に大きな影
響を与えることなく、カットオフ電流を十分に低減する
ことができ、その上、低濃度の不純物を含有されたソー
ス・ドレイン用半導体薄膜２４ａによって高電界を緩和
することができるので、耐圧の向上を図ることができる
。
ガ型の薄膜トランジスタに適用した場合の一例を示した
ものである。この図において、図３と同一部分には同一
の符号を付し、その説明を適宜省略する。この薄膜トラ
ンジスタでは、図３の実施例に対し、ソース・ドレイン
用半導体薄膜２４を低濃度不純物領域２４ａと高濃度不
純物領域２４ｂとの積層構造となした点でのみ相違する
。カットオフ電流抑制層２３は低濃度不純物領域２４ａ
に面して形成される。低濃度不純物領域２４ａと高濃度
不純物領域２４ｂはイオン打込みの深さを変えて形成す
ることもできるし、低濃度不純物雰囲気中および高濃度
不純物雰囲気中でそれぞれＣＶＤにより成膜することも
できる。この薄膜トランジスタでは、前述のスタガ型の
薄膜トランジスタの場合と同様に、オン電流に大きな影
響を与えることなく、カットオフ電流を十分に低減する
ことができ、その上、低濃度の不純物を含有されたソー
ス・ドレイン用半導体薄膜２４ａによって高電界を緩和
することができるので、耐圧の向上を図ることができる
。
【００１２】次に、図５はこの発明を逆スタガ型の薄膜
トランジスタに適用した場合の一例を示したものである
。この薄膜トランジスタでは、シリコン、石英、耐熱性
ガラス等からなる基板３１の上面に酸化シリコンや窒化
シリコン等からなる下地絶縁性薄膜３２が設けられてい
る。下地絶縁性薄膜３２の上面の所定の個所にはアルミ
ニウムからなるゲート電極３３が設けられている。ゲー
ト電極３３および下地絶縁性薄膜３２の上面には酸化シ
リコンや窒化シリコン等からなるゲート絶縁膜３４が設
けられている。ゲート絶縁膜３４の上面の所定の個所に
はポリシリコン等からなるチャネル用半導体薄膜３５が
設けられている。チャネル用半導体薄膜３５の上面の両
側には不純物を高濃度に含有されたポリシリコン等から
なるソース・ドレイン用半導体薄膜３６が設けられてい
る。左側のソース・ドレイン用半導体薄膜３６の右端部
の上面、右側のソース・ドレイン用半導体薄膜３６の左
端部の上面および両ソース・ドレイン用半導体薄膜３６
間におけるチャネル用半導体薄膜３５の上面にはカット
オフ電流抑制層３７が設けられている。カットオフ電流
抑制層３７は、ソース・ドレイン用半導体薄膜３６と反
対の導電型の不純物（ソース・ドレイン用半導体薄膜３
６がｎ型の場合にはｐ型の不純物、ｐ型の場合にはｎ型
の不純物）が含有されたアモルファスシリコンまたはポ
リシリコンの半導体薄膜からなっている。カットオフ電
流抑制層３７およびソース・ドレイン用半導体薄膜３６
等の上面にはＰＳＧ等からなるパッシベーション薄膜３
８が設けられている。ソース・ドレイン用半導体薄膜３
６に対応する部分のパッシベーション薄膜３８にはコン
タクトホール３９が設けられている。パッシベーション
薄膜３８の上面にはアルミニウムからなるソース・ドレ
イン電極４０がコンタクトホール３９を介してソース・
ドレイン用半導体薄膜３６と接続されて設けられている
。つまり、この実施例では、カットオフ電流抑制層３７
はチャネル用半導体薄膜３５およびソース・ドレイン用
半導体薄膜３６のソース・ドレイン電極４０間部分のみ
に対応して形成されている。
トランジスタに適用した場合の一例を示したものである
。この薄膜トランジスタでは、シリコン、石英、耐熱性
ガラス等からなる基板３１の上面に酸化シリコンや窒化
シリコン等からなる下地絶縁性薄膜３２が設けられてい
る。下地絶縁性薄膜３２の上面の所定の個所にはアルミ
ニウムからなるゲート電極３３が設けられている。ゲー
ト電極３３および下地絶縁性薄膜３２の上面には酸化シ
リコンや窒化シリコン等からなるゲート絶縁膜３４が設
けられている。ゲート絶縁膜３４の上面の所定の個所に
はポリシリコン等からなるチャネル用半導体薄膜３５が
設けられている。チャネル用半導体薄膜３５の上面の両
側には不純物を高濃度に含有されたポリシリコン等から
なるソース・ドレイン用半導体薄膜３６が設けられてい
る。左側のソース・ドレイン用半導体薄膜３６の右端部
の上面、右側のソース・ドレイン用半導体薄膜３６の左
端部の上面および両ソース・ドレイン用半導体薄膜３６
間におけるチャネル用半導体薄膜３５の上面にはカット
オフ電流抑制層３７が設けられている。カットオフ電流
抑制層３７は、ソース・ドレイン用半導体薄膜３６と反
対の導電型の不純物（ソース・ドレイン用半導体薄膜３
６がｎ型の場合にはｐ型の不純物、ｐ型の場合にはｎ型
の不純物）が含有されたアモルファスシリコンまたはポ
リシリコンの半導体薄膜からなっている。カットオフ電
流抑制層３７およびソース・ドレイン用半導体薄膜３６
等の上面にはＰＳＧ等からなるパッシベーション薄膜３
８が設けられている。ソース・ドレイン用半導体薄膜３
６に対応する部分のパッシベーション薄膜３８にはコン
タクトホール３９が設けられている。パッシベーション
薄膜３８の上面にはアルミニウムからなるソース・ドレ
イン電極４０がコンタクトホール３９を介してソース・
ドレイン用半導体薄膜３６と接続されて設けられている
。つまり、この実施例では、カットオフ電流抑制層３７
はチャネル用半導体薄膜３５およびソース・ドレイン用
半導体薄膜３６のソース・ドレイン電極４０間部分のみ
に対応して形成されている。
【００１３】このように、この薄膜トランジスタでは、
ソース・ドレイン用半導体薄膜３６とパッシベーション
薄膜３８との間に、ソース・ドレイン用半導体薄膜３６
と反対の導電型の不純物が含有された半導体薄膜からな
るカットオフ電流抑制層３７を設けているので、オン電
流に大きな影響を与えることなく、カットオフ電流を十
分に低減することができる。
ソース・ドレイン用半導体薄膜３６とパッシベーション
薄膜３８との間に、ソース・ドレイン用半導体薄膜３６
と反対の導電型の不純物が含有された半導体薄膜からな
るカットオフ電流抑制層３７を設けているので、オン電
流に大きな影響を与えることなく、カットオフ電流を十
分に低減することができる。
【００１４】次に、図６はこの発明をＬＤＤ構造の逆ス
タガ型の薄膜トランジスタに適用した場合の一例を示し
たものである。この図において、図５と同一部分には同
一の符号を付し、その説明を適宜省略する。この薄膜ト
ランジスタでは、図５の実施例に対し、ソース・ドレイ
ン用半導体薄膜３６を低濃度不純物領域３６ａと高濃度
不純物領域３６ｂからなるＬＤＤ構造となした点でのみ
相違する。この場合、ソース・ドレイン電極４０に接合
される領域を高濃度不純物領域３６ｂとなし、その内側
に位置する領域を低濃度不純物領域３６ａとなす。カッ
トオフ電流抑制層３７はチャネル用半導体薄膜３５のチ
ャネル領域と、ソース・ドレイン用半導体薄膜３６の低
濃度不純物領域３６ａにのみ対応して形成されている。 この薄膜トランジスタでは、前述の逆スタガ型の薄膜ト
ランジスタの場合と同様に、オン電流に大きな影響を与
えることなく、カットオフ電流を十分に低減することが
でき、その上、低濃度の不純物が含有されたソース・ド
レイン用半導体薄膜３６ａによって高電界を緩和するこ
とができるので、耐圧の向上を図ることができる。
タガ型の薄膜トランジスタに適用した場合の一例を示し
たものである。この図において、図５と同一部分には同
一の符号を付し、その説明を適宜省略する。この薄膜ト
ランジスタでは、図５の実施例に対し、ソース・ドレイ
ン用半導体薄膜３６を低濃度不純物領域３６ａと高濃度
不純物領域３６ｂからなるＬＤＤ構造となした点でのみ
相違する。この場合、ソース・ドレイン電極４０に接合
される領域を高濃度不純物領域３６ｂとなし、その内側
に位置する領域を低濃度不純物領域３６ａとなす。カッ
トオフ電流抑制層３７はチャネル用半導体薄膜３５のチ
ャネル領域と、ソース・ドレイン用半導体薄膜３６の低
濃度不純物領域３６ａにのみ対応して形成されている。 この薄膜トランジスタでは、前述の逆スタガ型の薄膜ト
ランジスタの場合と同様に、オン電流に大きな影響を与
えることなく、カットオフ電流を十分に低減することが
でき、その上、低濃度の不純物が含有されたソース・ド
レイン用半導体薄膜３６ａによって高電界を緩和するこ
とができるので、耐圧の向上を図ることができる。
【００１５】
【発明の効果】以上説明したように、この発明によれば
、ソース・ドレイン領域の一面にカットオフ電流抑制層
を結合しているので、オン電流に大きな影響を与えるこ
となく、カットオフ電流を十分に低減することができる
。
、ソース・ドレイン領域の一面にカットオフ電流抑制層
を結合しているので、オン電流に大きな影響を与えるこ
となく、カットオフ電流を十分に低減することができる
。
【図１】この発明をコプラナ型の薄膜トランジスタに適
用した場合の一例の断面図。
用した場合の一例の断面図。
【図２】この発明をＬＤＤ構造のコプラナ型の薄膜トラ
ンジスタに適用した場合の一例の断面図。
ンジスタに適用した場合の一例の断面図。
【図３】この発明をスタガ型の薄膜トランジスタに適用
した場合の一例の断面図。
した場合の一例の断面図。
【図４】この発明をＬＤＤ構造のスタガ型の薄膜トラン
ジスタに適用した場合の一例の断面図。
ジスタに適用した場合の一例の断面図。
【図５】この発明を逆スタガコプラナ型の薄膜トランジ
スタに適用した場合の一例の断面図。
スタに適用した場合の一例の断面図。
【図６】この発明をＬＤＤ構造の逆スタガコプラナ型の
薄膜トランジスタに適用した場合の一例の断面図。
薄膜トランジスタに適用した場合の一例の断面図。
１ 基板
２ 下地絶縁性薄膜
３ カットオフ電流抑制層
４ 半導体薄膜
５ ゲート絶縁膜
６ チャネル領域
７ ゲート電極
８ ソース・ドレイン領域
１０ ソース・ドレイン電極
Claims (10)
- 【請求項１】 単層または複数層の半導体薄膜に一導
電型の不純物が高濃度に含有されたソース・ドレイン領
域を設けると共に該ソース・ドレイン領域の一面にカッ
トオフ電流抑制層を結合したことを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】 前記カットオフ電流抑制層は他導電型
の不純物が含有された半導体薄膜からなることを特徴と
する請求項１記載の薄膜トランジスタ。 - 【請求項３】 酸化シリコンや窒化シリコン等からな
る下地絶縁性薄膜を備えていることを特徴とする請求項
１記載の薄膜トランジスタ。 - 【請求項４】 前記半導体薄膜のソース・ドレイン領
域は高濃度不純物領域と該高濃度不純物領域周囲の低濃
度不純物領域からなるＬＤＤ構造であることを特徴とす
る請求項１記載の薄膜トランジスタ。 - 【請求項５】 コプラナ型であることを特徴とする請
求項１記載の薄膜トランジスタ。 - 【請求項６】 前記半導体薄膜はチャネル用半導体薄
膜とソースおよびドレイン用半導体薄膜の積層構造を有
することを特徴とする請求項１記載の薄膜トランジスタ
。 - 【請求項７】 ソースおよびドレイン用半導体薄膜は
高濃度不純物領域と低濃度不純物領域の積層構造とされ
ていることを特徴とする請求項１記載の薄膜トランジス
タ。 - 【請求項８】 前記カットオフ電流抑制層は前記半導
体薄膜のソース・ドレイン電極間部分のみに対応して形
成されていることを特徴とする請求項１記載の薄膜トラ
ンジスタ。 - 【請求項９】 前記半導体薄膜はチャネル用半導体薄
膜と、低濃度不純物領域および高濃度不純物領域からな
るソースおよびドレイン用半導体薄膜の積層構造を有す
ることを特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項１０】 前記カットオフ電流抑制層は前記半
導体薄膜のソース・ドレイン電極間部分のみに対応して
形成されていることを特徴とする請求項９記載の薄膜ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17043891A JPH04369271A (ja) | 1991-06-17 | 1991-06-17 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17043891A JPH04369271A (ja) | 1991-06-17 | 1991-06-17 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369271A true JPH04369271A (ja) | 1992-12-22 |
Family
ID=15904922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17043891A Pending JPH04369271A (ja) | 1991-06-17 | 1991-06-17 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369271A (ja) |
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