JP3185759B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置など
に用いる薄膜トランジスタの製造方法に関するものであ
る。
に用いる薄膜トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、ガラス基板上に形成する薄膜能動
デバイスは、大面積透過型液晶ディスプレイや密着型イ
メージセンサ等を初めとする様々な分野に応用すべく、
活発な研究およい技術開発が行われている。なかでも低
温多結晶シリコン薄膜トランジスタは周辺駆動回路も一
体化した全薄膜化デバイスを実現する最も有望なデバイ
スとして注目を集めている。
デバイスは、大面積透過型液晶ディスプレイや密着型イ
メージセンサ等を初めとする様々な分野に応用すべく、
活発な研究およい技術開発が行われている。なかでも低
温多結晶シリコン薄膜トランジスタは周辺駆動回路も一
体化した全薄膜化デバイスを実現する最も有望なデバイ
スとして注目を集めている。
【０００３】このような薄膜トランジスタは、図５の工
程図に示したように、セルフアラインのプレーナ型薄膜
トランジスタとして作成するのがもっとも一般的であ
る。この方法では、図５の（Ａ）に示したように、まず
ガラス基板６の上にシリコン酸化膜１２を介して多結晶
シリコン膜１４を形成する。つづいて、図５の（Ｂ）に
示したように、多結晶シリコン膜１４の上に多結晶シリ
コン膜１４を覆ってシリコン酸化膜によるゲート絶縁膜
２４を形成し、ゲート絶縁膜２４の上にゲート電極の材
料を膜状に形成して、ゲート電極材料を、その下のゲー
ト絶縁膜２４と共にエッチングすることによってゲート
電極２６を形成する。その後、図５の（Ｃ）に示したよ
うに、このゲート電極２６をマスクとして不純物２８の
ドーピングを行いソース・ドレイン領域３０を自己整合
的に形成する。さらに、図５の（Ｄ）に示したように、
ゲート絶縁膜２４を全体に形成した上で、その上に層間
絶縁層３２を形成し、層間絶縁層３２の上に、コンタク
トホール３４を通じてソース・ドレイン領域３０に接続
された電極３６を形成して、薄膜トランジスタの作製を
完了する。
程図に示したように、セルフアラインのプレーナ型薄膜
トランジスタとして作成するのがもっとも一般的であ
る。この方法では、図５の（Ａ）に示したように、まず
ガラス基板６の上にシリコン酸化膜１２を介して多結晶
シリコン膜１４を形成する。つづいて、図５の（Ｂ）に
示したように、多結晶シリコン膜１４の上に多結晶シリ
コン膜１４を覆ってシリコン酸化膜によるゲート絶縁膜
２４を形成し、ゲート絶縁膜２４の上にゲート電極の材
料を膜状に形成して、ゲート電極材料を、その下のゲー
ト絶縁膜２４と共にエッチングすることによってゲート
電極２６を形成する。その後、図５の（Ｃ）に示したよ
うに、このゲート電極２６をマスクとして不純物２８の
ドーピングを行いソース・ドレイン領域３０を自己整合
的に形成する。さらに、図５の（Ｄ）に示したように、
ゲート絶縁膜２４を全体に形成した上で、その上に層間
絶縁層３２を形成し、層間絶縁層３２の上に、コンタク
トホール３４を通じてソース・ドレイン領域３０に接続
された電極３６を形成して、薄膜トランジスタの作製を
完了する。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来の製造方法では、ゲート電極材料をゲート絶縁膜２４
と共にエッチングする際、ゲート絶縁膜２４は多結晶シ
リコン膜１４の酸化膜であるため、ゲート絶縁膜２４を
選択的にエッチングすることは非常に難しく、しばしば
製造歩留まりの悪化が生じていた。この問題を回避する
ため、図６の（Ａ）ないし（Ｄ）の工程図に示したよう
に、ゲート絶縁膜２４を形成した後、ゲート絶縁膜２４
を通じて多結晶シリコン膜１４に不純物２８を打ち込む
方法が考えられる。この方法では、ゲート絶縁膜２４の
エッチングは不要であるから、エッチングプロセスに係
わる上記問題を回避できる。しかし、ゲート絶縁膜２４
の厚さは通常、１０００オングストローム程度であり、
このような厚さの酸化膜を通じてその下側の半導体層に
不純物２８を打ち込むためには１００ＫｅＶ以上の電圧
で不純物２８を加速する必要があり、きわめて高価な不
純物ドーピング装置を用いなければならず、設備に費用
がかかるため、製造コストが増大するという問題が発生
する。また、このような高電圧で不純物２８を打ち込む
とゲート絶縁膜２４の静電破壊が生じやすくなり、歩留
まりが悪化する。
来の製造方法では、ゲート電極材料をゲート絶縁膜２４
と共にエッチングする際、ゲート絶縁膜２４は多結晶シ
リコン膜１４の酸化膜であるため、ゲート絶縁膜２４を
選択的にエッチングすることは非常に難しく、しばしば
製造歩留まりの悪化が生じていた。この問題を回避する
ため、図６の（Ａ）ないし（Ｄ）の工程図に示したよう
に、ゲート絶縁膜２４を形成した後、ゲート絶縁膜２４
を通じて多結晶シリコン膜１４に不純物２８を打ち込む
方法が考えられる。この方法では、ゲート絶縁膜２４の
エッチングは不要であるから、エッチングプロセスに係
わる上記問題を回避できる。しかし、ゲート絶縁膜２４
の厚さは通常、１０００オングストローム程度であり、
このような厚さの酸化膜を通じてその下側の半導体層に
不純物２８を打ち込むためには１００ＫｅＶ以上の電圧
で不純物２８を加速する必要があり、きわめて高価な不
純物ドーピング装置を用いなければならず、設備に費用
がかかるため、製造コストが増大するという問題が発生
する。また、このような高電圧で不純物２８を打ち込む
とゲート絶縁膜２４の静電破壊が生じやすくなり、歩留
まりが悪化する。
【０００５】本発明はこのような問題を解決するために
なされたもので、その目的は、高度な技術を必要とする
エッチング工程を不要とし、かつゲート絶縁膜の静電破
壊を防止して製造歩留まりの向上を実現する薄膜トラン
ジスタの製造方法を提供することにある。
なされたもので、その目的は、高度な技術を必要とする
エッチング工程を不要とし、かつゲート絶縁膜の静電破
壊を防止して製造歩留まりの向上を実現する薄膜トラン
ジスタの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため、絶縁基板上に形成した薄膜半導体層と、前記
薄膜半導体層に形成したソース・ドレイン領域と、前記
ソース・ドレイン領域の上方に形成したゲート電極と、
前記ソース・ドレイン領域に接続した電極とを含む薄膜
トランジスタを製造する方法において、前記絶縁基板上
に前記薄膜半導体層を形成した後、前記薄膜半導体層の
上に前記薄膜半導体層を覆う第１のゲート絶縁膜を形成
し、前記薄膜半導体層および前記第１のゲート絶縁膜を
島状にパターンニングし、前記ゲート電極の少なくとも
主要部を内側に含む領域を除いて、前記第１のゲート絶
縁膜を通じ前記薄膜半導体層に不純物をドーピングして
前記薄膜半導体層の一部に第１のソース・ドレイン領域
を形成し、前記第１のゲート絶縁膜の上に前記第１のゲ
ート絶縁膜を覆う第２のゲート絶縁膜を形成し、前記第
２のゲート絶縁膜の上に前記ゲート電極を形成し、前記
ゲート電極をマスクとし前記第１および第２のゲート絶
縁膜を通じて前記不純物を相対的に低濃度でドーピング
することにより前記薄膜半導体層に第２のソース・ドレ
イン領域を形成することを特徴とする。
するため、絶縁基板上に形成した薄膜半導体層と、前記
薄膜半導体層に形成したソース・ドレイン領域と、前記
ソース・ドレイン領域の上方に形成したゲート電極と、
前記ソース・ドレイン領域に接続した電極とを含む薄膜
トランジスタを製造する方法において、前記絶縁基板上
に前記薄膜半導体層を形成した後、前記薄膜半導体層の
上に前記薄膜半導体層を覆う第１のゲート絶縁膜を形成
し、前記薄膜半導体層および前記第１のゲート絶縁膜を
島状にパターンニングし、前記ゲート電極の少なくとも
主要部を内側に含む領域を除いて、前記第１のゲート絶
縁膜を通じ前記薄膜半導体層に不純物をドーピングして
前記薄膜半導体層の一部に第１のソース・ドレイン領域
を形成し、前記第１のゲート絶縁膜の上に前記第１のゲ
ート絶縁膜を覆う第２のゲート絶縁膜を形成し、前記第
２のゲート絶縁膜の上に前記ゲート電極を形成し、前記
ゲート電極をマスクとし前記第１および第２のゲート絶
縁膜を通じて前記不純物を相対的に低濃度でドーピング
することにより前記薄膜半導体層に第２のソース・ドレ
イン領域を形成することを特徴とする。
【０００７】したがって本発明では、第１および第２の
ゲート絶縁膜の全体の厚さがゲート絶縁膜として必要な
厚さを備えていればよく、第１のゲート絶縁膜の厚さは
薄くてもよい。そのため、第１のゲート絶縁膜を通じて
不純物をドーピングする際は、特に高速度で不純物を打
ち込まなくても必要な不純物濃度を確保できる。また、
第１および第２のゲート絶縁膜を通じて２回目に行うド
ーピングでは相対的に低濃度で不純物をドーピングする
ので、この場合にも高速度で不純物を打ち込む必要がな
い。したがって第１および第２のゲート絶縁膜の静電破
壊は発生しない。また、２回目のドーピングに先だって
ゲート電極をエッチングにより形成するが、第２のゲー
ト絶縁膜は例えば半導体の酸化膜により形成し、ゲート
電極はドープド多結晶シリコンやシリサイドにより形成
することができ、その場合、半導体酸化膜上に形成した
ドープド多結晶シリコンやシリサイドのエッチングは比
較的容易である。したがって、このエッチングにより製
造歩留まりが低下することはない。
ゲート絶縁膜の全体の厚さがゲート絶縁膜として必要な
厚さを備えていればよく、第１のゲート絶縁膜の厚さは
薄くてもよい。そのため、第１のゲート絶縁膜を通じて
不純物をドーピングする際は、特に高速度で不純物を打
ち込まなくても必要な不純物濃度を確保できる。また、
第１および第２のゲート絶縁膜を通じて２回目に行うド
ーピングでは相対的に低濃度で不純物をドーピングする
ので、この場合にも高速度で不純物を打ち込む必要がな
い。したがって第１および第２のゲート絶縁膜の静電破
壊は発生しない。また、２回目のドーピングに先だって
ゲート電極をエッチングにより形成するが、第２のゲー
ト絶縁膜は例えば半導体の酸化膜により形成し、ゲート
電極はドープド多結晶シリコンやシリサイドにより形成
することができ、その場合、半導体酸化膜上に形成した
ドープド多結晶シリコンやシリサイドのエッチングは比
較的容易である。したがって、このエッチングにより製
造歩留まりが低下することはない。
【０００８】また、本発明は、絶縁基板上に形成した薄
膜半導体層と、前記薄膜半導体層に形成したソース・ド
レイン領域と、前記ソース・ドレイン領域の上方に形成
したゲート電極と、前記ソース・ドレイン領域に接続し
た電極とを含むＮ型およびＰ型の薄膜トランジスタを同
一の前記絶縁基板上に製造する方法において、前記絶縁
基板上に前記薄膜半導体層を形成した後、前記薄膜半導
体層の上に前記薄膜半導体層を覆う第１のゲート絶縁膜
を形成し、前記薄膜半導体層および前記第１のゲート絶
縁膜を島状にパターンニングして少なくとも第１および
第２のトランジスタ領域を形成し、前記ゲート電極の少
なくとも主要部を内側に含む領域を除いて、前記第１の
トランジスタ領域の前記第１のゲート絶縁膜を通じ前記
第１のトランジスタ領域の前記薄膜半導体層にＮ型不純
物をドーピングして前記薄膜半導体層の一部に第１のＮ
型ソース・ドレイン領域を形成し、前記第１のゲート絶
縁膜の上に前記第１のゲート絶縁膜を覆う第２のゲート
絶縁膜を形成し、前記第１および第２のトランジスタ領
域のそれぞれにおいて前記第２のゲート絶縁膜の上に前
記ゲート電極を形成し、前記第１のトランジスタ領域に
おいて前記ゲート電極をマスクとし前記第１および第２
のゲート絶縁膜を通じて前記Ｎ型不純物を相対的に低濃
度でドーピングすることにより前記薄膜半導体層に第２
のＮ型ソース・ドレイン領域を形成し、前記第２のトラ
ンジスタ領域において前記ゲート電極をマスクとし前記
第１および第２のゲート絶縁膜を通じてＰ型不純物をド
ーピングすることにより前記薄膜半導体層にＰ型ソース
・ドレイン領域を形成することを特徴とする。
膜半導体層と、前記薄膜半導体層に形成したソース・ド
レイン領域と、前記ソース・ドレイン領域の上方に形成
したゲート電極と、前記ソース・ドレイン領域に接続し
た電極とを含むＮ型およびＰ型の薄膜トランジスタを同
一の前記絶縁基板上に製造する方法において、前記絶縁
基板上に前記薄膜半導体層を形成した後、前記薄膜半導
体層の上に前記薄膜半導体層を覆う第１のゲート絶縁膜
を形成し、前記薄膜半導体層および前記第１のゲート絶
縁膜を島状にパターンニングして少なくとも第１および
第２のトランジスタ領域を形成し、前記ゲート電極の少
なくとも主要部を内側に含む領域を除いて、前記第１の
トランジスタ領域の前記第１のゲート絶縁膜を通じ前記
第１のトランジスタ領域の前記薄膜半導体層にＮ型不純
物をドーピングして前記薄膜半導体層の一部に第１のＮ
型ソース・ドレイン領域を形成し、前記第１のゲート絶
縁膜の上に前記第１のゲート絶縁膜を覆う第２のゲート
絶縁膜を形成し、前記第１および第２のトランジスタ領
域のそれぞれにおいて前記第２のゲート絶縁膜の上に前
記ゲート電極を形成し、前記第１のトランジスタ領域に
おいて前記ゲート電極をマスクとし前記第１および第２
のゲート絶縁膜を通じて前記Ｎ型不純物を相対的に低濃
度でドーピングすることにより前記薄膜半導体層に第２
のＮ型ソース・ドレイン領域を形成し、前記第２のトラ
ンジスタ領域において前記ゲート電極をマスクとし前記
第１および第２のゲート絶縁膜を通じてＰ型不純物をド
ーピングすることにより前記薄膜半導体層にＰ型ソース
・ドレイン領域を形成することを特徴とする。
【０００９】したがって、本発明では、まずＮ型のトラ
ンジスタに関しては、上記発明と同様に発明の目的を達
成することができる。一方、Ｐ型のトランジスタに関し
ては、ゲート電極をマスクとして第１および第２のゲー
ト絶縁膜を通じＰ型不純物をドーピングすることにより
薄膜半導体層にＰ型ソース・ドレイン領域を形成し、こ
の場合にも従来のような絶縁層のエッチングは行わない
ので、エッチングに係わる問題は発生せず、そして少な
い工程数で薄膜トランジスタを形成できる。また、ボロ
ンなどのＰ型不純物は質量が軽く、したがってこのよう
なＰ型不純物を用いることで、第１および第２のゲート
絶縁膜を通じてドーピングを行っても、特に高速度で不
純物を打ち込まなくても必要な濃度で不純物をドーピン
グできる。したがって高電圧を印加して不純物を加速す
る必要がなく、第１および第２のゲート絶縁膜の静電破
壊は発生しない。
ンジスタに関しては、上記発明と同様に発明の目的を達
成することができる。一方、Ｐ型のトランジスタに関し
ては、ゲート電極をマスクとして第１および第２のゲー
ト絶縁膜を通じＰ型不純物をドーピングすることにより
薄膜半導体層にＰ型ソース・ドレイン領域を形成し、こ
の場合にも従来のような絶縁層のエッチングは行わない
ので、エッチングに係わる問題は発生せず、そして少な
い工程数で薄膜トランジスタを形成できる。また、ボロ
ンなどのＰ型不純物は質量が軽く、したがってこのよう
なＰ型不純物を用いることで、第１および第２のゲート
絶縁膜を通じてドーピングを行っても、特に高速度で不
純物を打ち込まなくても必要な濃度で不純物をドーピン
グできる。したがって高電圧を印加して不純物を加速す
る必要がなく、第１および第２のゲート絶縁膜の静電破
壊は発生しない。
【００１０】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１の（Ａ）ないし（Ｅ）
は本発明による薄膜トランジスタの製造方法の一実施の
形態例を示す工程図である。以下ではこの図面を参照し
て、ゲート絶縁膜が比較的厚く、ＬＤＤ構造（ライトリ
ィ・ドープド・ドレイン構造）を有するセルフアライン
の薄膜トランジスタを製造する場合を例に説明する。本
実施の形態例の薄膜トランジスタの製造方法では、図１
の（Ａ）に示したように、まずガラス基板１の上に、ガ
ラス基板１から重金属が拡散して析出することを防止す
るため、絶縁膜であるシリコン酸化膜２を堆積し、次
に、その上に多結晶シリコン膜３（本発明に係わる薄膜
半導体層）を形成する。この多結晶シリコン膜３はレー
ザ照射による方法や、化学気相成長法（ＬＰＣＶＤ
法）、あるいはプラズマ化学気相成長法（ＰＣＶＤ法）
などにより形成することができる。つづいて、多結晶シ
リコン膜３の上に第１のゲート絶縁膜４を形成し、第１
ゲ−ト絶縁膜４および多結晶シリコン膜３を同一パター
ンでパターニングする。
て図面を参照して説明する。図１の（Ａ）ないし（Ｅ）
は本発明による薄膜トランジスタの製造方法の一実施の
形態例を示す工程図である。以下ではこの図面を参照し
て、ゲート絶縁膜が比較的厚く、ＬＤＤ構造（ライトリ
ィ・ドープド・ドレイン構造）を有するセルフアライン
の薄膜トランジスタを製造する場合を例に説明する。本
実施の形態例の薄膜トランジスタの製造方法では、図１
の（Ａ）に示したように、まずガラス基板１の上に、ガ
ラス基板１から重金属が拡散して析出することを防止す
るため、絶縁膜であるシリコン酸化膜２を堆積し、次
に、その上に多結晶シリコン膜３（本発明に係わる薄膜
半導体層）を形成する。この多結晶シリコン膜３はレー
ザ照射による方法や、化学気相成長法（ＬＰＣＶＤ
法）、あるいはプラズマ化学気相成長法（ＰＣＶＤ法）
などにより形成することができる。つづいて、多結晶シ
リコン膜３の上に第１のゲート絶縁膜４を形成し、第１
ゲ−ト絶縁膜４および多結晶シリコン膜３を同一パター
ンでパターニングする。
【００１１】次に、図１の（Ｂ）に示したように、レジ
ストマスク１０を用いて多結晶シリコン膜３の一部に第
１のゲート絶縁膜４を通してＮ型の不純物２８（例えば
リン）をドーピングし、第１のソース・ドレイン領域７
を形成する。その後、図１の（Ｃ）に示したように、第
１のゲート絶縁膜４を残したまま第１のゲート絶縁膜４
の上にさらにシリコン酸化膜を堆積して第２のゲート絶
縁膜５を形成する。このとき第１のゲート絶縁膜４と第
２のゲート絶縁膜５の膜厚の和が所望のゲート絶縁膜厚
となるように膜厚を調整する。第１および第２のゲート
絶縁膜４、５の全膜厚は例えば８００〜１０００オング
ストローム程度となるように調整することで良好な結果
が得られる。なお、レジストマスク１０は後に形成する
ゲート電極の面積よりやや広い面積に設定し、ゲート電
極１３を内側に含む領域（レジストマスク１０の領域）
を除いて上記ドーピングが行われるようにする。
ストマスク１０を用いて多結晶シリコン膜３の一部に第
１のゲート絶縁膜４を通してＮ型の不純物２８（例えば
リン）をドーピングし、第１のソース・ドレイン領域７
を形成する。その後、図１の（Ｃ）に示したように、第
１のゲート絶縁膜４を残したまま第１のゲート絶縁膜４
の上にさらにシリコン酸化膜を堆積して第２のゲート絶
縁膜５を形成する。このとき第１のゲート絶縁膜４と第
２のゲート絶縁膜５の膜厚の和が所望のゲート絶縁膜厚
となるように膜厚を調整する。第１および第２のゲート
絶縁膜４、５の全膜厚は例えば８００〜１０００オング
ストローム程度となるように調整することで良好な結果
が得られる。なお、レジストマスク１０は後に形成する
ゲート電極の面積よりやや広い面積に設定し、ゲート電
極１３を内側に含む領域（レジストマスク１０の領域）
を除いて上記ドーピングが行われるようにする。
【００１２】次にドープド多結晶シリコン膜やシリサイ
ド膜を第２のゲート絶縁膜５の上に形成し、パターニン
グしてゲート電極１３を形成する。このときゲート電極
１３のみをエッチングし、第１および第２のゲート絶縁
膜４、５は従来のようにエッチングせず、そのまま残
す。シリコン酸化膜（第２のゲート絶縁膜５）上のドー
プド多結晶シリコン膜やシリサイド膜を選択的にエッチ
ングすることは比較的容易であり、したがって、ここで
行うエッチングにより製造歩留まりが低下することはな
い。
ド膜を第２のゲート絶縁膜５の上に形成し、パターニン
グしてゲート電極１３を形成する。このときゲート電極
１３のみをエッチングし、第１および第２のゲート絶縁
膜４、５は従来のようにエッチングせず、そのまま残
す。シリコン酸化膜（第２のゲート絶縁膜５）上のドー
プド多結晶シリコン膜やシリサイド膜を選択的にエッチ
ングすることは比較的容易であり、したがって、ここで
行うエッチングにより製造歩留まりが低下することはな
い。
【００１３】その後、図１の（Ｄ）に示したように、ゲ
ート電極１３をマスクとしてＮ型の不純物２８によるド
ーピングを行い、第１のソース・ドレイン領域７よりも
低濃度である第２のソース・ドレイン領域１１を、ゲー
ト電極１３周辺の多結晶シリコン膜３に形成する。ここ
で、不純物２８のドーピングは、８００〜１０００オン
グストローム程度の第１および第２のゲート絶縁膜４、
５を通して行うことになり、このような厚い絶縁膜を通
してドーピングを行う場合、特にＮ型のドーパントであ
るリンではドーピングの効率が落ちるだけでなく、エネ
ルギーの高いイオンが必要となるため絶縁膜の破壊が問
題となる。しかし、ここでは低濃度の不純物ドーピング
を行うため、ドーピング効率が低下しても特に問題とな
らず、また高速度で不純物２８を打ち込む必要がないの
で第１および第２のゲート絶縁膜４、５が静電破壊され
ることもない。
ート電極１３をマスクとしてＮ型の不純物２８によるド
ーピングを行い、第１のソース・ドレイン領域７よりも
低濃度である第２のソース・ドレイン領域１１を、ゲー
ト電極１３周辺の多結晶シリコン膜３に形成する。ここ
で、不純物２８のドーピングは、８００〜１０００オン
グストローム程度の第１および第２のゲート絶縁膜４、
５を通して行うことになり、このような厚い絶縁膜を通
してドーピングを行う場合、特にＮ型のドーパントであ
るリンではドーピングの効率が落ちるだけでなく、エネ
ルギーの高いイオンが必要となるため絶縁膜の破壊が問
題となる。しかし、ここでは低濃度の不純物ドーピング
を行うため、ドーピング効率が低下しても特に問題とな
らず、また高速度で不純物２８を打ち込む必要がないの
で第１および第２のゲート絶縁膜４、５が静電破壊され
ることもない。
【００１４】次に、ドーピングされた不純物２８の活性
化を行い、さらに図１の（Ｅ）に示したように、第２の
ゲート絶縁膜５およびゲート電極１３の上に層間絶縁膜
８を形成する。つづいて、層間絶縁膜８ならびに第１お
よび第２のゲート絶縁膜４、５を貫通して多結晶シリコ
ン膜３に接続するコンタクトホール１６を形成し、層間
絶縁膜８の上にコンタクトホール１６に接続する電極９
を形成して薄膜トランジスタを完成させる。
化を行い、さらに図１の（Ｅ）に示したように、第２の
ゲート絶縁膜５およびゲート電極１３の上に層間絶縁膜
８を形成する。つづいて、層間絶縁膜８ならびに第１お
よび第２のゲート絶縁膜４、５を貫通して多結晶シリコ
ン膜３に接続するコンタクトホール１６を形成し、層間
絶縁膜８の上にコンタクトホール１６に接続する電極９
を形成して薄膜トランジスタを完成させる。
【００１５】このように、本実施の形態例の薄膜トラン
ジスタの製造方法では、第１および第２のゲート絶縁膜
４、５の全体の厚さがゲート絶縁膜２４として必要な厚
さを備えていればよく、したがって第１のゲート絶縁膜
４の厚さは薄くてもよい。そのため、第１のゲート絶縁
膜４を通じて不純物２８をドーピングする際は、特に高
速度で不純物２８を打ち込まなくても必要な不純物濃度
を確保できる。また、第１および第２のゲート絶縁膜
４、５を通じて２回目に行うドーピングでは相対的に低
濃度で不純物２８をドーピングするので、この場合にも
高速度で不純物２８を打ち込む必要がない。したがって
第１および第２のゲート絶縁膜４、５の静電破壊は発生
しない。
ジスタの製造方法では、第１および第２のゲート絶縁膜
４、５の全体の厚さがゲート絶縁膜２４として必要な厚
さを備えていればよく、したがって第１のゲート絶縁膜
４の厚さは薄くてもよい。そのため、第１のゲート絶縁
膜４を通じて不純物２８をドーピングする際は、特に高
速度で不純物２８を打ち込まなくても必要な不純物濃度
を確保できる。また、第１および第２のゲート絶縁膜
４、５を通じて２回目に行うドーピングでは相対的に低
濃度で不純物２８をドーピングするので、この場合にも
高速度で不純物２８を打ち込む必要がない。したがって
第１および第２のゲート絶縁膜４、５の静電破壊は発生
しない。
【００１６】また、２回目のドーピングに先だってゲー
ト電極１３をエッチングにより形成するが、第２のゲー
ト絶縁膜５は半導体酸化膜により形成し、ゲート電極１
３はドープド多結晶シリコンやシリサイドにより形成し
ており、半導体酸化膜上に形成したドープド多結晶シリ
コンやシリサイドから成るゲート電極１３のエッチング
は比較的容易である。したがって、エッチングの結果は
常に安定しており、このエッチングにより製造歩留まり
が低下することはない。
ト電極１３をエッチングにより形成するが、第２のゲー
ト絶縁膜５は半導体酸化膜により形成し、ゲート電極１
３はドープド多結晶シリコンやシリサイドにより形成し
ており、半導体酸化膜上に形成したドープド多結晶シリ
コンやシリサイドから成るゲート電極１３のエッチング
は比較的容易である。したがって、エッチングの結果は
常に安定しており、このエッチングにより製造歩留まり
が低下することはない。
【００１７】次に、第２の実施の形態例について説明す
る。図２の（Ａ）ないし（Ｅ）は第２の実施の形態例を
示す工程図である。図中、図１と同一の要素には同一の
符号が付されている。この第２の実施の形態例が上記薄
膜トランジスタの製造方法と異なるのは、図２の（Ｃ）
に示したように、ゲート電極２２は、その一部を第１お
よび第２のゲート絶縁膜４、５を挟んで第１のソース・
ドレイン領域７と対向させて形成する点である。したが
って、この実施の形態例では、ゲート電極２２の主要部
はレジストマスク１０の領域の内側に含まれるものの、
一部は同領域の外側に延出している。このようにゲート
電極２２を形成することにより、ゲート電極２２と第１
のソース・ドレイン領域７とが対向している箇所にコン
デンサを形成することができる。
る。図２の（Ａ）ないし（Ｅ）は第２の実施の形態例を
示す工程図である。図中、図１と同一の要素には同一の
符号が付されている。この第２の実施の形態例が上記薄
膜トランジスタの製造方法と異なるのは、図２の（Ｃ）
に示したように、ゲート電極２２は、その一部を第１お
よび第２のゲート絶縁膜４、５を挟んで第１のソース・
ドレイン領域７と対向させて形成する点である。したが
って、この実施の形態例では、ゲート電極２２の主要部
はレジストマスク１０の領域の内側に含まれるものの、
一部は同領域の外側に延出している。このようにゲート
電極２２を形成することにより、ゲート電極２２と第１
のソース・ドレイン領域７とが対向している箇所にコン
デンサを形成することができる。
【００１８】そのため、第２の実施の形態例では、上記
実施の形態例と同様の効果が得られることに加えて、上
述のようなコンデンサをきわめて容易に形成できるとい
う効果が得られ、回路的にゲートと例えばソースとの間
に接続されたコンデンサが必要な場合に、そのようなコ
ンデンサを薄膜トランジスタと別個に形成する必要がな
いので、コストダウンや小型化の点で非常に有効であ
る。
実施の形態例と同様の効果が得られることに加えて、上
述のようなコンデンサをきわめて容易に形成できるとい
う効果が得られ、回路的にゲートと例えばソースとの間
に接続されたコンデンサが必要な場合に、そのようなコ
ンデンサを薄膜トランジスタと別個に形成する必要がな
いので、コストダウンや小型化の点で非常に有効であ
る。
【００１９】なお、図５に示した従来の製造方法ではゲ
ート電極形成後にドーピングを行うため、ゲート電極１
３の下部には導体を形成することができず、したがって
ゲート電極１３とソース・ドレイン領域３０とでゲート
絶縁膜２４を挟んでコンデンサを形成することは不可能
である。ゲート電極１３の下部となる箇所にあらかじめ
一部ドーピングを行って導体を形成しておくことも可能
であるが、その場合にはドーピング工程を追加しなけれ
ばならずコストアップとなる。
ート電極形成後にドーピングを行うため、ゲート電極１
３の下部には導体を形成することができず、したがって
ゲート電極１３とソース・ドレイン領域３０とでゲート
絶縁膜２４を挟んでコンデンサを形成することは不可能
である。ゲート電極１３の下部となる箇所にあらかじめ
一部ドーピングを行って導体を形成しておくことも可能
であるが、その場合にはドーピング工程を追加しなけれ
ばならずコストアップとなる。
【００２０】次に、本発明の第３の実施の形態例につい
て説明する。図３の（Ａ）ないし（Ｈ）は第３の実施の
形態例を示す工程図である。図中、図１と同一の要素に
は同一の符号が付されている。ここでは一例として液晶
表示装置用アレイ基板を構成するＣＭＯＳ多結晶シリコ
ン薄膜トランジスタを製造するものとし、以下に説明す
るように同一基板上にＮ型薄膜トランジスタとＰ型薄膜
トランジスタとを隣接して形成する。
て説明する。図３の（Ａ）ないし（Ｈ）は第３の実施の
形態例を示す工程図である。図中、図１と同一の要素に
は同一の符号が付されている。ここでは一例として液晶
表示装置用アレイ基板を構成するＣＭＯＳ多結晶シリコ
ン薄膜トランジスタを製造するものとし、以下に説明す
るように同一基板上にＮ型薄膜トランジスタとＰ型薄膜
トランジスタとを隣接して形成する。
【００２１】まず、図３の（Ａ）に示したように、まず
ガラス基板１の上に、上記実施の形態例の場合と同様、
ガラス基板１から重金属が拡散して析出することを防止
するため、絶縁膜であるシリコン酸化膜２を堆積し、次
に、その上に多結晶シリコン膜３（本発明に係わる薄膜
半導体層）を形成する。この多結晶シリコン膜３はレー
ザ照射による方法や、化学気相成長法（ＬＰＣＶＤ
法）、あるいはプラズマ化学気相成長法（ＰＣＶＤ法）
などにより形成することができる。つづいて、多結晶シ
リコン膜３の上に第１のゲート絶縁膜４を形成し、第１
ゲ−ト絶縁膜４および多結晶シリコン膜３を、第１のト
ランジスタ領域１７、第２のトランジスタ領域１８のそ
れぞれにおいて同一パターンでパターニングする。
ガラス基板１の上に、上記実施の形態例の場合と同様、
ガラス基板１から重金属が拡散して析出することを防止
するため、絶縁膜であるシリコン酸化膜２を堆積し、次
に、その上に多結晶シリコン膜３（本発明に係わる薄膜
半導体層）を形成する。この多結晶シリコン膜３はレー
ザ照射による方法や、化学気相成長法（ＬＰＣＶＤ
法）、あるいはプラズマ化学気相成長法（ＰＣＶＤ法）
などにより形成することができる。つづいて、多結晶シ
リコン膜３の上に第１のゲート絶縁膜４を形成し、第１
ゲ−ト絶縁膜４および多結晶シリコン膜３を、第１のト
ランジスタ領域１７、第２のトランジスタ領域１８のそ
れぞれにおいて同一パターンでパターニングする。
【００２２】次に、図３の（Ｂ）に示したように、第２
のトランジスタ領域１８をレジストマスク１９で覆った
上で、第１のトランジスタ領域１７においてレジストマ
スク１０を用いて多結晶シリコン膜３の一部に第１のゲ
ート絶縁膜４を通してＮ型の不純物２８（例えばリン）
をドーピングし、第１のソース・ドレイン領域７を形成
する。
のトランジスタ領域１８をレジストマスク１９で覆った
上で、第１のトランジスタ領域１７においてレジストマ
スク１０を用いて多結晶シリコン膜３の一部に第１のゲ
ート絶縁膜４を通してＮ型の不純物２８（例えばリン）
をドーピングし、第１のソース・ドレイン領域７を形成
する。
【００２３】その後、図３の（Ｃ）に示したように、第
２のトランジスタ領域１８のレジストマスク１９を除去
し、今度は第１のトランジスタ領域１７をレジストマス
ク１９で覆った上で、第２のトランジスタ領域１８にお
いてレジストマスク１０を用いて多結晶シリコン膜３の
一部に第１のゲート絶縁膜４を通してＰ型の不純物２９
（例えばボロン）をドーピングし、第１のソース・ドレ
イン領域７を形成する。
２のトランジスタ領域１８のレジストマスク１９を除去
し、今度は第１のトランジスタ領域１７をレジストマス
ク１９で覆った上で、第２のトランジスタ領域１８にお
いてレジストマスク１０を用いて多結晶シリコン膜３の
一部に第１のゲート絶縁膜４を通してＰ型の不純物２９
（例えばボロン）をドーピングし、第１のソース・ドレ
イン領域７を形成する。
【００２４】そして、図３の（Ｄ）に示したように、第
１および第２のトランジスタ領域１７、１８において、
第１のゲート絶縁膜４を残したまま第１のゲート絶縁膜
４の上にさらにシリコン酸化膜を堆積して第２のゲート
絶縁膜５を形成する。このとき第１のゲート絶縁膜４と
第２のゲート絶縁膜５の膜厚の和が所望のゲート絶縁膜
厚となるように膜厚を調整する。第１および第２のゲー
ト絶縁膜４、５の全膜厚は例えば８００〜１０００オン
グストローム程度となるように調整することで良好な結
果が得られる。なお、上記レジストマスク１０は後に形
成するゲート電極１３の面積よりやや広い面積に設定
し、ゲート電極１３を内側に含む領域（レジストマスク
１０の領域）を除いて上記ドーピングが行われるように
する。
１および第２のトランジスタ領域１７、１８において、
第１のゲート絶縁膜４を残したまま第１のゲート絶縁膜
４の上にさらにシリコン酸化膜を堆積して第２のゲート
絶縁膜５を形成する。このとき第１のゲート絶縁膜４と
第２のゲート絶縁膜５の膜厚の和が所望のゲート絶縁膜
厚となるように膜厚を調整する。第１および第２のゲー
ト絶縁膜４、５の全膜厚は例えば８００〜１０００オン
グストローム程度となるように調整することで良好な結
果が得られる。なお、上記レジストマスク１０は後に形
成するゲート電極１３の面積よりやや広い面積に設定
し、ゲート電極１３を内側に含む領域（レジストマスク
１０の領域）を除いて上記ドーピングが行われるように
する。
【００２５】次に、第１および第２のトランジスタ領域
１７、１８において、ドープド多結晶シリコン膜やシリ
サイド膜を第２のゲート絶縁膜５の上に形成し、パター
ニングしてゲート電極１３を形成する。このときゲート
電極１３のみをエッチングし、第１および第２のゲート
絶縁膜４、５は従来のようにエッチングせず、そのまま
残す。シリコン酸化膜（第２のゲート絶縁膜５）上のド
ープド多結晶シリコン膜やシリサイド膜を選択的にエッ
チングすることは比較的容易であり、したがって、ここ
で行うエッチングにより製造歩留まりが低下することは
ない。
１７、１８において、ドープド多結晶シリコン膜やシリ
サイド膜を第２のゲート絶縁膜５の上に形成し、パター
ニングしてゲート電極１３を形成する。このときゲート
電極１３のみをエッチングし、第１および第２のゲート
絶縁膜４、５は従来のようにエッチングせず、そのまま
残す。シリコン酸化膜（第２のゲート絶縁膜５）上のド
ープド多結晶シリコン膜やシリサイド膜を選択的にエッ
チングすることは比較的容易であり、したがって、ここ
で行うエッチングにより製造歩留まりが低下することは
ない。
【００２６】その後、図３の（Ｅ）に示したように、第
２のトランジスタ領域１８をレジストマスク２０で覆っ
た上で、第１のトランジスタ領域１７においてゲート電
極１３をマスクとしてＮ型の不純物２８によるドーピン
グを行い、第１のソース・ドレイン領域７よりも低濃度
である第２のソース・ドレイン領域１１を、ゲート電極
１３周辺の多結晶シリコン膜３に形成する。
２のトランジスタ領域１８をレジストマスク２０で覆っ
た上で、第１のトランジスタ領域１７においてゲート電
極１３をマスクとしてＮ型の不純物２８によるドーピン
グを行い、第１のソース・ドレイン領域７よりも低濃度
である第２のソース・ドレイン領域１１を、ゲート電極
１３周辺の多結晶シリコン膜３に形成する。
【００２７】次に、図３の（Ｆ）に示したように、第２
のトランジスタ領域１８のレジストマスク２０を除去
し、第１のトランジスタ領域１７をレジストマスク２０
で覆った上で、第２のトランジスタ領域１８においてゲ
ート電極１３をマスクとしてＰ型の不純物２９によるド
ーピングを行い、第１のソース・ドレイン領域７よりも
低濃度である第２のソース・ドレイン領域１１を、ゲー
ト電極１３周辺の多結晶シリコン膜３に形成する。
のトランジスタ領域１８のレジストマスク２０を除去
し、第１のトランジスタ領域１７をレジストマスク２０
で覆った上で、第２のトランジスタ領域１８においてゲ
ート電極１３をマスクとしてＰ型の不純物２９によるド
ーピングを行い、第１のソース・ドレイン領域７よりも
低濃度である第２のソース・ドレイン領域１１を、ゲー
ト電極１３周辺の多結晶シリコン膜３に形成する。
【００２８】ここで、不純物２８、２９のドーピング
は、８００〜１０００オングストローム程度の第１およ
び第２のゲート絶縁膜４、５を通して行うことになり、
このような厚い絶縁膜を通してドーピングを行う場合、
特にＮ型のドーパントであるリンではドーピングの効率
が落ちるだけでなく、エネルギーの高いイオンが必要と
なるため絶縁膜の破壊が問題となる。しかし、ここでは
低濃度の不純物ドーピングを行うため、ドーピング効率
が低下しても特に問題とならず、また高速度で不純物２
８、２９を打ち込む必要がないので第１および第２のゲ
ート絶縁膜４、５が静電破壊されることもない。
は、８００〜１０００オングストローム程度の第１およ
び第２のゲート絶縁膜４、５を通して行うことになり、
このような厚い絶縁膜を通してドーピングを行う場合、
特にＮ型のドーパントであるリンではドーピングの効率
が落ちるだけでなく、エネルギーの高いイオンが必要と
なるため絶縁膜の破壊が問題となる。しかし、ここでは
低濃度の不純物ドーピングを行うため、ドーピング効率
が低下しても特に問題とならず、また高速度で不純物２
８、２９を打ち込む必要がないので第１および第２のゲ
ート絶縁膜４、５が静電破壊されることもない。
【００２９】次に、ドーピングされた不純物２８の活性
化を行い、さらに図３の（Ｇ）に示したように、第２の
ゲート絶縁膜５およびゲート電極１３の上に層間絶縁膜
８を形成する。つづいて、層間絶縁膜８ならびに第１お
よび第２のゲート絶縁膜４、５を貫通して多結晶シリコ
ン膜３に接続するコンタクトホール１６を形成し、層間
絶縁膜８の上にコンタクトホール１６に接続する電極９
を形成して、Ｎ型およびＰ型の薄膜トランジスタを完成
させる。本実施の形態例ではさらに、層間絶縁膜８およ
び電極９の上に絶縁膜２１を形成し、その上に、電極９
に接続したＩＴＯから成る透明電極２３を形成する。こ
れにより液晶表示装置用のアレイ基板が完成する。
化を行い、さらに図３の（Ｇ）に示したように、第２の
ゲート絶縁膜５およびゲート電極１３の上に層間絶縁膜
８を形成する。つづいて、層間絶縁膜８ならびに第１お
よび第２のゲート絶縁膜４、５を貫通して多結晶シリコ
ン膜３に接続するコンタクトホール１６を形成し、層間
絶縁膜８の上にコンタクトホール１６に接続する電極９
を形成して、Ｎ型およびＰ型の薄膜トランジスタを完成
させる。本実施の形態例ではさらに、層間絶縁膜８およ
び電極９の上に絶縁膜２１を形成し、その上に、電極９
に接続したＩＴＯから成る透明電極２３を形成する。こ
れにより液晶表示装置用のアレイ基板が完成する。
【００３０】このように、第３の本実施の形態例におい
ても、第１のゲート絶縁膜４を通じて不純物２８をドー
ピングする際は、特に高速度で不純物２８を打ち込まな
くても必要な不純物濃度を確保できる。また、第１およ
び第２のゲート絶縁膜４、５を通じて２回目に行うドー
ピングでは相対的に低濃度で不純物２８をドーピングす
るので、この場合にも高速度で不純物２８を打ち込む必
要がない。したがって第１および第２のゲート絶縁膜
４、５の静電破壊は発生しない。また、２回目のドーピ
ングに先だってゲート電極１３をエッチングにより形成
するが、第３の実施の形態例でも第２のゲート絶縁膜５
は半導体酸化膜により形成し、ゲート電極１３はドープ
ド多結晶シリコンやシリサイドにより形成しており、半
導体酸化膜上に形成したドープド多結晶シリコンやシリ
サイドから成るゲート電極１３のエッチングは比較的容
易である。したがって、エッチングの結果は常に安定し
ており、このエッチングにより製造歩留まりが低下する
ことはない。
ても、第１のゲート絶縁膜４を通じて不純物２８をドー
ピングする際は、特に高速度で不純物２８を打ち込まな
くても必要な不純物濃度を確保できる。また、第１およ
び第２のゲート絶縁膜４、５を通じて２回目に行うドー
ピングでは相対的に低濃度で不純物２８をドーピングす
るので、この場合にも高速度で不純物２８を打ち込む必
要がない。したがって第１および第２のゲート絶縁膜
４、５の静電破壊は発生しない。また、２回目のドーピ
ングに先だってゲート電極１３をエッチングにより形成
するが、第３の実施の形態例でも第２のゲート絶縁膜５
は半導体酸化膜により形成し、ゲート電極１３はドープ
ド多結晶シリコンやシリサイドにより形成しており、半
導体酸化膜上に形成したドープド多結晶シリコンやシリ
サイドから成るゲート電極１３のエッチングは比較的容
易である。したがって、エッチングの結果は常に安定し
ており、このエッチングにより製造歩留まりが低下する
ことはない。
【００３１】次に、第４の実施の形態例について説明す
る。図４の（Ａ）ないし（Ｇ）は第４の実施の形態例を
示す工程図である。図中、図３と同一の要素には同一の
符号が付されている。この実施の形態例は第３の実施の
形態例と同様、一例として液晶表示装置用アレイ基板を
構成するＣＭＯＳ多結晶シリコン薄膜トランジスタを製
造するものであり、Ｎ型薄膜トランジスタの形成に関し
ては第３の実施の形態例と同一の工程を実行するもの
の、Ｐ型薄膜トランジスタの形成工程が簡略化されてお
り、この点で上記第３の実施の形態例と異なっている。
る。図４の（Ａ）ないし（Ｇ）は第４の実施の形態例を
示す工程図である。図中、図３と同一の要素には同一の
符号が付されている。この実施の形態例は第３の実施の
形態例と同様、一例として液晶表示装置用アレイ基板を
構成するＣＭＯＳ多結晶シリコン薄膜トランジスタを製
造するものであり、Ｎ型薄膜トランジスタの形成に関し
ては第３の実施の形態例と同一の工程を実行するもの
の、Ｐ型薄膜トランジスタの形成工程が簡略化されてお
り、この点で上記第３の実施の形態例と異なっている。
【００３２】すなわち、第４の実施の形態例では、第１
のゲート絶縁膜４を通じたＰ型の不純物２９であるボロ
ンのドーピングは行わず、図４の（Ｂ）に示した第１の
トランジスタ領域１７におけるドーピングの後、図４の
（Ｃ）に示したように、直ちにゲート電極１３を形成
し、その後、図４の（Ｅ）に示したように、第１および
第２のゲート絶縁膜４、５を通じてＰ型の不純物２９の
ドーピングを行う。そして、Ｐ型の不純物２９であるボ
ロンは質量が軽く、したがって第１および第２のゲート
絶縁膜４、５を通じてドーピングを行っても、特に高速
度で不純物２９を打ち込まなくても必要な濃度で不純物
２９をドーピングできる。したがって高電圧を印加して
不純物２９を加速する必要がなく、第１および第２のゲ
ート絶縁膜４、５の静電破壊は発生しない。したがって
第４の実施の形態例では、第３の実施の形態例と同様の
効果が得られることに加えて、工程数を削減してコスト
ダウンを実現できるという効果が得られる。なお、この
第４の実施の形態例でも、第１のトランジスタ領域１７
では、ゲート電極１３を上記第２の実施の形態例と同様
に形成することでゲート電極１３と第１のソース・ドレ
イン領域７との間にコンデンサを容易に形成することが
できる。
のゲート絶縁膜４を通じたＰ型の不純物２９であるボロ
ンのドーピングは行わず、図４の（Ｂ）に示した第１の
トランジスタ領域１７におけるドーピングの後、図４の
（Ｃ）に示したように、直ちにゲート電極１３を形成
し、その後、図４の（Ｅ）に示したように、第１および
第２のゲート絶縁膜４、５を通じてＰ型の不純物２９の
ドーピングを行う。そして、Ｐ型の不純物２９であるボ
ロンは質量が軽く、したがって第１および第２のゲート
絶縁膜４、５を通じてドーピングを行っても、特に高速
度で不純物２９を打ち込まなくても必要な濃度で不純物
２９をドーピングできる。したがって高電圧を印加して
不純物２９を加速する必要がなく、第１および第２のゲ
ート絶縁膜４、５の静電破壊は発生しない。したがって
第４の実施の形態例では、第３の実施の形態例と同様の
効果が得られることに加えて、工程数を削減してコスト
ダウンを実現できるという効果が得られる。なお、この
第４の実施の形態例でも、第１のトランジスタ領域１７
では、ゲート電極１３を上記第２の実施の形態例と同様
に形成することでゲート電極１３と第１のソース・ドレ
イン領域７との間にコンデンサを容易に形成することが
できる。
【００３３】
【発明の効果】以上説明したように本発明では、第１お
よび第２のゲート絶縁膜の全体の厚さがゲート絶縁膜と
して必要な厚さを備えていればよく、第１のゲート絶縁
膜の厚さは薄くてもよい。そのため、第１のゲート絶縁
膜を通じて不純物をドーピングする際は、特に高速度で
不純物を打ち込まなくても必要な不純物濃度を確保でき
る。また、第１および第２のゲート絶縁膜を通じて２回
目に行うドーピングでは相対的に低濃度で不純物をドー
ピングするので、この場合にも高速度で不純物を打ち込
む必要がない。したがって第１および第２のゲート絶縁
膜の静電破壊は発生せず、その結果、製造歩留まりを高
めることができる。また、２回目のドーピングに先だっ
てゲート電極をエッチングにより形成するが、第２のゲ
ート絶縁膜は例えば半導体の酸化膜により形成し、ゲー
ト電極はドープド多結晶シリコンやシリサイドにより形
成することができ、その場合、半導体酸化膜上に形成し
たドープド多結晶シリコンやシリサイドのエッチングは
比較的容易である。したがって、このエッチングにより
製造歩留まりが低下することはない。
よび第２のゲート絶縁膜の全体の厚さがゲート絶縁膜と
して必要な厚さを備えていればよく、第１のゲート絶縁
膜の厚さは薄くてもよい。そのため、第１のゲート絶縁
膜を通じて不純物をドーピングする際は、特に高速度で
不純物を打ち込まなくても必要な不純物濃度を確保でき
る。また、第１および第２のゲート絶縁膜を通じて２回
目に行うドーピングでは相対的に低濃度で不純物をドー
ピングするので、この場合にも高速度で不純物を打ち込
む必要がない。したがって第１および第２のゲート絶縁
膜の静電破壊は発生せず、その結果、製造歩留まりを高
めることができる。また、２回目のドーピングに先だっ
てゲート電極をエッチングにより形成するが、第２のゲ
ート絶縁膜は例えば半導体の酸化膜により形成し、ゲー
ト電極はドープド多結晶シリコンやシリサイドにより形
成することができ、その場合、半導体酸化膜上に形成し
たドープド多結晶シリコンやシリサイドのエッチングは
比較的容易である。したがって、このエッチングにより
製造歩留まりが低下することはない。
【００３４】そして、同一絶縁基板上にＮ型およびＰ型
の薄膜トランジスタを形成する本発明の薄膜トランジス
タの製造方法では、まずＮ型のトランジスタの形成に関
しては、上記発明と基本的に同様の工程を行うので上記
発明と同様の効果が得られる。一方、Ｐ型のトランジス
タに関しては、ゲート電極をマスクとして第１および第
２のゲート絶縁膜を通じＰ型不純物をドーピングするこ
とにより薄膜半導体層にＰ型ソース・ドレイン領域を形
成するので、この場合にも従来のような絶縁層のエッチ
ングは行わなず、したがってエッチングに係わる問題は
発生しない。そして、ドーピングは一回行うのみである
から少ない工程数で薄膜トランジスタを形成できる。ま
た、ボロンなどのＰ型不純物は質量が軽く、したがって
このようなＰ型不純物を用いることで、第１および第２
のゲート絶縁膜を通じてドーピングを行っても、特に高
速度で不純物を打ち込まなくても必要な濃度で不純物を
ドーピングできる。そのため、高電圧を印加して不純物
を加速する必要がなく、第１および第２のゲート絶縁膜
の静電破壊は発生しない。
の薄膜トランジスタを形成する本発明の薄膜トランジス
タの製造方法では、まずＮ型のトランジスタの形成に関
しては、上記発明と基本的に同様の工程を行うので上記
発明と同様の効果が得られる。一方、Ｐ型のトランジス
タに関しては、ゲート電極をマスクとして第１および第
２のゲート絶縁膜を通じＰ型不純物をドーピングするこ
とにより薄膜半導体層にＰ型ソース・ドレイン領域を形
成するので、この場合にも従来のような絶縁層のエッチ
ングは行わなず、したがってエッチングに係わる問題は
発生しない。そして、ドーピングは一回行うのみである
から少ない工程数で薄膜トランジスタを形成できる。ま
た、ボロンなどのＰ型不純物は質量が軽く、したがって
このようなＰ型不純物を用いることで、第１および第２
のゲート絶縁膜を通じてドーピングを行っても、特に高
速度で不純物を打ち込まなくても必要な濃度で不純物を
ドーピングできる。そのため、高電圧を印加して不純物
を加速する必要がなく、第１および第２のゲート絶縁膜
の静電破壊は発生しない。
【図１】（Ａ）ないし（Ｅ）は本発明による薄膜トラン
ジスタの製造方法の一実施の形態例を示す工程図であ
る。
ジスタの製造方法の一実施の形態例を示す工程図であ
る。
【図２】（Ａ）ないし（Ｅ）は第２の実施の形態例を示
す工程図である。
す工程図である。
【図３】（Ａ）ないし（Ｈ）は第３の実施の形態例を示
す工程図である。
す工程図である。
【図４】（Ａ）ないし（Ｇ）は第４の実施の形態例を示
す工程図である。
す工程図である。
【図５】（Ａ）ないし（Ｄ）は従来の薄膜トランジスタ
の製造方法の一例を示す工程図である。
の製造方法の一例を示す工程図である。
【図６】（Ａ）ないし（Ｄ）は従来の他の薄膜トランジ
スタの製造方法を示す工程図である。
スタの製造方法を示す工程図である。
１……ガラス基板、２……シリコン酸化膜、３……多結
晶シリコン膜、４……第１のゲート絶縁膜、５……第２
のゲート絶縁膜、６……ガラス基板、７……第１のソー
ス・ドレイン領域、８……層間絶縁膜、９……電極、１
０……レジストマスク、１１……第２のソース・ドレイ
ン領域、１２……シリコン酸化膜、１３……ゲート電
極、１４……多結晶シリコン膜、１６……コンタクトホ
ール、１７……第１のトランジスタ領域、１８……第２
のトランジスタ領域、１９……レジストマスク、２０…
…レジストマスク、２２……ゲート電極、２３……透明
電極、２４……ゲート絶縁膜、２６……ゲート電極、２
８……不純物、２９……不純物、３０……ソース・ドレ
イン領域、３２……層間絶縁層、３４……コンタクトホ
ール、３６……電極。
晶シリコン膜、４……第１のゲート絶縁膜、５……第２
のゲート絶縁膜、６……ガラス基板、７……第１のソー
ス・ドレイン領域、８……層間絶縁膜、９……電極、１
０……レジストマスク、１１……第２のソース・ドレイ
ン領域、１２……シリコン酸化膜、１３……ゲート電
極、１４……多結晶シリコン膜、１６……コンタクトホ
ール、１７……第１のトランジスタ領域、１８……第２
のトランジスタ領域、１９……レジストマスク、２０…
…レジストマスク、２２……ゲート電極、２３……透明
電極、２４……ゲート絶縁膜、２６……ゲート電極、２
８……不純物、２９……不純物、３０……ソース・ドレ
イン領域、３２……層間絶縁層、３４……コンタクトホ
ール、３６……電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/08 ３２１Ｅ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8238 H01L 27/08 331 H01L 27/092
Claims (14)
- 【請求項１】 絶縁基板上に形成した薄膜半導体層と、
前記薄膜半導体層に形成したソース・ドレイン領域と、
前記ソース・ドレイン領域の上方に形成したゲート電極
と、前記ソース・ドレイン領域に接続した電極とを含む
薄膜トランジスタを製造する方法において、 前記絶縁基板上に前記薄膜半導体層を形成した後、前記
薄膜半導体層の上に前記薄膜半導体層を覆う第１のゲー
ト絶縁膜を形成し、 前記薄膜半導体層および前記第１のゲート絶縁膜を島状
にパターンニングし、前記ゲート電極の少なくとも主要
部を内側に含む領域を除いて、前記第１のゲート絶縁膜
を通じ前記薄膜半導体層に不純物をドーピングして前記
薄膜半導体層の一部に第１のソース・ドレイン領域を形
成し、 前記第１のゲート絶縁膜の上に前記第１のゲート絶縁膜
を覆う第２のゲート絶縁膜を形成し、 前記第２のゲート絶縁膜の上に前記ゲート電極を形成
し、 前記ゲート電極をマスクとし前記第１および第２のゲー
ト絶縁膜を通じて前記不純物を相対的に低濃度でドーピ
ングすることにより前記薄膜半導体層に第２のソース・
ドレイン領域を形成する、 ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記第１のソース・ドレイン領域を形成
する際、前記第１のゲート絶縁膜上の一部の領域にレジ
ストマスクを形成して第１の不純物を阻止することで前
記薄膜半導体層の一部に前記第１のソース・ドレイン領
域を形成することを特徴とする請求項１記載の薄膜トラ
ンジスタの製造方法。 - 【請求項３】 前記不純物はＮ型またはＰ型の不純物で
あることを特徴とする請求項１記載の薄膜トランジスタ
の製造方法。 - 【請求項４】 前記ゲート電極は、その一部を前記第１
および第２のゲート絶縁膜を挟んで前記第１のソース・
ドレイン領域と対向させて形成することを特徴とする請
求項１記載の薄膜トランジスタの製造方法。 - 【請求項５】 絶縁基板上に形成した薄膜半導体層と、
前記薄膜半導体層に形成したソース・ドレイン領域と、
前記ソース・ドレイン領域の上方に形成したゲート電極
と、前記ソース・ドレイン領域に接続した電極とを含む
Ｎ型およびＰ型の薄膜トランジスタを同一の前記絶縁基
板上に形成する薄膜トランジスタの製造方法において、 前記絶縁基板上に前記薄膜半導体層を形成した後、前記
薄膜半導体層の上に前記薄膜半導体層を覆う第１のゲー
ト絶縁膜を形成し、 前記薄膜半導体層および前記第１のゲート絶縁膜を島状
にパターンニングして少なくとも第１および第２のトラ
ンジスタ領域を形成し、 前記ゲート電極の少なくとも主要部を内側に含む領域を
除いて、前記第１のトランジスタ領域の前記第１のゲー
ト絶縁膜を通じ前記第１のトランジスタ領域の前記薄膜
半導体層にＮ型不純物をドーピングして前記薄膜半導体
層の一部に第１のＮ型ソース・ドレイン領域を形成し、 前記第１のゲート絶縁膜の上に前記第１のゲート絶縁膜
を覆う第２のゲート絶縁膜を形成し、 前記第１および第２のトランジスタ領域のそれぞれにお
いて前記第２のゲート絶縁膜の上に前記ゲート電極を形
成し、 前記第１のトランジスタ領域において前記ゲート電極を
マスクとし前記第１および第２のゲート絶縁膜を通じて
前記Ｎ型不純物を相対的に低濃度でドーピングすること
により前記薄膜半導体層に第２のＮ型ソース・ドレイン
領域を形成し、 前記第２のトランジスタ領域において前記ゲート電極を
マスクとし前記第１および第２のゲート絶縁膜を通じて
Ｐ型不純物をドーピングすることにより前記薄膜半導体
層にＰ型ソース・ドレイン領域を形成する、 ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項６】 前記第１のＮ型ソース・ドレイン領域を
形成する際、前記第１のゲート絶縁膜上の一部の領域に
レジストマスクを形成して前記Ｎ型不純物を阻止するこ
とで前記薄膜半導体層の一部に前記第１のＮ型ソース・
ドレイン領域を形成することを特徴とする請求項５記載
の薄膜トランジスタの製造方法。 - 【請求項７】 前記Ｎ型およびＰ型の薄膜トランジスタ
はＣＭＯＳ回路を構成していることを特徴とする請求項
５記載の薄膜トランジスタの製造方法。 - 【請求項８】 前記第１のトランジスタ領域の前記ゲー
ト電極は、その一部を前記第１および第２のゲート絶縁
膜を挟んで前記第１のＮ型ソース・ドレイン領域と対向
させて形成することを特徴とする請求項５記載の薄膜ト
ランジスタの製造方法。 - 【請求項９】 前記絶縁基板は透明であることを特徴と
する請求項１または５に記載の薄膜トランジスタの製造
方法。 - 【請求項１０】 前記絶縁基板はガラス基板であること
を特徴とする請求項９記載の薄膜トランジスタの製造方
法。 - 【請求項１１】 前記絶縁基板と前記薄膜半導体層との
間にシリコン酸化膜を介在させることを特徴とする請求
項１または５に記載の薄膜トランジスタの製造方法。 - 【請求項１２】 前記薄膜半導体層は多結晶シリコン膜
により形成することを特徴とする請求項１または５に記
載の薄膜トランジスタの製造方法。 - 【請求項１３】 前記薄膜半導体層は、レーザ照射法、
化学気相成長法、プラズマ化学気相成長法のいずれかに
より形成することを特徴とする請求項１または５に記載
の薄膜トランジスタの製造方法。 - 【請求項１４】 前記ゲート電極はドープド多結晶シリ
コン膜またはシリサイド膜を前記第２のゲート絶縁膜上
に形成し、その後、多結晶シリコン膜またはシリサイド
膜を選択エッチングすることにより形成することを特徴
とする請求項１または５に記載の薄膜トランジスタの製
造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17411198A JP3185759B2 (ja) | 1998-06-05 | 1998-06-05 | 薄膜トランジスタの製造方法 |
| US09/325,161 US6287898B1 (en) | 1998-06-05 | 1999-06-03 | Thin film transistor manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17411198A JP3185759B2 (ja) | 1998-06-05 | 1998-06-05 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354808A JPH11354808A (ja) | 1999-12-24 |
| JP3185759B2 true JP3185759B2 (ja) | 2001-07-11 |
Family
ID=15972845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17411198A Expired - Fee Related JP3185759B2 (ja) | 1998-06-05 | 1998-06-05 | 薄膜トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3185759B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6646287B1 (en) | 1999-11-19 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with tapered gate and insulating film |
| US6534350B2 (en) * | 2001-08-02 | 2003-03-18 | Industrial Technology Research Institute | Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step |
| TWI289357B (en) * | 2003-06-30 | 2007-11-01 | Au Optronics Corp | Method of forming low temperature polysilicon thin film transistor |
| US7528021B2 (en) * | 2004-09-16 | 2009-05-05 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method of manufacturing the same |
| JP4548408B2 (ja) * | 2006-11-29 | 2010-09-22 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR101073543B1 (ko) * | 2009-09-04 | 2011-10-17 | 삼성모바일디스플레이주식회사 | 유기 발광 표시 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5580800A (en) * | 1993-03-22 | 1996-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of patterning aluminum containing group IIIb Element |
| JP2905680B2 (ja) * | 1993-12-20 | 1999-06-14 | シャープ株式会社 | 薄膜トランジスターの製造方法 |
| JPH09107102A (ja) * | 1995-10-09 | 1997-04-22 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| KR100265553B1 (ko) * | 1997-05-23 | 2000-09-15 | 구본준 | 박막트랜지스터의 제조방법 |
-
1998
- 1998-06-05 JP JP17411198A patent/JP3185759B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-03 US US09/325,161 patent/US6287898B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6287898B1 (en) | 2001-09-11 |
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