JP3116436B2

JP3116436B2 - 薄膜トランジスタの製造方法

Info

Publication number: JP3116436B2
Application number: JP03197737A
Authority: JP
Inventors: 研一高原
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1991-08-07
Filing date: 1991-08-07
Publication date: 2000-12-11
Anticipated expiration: 2015-12-11
Also published as: JPH0547789A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基板上に液晶装置や半
導体集積回路などに応用可能な薄膜トランジスタの製造
方法に関する。

【０００２】

【従来の技術】ゲート電極をゲート絶縁膜より下層に有
する薄膜トランジスタの、従来の一般的な構造及びその
製造方法を製造工程ごとに図４で簡単に説明する。まず
図４（ａ）に示すように、絶縁膜４０１上にゲート電極
となる半導体層４０２を積層し、不純物をイオン打ち込
み法などにより導入した後、所望の形状にパターニング
し、全面にゲート絶縁膜層４０３を積層する。ついで、
全面に半導体層を積層し、レジスト４０４を積層した
後、能動領域を形成する部分を覆っているレジストを残
すようにパターニングし、全面に不純物イオン４０５を
導入し、ソース及びドレイン領域４０６と能動領域４０
７を形成し、図４（ｂ）を得る。その後レジストを除去
し、層間絶縁膜４０８を積層した後、コンタクトホール
４０９を開口し、ソース及びドレイン電極４１０を形成
して図４（ｃ）を得る。

【０００３】

【発明が解決しようとする課題】近年、液晶表示装置や
半導体集積回路の発展にともなって、このような薄膜ト
ランジスタには、より高集積化、微細化、高性能化が求
められている。高集積化あるいは微細化を達成するため
には、ソース及びドレイン領域またはゲート電極を、自
己整合的に形成する事が望ましい。しかしながら、先の
従来の技術で述べたような、ゲート電極をゲート絶縁膜
より下層に有する薄膜トランジスタに於いては、ソース
及びドレイン領域またはゲート電極を自己整合的に形成
する事は困難であり、一般的には前記従来の技術に於い
て説明したように、レジストをマスクとしてソース及び
ドレイン領域を形成する方法が用いられる。しかしこの
場合、アライメントズレなどを考慮する必要があるた
め、従来の技術で述べた構造を持つ薄膜トランジスタで
は微細化及び高集積化が困難である。

【０００４】また、この場合のアライメントズレは、ゲ
ート電極とソース及びドレイン領域との重なり部分のば
らつきにも影響を与える。この重なりの長さが変化する
と、薄膜トランジスタの電気的特性もこれにともなって
変化する。従って、常に均一な薄膜トランジスタを形成
する事が難しいという問題点となり、信頼性を得る事が
困難である。

【０００５】さらにこのような薄膜トランジスタの、そ
の重なり部分は寄生容量となり、薄膜トランジスタの高
速化が困難になるため、この寄生容量の低減も課題とな
っている。

【０００６】また、この様な薄膜トランジスタの微細化
を考えた場合の問題点としては、チャネル長が短くなる
事によるパンチスルーまたは短チャネル効果等が指摘さ
れている。この解決策としては、オフセット構造やＬＤ
Ｄ構造などが検討されているが、前記従来の技術で述べ
たような構造を持つ薄膜トランジスタでは、これらのオ
フセットまたはＮ^-あるいはＰ^-層を自己整合的に形成す
る事ができない。従って、各薄膜トランジスタごとに異
なった電気特性を有する事となるため、高信頼性を得る
事ができない。

【０００７】本発明は、この様にゲート電極をゲート絶
縁膜の下層に有する薄膜トランジスタ及びその製造方法
の問題点を解決するもので、その目的とするところは、
微細化・高集積化・高速化・低コスト化・低消費電力化
が可能で、ばらつきの極めて少ない薄膜トランジスタ及
びその製造方法を提供するところにある。

【０００８】

【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板上にゲート電極となる第１半導体
層を形成する工程と、前記第１半導体層上にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜上に不純物を含
んだ絶縁層を形成して、前記絶縁層をパターニングする
ことにより開口部を形成する工程と、前記絶縁層の開口
部より前記第１半導体層に不純物イオンを導入すること
により、前記第１半導体層にゲート電極を形成する工程
と、前記絶縁層及び前記開口部上に第２半導体層を形成
する工程とを有することを特徴とする。本発明の薄膜ト
ランジスタの製造方法は、前記第２半導体層を形成する
工程の後に熱処理することにより、前記第２半導体層に
ソース・ドレイン領域を形成することを特徴とする。

【０００９】

【作用】本発明の薄膜トランジスタの構造及びその製造
方法によれば、ゲート電極をゲート絶縁膜の下層に有す
る薄膜トランジスタに於いて、ゲート電極とソース及び
ドレイン領域の重なりによる寄生容量を減少させる事が
でき、高速化が可能となる。またその重なりも一定であ
るため、アライメントズレなどの影響なく常に一定の性
能を有する薄膜トランジスタを得る事ができ、低コスト
化が実現できる。また、ＬＤＤ構造やオフセット構造を
用いる事により、ソース及びドレイン端の電界を緩和す
る事によって、微細化及び高集積化が実現でき、さらに
オフセット構造ではオフ電流の低減も図れるため、低消
費電力化も可能である。

【００１０】

【実施例】（実施例１）以下に、本発明の薄膜トランジ
スタの製造方法の実施例の一つを、図１の製造工程ごと
の素子断面図により、詳細に説明して行く。まず絶縁膜
１０１上に半導体層１０２を積層し、その上にゲート絶
縁膜となる絶縁薄膜１０３を形成した後、不純物を含ん
だ絶縁薄膜１０４を積層、パターニングして図１（ａ）
を得る。前記ゲート絶縁膜１０３には、熱酸化法や熱窒
化法または常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶ
Ｄ、ＥＣＲ−プラズマＣＶＤ法、スパッタ法などによっ
て形成される二酸化珪素膜や二酸化窒素膜などが用いら
れる。また、前記不純物を含んだ絶縁膜層１０４には、
リン珪酸ガラス（ＰＳＧ）やホウ珪酸ガラス（ＢＳＧ）
などが用いられる。ついで、前記不純物を含んだ絶縁薄
膜１０４の開口部より、不純物１０５をイオンインプラ
ンテーション法やイオンドーピング法などのイオン注入
法により導入し、ゲート電極１０６を形成して、図１
（ｂ）となる。前記導入された不純物１０５には、リン
または砒素やボロンまたはガリウムなどが用いられ、Ｐ
型またはＮ型のゲート電極が形成される。続いて全面に
不純物を含まない真性半導体層を積層し、熱処理を行う
事によって前記不純物を含む絶縁膜層１０４より、不純
物を拡散させ、ソース及びドレイン領域１０７と能動領
域１０８を形成する。この状態が図１（ｃ）である。そ
の後、図１（ｄ）に示すように、層間絶縁膜１０９を積
層し、コンタクトホール１１０を開口した後、ソース及
びドレイン電極１１１を形成して、薄膜トランジスタが
完成する。前記層間絶縁膜１０９としては、前記ゲート
絶縁膜として用いられた絶縁薄膜１０３と同様の絶縁薄
膜のほかに、ＰＩ等の有機薄膜を用いる事も可能であ
る。

【００１１】この様にして形成された薄膜トランジスタ
の構造及びその製造方法によれば、ゲート電極は前記不
純物を含む絶縁膜層の開口部に自己整合的に形成されて
おり、またソース及びドレイン領域は前記不純物を含ん
だ絶縁膜層からの不純物拡散によって自己整合的に形成
されるため、特性のばらつきの小さい薄膜トランジスタ
を形成できる。

【００１２】（実施例２）また、別の実施例の説明を製
造工程ごとの素子断面図により図２に示す。まず図２
（ａ）に示すように、絶縁膜２０１上に半導体層２０２
を積層し、その上にゲート絶縁膜となる絶縁薄膜２０３
を形成した後、不純物を含んだ絶縁薄膜２０４を積層・
パターニングし、全面に絶縁膜層２０５を積層する。前
記ゲート絶縁膜２０３には、実施例１で述べたのと同様
の薄膜が、やはり同様の形成方法により形成され使用さ
れる。また、前記不純物を含んだ絶縁薄膜２０４にも、
先の実施例１で述べたのと同様の薄膜が用いられる。ま
た、前記絶縁薄膜２０５には、前記ゲート絶縁膜２０３
と同様な薄膜がやはり同様な方法により形成され、使用
されるが、前記ゲート絶縁膜２０３及び前記不純物を含
んだ絶縁薄膜２０４とは、エッチングにおける選択比が
とれる事が望ましい。ついで、図２（ｂ）に示すよう
に、前記絶縁薄膜２０５にエッチバックを施した後、開
口部より不純物イオン２０６を実施例１に述べたのと同
様な方法により導入し、ゲート電極２０７を形成する。
その後、全面に半導体層を積層し、熱処理を施す事によ
り、前記不純物を含んだ絶縁薄膜２０４からの不純物拡
散を行い、ソース及びドレイン領域２０８と能動領域２
０９を形成して図２（ｃ）とする。そして、層間絶縁膜
２１０を積層し、コンタクトホール２１１を開口した
後、ソース及びドレイン電極２１２を形成し、図２
（ｄ）として、薄膜トランジスタが完成する。

【００１３】この様にして形成された薄膜トランジスタ
の構造及びその製造方法によれば、ゲート電極は前記不
純物を含んだ絶縁膜層の開口部に絶縁膜を積層・エッチ
バックをした後に、全面に不純物イオンを打ち込みする
事でゲート電極を自己整合的に形成し、ソース及びドレ
イン領域も前記不純物を含んだ絶縁膜層からの不純物拡
散によってそれぞれ自己整合的に形成されており、ばら
つきの少ない薄膜トランジスタを形成できる。さらに、
ソース及びドレイン領域とゲート電極との重なりのな
い、オフセット構造となるため、ソース及びドレイン端
の電界を緩和する事によって、短チャネル効果やパンチ
スルーを抑制する事ができる。また、オフ電流を下げる
事もできるため、低消費電力化も併せて実現できる。

【００１４】本発明の実施例１及び２において、ゲート
電極として不純物を含まない半導体層を用いたが、基板
としてシリコン基板を用い、そのシリコン基板の上に直
接薄膜トランジスタを形成する場合には、このシリコン
基板の拡散層をゲート電極とする事も可能である。この
場合先の実施例１及び２で説明した、絶縁薄膜１０１・
２０１と半導体薄膜層１０２・２０２を積層する必要が
無い事は、いうまでもない。

【００１５】（実施例３）また、本発明の別の実施例を
図３の製造工程ごとの素子断面図を用いて説明する。ま
ず、絶縁薄膜３０１上に高濃度不純物を含んだ半導体薄
膜層を積層、パターニングしてゲート電極３０２とした
後、全面にゲート絶縁膜となる絶縁膜層３０３と、不純
物を含んだ絶縁膜層３０４を積層し、前記不純物を含ん
だ絶縁膜層にエッチバックを施し、図３（ａ）とする。
本実施例では前記ゲート電極３０２となる半導体層とし
て、高濃度不純物を含んだ半導体層を用いたが、この代
わりに不純物を含まない半導体層に、イオン打ち込み法
により不純物イオンを導入して形成する方法もある。ま
た、前記ゲート絶縁膜層３０３及び前記不純物を含んだ
絶縁膜層３０４として用いられる薄膜は、それぞれ本発
明の実施例１で述べた薄膜と同様である。ついで図３
（ｂ）の様に、全面に半導体層３０５を積層し熱処理を
行う事により、前記不純物を含む絶縁膜層から前記半導
体層３０５の接する部分に不純物を拡散させ、前記半導
体薄膜３０５中に低濃度領域３０６を形成する。その
後、全面にレジスト３０７を塗布してパターニングし、
残ったレジスト３０７をマスクとして、不純物イオン３
０８をイオン注入法などにより前記半導体層３０５に導
入し、ソース及びドレイン領域３０９と能動領域３１０
を形成する。本実施例では、ソース及びドレイン領域を
形成する際のマスクとしてレジストを用いたが、この代
わりに二酸化珪素膜や窒化珪素膜など、前記半導体層３
０５とエッチングにおける選択比のとれる薄膜を用いる
事も可能である。また、これらの不純物イオン導入の際
のマスクの、位置及びサイズを調節する事によって、低
濃度領域３０６の長さを制御する事もできる。その後、
前記レジスト３０７を除去し、層間絶縁膜３１１を全面
に積層、コンタクトホール３１２を開口し、ソース及び
ドレイン電極３１３を形成して、図３（ｄ）として薄膜
トランジスタが完成する。

【００１６】本実施例の製造方法により形成された薄膜
トランジスタの構造によれば、ソース及びドレイン領域
である高濃度領域３０９と能動領域３１０との間に、低
濃度領域３０６を形成する事によって、ソース及びドレ
イン領域での電界を緩和する事ができるため、短チャネ
ル効果やパンチスルーを起こしにくい。

【００１７】

【発明の効果】以上、製造工程ごとに簡単に説明した方
法により形成された薄膜トランジスタの構造及びその製
造方法によれば、以下の数多くの効果が得られる。

【００１８】１）．ゲート電極やソース及びドレイン領
域が自己整合的に形成された構造であるため、アライメ
ントズレを考慮する必要がなく、従って微細化が可能と
なる。２）．ゲート電極やソース及びドレイン領域が自己整合
的に形成されているため、ゲート電極とソース及びドレ
イン領域との重なり量、またはオフセット量、あるいは
ＬＤＤ量などが常に一定であるため、薄膜トランジスタ
が均一な性能を有することができ、大面積の基板上にも
ばらつきなく形成できる事にによって、低コスト化・高
信頼性が実現できる。

【００１９】３）．薄膜トランジスタの寄生容量とな
る、ゲート電極とソース及びドレイン領域との重なり量
を小さくできるため、高速化及び高性能化が実現でき
る。

【００２０】４）．ゲート電極とソース及びドレイン領
域との重なりがないオフセット構造とした場合、オフ電
流を下げる事ができ、それによって低消費電力化が可能
となる。

【００２１】５）．ソース及びドレイン領域と能動領域
との間に低濃度の半導体層を有するＬＤＤ構造とした場
合、ソース及びドレイン領域での電界を緩和する事がで
き、短チャネル効果やパンチスルーなどを起こしにくく
なるため、微細化・高集積化が可能となる。

【００２２】６）．オフセット構造やＬＤＤ構造が、簡
単なプロセスで形成できる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）本発明の薄膜トランジスタの、
実施例１に示した製造工程ごとの素子断面図。

【図２】（ａ）〜（ｄ）本発明の薄膜トランジスタの、
実施例２に示した製造工程ごとの素子断面図。

【図３】（ａ）〜（ｄ）本発明の薄膜トランジスタの、
実施例３に示した製造工程ごとの素子断面図。

【図４】（ａ）〜（ｃ）従来の技術における薄膜トラン
ジスタの製造工程ごとの素子断面図。

【符号の説明】

１０１、２０１、２０５、３０１、４０１・・・絶縁薄
膜１０２、２０２・・・不純物を含まない半導体薄膜１０３、２０３、３０３、４０３・・・ゲート絶縁膜１０４、２０４、３０４・・・不純物を含んだ絶縁薄膜１０５、２０６、３０８、４０５・・・不純物イオン１０６、２０７、３０２、４０２・・・ゲート電極１０７、２０８、３０９、４０６・・・ソース及びドレ
イン領域１０８、２０９、３１０、４０７・・・能動領域１０９、２１０、３１１、４０８・・・層間絶縁膜１１０、２１１、３１２、４０９・・・コンタクトホー
ル１１１、２１２、３１３、４１０・・・ソース及びドレ
イン電極３０６・・・半導体層の低濃度領域３０７、４０４・・・レジスト

Claims

(57)【特許請求の範囲】

【請求項１】基板上にゲート電極となる第１半導体層
を形成する工程と、前記第１半導体層上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に不純物を含ん
だ絶縁層を形成して、前記絶縁層をパターニングするこ
とにより開口部を形成する工程と、前記絶縁層の開口部
より前記第１半導体層に不純物イオンを導入することに
より、前記第１半導体層にゲート電極を形成する工程
と、前記絶縁層及び前記開口部上に第２半導体層を形成
する工程とを有することを特徴とする薄膜トランジスタ
の製造方法。
【請求項２】前記第２半導体層を形成する工程の後に
熱処理することにより、前記第２半導体層にソース・ド
レイン領域を形成することを特徴とする請求項１に記載
の薄膜トランジスタの製造方法。