JP2013191864A - 半導体装置の作製方法 - Google Patents

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Abstract

【課題】工程数を削減して製造コストの低減および歩留まりの向上を実現する。
【解決手段】半導体層と、半導体層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極を有するトランジスタの作製工程において、後にゲート電極となる導電層をエッチングする際に、ゲート絶縁膜の一部もエッチングする。当該工程により、テーパー部を有するゲート絶縁膜を形成することができる。
【選択図】図１９

Description

本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）
で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素
部とその周辺に設けられる駆動回路を同一の基板上に設けた液晶表示装置に代表される電
気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる技術を提供する
。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般
を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含ん
でいる。
アクティブマトリクス型の液晶表示装置に代表される電気光学装置において、スイッチ
ング素子や能動回路をＴＦＴを用いて構成する技術が開発されている。ＴＦＴはガラスな
どの基板上に気相成長法などにより半導体膜を形成し、その半導体膜を活性層として形成
する。半導体膜にはシリコンまたはシリコン・ゲルマニウムなどシリコンを主成分とする
材料が好適に用いられている。このような半導体膜はその作製法により、非晶質シリコン
膜や多結晶シリコンに代表される結晶質シリコン膜などに分類することができた。
非晶質半導体（代表的には非晶質シリコン）膜を活性層としたＴＦＴは、非晶質構造な
どに起因する電子物性的要因から、数cm2/Vsec以上の電界効果移動度を得ることは不可能
であった。そのために、アクティブマトリクス型の液晶表示装置においては、画素部にお
いて液晶を駆動するためのスイッチング素子（以下、画素ＴＦＴという）として使用する
ことはできても、画像表示を行うための駆動回路を形成することは不可能であった。従っ
て、駆動回路はＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip on Glass）方式
を使ってドライバＩＣなどを実装する技術が用いられていた。
一方、結晶構造を含む半導体（以下、結晶質半導体と記す）膜（代表的には、結晶質シ
リコン或いは多結晶シリコン）を活性層としたＴＦＴでは、高い電界効果移動度が得られ
ることから各種の機能回路を同一のガラス基板上に形成することが可能となり、画素ＴＦ
Ｔの他に駆動回路においてシフトレジスタ回路、レベルシフタ回路、バッファ回路、サン
プリング回路などを実現することができた。
このような回路は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を
基本として形成されていた。このような駆動回路の実装技術が根拠となり、液晶表示装置
において軽量化および薄型化を推進するためには、画素部の他に駆動回路を同一基板上に
一体形成できる結晶質半導体層を活性層とするＴＦＴが適していることが明らかとなって
きた。
ＴＦＴの特性から比較すると結晶質半導体層を活性層に適用した方が優れているが、画
素ＴＦＴの他に各種回路に対応したＴＦＴを作製するためには、その製造工程が複雑なも
のとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因に
なるばかりか、製造歩留まりを低下させる原因となることは明らかである。
画素ＴＦＴと駆動回路のＴＦＴとでは、それらの回路の動作条件は必ずしも同一ではな
く、そのことからＴＦＴに要求される特性も少なからず異なっている。画素ＴＦＴはｎチ
ャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるもの
である。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用され
ている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ
電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることである。一方、
駆動回路のバッファ回路などは高い駆動電圧が印加されるため、高電圧が印加されても壊
れないように耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流
値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly
Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元
素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加
した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリ
アによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介して
ゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造
が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホッ
トキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
しかし、上記オフ電流値やオン電流値の他にも注目すべき点はある。例えば、画素ＴＦ
Ｔと、シフトレジスタ回路やバッファ回路などの駆動回路のＴＦＴとでは、そのバイアス
状態も必ずしも同じではない。例えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス
（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回路のＴＦＴは基本的に逆バ
イアス状態で動作することはない。また、動作速度に関しても、画素ＴＦＴは制御回路の
ＴＦＴの１／１００以下で良い。また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高
いが、その反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があっ
た。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常のＬＤＤ構
造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注
入による劣化を防ぐ効果は低かった。このように、アクティブマトリクス型液晶表示装置
のような動作条件の異なる複数の集積回路を有する半導体装置において、全てのＴＦＴを
同じ構造で形成することは必ずしも好ましくなかった。このような問題点は、特に結晶質
シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置
に要求される性能が高まるほど顕在化してきた。
さらに、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを用いて作製されるこれらの回
路の動作を安定化させるためには、ＴＦＴのしきい値電圧やサブスレショルド係数（Ｓ値
）などの値を所定の範囲内とする必要がある。そのためには、ＴＦＴを構造面からと構成
する材料面からとの両面から検討する必要がある。
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアク
ティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置におい
て、各種回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることに
より、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に
、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的として
いる。
製造コストの低減および歩留まりを実現するためには、工程数を削減することが一つの
手段として適用できる。具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減す
ることが必要である。フォトマスクはフォトリソグラフィーの技術において、エッチング
工程のマスクとするレジストパターンを基板上に形成するために用いる。従って、フォト
マスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングな
どの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィー
の工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な
工程が行われることを意味する。
そして、フォトマスク数を削減しながらも、各種回路に配置されるＴＦＴの構造をその
回路の機能に応じて適切なものとする。具体的には、スイッチング素子用のＴＦＴは、動
作速度よりもオフ電流値を低減させることに重点を置いた構造が望ましい。そのような構
造として、マルチゲート構造を採用する。一方、高速動作が要求される駆動回路に設けら
れるＴＦＴは、動作速度を高めることと、それと同時に顕著な問題となるホットキャリア
注入による劣化を抑制することに重点を置いた構造が望ましい。そのような構造として、
ＴＦＴのＬＤＤ領域に工夫を加える。即ち、チャネル形成領域とドレイン領域との間に設
けられるＬＤＤ領域において、ドレイン領域に近づくにつれて徐々に導電型制御用の不純
物元素の濃度が高くなるような濃度勾配を持たせる点に特徴がある。この構成は、ドレイ
ン領域近傍の空乏層において、電界が集中するのを緩和する効果がより顕著となる。
このような不純物元素の濃度勾配を有するＬＤＤ領域を形成するために、本発明では、
イオン化した導電型制御用の不純物元素を、電界で加速してゲート電極とゲート絶縁膜（
本発明では、ゲート電極と半導体層とに密接してその両者の間に設けられるゲート絶縁膜
と、該ゲート絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する
）を通過させて、半導体層に添加する方法を用いる。本明細書中において、この不純物元
素の添加方法を便宜上「スルードープ法」と呼ぶ。そして、本発明のスルードープ法にお
いてゲート電極の形状は、ゲート電極の端部において端部から内側に向かって徐々に厚さ
が増加するいわゆるテーパー形状とする。ゲート電極をテーパー形状としてスルードープ
法を行うことで、ゲート電極の厚さにより半導体層に添加される不純物元素の濃度を制御
することが可能となり、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化
するＬＤＤ領域を形成することができる。
ゲート電極を形成する材料は耐熱性導電性材料を用い、タングステン（Ｗ）、タンタル
（Ｔａ）、チタン（Ｔｉ）から選ばれた元素、または前記元素を成分とする化合物或いは
合金から形成する。このような耐熱性導電性材料を高速でかつ精度良エッチングして、さ
らに端部をテーパー形状とするためには、高密度プラズマを用いたドライエッチング法を
適用する。高密度プラズマを得る手法にはマイクロ波や誘導結合プラズマ（Inductively
Coupled Plasma：ＩＣＰ）を用いたエッチング装置が適している。特に、ＩＣＰエッチン
グ装置はプラズマの制御が容易であり、処理基板の大面積化にも対応できる。
ＩＣＰを用いたプラズマ処理方法やプラズマ処理装置に関しては特開平９−２９３６０
０号公報で開示されている。同公報では、プラズマ処理を高精度に行うための手段として
、高周波電力をインピーダンス整合器を介して４本の渦巻き状コイル部分が並列に接続さ
れてなるマルチスパイラルコイルに印加してプラズマを形成する方法を用いている。ここ
で、各コイル部分の１本当たりの長さは、高周波の波長の１／４倍としている。さらに、
被処理物を保持する下部電極にも、別途高周波電力を印加してバイアス電圧を付加する構
成としている。
このようなＩＣＰを用いたプラズマ処理装置（例えば、エッチング装置）の構造概略図
を図２０（Ａ）に示す。反応空間の上部に設けられた石英板９０５上にアンテナコイル９
０３を配置して、マッチングボックス９０７を介して第1の高周波電源９０１に接続され
ている。第1の高周波電源９０１は６〜６０MHz、代表的には１３．５６MHzを適用する。
被処理物となる基板９０６を保持する下部電極９０４には第２の高周波電源９０２がマッ
チングボックス９１２を介して接続されている。第２の高周波電源９０２は１００kHz〜
６０MHz（例えば、６〜２９MHz）とする。アンテナコイル９０３に高周波電力が印加され
ると、アンテナコイル９０３に高周波電流Ｊがθ方向に流れ、Ｚ方向に磁界Ｂが発生する
（式１）
。そして、ファラデーの電磁誘導の法則に従い、θ方向に誘導電界Ｅが生じる（式２）。
Figure 2013191864
Figure 2013191864
この誘導電界Ｅで電子がθ方向に加速されてガス分子と衝突し、プラズマが生成される
。誘導電界の方向がθ方向なので、荷電粒子が反応室の壁や基板に衝突してエネルギーを
消失させる確立が低くなる。また、アンテナコイル９０３の下方へは、磁界Ｂが殆ど及ば
ないので、平板状に広がった高密度プラズマ領域が形成される。そして、下部電極９０４
に印加する高周波電力を調整することによって、プラズマ密度と基板９０６にかかるバイ
アス電圧を独立に制御することができる。また、被処理物の材料に応じて印加する高周波
電力の周波数を異ならせることも可能となる。
ＩＣＰで高密度プラズマを得る為にはアンテナコイルに流れる高周波電流Ｊを低損失で
流す必要があり、そのインダクタンスを低下させなければならない。その為に、アンテナ
コイルを分割した方式とすることが有効となる。図２０（Ｂ）はそのような構成を示す図
であり、石英板９１１上に４本の渦巻き状コイル（マルチスパイラルコイル）９１０を配
置して、マッチングボックス９０９を介して第1の高周波電源９０８に接続されている。
このとき、各コイルの１本当たりの長さを高周波の波長の１／４の正数倍としておくと、
コイルに定在波が立ち発生する電圧のピーク値を高めることができる。
このようなマルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いる
と、前記耐熱性導電性材料のエッチングを良好に行うことができる。ここでは、松下電器
産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を
用いた。図２１は、ガラス基板上に所定のパターンに形成されたＷ膜について、そのパタ
ーン端部のテーパー形状について調べた結果を示す。ここで、テーパー部の角度は基板表
面（水平面）とテーパー部の傾斜部とが角度として定義する（図４においてθ１で示す角
度）。ここでは、共通条件として放電電力（コイルに印加する高周波電力、１３．５６MH
z）を３．２W/cm2、圧力１．０ＰａとしてエッチングガスにＣＦ4とＣｌ2を用いた。図２
１（Ａ）はテーパー部の角度について、基板側にかけるバイアス電力（１３．５６MHz）
依存性を示す。エッチングガスの流量はＣＦ4、Ｃｌ2共に３０SCCMとした。テーパー部の
角度はバイアス電力が１２８〜３８４mW/cm2の範囲で７０〜２０°まで変化させることが
可能であることが明らかとなった。
図２５はエッチングされたＷ膜の形状を示す電子顕微鏡写真である。図２５（Ａ）は基
板側に印加したバイアス電力が１２８mW/cm2の場合であり、同図（Ｂ）は１９２mW/cm2、
同図（Ｃ）は２５６mW/cm2の場合をそれぞれ示している。図２６から明らかなように基板
側に印加するバイアス電力が大きくなるに従ってテーパー角が小さくなっている。
また、図２１（Ｂ）はテーパー部の角度のエッチングガス流量比依存性について調べた
結果を示す。ＣＦ4とＣｌ2の合計の流量を６０SCCMとして、ＣＦ4のみを２０〜４０SCCM
の範囲で変化させた。このときバイアス電力は１２８mW/cm2とした。その結果、テーパー
部の角度は６０〜８０°まで変化させることが可能であった。
このようにテーパー部の角度は基板側にかけるバイアス電力によって大きく変化を示し
、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５
〜４５°まで変化させることができる。
表１はゲート電極を形成する前記耐熱性導電性材料のＩＣＰエッチング装置における加
工特性を示す。ここでは、Ｗ膜とＴａ膜の他に、ゲート電極用の材料としてしばしば用い
られるモリブデンータングステン（Ｍｏ−Ｗ）合金（組成比はＭｏ：Ｗ＝４８：５０wt%
）の例を示す。表１にはエッチング速度、適用するエッチングガス、およびゲート電極の
下地となるゲート絶縁膜との選択比の代表的な値を示す。ゲート絶縁膜はプラズマＣＶＤ
法で作製する酸化シリコン膜または酸化窒化シリコン膜であり、ここで選択比はゲート絶
縁膜のエッチング速度に対するそれぞれの材料のエッチング速度の割合として定義する。
Figure 2013191864
Ｔａ膜のエッチング速度は１４０〜１６０nm/minで選択比も６〜８が選られ、Ｗ膜のエ
ッチング速度７０〜９０nm/min、また選択比２〜４に対して優れた値となっている。従っ
て、被加工性という観点からはＴａ膜も適しているが、表中に示さない値として、抵抗率
が２０〜３０μΩcmであり、Ｗ膜の１０〜１６μΩcmに比べて若干高い点が難点となる。
一方、Ｍｏ−Ｗ合金はエッチング速度が４０〜６０nm/minと遅く、また選択比は０．１〜
２となりこの材料は被加工性という観点から必ずしも適していないことが覗われる。この
ように、表１からはＴａ膜が最も良い結果を示していることがわかるが、前述のように抵
抗率を考慮するとＷ膜が総合的には適していると判断される。
ここでは、Ｗ膜を一例として示したが、前記耐熱性導電性材料についてＩＣＰエッチン
グ装置を用いると、容易にパターンの端部をテーパー形状として加工することができる。
そして、このような方法を適用してゲート電極を設け、スルードープ法を行うことで、ゲ
ート電極の厚さにより半導体層に添加される不純物元素の濃度を制御することが可能とな
り、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化するＬＤＤ領域を形
成することが可能となる。
このような手段を用い、本発明の構成は、画素部に設けた画素ＴＦＴと、該画素部の周
辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆動回路を同一の基板上に設け
た半導体装置において、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部を有するゲー
ト電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電
極と重なるように設けられＬＤＤ領域を形成する第１の不純物領域と、該第１の不純物領
域の外側に設けられソース領域またはドレイン領域を形成する第２の不純物領域とを有し
、前記駆動回路のｐチャネル型ＴＦＴは、テーパー部を有するゲート電極が設けられ、チ
ャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設け
られＬＤＤ領域を形成する第３の不純物領域と、該第３の不純物領域の外側に設けられソ
ース領域またはドレイン領域を形成する第４の不純物領域とを有し、前記画素ＴＦＴは、
テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に
接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第１の不純物領
域と、該第１の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第
２の不純物領域とを有し、前記第１の不純物領域の一導伝型の不純物元素の濃度と、第３
の不純物領域の一導伝型とは反対の導伝型の不純物元素の濃度とは、該不純物領域が接す
るチャネル形成領域から遠ざかるにつれて高くなるように設けられ、前記画素部に設けた
画素電極は光反射性表面を有し、有機絶縁物材料からなる第２の層間絶縁膜上に形成され
、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成る第１
の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２の層間絶縁膜とに設けられた
開孔を介して、前記画素ＴＦＴに接続していることを特徴としている。或いは、前記画素
部に設けた画素電極は光透過性を有し、有機絶縁物材料からなる第２の層間絶縁膜上に形
成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成
る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２の層間絶縁膜とに設け
られた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続してい
ることを特徴としている。
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置であって、一方の
基板には画素部と該画素部の周辺に駆動回路が形成され、前記駆動回路のｎチャネル型Ｔ
ＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形
成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第１の
不純物領域と、該第１の不純物領域の外側に設けられソース領域またはドレイン領域を形
成する第２の不純物領域とを有し、前記駆動回路のｐチャネル型ＴＦＴは、テーパー部を
有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、
該ゲート電極と重なるように設けられＬＤＤ領域を形成する第３の不純物領域と、該第３
の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第４の不純物領
域とを有し、前記画素ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形
成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤ
Ｄ領域を形成する第１の不純物領域と、該第１の不純物領域の外側に設けられソース領域
またはドレイン領域を形成する第２の不純物領域とを有し、前記第１の不純物領域の一導
伝型の不純物元素の濃度と、第３の不純物領域の一導伝型とは反対の導伝型の不純物元素
の濃度とは、該不純物領域が接するチャネル形成領域から遠ざかるにつれて高くなるよう
に設けられ、前記画素部に設けた画素電極は光反射性表面を有し、有機絶縁物材料からな
る第２の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設
けた無機絶縁物材料から成る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記
第２の層間絶縁膜とに設けられた開孔を介して、前記画素ＴＦＴに接続していて、透明導
電膜が形成された他方の基板と、前記前記第２の層間絶縁膜とに設けられた開孔に重ねて
形成された少なくとも一つの柱状スペーサを介して貼合わされていることを特徴としてい
る。或いは、前記画素部に設けた画素電極は光透過性を有し、有機絶縁物材料からなる第
２の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた
無機絶縁物材料から成る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２
の層間絶縁膜とに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性
金属配線と接続していて、透明導電膜が形成された他方の基板と、前記前記第２の層間絶
縁膜とに設けられた開孔に重ねて形成された少なくとも一つの柱状スペーサを介して貼合
わされていることを特徴としている。前記ゲート電極のテーパー部の角度は５〜３５°で
設ける。
本発明の半導体装置の作製方法に関する構成は、画素部に設けた画素ＴＦＴと、該画素
部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆動回路を同一の基板上
に設けた半導体装置において、前記基板上に結晶構造を含む半導体層を形成する第１の工
程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成
する第２の工程と、前記島状半導体層に接してゲート絶縁膜を形成する第３の工程と、前
記ゲート絶縁膜上に耐熱性導電性材料から成る導電層を形成する第４の工程と、前記導電
層を選択的にエッチングして、テーパー部を有するゲート電極を形成する第５の工程と、
少なくとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島
状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｎ型を付与する
不純物元素を添加して、前記基板と平行な方向において該ｎ型を付与する不純物元素の濃
度勾配を有する第１の不純物領域を形成する第６の工程と、前記駆動回路のｎチャネル型
ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極をマスクと
してｎ型を付与する不純物元素を添加して第２の不純物領域を形成する第７の工程と、前
記駆動回路のｐチャネル型ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテー
パー部と前記ゲート絶縁膜を通してｐ型を付与する不純物元素を添加して、前記基板と平
行な方向において該ｐ型を付与する不純物元素の濃度勾配を有する第３の不純物領域と、
前記ゲート電極のテーパー部を介しないでｐ型を付与する不純物元素を添加して、第４の
不純物領域とを同時に形成する第８の工程と、前記駆動回路のｎチャネル型ＴＦＴと前記
画素ＴＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料から成る第１の層間絶縁膜
を形成する第９の工程と、該第１の層間絶縁膜に密接して有機絶縁物材料からなる第２の
層間絶縁膜を形成する第１０の工程と、前記画素ＴＦＴに接続する光反射性表面を有する
画素電極を、前記第２の層間絶縁膜上に形成する第１１の工程とを有することを特徴とし
ている。或いは、画素電極を透明導電膜で形成し、前記画素ＴＦＴに接続する導電性金属
配線と接続する工程を適用しても良い。
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置の作製方法におい
て、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型
ＴＦＴとを設けた駆動回路とを一方の基板は、前記一方の基板上に結晶構造を含む半導体
層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数
の島状半導体層を形成する第２の工程と、前記島状半導体層に接してゲート絶縁膜を形成
する第３の工程と、前記ゲート絶縁膜上に耐熱性導電性材料から成る導電層を形成する第
４の工程と、前記導電層を選択的にエッチングして、テーパー部を有するゲート電極を形
成する第５の工程と、少なくとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素Ｔ
ＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を
通してｎ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｎ型を付
与する不純物元素の濃度勾配を有する第１の不純物領域を形成する第６の工程と、前記駆
動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記
ゲート電極をマスクとしてｎ型を付与する不純物元素を添加して第２の不純物領域を形成
する第７の工程と、前記駆動回路のｐチャネル型ＴＦＴを形成する前記島状半導体層に、
前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｐ型を付与する不純物元素を添
加して、前記基板と平行な方向において該ｐ型を付与する不純物元素の濃度勾配を有する
第３の不純物領域と、前記ゲート電極のテーパー部を介しないでｐ型を付与する不純物元
素を添加して、第４の不純物領域とを同時に形成する第８の工程と、前記駆動回路のｎチ
ャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料から
成る第１の層間絶縁膜を形成する第９の工程と、該第１の層間絶縁膜に密接して有機絶縁
物材料からなる第２の層間絶縁膜を形成する第１０の工程と、前記第２の層間絶縁膜と第
１の層間絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに接続する光反射性表面を有
する画素電極を前記第２の層間絶縁膜上に形成する第１１の工程と、他方の基板は少なく
とも透明導電膜を形成する第１２の工程と、前記開孔に重ねて形成された少なくとも一つ
の柱状スペーサを介して、前記一方の基板と前記他方の基板を貼合わせる第１３の工程と
を有することを特徴としている。或いは、前記第２の層間絶縁膜と第１の層間絶縁膜とに
設けられた開孔を介して前記画素ＴＦＴに接続する導電性金属配線を形成する工程と、前
記第２の層間絶縁膜上に該金属配線に接続する透明導電膜から成る画素電極を形成する工
程とを適用することもできる。
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここ
では具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性
能のＴＦＴを配置することが可能となり、その動作特性を大幅に向上させることができる
。
本発明の半導体装置の作製方法に従えば、駆動回路部のｐチャネル型ＴＦＴ、ｎチャネ
ル型ＴＦＴおよび画素ＴＦＴをゲート電極と重なるＬＤＤ構造としたアクティブマトリク
ス基板を５枚のフォトマスクで製造することができる。このようなアクティブマトリクス
基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば透過型の
液晶表示装置を６枚のフォトマスクで製造することができる。
本発明の半導体装置の作製方法に従えば、ゲート電極を耐熱性導電性材料で形成し、ゲ
ート配線を低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路部のｐチャネル型ＴＦ
Ｔ、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート電極と重なるＬＤＤ構造としたアクテ
ィブマトリクス基板を６枚のフォトマスクで製造することができ、このようなアクティブ
マトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従え
ば、透過型の液晶表示装置を７枚のフォトマスクで製造することができる。
画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。 ｎチャネル型ＴＦＴのＬＤＤ領域の構造を説明する図。 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。 駆動回路のＴＦＴと画素ＴＦＴの構造を示す上面図。 駆動回路のＴＦＴの作製工程を示す断面図。 駆動回路のＴＦＴの構成を示す断面図。 画素ＴＦＴの構成を示す断面図。 画素部の画素を示す上面図。 結晶質半導体層の作製工程を示す断面図。 結晶質半導体層の作製工程を示す断面図。 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。 柱状スペーサの形状を説明する図。 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。 液晶表示装置の構造を示す斜視図。 液晶表示装置の回路構成を説明するブロック図。 ＴＦＴの断面図とＬＤＤ領域の構成を説明する図。 ＩＣＰの原理を説明する図。 パターン形成したＷ膜の端部におけるテーパー部の角度とエッチング条件の関係を示すグラフ。 携帯型情報端末の一例を示す図。 半導体装置の一例を示す図。 投影型液晶表示装置の構成を示す図。 パターン形成したＷ膜の端部における形状を示す電子顕微鏡写真。
本発明の実施の形態について、以下に示す実施例により詳細な説明を行う。
本発明の実施例を図１〜図３を用いて説明する。ここでは、画素部の画素ＴＦＴおよび
保持容量と、画素部の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について
工程に従って詳細に説明する。
図１（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガ
ラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラ
ス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（Ｐ
ＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基
板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０
℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形
成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコ
ン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、
プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａ
を１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される
酸化窒化水素化シリコン膜１０２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の
厚さに積層形成する。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単
層膜または２層以上積層させて形成しても良い。
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒
化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMと
して反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2
、放電周波数６０MHzとする。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５
SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板温度４００℃、
反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は
、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
このようにして作製した酸化窒化シリコン膜１０２ａは、密度が９．２８×１０22/cm3
であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（Ｎ
Ｈ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０
℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を
下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡
散するのを防ぐのに有効である。
次に、２５〜８０nm（好ましくは３０〜６０nm）の厚さで非晶質構造を有する半導体層
１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラ
ズマＣＶＤ法で非晶質シリコン膜を５５nmの厚さに形成する。非晶質構造を有する半導体
膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコン・ゲルマニウム膜など
の非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半
導体層１０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒
化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続し
て成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替
えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリ
コン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキや
しきい値電圧の変動を低減させることができる。
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作
製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピ
ットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板
や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用する
ことが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ
、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示され
た技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することも
できる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが
好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic％以
下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4
とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非
晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合に
おいて水素を放出させるための熱処理は不要となる。
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキ
シマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを
用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Hz
とし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm
2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わ
せ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１（Ｂ）に示す
ように結晶質半導体層１０３ｂを得ることができる。
そして、結晶質半導体層１０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリ
ソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶
質半導体層を島状に分割し、図１（Ｃ）に示すように島状半導体層１０４〜１０８を形成
する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型
を付与する不純物元素を１×１０16〜５×１０17atoms/cm3程度の濃度で島状半導体層の
全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、
アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。
その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）
を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオ
ンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。こ
のような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャ
ネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０
nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シ
リコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製される酸化窒化シ
リコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料と
なる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他
のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコ
ン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl O
rtho Silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００
℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成するこ
とができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱
アニールによりゲート絶縁膜として良好な特性を得ることができる。
そして、図１（Ｄ）に示すように、ゲート絶縁膜１０９上にゲート電極を形成するため
の耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、必要に応じて二層
あるいは三層といった複数の層から成る積層構造としても良い。例えば、ゲート電極には
このような耐熱性導電性材料を用い、導電性の窒化物金属膜から成る導電層（Ａ）１１０
と金属膜から成る導電層（Ｂ）１１１とを積層した構造とすると良い。導電層（Ｂ）１１
１はＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を
組み合わせた合金膜で形成すれば良く、導電層（Ａ）１１０は窒化タンタル（ＴａＮ）、
窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜などで形成する。また、導電層（Ａ
）１１０はタングステンシリサイド、チタンシリサイドを適用しても良い。導電層（Ｂ）
１１１は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸
素濃度に関しては３０ppm以下とすると良かった。例えば、Ｗは酸素濃度を３０ppm以下と
することで２０μΩcm以下の比抵抗値を実現することができる。
導電層（Ａ）１１０は１０〜５０nm（好ましくは２０〜３０nm）とし、導電層（Ｂ）１
１１は２００〜４００nm（好ましくは２５０〜３５０nm）とすれば良い。Ｗをゲート電極
として形成する場合には、Ｗをターゲットとしたスパッタ法で、Ａｒガスと窒素（Ｎ2）
ガスを導入して導電層（Ａ）１１０をＷＮ膜で５０nmの厚さに形成し、導電層（Ｂ）１１
１をＷ膜で２５０nmの厚さに形成する。その他の方法として、Ｗ膜は６フッ化タングステ
ン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極と
して使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にする
ことが望ましい。
Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不
純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法によ
る場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純
物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを
実現することができる。
一方、導電層（Ａ）１１０にＴａＮ膜を、導電層（Ｂ）１１１にＴａ膜を用いる場合に
は、同様にスパッタ法で形成することが可能である。ＴａＮ膜はＴａをターゲットとして
スパッタガスにＡｒと窒素との混合ガスを用いて形成し、Ｔａ膜はスパッタガスにＡｒを
用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜
の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μ
Ωcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μ
Ωcm程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を
持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。尚、図示しない
が、導電層（Ａ）１１０の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン
膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向
上と酸化防止を図ると同時に、導電層（Ａ）１１０または導電層（Ｂ）１１１が微量に含
有するアルカリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐことができる。いずれ
にしても、導電層（Ｂ）１１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい
。
本実施例では、ゲート電極を形成するために導電層（Ａ）１１０をＷＮ膜で、導電層（
Ｂ）１１１をＷ膜で形成した。次に、第２のフォトマスク（ＰＭ２）を用い、フォトリソ
グラフィーの技術を使用してレジストマスク１１２〜１１７を形成し、導電層（Ａ）１１
０と導電層（Ｂ）１１１とを一括でエッチングしてゲート電極１１８〜１２２と容量配線
１２３を形成する。ゲート電極１１８〜１２２と容量配線１２３は、導電層（Ａ）から成
る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８ｂ〜１２３ｂとが一体として形成
されている（図２（Ａ））
。
このとき少なくともゲート電極１１８〜１２２の端部にテーパー部が形成されるように
エッチングする。このエッチング加工はＩＣＰエッチング装置により行う。その技術の詳
細は前述の如くである。具体的なエッチング条件として、エッチングガスにＣＦ4とＣｌ2
の混合ガスを用いその流量をそれぞれ３０SCCMとして、放電電力３．２W/cm2(13.56MHz)
、バイアス電力２２４mW/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行った。このよ
うなエッチング条件によって、ゲート電極１１８〜１２２の端部において、該端部から内
側にむかって徐々に厚さが増加するテーパー部が形成され、その角度は５〜３５°、好ま
しくは１０〜２５°とする。テーパー部の角度は、図４でθ１として示す部分の角度であ
る。この角度は、後にＬＤＤ領域を形成する第１の不純物領域の濃度勾配に大きく影響す
る。尚、テーパー部の角度θ１は、テーパー部の長さ（ＷＧ）とテーパー部の厚さ（ＨＧ
）を用いてＴａｎ（θ１）＝ＨＧ／ＷＧで表される。
また、残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチ
ング時間を増しするオーバーエッチングを施すものとする。しかし、この時に下地とのエ
ッチングの選択比に注意する必要がある。例えば、Ｗ膜に対する酸化窒化シリコン膜（ゲ
ート絶縁膜１０９）の選択比は表１で示したように２〜４（代表的には３）であるので、
このようなオーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５
０nm程度エッチングされて実質的に薄くなり、新たな形状のゲート絶縁膜１３０が形成さ
れる。
そして、画素ＴＦＴおよび駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するため
に、ｎ型を付与する不純物元素添加の工程（ｎ-ドープ工程）を行う。ゲート電極の形成
に用いたレジストマスク１１２〜１１７をそのまま残し、端部にテーパー部を有するゲー
ト電極１１８〜１２２をマスクとして自己整合的にｎ型を付与する不純物元素をイオンド
ープ法で添加する。ここでは、ｎ型を付与する不純物元素をゲート電極の端部におけるテ
ーパー部とゲート絶縁膜とを通して、その下に位置する半導体層に達するように添加する
ためにドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０keVと
して行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）
または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ
法により半導体層のリン（Ｐ）濃度は１×１０16〜１×１０19atoms/cm3の濃度範囲で添
加する。このようにして、図２（Ｂ）に示すように島状半導体層に第１の不純物領域１２
４〜１２９を形成する。
この工程において、第１の不純物領域１２４〜１２８の少なくともゲート電極１１８〜
１２２に重なった部分に含まれるリン（Ｐ）の濃度勾配は、ゲート電極１１８〜１２２の
テーパー部の膜厚変化を反映する。即ち、第１の不純物領域１２４〜１２８へ添加される
リン（Ｐ）の濃度は、ゲート電極に重なる領域において、ゲート電極の端部に向かって徐
々に濃度が高くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ
）の濃度が変化するためである。尚、図２（Ｂ）では第１の不純物領域１２４〜１２９の
端部を斜めに図示しているが、これはリン（Ｐ）が添加された領域を直接的に示している
のではなく、上述のようにリンの濃度変化がゲート電極１１８〜１２２のテーパー部の形
状に沿って変化していることを表している。
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する第
２の不純物領域の形成を行う（ｎ+ドープ工程）。レジストのマスク１１２〜１１７を残
し、今度はゲート電極１１８〜１２２がリン（Ｐ）を遮蔽するマスクとなるように、イオ
ンドープ法において１０〜３０keVの低加速電圧の条件で添加する。このようにして第２
の不純物領域１３１〜１３６を形成する。この領域におけるゲート絶縁膜１３０は、前述
のようにゲート電極の加工においてオーバーエッチングが施されるため、当初の膜厚であ
る１２０nmから薄くなり、７０〜１００nmとなっている。そのためこのような低加速電圧
の条件でも良好にリン（P）を添加することができる。そして、この領域のリン（Ｐ）の
濃度は１×１０20〜１×１０21atoms/cm3の濃度範囲となるようにする（図２（Ｃ））。
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およ
びドレイン領域とする第４の不純物領域１４０、１４１を形成する。ここでは、ゲート電
極１１８、１２０をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に第４
の不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１０５
、１０７、１０８は、第３のフォトマスク（ＰＭ３）を用いてレジストマスク１３７〜１
３９を形成し全面を被覆しておく。ここで形成される不純物領域１４０、１４１はジボラ
ン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない第４
の不純物領域１４０ａ、１４１ａのボロン（Ｂ）濃度は、３×１０20〜３×１０21atoms/
cm3となるようにする。また、ゲート電極と重なる不純物領域１４０ｂ、１４１ｂは、ゲ
ート絶縁膜とゲート電極のテーパー部を介して不純物元素が添加されるので、実質的に第
３の不純物領域として形成され、少なくとも１．５×１０19atoms/cm3以上の濃度とする
。この第４の不純物領域１４０ａ、１４１ａおよび第３の不純物領域１４０ｂ、１４１ｂ
には、前工程においてリン（Ｐ）が添加されていて、第４の不純物領域１４０ａ、１４１
ａには１×１０20〜１×１０21atoms/cm3の濃度で、第３の不純物領域１４０ｂ、１４１
ｂには１×１０16〜１×１０19atoms/cm3の濃度で含有しているが、この工程で添加する
ボロン（Ｂ）の濃度をリン（Ｐ）濃度の１．５から３倍となるようにすることにより、ｐ
チャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じ
ない。
その後、図３（Ａ）に示すように、ゲート電極およびゲート絶縁膜上から第１の層間絶
縁膜１４２を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化
シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１
の層間絶縁膜１４２は無機絶縁物材料から形成する。第１の層間絶縁膜１４２の膜厚は１
００〜２００nmとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で
ＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（
１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また
、酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3か
ら作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコ
ン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００
〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができ
る。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても
良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可
能である。
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
る工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に
、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用すること
ができる。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲
気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では
５５０℃で４時間の熱処理を行う。また、基板１０１に耐熱温度が低いプラスチック基板
を用いる場合にはレーザーアニール法を適用することが好ましい（図３（Ｂ））。
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で
、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行
う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダ
ングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プ
ラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層
１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を
０．０１〜０．１atomic％程度付与すれば良い。
活性化および水素化の工程が終了したら、有機絶縁物材料からなる第２の層間絶縁膜１
４３を１．０〜２．０μmの平均厚を有して形成する。有機樹脂材料としては、ポリイミ
ド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用
することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合
には、クリーンオーブンを用い３００℃で焼成して形成する。また、アクリルを用いる場
合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に
塗布した後、ホットプレートを用い８０℃で６０秒の予備加熱を行い、さらにクリーンオ
ーブンを用い２５０℃で６０分焼成して形成することができる。
このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に
平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を
低減することができる。しかし、吸湿性があり保護膜としては適さないので、本実施例の
ように、第１の層間絶縁膜１４２として形成した酸化シリコン膜、酸化窒化シリコン膜、
窒化シリコン膜などと組み合わせて用いると良い。
その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形
成し、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコン
タクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。こ
の場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２
の層間絶縁膜１４３をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2と
して第１の層間絶縁膜１４２をエッチングする。さらに、島状半導体層との選択比を高め
るために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜１３０をエッチングする
ことにより、良好にコンタクトホールを形成することができる。
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスク（Ｐ
Ｍ５）によりレジストマスクパターンを形成し、エッチングによってソース配線１４４〜
１４８とドレイン配線１４９〜１５３を形成する。ここで、ドレイン配線１５３は画素電
極として機能するものである。ドレイン配線１５４は隣の画素に帰属する画素電極を表し
ている。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで
形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形
成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成（図
３（Ｃ）において１４４ａ〜１５４ａで示す）し、さらにその上に透明導電膜を８０〜１
２０nmの厚さで形成（図３（Ｃ）において１４４ｂ〜１５４ｂで示す）する。透明導電膜
には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材
料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸
化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
こうして５枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部の画
素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型Ｔ
ＦＴ（Ａ）２００ａ、第１のｎチャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型Ｔ
ＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）２０３ａ、画素部には画素ＴＦＴ
２０４、保持容量２０５が形成されている。本明細書では便宜上このような基板をアクテ
ィブマトリクス基板と呼ぶ。
駆動回路の第１のｐチャネル型ＴＦＴ（Ａ）２００ａには、島状半導体層１０４にチャ
ネル形成領域２０６、ゲート電極と重なるＬＤＤ領域２０７、第４の不純物領域から成る
ソース領域２０８、ドレイン領域２０９を有した構造となっている。第１のｎチャネル型
ＴＦＴ（Ａ）２０１ａには、島状半導体層１０５にチャネル形成領域２１０、第１の不純
物領域で形成されゲート電極１１９と重なるＬＤＤ領域２１１、第２の不純物領域で形成
するソース領域２１２、ドレイン領域２１３を有している。チャネル長３〜７μｍに対し
て、ゲート電極１１９と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．
１〜１．５μm、好ましくは０．３〜０．８μmとする。このＬovの長さはゲート電極１１
９の厚さとテーパー部の角度θ１から制御する。
このＬＤＤ領域について図４を用いて説明する。図４に示すのは、図３（Ｃ）の第１の
ｎチャネル型ＴＦＴ（Ａ）２０１ａの部分拡大図である。ＬＤＤ領域２１１はテーパー部
２６１の下に形成される。このとき、ＬＤＤ領域におけるリン（Ｐ）の濃度分布は２３２
の曲線で示されるようにチャネル形成領域２１１から遠ざかるにつれて増加する。この増
加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部２６１の
角度θ１やゲート電極１１９の厚さによって異なってくる。このように、ゲート電極の端
部をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テ
ーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不
純物領域を形成することができる。本発明はこのような不純物領域を積極的に活用する。
ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領域を形成することにより、ドレイン領域
近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止す
ることができる。
駆動回路の第２のｐチャネル型ＴＦＴ（Ａ）２０２ａは同様に、島状半導体層１０６に
チャネル形成領域２１４、ゲート電極１２０と重なるＬＤＤ領域２１５、第４の不純物領
域で形成されるソース領域２１６、ドレイン領域２１７を有した構造となっている。第２
のｎチャネル型ＴＦＴ（Ａ）２０３ａには、島状半導体層１０７にチャネル形成領域２１
８、ゲート電極１２１と重なるＬＤＤ領域２１９、第２の不純物領域で形成するソース領
域２２０、ドレイン領域２２１を有している。ＬＤＤ領域２１９は、ＬＤＤ領域２１１と
同じ構成とする。画素ＴＦＴ２０４には、島状半導体層１０８にチャネル形成領域２２２
ａ、２２２ｂ、第１の不純物領域で形成するＬＤＤ領域２２３ａ、２２３ｂ、第２の不純
物領域で形成するソースまたはドレイン領域２２５〜２２７を有している。ＬＤＤ領域２
２３ａ、２２３ｂは、ＬＤＤ領域２１１と同じ構成とする。さらに、容量配線１２３と、
ゲート絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２７に接続する半導体層２２８、２
２９とから保持容量２０５が形成されている。図３（Ｃ）では、駆動回路のｎチャネル型
ＴＦＴおよびｐチャネル型ＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設け
たシングルゲートの構造とし、画素ＴＦＴをダブルゲート構造としたが、これらのＴＦＴ
はいずれもシングルゲート構造としても良いし、複数のゲート電極を一対のソース・ドレ
イン間に設けたマルチゲート構造としても差し支えない。
図１０は画素部のほぼ一画素分を示す上面図である。図中に示すＡ−Ａ'断面が図３（
Ｃ）に示す画素部の断面図に対応している。画素ＴＦＴ２０４は、ゲート電極１２２は図
示されていないゲート絶縁膜を介してその下の島状半導体層１０８と交差し、さらに複数
の島状半導体層に跨って延在してゲート配線を兼ねている。図示はしていないが、島状半
導体層には、図３（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ領域が形成されて
いる。また、２３０はソース配線１４８とソース領域２２５とのコンタクト部、２３１は
ドレイン配線１５３とドレイン領域２２７とのコンタクト部である。保持容量２０５は、
画素ＴＦＴ２０４のドレイン領域２２７から延在する半導体層２２８、２２９とゲート絶
縁膜を介して容量配線１２３が重なる領域で形成されている。この構成において半導体層
２２８には、価電子制御を目的とした不純物元素は添加されていない。
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成す
るＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とし
ている。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域
やソース領域およびドレイン領域の活性化を容易としている。
さらに、ゲート電極にゲート絶縁膜を介して重なるＬＤＤ領域を形成する際に、導電型
を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで
、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ（Ａ）２０
０ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａは高速動作を重視するシフトレジスタ回
路、バッファ回路、レベルシフタ回路などを形成するのに用いる。図３（Ｃ）ではこれら
の回路をロジック回路部として表している。第１のｎチャネル型ＴＦＴ（Ａ）２０１ａの
ＬＤＤ領域２１１はホットキャリア対策を重視した構造となっている。さらに、耐圧を高
め動作を安定化させるために、図８（Ａ）で示すようにこのロジック回路部のＴＦＴを第
１のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形
成しても良い。このＴＦＴは、一対のソース・ドレイン間に２つのゲート電極を設けたダ
ブルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。
第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂには、島状半導体層にチャネル形成領域２３６
ａ、２３６ｂ、第３の不純物領域から成りゲート電極１１８と重なるＬＤＤ領域２３７ａ
、２３７ｂ、第４の不純物領域から成るソース領域２３８とドレイン領域２３９、２４０
を有した構造となっている。第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂには、島状半導体
層にチャネル形成領域２４１ａ、２４１ｂ、第１の不純物領域で形成されゲート電極１１
９と重なるＬＤＤ領域２４２ａ、２４２ｂ、第２の不純物領域で形成するソース領域２４
３とドレイン領域２４４、２４５を有している。チャネル長はいずれも３〜７μmとして
、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜１．
５μm、好ましくは０．３〜０．８μmとする。
また、アナログスイッチで構成するサンプリング回路には、同様な構成とした第２のｐ
チャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ）２０３ａを適用する
ことができる。サンプリング回路はホットキャリア対策と低オフ電流動作が重視されるの
で、図８（Ｂ）で示すようにこの回路のＴＦＴを第２のｐチャネル型ＴＦＴ（Ｂ）２０２
ｂと第２のｎチャネル型ＴＦＴ（Ｂ）２０３ｂで形成しても良い。この第２のｐチャネル
型ＴＦＴ（Ｂ）２０２ｂは、一対のソース・ドレイン間に３つのゲート電極を設けたトリ
プルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。
第２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂには、島状半導体層にチャネル形成領域２４６
ａ、２４６ｂ、２４６ｃ、第３の不純物領域から成りゲート電極１２０と重なるＬＤＤ領
域２４７ａ、２４７ｂ、２４７ｃ、第４の不純物領域から成るソース領域２４９とドレイ
ン領域２５０〜２５２を有した構造となっている。第２のｎチャネル型ＴＦＴ（Ｂ）２０
３ｂには、島状半導体層にチャネル形成領域２５３ａ、２５３ｂ、第１の不純物領域で形
成されゲート電極１２１と重なるＬＤＤ領域２５４ａ、２５４ｂ、第２の不純物領域で形
成するソース領域２５５とドレイン領域２５６、２５７を有している。
このように、ＴＦＴのゲート電極の構成をシングルゲート構造とするか、複数のゲート
電極を一対のソース・ドレイン間に設けたマルチゲート構造とするかは、回路の特性に応
じて実施者が適宣選択すれば良い。そして、本実施例で完成したアクティブマトリクス基
板を用いることで反射型の液晶表示装置を作製することができる。
実施例１ではゲート電極の材料にＷやＴａなどの耐熱性導電性材料を用いる例を示した
。このような材料を用いる理由は、ゲート電極形成後に導電型の制御を目的として半導体
層に添加した不純物元素を４００〜７００℃の熱アニールによって活性化させる必要があ
り、その工程を実施する上でゲート電極に耐熱性を持たせる必要があるためである。しか
しながら、このような耐熱性導電性材料は面積抵抗で１０Ω程度あり、画面サイズが４イ
ンチクラスかそれ以上の液晶表示装置には必ずしも適していなかった。ゲート電極に接続
するゲート配線を同じ材料で形成すると、基板上における引回し長さが必然的に大きくな
り、配線抵抗の影響による配線遅延の問題を無視することができなくなるためである。
例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形
成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される
。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０mmとなり、１
８インチクラスの場合には４６０mmとなる。本実施例ではこのような液晶表示装置を実現
する手段として、ゲート配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形成する方法
について図５を用いて説明する。
まず、実施例１と同様にして図１（Ａ）〜図２（Ｄ）に示す工程を行う。そして導電型
の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程
を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レー
ザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができ
る。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で
４００〜７００℃、代表的には５００〜６００℃で行う。例えば５００℃で４時間の熱処
理を行う。
この熱処理において、ゲート電極１１８〜１２２と容量配線１２３を形成する導電層（
Ｂ）１１８ｂ〜１２３ｂは、表面から５〜８０nmの厚さで導電層（Ｃ）１１８ｃ〜１２３
ｃが形成される。例えば、導電層（Ｂ）１１８ｂ〜１２３ｂがタングステン（Ｗ）の場合
には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（
ＴａＮ）が形成される。また、導電層（Ｃ）１１８ｃ〜１２３ｃは、窒素またはアンモニ
アなどを用いた窒素を含むプラズマ雰囲気にゲート電極１１８〜１２３を晒しても同様に
形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０
℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱
的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化
の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い（図５（Ａ））。
活性化および水素化の工程が終了したら、ゲート配線を低抵抗導電性材料で形成する。
低抵抗導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成する。例えば、Ｔｉを０
．１〜２重量％含むＡｌ膜を導電層（Ｄ）として全面に形成する（図示せず）。導電層（
Ｄ）は２００〜４００nm（好ましくは２５０〜３５０nm）とすれば良い。そして、フォト
マスクを用いて所定のレジストパターンを形成し、エッチング処理して、ゲート配線２３
３、２３４と容量配線２３５を形成する。エッチング処理はリン酸系のエッチング溶液に
よるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保
ってゲート配線を形成することができる。そして第１の層間絶縁膜２６０を実施例１と同
様にして形成する（図５（Ｂ））。
その後、実施例１と同様にして有機絶縁物材料から成る第２の層間絶縁膜１４７、ソー
ス配線１４８〜１５１、１６７、ドレイン配線１５３〜１５６、１６８を形成してアクテ
ィブマトリクス基板を完成させることができる。図６（Ａ）、（Ｂ）はこの状態の上面図
を示し、図６（Ａ）のＢ−Ｂ'断面および図６（Ｂ）のＣ−Ｃ'断面は図５（Ｃ）のＡ−Ａ
'およびＣ−Ｃ'に対応している。図６（Ａ）、（Ｂ）ではゲート絶縁膜、第１の層間絶縁
膜、第２の層間絶縁膜を省略して示しているが、島状半導体層１０４、１０５、１０８の
図示されていないソースおよびドレイン領域にソース配線１４４、１４５、１４８とドレ
イン配線１４９、１５０、１５３がコンタクトホールを介して接続している。また、図６
（Ａ）のＤ−Ｄ'断面および図６（Ｂ）のＥ−Ｅ'断面を図７（Ａ）と（Ｂ）にそれぞれ示
す。ゲート配線２３３はゲート電極１１８、１１９と、またゲート配線２３４はゲート電
極１２２と島状半導体層１０４、１０５、１０８の外側で重なるように形成され、導電層
（Ｃ）と導電層（Ｄ）が接触して電気的に導通している。このようにゲート配線低抵抗導
電性材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイ
ズ）が４インチクラス以上の表示装置に適用することができる。
実施例１で作製したアクティブマトリクス基板はそのまま反射型の液晶表示装置に適用
することができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける
画素電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するア
クティブマトリクス基板の作製方法について図９を用いて説明する。
アクティブマトリクス基板は実施例１と同様に作製する。図９（Ａ）では、ソース配線
とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成する。ドレイン配線２
５６を例としてこの構成を図９（Ｂ）で詳細に説明すると、Ｔｉ膜２５６ａを５０〜１５
０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコ
ンタクトを形成する。そのＴｉ膜２５６ａ上に重ねてアルミニウム（Ａｌ）膜２５６ｂを
３００〜４００nmの厚さで形成し、さらにＴｉ膜２５６ｃまたは窒化チタン（ＴｉＮ）膜
を１００〜２００nmの厚さで形成して３層構造とする。その後、透明導電膜を全面に形成
し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極２５７
を形成する。画素電極２５７は、有機樹脂材料から成る第２の層間絶縁膜上に形成され、
画素ＴＦＴ２０４のドレイン配線２５６と重なる部分を設け電気的な接続を形成している
。
図９（Ｃ）では最初に第２の層間絶縁膜１４３上に透明導電膜を形成し、パターニング
処理およびエッチング処理をして画素電極２５８を形成した後、ドレイン配線２５９を画
素電極２５８と重なる部分を設けて形成した例である。ドレイン配線２５９は、図９（Ｄ
）で示すようにＴｉ膜２５９ａを５０〜１５０nmの厚さで形成し、島状半導体層のソース
またはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜２５９ａ上に
重ねてＡｌ膜２５９ｂを３００〜４００nmの厚さで形成して設ける。この構成にすると、
画素電極２５８はドレイン配線２５９を形成するＴｉ膜２５９ａのみと接触することにな
る。その結果、透明導電膜材料とＡｌとが直接接し反応するのを確実に防止できる。
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉ
ｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いる
ことができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特
にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸
化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜
鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、図９（Ａ）、
（Ｂ）の構成においてドレイン配線２５６の端面で、Ａｌ膜２５６ｂが画素電極２５７と
接触して腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料で
あり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜
鉛（ＺｎＯ：Ｇａ）などを用いることができる。
実施例１では反射型の液晶表示装置を作製できるアクティブマトリクス基板を５枚のフ
ォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６枚）で、透過型
の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。本実施
例では、実施例１と同様な工程として説明したが、このような構成は実施例２で示すアク
ティブマトリクス基板に適用することができる。
本実施例では、実施例１〜実施例３で示したアクティブマトリクス基板のＴＦＴの活性
層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導
体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成する
が、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法
を適用することもできる。その場合の例を図１１を用いて説明する。
図１１（Ａ）で示すように、実施例１と同様にして、ガラス基板１１０１上に下地膜１
１０２ａ、１１０２ｂ、非晶質構造を有する半導体層１１０３を２５〜８０nmの厚さで形
成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウ
ム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（
ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atom
ic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さ
で形成する。そして、重量換算で１０ppmの触媒元素を含む水溶液をスピナーで基板を回
転させて塗布するスピンコート法で触媒元素を含有する層１１０４を形成する。触媒元素
にはニッケル（Ｎｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、鉛（Ｐｂ）、コバルト（Ｃｏ
）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１１
０４は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法
や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
そして、図１１（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の
熱処理を行い、非晶質シリコン膜の含有水素量を５atomic％以下にする。非晶質シリコン
膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必
要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１
〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体
層１１０５を得ることができる（図１１（Ｃ））。しかし、この熱アニールによって作製
された結晶質半導体層１１０５は、光学顕微鏡観察により巨視的に観察すると局所的に非
晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分
光法では４８０cm-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱ア
ニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層１１０５を処理し
てその結晶性を高めることは有効な手段として適用できる。
図１２は同様に触媒元素を用いる結晶化法の実施例であり、触媒元素を含有する層をス
パッタ法により形成するものである。まず、実施例１と同様にして、ガラス基板１２０１
上に下地膜１２０２ａ、１２０２ｂ、非晶質構造を有する半導体層１２０３を２５〜８０
nmの厚さで形成する。そして、非晶質構造を有する半導体層１２０３の表面に０．５〜５
nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法
やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板
を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層１２０３の表面を
晒しても良いし、過酸化水素水（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層１２
０３の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射して
オゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層１２０３を晒すこ
とによっても形成できる。
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層１２０３上に前
記触媒元素を含有する層１２０４をスパッタ法で形成する。この層の厚さに限定はないが
、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ
膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素
から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層１２
０３の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合は
プラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構
造を有する半導体層１２０３の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×
１０11〜１×１０14atoms/cm2程度となるようにすると良い。
その後、触媒元素を含有する層１２０４を選択的に除去する。例えば、この層がＮｉ膜
で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ
酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層１２０３上に形成した
酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層１２０３の表
面近傍の触媒元素の量を１×１０11〜１×１０14atoms/cm2程度となるようにしておく。
そして、図１２（Ｂ）で示すように、図１１（Ｂ）と同様にして熱アニールによる結晶化
の工程を行い、結晶質半導体層１２０５を得ることができる（図１１（Ｃ））。
図１１または図１２で作製された結晶質半導体層１１０５、１２０５から島状半導体層
１０４〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成さ
せることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素
を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atoms/cm3程度）の
触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが
、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。
この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段
がある。
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｂ）で説明した活性化
工程で同時に行うことができる。この様子を図１３で説明する。ゲッタリングに必要なリ
ン（Ｐ）の濃度は第２の不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニー
ルにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元
素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１３で示
す矢印の方向）。その結果その不純物領域には１×１０17〜１×１０19atoms/cm3程度の
触媒元素が偏析する。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良
いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
本実施例では実施例１で作製したアクティブマトリクス基板から、アクティブマトリク
ス型液晶表示装置を作製する工程を説明する。まず、図１４（Ａ）に示すように、図３（
Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。ス
ペーサは数μmの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形
成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に
限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と
現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２
００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条
件によって形状を異ならせることができるが、好ましくは、図１５で示すように、スペー
サの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに
液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状な
ど特別の限定はないが、例えば円錐状としたときに具体的には、高さＨを１．２〜５μm
とし、平均半径Ｌ１を５〜７μm、平均半径Ｌ１と底部の半径Ｌ２との比を１対１．５と
する。このとき側面のテーパー角は±１５°以下とする。
スペーサの配置は任意に決定すれば良いが、好ましくは、図１４（Ａ）で示すように、
画素部においてはドレイン配線１５３（画素電極）のコンタクト部２３１と重ねてその部
分を覆うように柱状スペーサ４０６を形成すると良い。コンタクト部２３１は平坦性が損
なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部２３
１にスペーサ用の樹脂を充填する形で柱状スペーサ４０６を形成することでディスクリネ
ーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ４０５ａ
〜４０５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし
、図１４で示すようにソース配線およびドレイン配線を覆うようにして設けても良い。
その後、配向膜４０７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用
いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を
持って配向するようにした。画素部に設けた柱状スペーサ４０６の端部からラビング方向
に対してラビングされない領域が２μm以下となるようにした。また、ラビング処理では
静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ４０５ａ
〜４０５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図では説明
しないが、配向膜４０７を先に形成してから、スペーサ４０６、４０５ａ〜４０５ｅを形
成した構成としても良い。
対向側の対向基板４０１には、遮光膜４０２、透明導電膜４０３および配向膜４０４を
形成する。遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成
する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とを
シール剤４０８で貼り合わせる。シール剤４０８にはフィラー（図示せず）が混入されて
いて、このフィラーとスペーサ４０６、４０５ａ〜４０５ｅによって均一な間隔を持って
２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入する。液晶
材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率
が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いること
もできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すも
のもある。このようにして図１４（Ｂ）に示すアクティブマトリクス型液晶表示装置が完
成する。
図１６はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路
部とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基
板１０１上に画素部６０４の周辺に駆動回路として走査信号駆動回路６０５と画像信号駆
動回路６０６が設けられている。さらに、その他ＣＰＵやメモリーなどの信号処理回路６
０７も付加されていても良い。そして、これらの駆動回路は接続配線６０３によって外部
入出力端子６０２と接続されている。画素部６０４では走査信号駆動回路６０５から延在
するゲート配線群６０８と画像信号駆動回路６０６から延在するソース配線群６０９がマ
トリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２
０５が設けられている。
図１４において画素部において設けた柱状スペーサ４０６は、すべての画素に対して設
けても良いが、図１６で示すようにマトリクス状に配列した画素の数個から数十個おきに
設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜
１００％とすることが可能である。また、駆動回路部に設けるスペーサ４０５ａ〜４０５
ｅはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置に
あわせて設けても良い。図１６では駆動回路部に設けるスペーサの配置を６１０〜６１２
で示す。そして、図１６で示すシール剤６１９は、基板１０１上の画素部６０４および走
査信号駆動回路６０５、画像信号駆動回路６０６、その他の信号処理回路６０７の外側で
あって、外部入出力端子６０２よりも内側に形成する。
このようなアクティブマトリクス型液晶表示装置の構成を図１７の斜視図を用いて説明
する。図１７においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、
画素部６０４と、走査信号駆動回路６０５と、画像信号駆動回路６０６とその他の信号処
理回路６０７とで構成される。画素部６０４には画素ＴＦＴ２０４と保持容量２０５が設
けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている
。走査信号駆動回路６０５と画像信号駆動回路６０６からは、それぞれゲート配線１２２
とソース配線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に接続している。また、
フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）６１３が外部入力端
子６０２に接続していて画像信号などを入力するのに用いる。ＦＰＣ６１３は補強樹脂６
１４によって強固に接着されている。そして接続配線６０３でそれぞれの駆動回路に接続
している。また、対向基板４０１には図示していない、遮光膜や透明電極が設けられてい
る。
このような構成の液晶表示装置は、実施例１〜３で示したアクティブマトリクス基板を
用いて形成することができる。実施例１で示すアクティブマトリクス基板を用いれば反射
型の液晶表示装置が得られ、実施例３で示すアクティブマトリクス基板を用いると透過型
の液晶表示装置を得ることができる。
図１８は実施例１〜３で示したアクティブマトリクス基板の回路構成の一例であり、直
視型の表示装置の回路構成を示す図である。このアクティブマトリクス基板は、画像信号
駆動回路６０６、走査信号駆動回路（Ａ）（Ｂ）６０５、画素部６０４を有している。尚
、本明細書中において記した駆動回路とは、画像信号駆動回路６０６、走査信号駆動回路
６０５を含めた総称である。
画像信号駆動回路６０６は、シフトレジスタ回路５０１ａ、レベルシフタ回路５０２ａ
、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また、走査信号駆動回
路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バ
ッファ回路５０３ｂを備えている。
シフトレジスタ回路５０１ａ、５０１ｂは駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）
であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）の第１のｐチャネル型
ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａで形成する。或いは、
図８（Ａ）で示す第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型ＴＦＴ
（Ｂ）２０１ｂで形成しても良い。また、レベルシフタ回路５０２ａ、５０２ｂやバッフ
ァ回路５０３ａ、５０３ｂは駆動電圧が１４〜１６Ｖと高くなるので図８（Ａ）で示すよ
うなマルチゲートのＴＦＴ構造とすることが望ましい。マルチゲート構造でＴＦＴを形成
すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
サンプリング回路５０４はアナログスイッチから成り、駆動電圧が１４〜１６Ｖである
が、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図３
（Ｃ）で示す第２のｐチャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ
）２０３ａで形成することが望ましい。或いは、オフ電流値を効果的に低減させるために
図８（Ｂ）で示す第２のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第２のｎチャネル型ＴＦＴ
（Ｂ）２０１ｂで形成しても良い。
また、画素部は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング
回路よりもさらにオフ電流値を低減することが要求され、図３（Ｃ）で示す画素ＴＦＴ２
０４のようにマルチゲート構造を基本とする。
尚、本実例の構成は、実施例１〜３に示した工程に従ってＴＦＴを作製することによっ
て容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示してい
るが、実施例１〜３の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコン
バータ、γ補正回路、オペアンプ回路、さらにメモリー回路や演算処理回路などの信号処
理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発
明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号制御回路および
画素部を具備した液晶表示装置を実現することができる。
ＩＣＰを用いたゲート電極のエッチング加工を精密に制御することによって、ゲート電
極と、ゲート絶縁膜の表面から２０〜５０nmの厚さ分をエッチングすることができる。こ
の時エッチング条件を適宣選択することにより、ゲート電極の端部と、それに接するゲー
ト絶縁膜の領域にテーパー部を形成することができる。
このようなエッチングは、例えば、図２（Ａ）で示したゲート電極を形成する工程にお
いて、レジストマスク１１２〜１１７を設け、最初に基板側にバイアス電力を加えないで
Ｗ膜およびＷＮ膜をエッチングする。この場合レジストマスクは殆ど侵蝕されないで残る
。そして、ゲート絶縁膜がほぼ露呈した段階で、バイアス電力を印加することにより、レ
ジストマスクがエッチングされその端部から後退してＷ膜のテーパーエッチングが成され
る。Ｗ膜に対するレジストの選択比（レジストのエッチング速度／Ｗ膜のエッチング速度
）はバイアス電力の増加と共に小さくなり、即ちレジストマスクが速くエッチングされる
。
こうしたエッチング方法を用い、実施例１の工程に従って作製したＴＦＴを図１９を用
いて説明する。図１９（Ａ）は完成したＴＦＴの断面図であり、実施例１と同様にして、
基板６０１、下地膜６０２（酸化窒化シリコン膜６０２ａと酸化窒化水素化シリコン膜６
０２ｂ）、島状半導体層６０３、６０４が設けられている。そして、ゲート絶縁膜６０５
はテーパー部を有するゲート電極６０６、６０７の端部の近傍において徐々に膜厚が変化
するテーパー部を有して形成される。第１の層間絶縁膜６０８、第２の層間絶縁膜６０９
、ソース配線６１０、６１３、ドレイン配線６１１、６１２は実施例１と同様にして形成
する。このようなエッチング条件によって、ゲート電極６０６、６０７の端部において、
該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、その角度は２５
〜３５°、好ましくは３０°となる。この角度はＬＤＤ領域を形成する第１の不純物領域
の濃度勾配に大きく影響する。尚、図１９（Ｂ）で示すように、テーパー部の角度θ１は
、ゲート電極のテーパー部の長さ（ＷＧ１）とテーパー部の厚さ（ＨＧ１）を用いてＴａ
ｎ（θ１）＝ＨＧ１／ＷＧ１で表され、θ２は、ゲート絶縁膜のテーパー部の長さ（ＷＧ
２）とテーパー部の厚さ（ＨＧ２）を用いてＴａｎ（θ２）＝ＨＧ２／ＷＧ２で表される
。
ｎチャネル型ＴＦＴにおいてＬＤＤ領域を形成する第１の不純物領域はイオンドープ法
により行う。導電型を制御する不純物元素は、テーパー部を有するゲート電極６０６、６
０７とテーパー部を有するゲート絶縁膜を通過させてその下の半導体層に添加する。ドー
ズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０keVとして行う。
また、ドーズ量を１×１０15〜５×１０15atoms/cm2とし、加速電圧を１０〜３０keVとし
て、ソース領域またはドレイン領域を形成する第２の不純物領域の形成を行う。そして、
第３のｎチャネル型ＴＦＴ６１５にはチャネル形成領域６２１、第１の不純物領域で形成
され、ゲート電極に重なるＬＤＤ領域６２２と重ならないＬＤＤ領域６２３、第２の不純
物領域から成るソース領域６２４、ドレイン領域６２４が形成される。
このＬＤＤ領域について図１９（Ｂ）を用いて説明する。図１９（Ｂ）で示すのは、図
１９（Ａ）の第３のｎチャネル型ＴＦＴ６１５の部分拡大図である。ＬＤＤ領域６２２は
ゲート電極のテーパー部６２８の下に形成される。また、ＬＤＤ領域６２３はゲート絶縁
膜のテーパー部６２７の下に形成される。このとき、両者のＬＤＤ領域におけるリン（Ｐ
）の濃度分布は６２５の曲線で示され、チャネル形成領域６２１から遠ざかるにつれて増
加する。この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テー
パー部６２７、６２８の角度θ２、θ１やゲート電極６０７の厚さなどによって異なって
くる。このように、ゲート電極の端部とその近傍におけるゲート絶縁膜をテーパー形状と
して、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在
する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成する
ことができる。そして、ＬＤＤ領域６２２の不純物濃度において、その最低濃度範囲を１
×１０16〜１×１０17atoms/cm3とし、最高濃度範囲を１×１０17〜１×１０18atoms/cm3
とする。また、ＬＤＤ領域６２３の不純物濃度において、その最低濃度範囲を１×１０17
〜１×１０18atoms/cm3とし、最高濃度範囲を1×１０19〜１×１０20atoms/cm3とする。
このような不純物領域を設けることにより、ｎチャネル型ＴＦＴにおいてドレイン領域近
傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止する
ことができると同時にオフ電流値を低減させることを可能としている。
一方、ｐチャネル型ＴＦＴにおける不純物領域は、ドーズ量を２×１０15〜１×１０16at
oms/cm2とし、加速電圧を８０〜１６０ｋｅＶとして行う。そして、第３のｐチャネル型
ＴＦＴ６１４にはチャネル形成領域６１６、第３の不純物領域から形成される、ゲート電
極に重なるＬＤＤ領域６１７と重ならないＬＤＤ領域６１８、第４の不純物領域から成る
ソース領域６１９、ドレイン領域６２０が形成される。そして、ＬＤＤ領域６１７の不純
物濃度において、その最低濃度範囲を２×１０16〜３×１０17atoms/cm3とし、最高濃度
範囲を２×１０17〜３×１０18atoms/cm3とする。また、ＬＤＤ領域６１８の不純物濃度
において、その最低濃度範囲を２×１０17〜３×１０18atoms/cm3とし、最高濃度範囲を
２×１０19〜５×１０20atoms/cm3とする。このような不純物領域を設けることにより、
ｐチャネル型ＴＦＴにおいてオフ電流値を低減させることを可能としている。
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電
気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組
み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナ
ルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ
、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。
図２２（Ａ）は携帯情報端末であり、本体２２０１、画像入力部２２０２、受像部２２
０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０
５やその他の信号制御回路に適用することができる。
このような携帯型情報端末は、屋内はもとより屋外で使用されることも多い。長時間の
使用を可能とするためにはバックライト使用せず、外光を利用する反射型の液晶表示装置
が低消費電力型として適しているが、周囲が暗い場合にはバックライトを設けた透過型の
液晶表示装置が適している。このような背景から反射型と透過型の両方の特徴を兼ね備え
たハイブリット型の液晶表示装置が開発されているが、本発明はこのようなハイブリット
型の液晶表示装置にも適用できる。表示装置２２０５はタッチパネル３００２、液晶表示
装置３００３、ＬＥＤバックライト３００４により構成されている。タッチパネル３００
２は携帯型情報端末の操作を簡便にするために設けている。タッチパネル３００２の構成
は、一端にＬＥＤなどの発光素子３１００を、他の一端にフォトダイオードなどの受光素
子３２００が設けられ、その両者の間に光路が形成されている。このタッチパネル３００
２を押して光路を遮ると受光素子３２００の出力が変化するので、この原理を用いて発光
素子と受光素子を液晶表示装置上でマトリクス状に配置させることにより、入力媒体とし
て機能させることができる。
図２２（Ｂ）はハイブリット型の液晶表示装置の画素部の構成であり、画素ＴＦＴ２０
４および保持容量２０５上の第２の層間絶縁膜上にドレイン配線２６３と画素電極２６２
が設けられている。このような構成は、実施例３を適用すれば形成することができる。ド
レイン配線はＴｉ膜とＡｌ膜の積層構造として画素電極を兼ねる構成としている。画素電
極２６２は実施例３で説明した透明導電膜材料を用いて形成する。液晶表示装置３００３
をこのようなアクティブマトリクス基板から作製することで携帯型情報端末に好適に用い
ることができる。
図２３（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを
備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構
成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
図２３（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２
１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本
発明は表示装置２１０２やその他の信号制御回路に適用することができる。
図２３（Ｃ）はテレビゲームまたはビデオゲームなどの電子遊技機器であり、ＣＰＵ等
の電子回路２３０８、記録媒体２３０４などが搭載された本体２３０１、コントローラ２
３０５、表示装置２３０３、本体２３０１に組み込まれた表示装置２３０２で構成される
。表示装置２３０３と本体２３０１に組み込まれた表示装置２３０２とは、同じ情報を表
示しても良いし、前者を主表示装置とし、後者を副表示装置として記録媒体２３０４の情
報を表示したり、機器の動作状態を表示したり、或いはタッチセンサーの機能を付加して
操作盤とすることもできる。また、本体２３０１とコントローラ２３０５と表示装置２３
０３とは、相互に信号を伝達するために有線通信としても良いし、センサ部２３０６、２
３０７を設けて無線通信または光通信としても良い。本発明は、表示装置２３０２、２３
０３に適用することができる。表示装置２３０３は従来のＣＲＴを用いることもできる。
図２３（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４
０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital Versatil
e Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、
ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うこと
ができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することがで
きる。
図２３（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５
０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２
５０２やその他の信号制御回路に適用することができる。
図２４（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１
、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用す
ることができる。図２４（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学
系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明
は表示装置やその他の信号制御回路に適用することができる。
なお、図２４（Ｃ）に、図２４（Ａ）および図２４（Ｂ）における光源光学系および表
示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２
７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９
、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成され
る。図２４（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、この
ような方式に限定されず、単板式の光学系で構成しても良い。また、図２４（Ｃ）中で矢
印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するための
フィルムや、ＩＲフィルムなどを設けても良い。また、図２４（Ｄ）は図２４（Ｃ）にお
ける光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８
０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変
換素子２８１５、集光レンズ２８１６で構成される。尚、図２４（Ｄ）に示した光源光学
系は一例であって図示した構成に限定されるものではない。
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイ
メージセンサの読み取り回路などに適用することも可能である。このように本願発明の適
用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本
実施例の電子機器は実施例１〜５の技術を用いて実現することができる。

Claims (1)

  1. 基板上に、第１の絶縁膜を形成し、
    前記第１の絶縁膜上に、珪素を含む島状の半導体層を形成し、
    前記半導体層上に第２の絶縁膜を形成し、
    前記第２の絶縁膜上に導電層を形成し、
    前記導電層をエッチングするとともに、前記第２の絶縁膜の一部をエッチングし、
    前記エッチングにより、前記第２の絶縁膜は、エッチングされた前記導電層と重なる第１の領域と、膜厚が変化する第２の領域と、前記第１の領域よりも膜厚が薄い第３の領域とを有し、
    前記第２の領域と前記第３の領域は前記導電層とは重ならず、
    前記第２の領域は、前記第１の領域と前記第３の領域との間に位置し、
    前記エッチングの後、前記第２の領域及び前記第３の領域を介して、前記結晶質半導体層に前記不純物元素を添加することを特徴とする半導体装置の作製方法。
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