KR100332711B1 - 액정표시장치용 박막 트랜지스터 및 그 제조방법 - Google Patents

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세라켄지
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니시가키 코지
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Abstract

본 발명은 박막 트랜지스터의 LDD 영역을 게이트전극으로 피복함으로써, 광 리크전류를 감소시킨 액정표시장치용 박막 트랜지스터를 제공함을 목적으로 하는 것으로서, 한 쌍의 약 도핑된 드레인(LDD) 영역은 액정 표시장치용 박막 트랜지스터 기판의 화소 각각의 박막 트랜지스터에 제공되고, 금속보다 반사율이 낮으면서 LDD 영역의 전체 부분을 피복하는 물질로 이루어진 차광부는 광의 내부의 난반사를 방지하기 위해 제공된다.

Description

액정표시장치용 박막 트랜지스터 및 그 제조방법{Thin film transistor for use in liquid crystal display device and method for manufacturing the same}
본 발명은 액정표시장치용 박막 트랜지스터 및 그 제조방법에 관한 것으로서, 특히, LDD(Lightly Doped Drain) 구조를 구비하는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근에 벽걸이형 TV나 투사형 TV, 또는 OA기기용 디스플레이로서 액정표시패널을 사용하는 표시장치의 개발이 이루어지고 있다. 액정패널 중에서 액티브 소자인 박막 트랜지스터를 액정표시장치에 짜넣어 구성된 액티브 매트릭스 액정 표시장치는 주사선 수가 증가하여도 콘트라스트 및 응답 속도가 저하하지 않는다는 장점 때문에 고품질의 OA기기용 표시장치나 하이비전용 표시장치에 특히 기대되고 있는 실정이다. 액티브 매트릭스형 액정 패널에 따르면, 액정 프로젝션과 같은 투사형 디스플레이에 있어서 대형 표시가 용이하게 실현된다.
보통, 액정 프로젝션용 라이트 벌브를 사용하는 액티브 매트릭스형 액정표시장치에서는 작은 소자에 강력한 광을 입사하고, 박막 트랜지스터(이하, TFT라고 한다)에 의해 액정을 스위칭함으로써 화소마다 ON/OFF 동작을 행하여 화소를 투과하는 광이 화소 정보에 대응하여 제어되고, 투과된 광은 렌즈 등의 광학소자를 통해 스크린상에 확대투영된다. 상기 경우, TFT의 활성층이 폴리실리콘으로 형성되면, 입사광에 의한 영향은 물론이고 렌즈 등의 광학계로부터의 반사광에 의한 TFT의 채널부에서의 광 여기에 기이나여 오프시의 리크전류가 문제가 된다.
상기와 같은 라이트 벌브를 사용하는 액티브 매트릭스형 액정표시장치는 TFT 기판상에 제공된 제1의 차광막과, 대향기판의 측 또는 TFT 기판의 측상에서 TFT 상부에 제공된 제2의 차광막을 포함한다. 즉, 액정층을 통해 TFT의 대향기판의 측에서 광이 입사되는 경우에 제2의 차광막에 의해 입사광이 차폐되고 제1의 차광막에의해 하부 유리기판이나 광학계로부터의 반사광이 차광된다.
차광막은 기판상에 TFT, 배선층, 층간막을 적층하여 형성되고, 막 두께가 두꺼운 경우에는 배선의 단절이나 쇼트의 원인이 되기 때문에, 차광막은 0.01 내지 0.1㎛ 정도의 막 두께로 수백만 룩스 정도의 강한 광에도 충분한 차광 성능을 가지는 재질이면 양호하다.
또한, 제조 프로세스상의 열공정에 대하여 안정한 재질로서 일반적으로 금속 또는 금속실리사이드가 사용된다. 그러나, 금속이나 금속실리사이드는 반사율이 높기 때문에 TFT의 상하를 차광막으로 끼운 경우에는 층 표면에서의 반사 때문에 TFT기판 내부에 난반사가 일어나서 일부의 반사광이 TFT에 도달하여 광 리크의 원인이 된다는 새로운 문제가 발생한다. 라이트 벌브의 강한 조사광 조건하에서는 이들의 반사광도 무시할 수 없는 강도가 되어 광 리크전류 감소를 위해서는 반사광에 대한 대책이 필요하게 된다.
LDD(Light1y Doped Drain) 구조를 갖는 TFT는 게이트전극을 마스크로 사용하여 형성된다. 도 1은 종래 LDD 구조를 갖는 TFT의 평면도이다. 도 2은 도 1의 A-A선에 따른 부분단면도이다. 도 1 및 도 3은 도 1의 B-B선에 따른 부분단면도이다.
도 1 내지 도 3에 도시된 바와 같은 액정표시장치용의 종래의 TFT는, 유리나 석영 등의 투명절연성기판(41)상에 제1의 차광막(42)이 형성된다. 상기 차광막(42) 위에 제1의 층간막(43)을 통해 TFT의 활성층이 되는 보론이 도핑된 폴리실리콘층(44)이 형성되고 게이트산화막(50)이 상기 보론이 도핑된 폴리실리콘층(44)상에 형성된다. 상기 적층체는 적절히 패터닝된다. 게이트산화막(50)상에는채널(45) 및 LDD의 영역(46)에 패터닝된 레지스트가 형성되고 레지스트를 마스크로 하여 이온 주입으로 소스 영역(47) 및 드레인 영역(48)이 형성된다. 상기 레지스트가 제거된 후, 게이트전극(51)이 형성되고 게이트전극을 마스크로 하여 다시 이온 주입에 의해 소스 영역 및 드레인 영역 사이에 채널영역(45) 및 LDD 영역(46)이 형성된다. 상기 채널영역(45) 및 LDD 영역(46) 위에 제2의 층간막(53)을 통하여 데이터선(54)이 형성된다. 또한, 제3의 층간막(55)을 통해 제2의 차광막(56)이 형성된다. 또한, 상기 제2의 차광막(56) 위에 제4의 층간막(57)이 형성되고, 화소전극(62), 액정층(60), 대향기판(61)을 순서대로 형성함으로써 액정패널이 완성된다. 도 1에서, 하나의 화소전극(62)만이 중심의 화상 셀(picture cell)에 도시되어 있고, 다른 화상 셀에 대한 다른 대응하는 화소전극은 도면의 혼동을 피하기 위해 도시되어 있지 않다.
이 경우, 액정층의 측상에서 입사된 광은 제2의 차광막(56)에 의해 차광되고 기판 및 광학계로부터의 반사광은 제1의 차광막(42)으로 차광된다. 그러나, 이면(rear) 반사광의 일부는 제2의 차광층(56) 이면에 의해 다시 반사된다. 상기 2차 반사광은 게이트 배선에 의해 피복되지 않는 LDD 영역(46)에 조사되어 광 리크전류의 요인이 되어 표시 품질을 악화시킨다.
본 발명의 목적은 게이트 전극에 의해 박막 트랜지스터의 LDD 영역을 피복함으로써 광 리크 전류를 감소시킬 수 있는 액정표시장치용 박막 트랜지스터 및 그제조방법을 제공함에 있다.
본 발명의 전술한 목적을 달성하기 위해, 본 발명은 기본적으로 이하에 기재된 바와 같은 기술 구성을 채택한다.
본 발명의 제1의 특징에 따르면, 투명기판상에 형성된 액정표시장치용 박막 트랜지스터는 게이트전극과, 상기 게이트전극 직하의 채널영역의 양 측상에 형성된 소스영역 및 드레인영역과, 상기 채널영역과 소스영역 사이 및 상기 채널영역과 드레인 영역 사이에 각각 형성된 LDD 영역을 포함하고, 상기 모든 LDD 영역을 피복하는 차광부가 상기 게이트전극상에 각각 제공되어 있는 것을 특징으로 하고 있다.
본 발명의 제2의 특징에 따르면, 전술한 구성을 갖는 액정표시장치의 박막 트랜지스터는 상기 LDD 영역을 부부적으로 피복하는 차광부를 제공함을 특징으로 하고 있다.
본 발명의 제3의 특징에 따르면, 차광부의 폭은 박막 트랜지스터의 채널 폭 보다 크게 되어 있다.
본 발명의 제4의 특징에 따르면, 차광부의 단면 구성은 차광부의 선단부의 두께가 점차 감소되는 테이퍼 형상으로 되어 있다.
게이트전극과, 상기 게이트전극 직하의 채널영역의 양 측상에 형성된 소스영역 및 드레인영역과, 상기 채널영역과 소스영역 사이 및 상기 채널영역과 드레인 영역 사이에 각각 형성된 LDD 영역을 포함하는 투명기판상에 형성된 액정표시장치용 박막 트랜지스터의 제조방법은 투명기판상에 제1의 차광막을 형성하고, 상기 제1의 차광막상에 제1의 층간막을 형성하는 제1의 단계와, 상기 제1의 층간막상에제1의 폴리실리콘층을 형성하고, 소정 형상으로 패터닝한 후, 상기 제1의 폴리실리콘층상에 게이트산화막을 형성하는 제2의 단계와, 상기 제1의 폴리실리콘층상의 채널영역 및 LDD 영역이 되는 부분을 피복하고, 소스영역 및 드레인영역이 되는 영역에 이온 주입하는 제3의 단계와, 상기 채널영역만을 피복하고, 소스영역, 드레인영역 및 LDD 영역이 되는 부분에 다시 이온 주입하고, 상기 소스영역, 드레인영역 및 LDD 영역을 형성하는 제4의 단계와, 제2 폴리실리콘층을 형성하고 상기 채널영역, LDD 영역을 피복하도록 패터닝하고, 게이트전극을 형성하고, 상기 게이트전극상에 게이트선을 형성하는 제5의 단계와, 상기 게이트선상에 제2의 층간막을 형성하고, 상기 제2의 층간막상에 데이터선을 형성하고, 상기 데이터선상에 제3의 층간막을 통해 제2의 차광막을 형성하는 제6의 단계를 적어도 포함하는 것을 특징으로 하고 있다.
본 발명에 따른 박막 트랜지스터의 제조방법의 제2의 특징에 따른 박막 트랜지스터의 제조방법은 투명기판상에 제1의 차광막을 형성하고, 상기 제1의 차광막상에 제1의 층간막을 형성하는 제1의 단계와, 상기 제1의 층간막상에 제1의 폴리실리콘층을 형성하고, 소정 형상으로 패터닝한 후, 상기 제1의 폴리실리콘층상에 게이트산화막을 형성하는 제2의 단계와, 상기 게이트산화막상에 제2 폴리실리콘층을 퇴적시키고, 상기 채널영역과 상기 LDD 영역을 피복하도록 패터닝하여 게이트전극을 형성하는 제3의 단계와, 상기 게이트전극상에 게이트선이 되는 금속배선층을 형성하는 제4의 단계와, 상기 게이트전극과 금속배선층을 마스크로 하여 이온 주입을 행하고, 상기 게이트전극으로 피복되어 있는 LDD 영역에 저농도의 이온 주입을 행하고, 상기 게이트전극으로 피복되지 않는 영역에 고농도의 이온 주입을 행함으로써 상기 소스영역, 드레인영역 및 LDD 영역을 동시에 형성하는 제5의 단계와, 상기 게이트선상에 제2의 층간막을 형성하고, 상기 제2의 층간막상에 데이터선을 형성하고, 상기 데이터선상에 제3의 층간막을 통해 제2의 차광막을 형성하는 제6의 단계를 적어도 포함하는 것을 특징으로 하고 있다.
본 발명에 따른 박막 트랜지스터의 제조방법의 제3의 특징에 따른 박막 트랜지스터의 제조방법은 투명기판상에 제1의 차광막을 형성하고, 상기 제1의 차광막상에 제1의 층간막을 형성하는 제1의 단계와, 상기 제1의 층간막상에 제1의 폴리실리콘층을 형성하고, 소정 형상으로 패터닝한 후, 상기 제1의 폴리실리콘층상에 게이트산화막을 형성하는 제2의 단계와, 상기 게이트산화막상에 제2 폴리실리콘층을 퇴적시키고, 상기 채널영역과 상기 LDD 영역을 피복하도록 패터닝하고 게이트전극을 형성하는 동시에, 상기 게이트전극의 선단부의 두께가 얇아지도록, 단면 형상의 테이퍼를 갖도록 가공하는 제3의 단계와, 상기 게이트전극을 마스크로 하여 이온 주입을 행하고, 상기 소스영역, 드레인영역 및 LDD 영역을 동시에 형성하는 제4의 단계와, 상기 게이트전극상에 게이트선이 되는 금속배선층을 형성하는 제5의 단계와, 상기 게이트선상에 제2의 층간막을 형성하고, 상기 제2의 층간막상에 데이터선을 형성하고, 상기 데이터선상에 제3의 층간막을 통해 제2의 차광막을 형성하는 제6의 단계를 적어도 포함하는 것을 특징으로 하고 있다.
도 1은 종래의 박막 트랜지스터의 화소에 대한 평면도.
도 2는 도 1의 도 1의 A-A선에 따른 단면도.
도 3은 도 1의 B-B선에 따른 단면도.
도 4는 본 발명에 따른 액정표시장치의 박막 트랜지스터의 화소에 대한 평면도.
도 5는 도 4의 A-A선에 따른 단면도.
도 6은 도 4의 B-B선에 따른 단면도.
도 7의 a 내지 b는 장치를 제조하는 제조방법의 이온 주입단계를 도시하는 액정표시장치에 관한 단면도.
도 8은 본 발명의 제2의 실시예에 대한 단면도.
도 9는 본 발명의 제3의 실시예에 대한 단면도.
본 발명에 따른 액정표시장치용 박막 트랜지스터 및 그 제조방법에 관한 제1의 실시예가 도 4 내지 도 7을 참조하여 기술될 것이다.
액티브 매트릭스형 액정표시장치의 화소 하나에 대한 평면도인 도 4에서, 매트릭스상으로 구분된 각 영역에 각 화소가 형성되어 있다. 박막 트랜지스터( 이하, TFT라고 한다)는 게이트선(12)과 데이터선(14)의 교점 각각의 부근의 제2의 차광막(16) 밑에 형성되어 대응하는 화소전극(22)을 ON/OFF 스위칭하는 기능을 한다. 도 4에서, 도 1 뿐만 아니라 도 4에서, 하나의 화소전극(22)만이 중앙의 화상셀에 도시되어 있고, 다른 호상셀에 대한 다른 대응하는 화소전극은 도면의 혼동을 피하기 위해 도시되어 있지 않다. 도 4 및 상기 도 4의 A-A선을 따른 단면도인 도 5에 도시된 바와 같이, TFT 기판(100)은 유리 등의 투명절연성기판(1)과 상기 유리와 등과 같은 투명절연성기판(1)상에 형성된 각 화소의 스위칭소자가 되는 TFT(30)로 구성되어 있다. 액정표시장치는 상기 TFT 기판(100)과, 대향전극이 형성된 대향기판(21) 및 상기 대향기판(21)과 상기 TFT 기판 사이에 제공된 액정층(20)으로 구성되어 있다. 비록, 본 실시예에서 제2의 차광막(16)은 상기 TFT 기판(100)의 측상에 형성되어 있지만 대향기판의 측상에 형성되어 있어도 무방하다.
TFT 기판상에 형성되어 있는 각 층에 관해서는 도 4 내지 도 6을 참조하여 기술될 것이다.
도 4의 B-B선에 따른 단면도인 도 6에 도시된 바와 같이, TFT는 소스영역(7)과 드레인영역(8)을 포함하는 제1의 폴리실리콘층(31)과, 게이트전극(11)을 포함하는 제2 폴리실리콘층(32)과, 사익 제1의 폴리실리콘층과 제2의 폴리실리콘층 사이의 게이트산화막(10)으로서 구성되어 있다. TFT(30)와 투명절연성기판(1) 사이에는상기 TFT 기판의 측으로부터 TFT(30)상에 입사하는 광을 차폐하기 위한 제1의 차광막(2)이 제공되어 있다. 상기 제1의 차광막(2)과 TFT(30) 사이에는 SiO2로 구성된 제1의 층간막(3)이 제공되어 있다. 게이트전극(11)을 형성하는 제2 폴리실리콘층(32)과, 게이트산화막(10) 및 주사신호선(게이트선)을 형성하는 금속배선층(12)을 피복하도록 SiN으로 구성된 제2의 층간막(13)이 제공되어 있다. 상기 제2의 층간막(13)상에는 Al로 구성된 데이터신호선(14)을 통해 SiN으로 구성된 제3의 층간막(15)이 형성되어 있다. 다수의 데이터신호선(14)은 게이트선(12)과 직교하는 방향으로 제공되어 제2의 층간막(13)과 게이트산화막(10)에 형성된 콘택트 홀(18)을 통해 소스영역(7)에 접속되어 있다.
또한, 제3의 층간막(15)상에는 Al로서 구성된 제2의 차광막(16)이 TFT영역(4) 및 배선부분을 피복하도록 제공되어 있다. 또한, 제3의 층간막(15) 및 제2의 차광막(16)을 피복하도록 평탄화를 위한 제4의 층간막(17)이 제공되어 있다. 제4의 층간막(17), 제2의 차광막(16), 제3의 층간막(15), 제2의 층간막(13) 및 게이트산화막(10)에는 콘택트 홀(19)이 형성되어 있다. 제4의 층간막(17)상에는 각 화소에 대해 패터닝된 ITO막이 형성되어 있다. 상기 ITO막은 콘택트 홀(19)을 통해 드레인영역(8)에 접속됨으로써 화소전극으로서 기능한다.
이하, 각 층의 형성방법이 기술될 것이다.
먼저, 유리 등으로 이루어진 절연성기판(1)상에 제1의 차광막(2)이 형성된다. 상기 제1의 차광막(2)은 텅스텐실리사이드로 형성된다. 또, 제1의 차광막(2)에는 크롬 등을 사용하는 것도 가능하다. 텅스텐실리사이드는 차후의 TFT의 열처리 공정에 대하여 안정성을 가지고, 막 두께가 O.1㎛ 정도인 경우에 차광 성능이 충분해 진다. 본 실시예에서는 제1의 차광막(2)의 막 두께는 0.175㎛으로 한다. 상기 제1의 차광막(2)은 스퍼터링법 또는 CVD법으로 형성된다.
상기 제1의 차광막(2)을 피복하도록 제1의 층간막(3)이 형성된다. 본 실시예에서 사이 제1의 층간절연막(3) CVD법으로 형성된 SiO2막이엇다. 상기 제1의 층간막(3)의 막 두께는 상기 제1의 층간절연막(3)의 아래에 있는 유리기판(1)에서부터 금속과 같은 불순물이 TFT 공정을 거치는 중에 확산하여 TFT에 전기적인 영향을 미치는 것을 막는데 충분한 두께가 필요하다. 상기와 같은 점을 고려하여, 상기 제1의 층간절연막(4)의 두께는 예컨대 1㎛으로 한다.
TFT는 상기 제1의 층간막(3)상에 형성된다. 우선, CVD법에 의해 보론을 도핑한 0.075㎛의 두께의 비정질 실리콘층이 상기 제1의 층간절연막상에 형성된다. 그 후, 상기 비정질 실리콘층은 레이저 어닐링되고 상기 제1의 폴리실리콘층은 포토리소그라피단계와 에칭공정을 통해 상기 어닐링된 비정질 실리콘층으로부터 형성된다. 그 후, 상기 폴리실리콘층(31)을 피복하도록 게이트산화막(10)이 0.1㎛ 두께로 CVD법으로 형성된다.
다음에, 도 7의 a 및 b에 도시된 바와 같이, 이온 주입법으로 저 주입(LDD)영역(6) 및 소스영역(7), 드레인영역(8)이 형성된다. 우선, 도 7의 a에 도시된 바와 같이, 채널영역(5) 및 LDD 영역(6)을 피복하는 마스크(9)가 형성되도록 포토리소그라피법으로 상기 폴리실리콘층(31)이 패터닝되고, 제조될 TFT가 N형 MOS-TFT인 경우에는 인 이온이 마스크를 통해 주입된다. 제조될 TFT가 P형 MOS-TFT인 경우에는 보론이 주입된다. 다음에, 도 7의 b에 도시된 바와 같이, 마스크(9)는 채널영역(5)만을 피복하도록 포토리소그라피 공정에 의해 다시 패터닝되고, 동일한 이온 주입이 행해져 LDD 영역(6) 및 소스영역(7), 드레인영역(8)을 형성하고, 웨이퍼에는 불순물의 활성화를 위해 어닐링이 실행된다. 다음에, 제2 폴리실리콘층(32)이 CVD법으로 0.07㎛ 두께로 게이트 산화막(10)상에 형성되고 상기 게이트 전극(11)이 상기 제2의 폴리실리콘층(32)을 패터닝함으로써 형성된다. 사이 제1의 실시예에서, 채널영역(5) 및 LDD 영역(6)을 피복하도록 게이트전극(11)의 폭을 패터닝함으로써 게이트 오버랩(Gate-Overlap) LDD 구조(GOLD 구조)가 실현된다.
TFT(30)가 제작된 후, 게이트선(12)이 되는 금속배선층은 Al 스퍼터링에 의해 O.2㎛ 두께로 형성된다. 상기 금속배선층은 패터닝되어 게이트선을 형성하고 SiN으로 구성된 0.4㎛의 두께의 제2의 층간막(13)이 CVD법으로 형성된다. 금속 또는 금속실리사이드 등과 비교하여 반사율이 낮은 폴리실리콘층을 게이트전극으로서 하층에 형성함으로써 TFT 내부의 난반사는 감소될 수 있다.
상기 제2의 층간막(13)의 위에는 제2의 금속배선층이 스퍼터링에 의해 형성되고 데이터선(14)을 형성하도록 패터닝된다. 데이터선(14)은 제2의 층간막(13) 내에 형성된 콘택트 홀(18)을 통해 소스영역(7)과 접속된다.
또한, 데이터선(14)과 제2의 층간막(13)을 덮도록 SiN으로 구성된 제3의 층간막(15)이 0.4㎛ 두께로 형성된다. 상기 제3의 층간 절연막(15)의 위에는 Al을 스퍼터링함으로써 0.5㎛의 두께를 갖는 제2의 차광막(16)이 형성된다. 제2의 차광막(16)은 블랙 매트릭스로서 TFT영역(4) 및 배선영역을 피복하도록 패터닝된다.
또한, 제2의 차광막(16) 및 제3의 층간막(15)을 피복하도록 두께가 0.8㎛이고 평탄화를 위해 사용되는 제4의 층간막(17)이 도포에 의해 형성된다. 그 후, 제4의 층간막(17) , 제2의 차광막(16), 제3의 층간막(15), 제2의 층간막(13) 및 게이트산화막(10)에 형성된 콘택트 홀(19)을 통해 층간절연막(17)이 드레인영역(8)에 접속된다. 최종적으로, ITO막은 스퍼터링법으로 형성되고, 각 화소전극(22)의 형상으로 패터닝된다.
그 후, 대향기판이 준비되어 상기 TFT 기판에 본딩되고, TFT 기판과 상기 대향 기판의 사이의 공간을 액정으로 채움으로써 액정표시장치는 완성된다.
전술한 바와 같이, 본 발명의 제1의 실시예의 액정표시장치용 박막 트랜지스터의 제조방법은, 투명기판(1)상에 제1의 차광막(2)을 형성하고 상기 제1의 차광막(2)상에 제1의 층간막(3)을 형성하는 제1의 단계와, 상기 제1의 층간막(3)상에 제1의 폴리실리콘층(31)을 형성하고 소정 형상으로 패터닝하고 상기와 같이 패터닝된 제1의 폴리실리콘층(31)상에 게이트산화막(10)을 형성하는 제2의 단계와, 채널영역(5) 및 LDD 영역(6)이 되는 상기 제1의 폴리실리콘층(31)의 일부를 피복하고 소스영역 및 드레인영역이 되는 부분에 이온 주입하는 제3의 공정을 포함하다.
또한, 상기 제조방법은 상기 채널영역(5)만을 피복하고 소스영역, 드레인영역 및 LDD 영역이 되는 제1의 폴리실리콘층(31)의 일부에 이온 주입을 함으로써 상기 소스영역(7), 드레인영역(8) 및 LDD 영역(6)을 형성하는 제4의 단계와, 제2 폴리실리콘층(32)을 형성하고 상기 채널영역(5), LDD 영역(6)이 피복되도록 패터닝하여 게이트전극(11)을 형성함으로써 상기 게이트전극(11)상에 게이트선(12)을 형성하는 제5의 공정을 포함한다.
또한, 상기 제조방법은 상기 게이트선(12)상에 제2의 층간막(2)을 형성하고 상기 제2의 층간막상에 데이터선(14)을 형성하고, 상기 데이터선(14)상에 제3의 층간막(15)을 통해 제2의 차광막(16)을 형성하는 제6의 단계를 적어도 포함한다.
비록, 전술한 설명에서, LDD 영역의 모두를 피복하도록 게이트 전극(11)이 제공되지만, LDD 영역의 일부를 게이트 전극에 의해 부분적으로 피복하여도 좋다. 이 경우에, 본 발명은 조금 효과가 나쁘게 되지만 본 발명의 목적은 달성할 수 있다.
이하, 도 8을 참조하여 본 발명의 제2의 실시예가 기술될 것이다.
제2의 실시예에 따르면, 전술한 GOLD 구조가 게이트전극(11)이 되는 폴리실리콘층(32)을 마스크로 사용하여 이온 주입에 의해 제조된다. 제2의 실시예에서, 소스영역(7), 드레인영역(8)이 되는 폴리실리콘층(31)을 형성하는 공정까지는 제1의 실시예와 동일하다. 즉, 제1의 폴리실리콘층(31)이 형성되고, 0.1㎛의 두께인 게이트 산화막(10), 0.07㎛의 두께인 제2 폴리실리콘층(32)을 형성하고 제2의 폴리실리콘층을 패터닝함으로써, 게이트전극(11)이 형성된다. 상기 제2의 실시예에서, 게이트전극(11)은 채널영역(5) 및 LDD 영역(6)을 피복하도록 형성된다. 다음에, 게이트선(12)이 되고 두께가 0.2㎛인 텅스텐실리사이드로 이루어진 금속배선층은 스퍼터링에 의해 형성되고 채널 길이(L)와 동일한 폭을 갖는 게이트 선을 제공하도록 패터닝된다. 금속배선층(12)에 의해 피복되지 않는 제2 폴리실리콘층(32) 하부에 이온을 저 농도로 주입하여 소스영역(7)과 드레인영역(8)과 LDD(6)영역을 동시에 형성할 수 있다.
전술한 바와 같이, 게이트 산화막(10)을 형성하는 제2의 단계까지의 제2의 실시예에 따른 제조방법은 제1의 실시예와 동일하다. 제2의 실시예와 제1의 실시예의 차이점은 제2의 실시예는 게이트산화막(10)상에 제2의 폴리실리콘층(32)을 퇴적하고 채널영역(5)과 LDD 영역(6)을 피복하도록 제2의 폴리실리콘층(32)을 패터닝함으로써 게이트 전극(11)을 형성하는 제3의 단계를 포함한다는 점이다.
제2의 실시예는 상기 게이트전극(11)상에 게이트선(12)이 되는 금속배선층을 형성하는 제4의 단계와, 상기 게이트전극(11)에 의해 피복된 상기 LDD 영역(6)은 저농도의 이온으로 이온 주입되며 상기 게이트전극(11)에 의해 피복되지 않은 나머지 영역은 고농도의 이온으로 이온 주입되도록, 상기 게이트전극(11)과 상기 금속배선층을 마스크로 사용하여 상기 제2의 폴리실리콘층에 이온을 주입함으로써, 상기 소스영역, 드레인영역 및 LDD 영역을 동시에 형성하는 제5의 단계를 또한 포함한다.
제2의 실시예는 상기 게이트선(12)상에 제2의 층간막(13)을 형성하고, 상기 제2의 층간막(13)상에 데이터선(14)을 형성하고, 상기 데이터선(14)상에 제3의 층간막(15)을 통해 제2의 차광막(16)을 형성하는 제6의 단계를 적어도 포함하고 있다.
이하, 본 발명의 제3의 실시예가 도 9를 참조하여 기술될 것이다.
제3의 실시예에 따르면, 도 9에 도시하는 바와 같이, 게이트전극(11)이 되는 제2의 폴리실리콘층(32)의 반대 단부(11B)를 채널의 길이 방향으로 테이퍼 형상으로 가공함으로써 이온 주입공정이 단순히 구성된다. 즉, 제2의 실시예에서, 제1의 폴리실리콘층(31)이 형성되어 패터닝 된 후 게이트산화막(10)이 형성된다. 또한, 제2의 폴리실리콘층(32)은 상기 마스크에 의해 패터닝되고, 채널 길이 방향의 게이트전극(11)의 반대 단부(11B)는 이방성 에칭에 의해 테이퍼 가공된다. 웨이퍼로의 이온 주입을 행하여 각각의 테이퍼 형상의 단부(11B) 하부에 있는 제1의 폴리실리콘층(31)에 저농도의 불순물이 주입되므로, LDD 영역(6)을 게이트전극(11)하부에 형성하고 상기 LDD 영역의 형성과 동시에 소스영역(7) 및 드레인영역(8)을 형성할 수 있다.
전술한 바와 같이, 게이트 산화막(1)을 형성하는 제2의 단계까지의 본 발명의 제3의 실시예에 따른 제조방법은 제1 또는 제2의 실시예와 동일하다. 제3의 실시예와 제1 또는 제2의 실시예의 차이점은 제3의 실시예는 상기 게이트산화막(10)상에 제2 폴리실리콘층(32)을 퇴적하고, 상기 채널영역(5)과 상기 LDD 영역(6)을 피복하도록 패터닝하여 게이트전극(11)을 형성하는 동시에, 상기 게이트전극(11)의 선단부의 두께가 얇아지도록 단면 형상이 테이퍼(11B)를 갖도록 가공하는 제3의 단계와, 상기 게이트전극(11)을 마스크로 하여 이온 주입을 행하고 상기 소스영역(7), 드레인영역(8) 및 LDD 영역(6)을 동시에 형성하는 제4의 단계와, 상기 게이트전극(11)상에 게이트선(12)이 되는 금속배선층을 형성하는 제5의 단계와,상기 게이트선(12)상에 제2의 층간막(13)을 형성하고 상기 제2의 층간막(13)상에 데이터선(14)을 형성하고 상기 데이터선(14)상에 제3의 층간막(15)을 통해 제2의 차광막(16)을 형성하는 제6의 단계를 적어도 포함하고 있다.
본 발명에 따른 액정표시장치에 사용하는 본 발명에 따른 박막 트랜지스터에 따르면, 광에 대한 감도가 매우 높은 LDD 영역은 금속에 비해 반사도가 낮은 폴리실리콘막과 같은 것으로 이루어진 게이트전극에 의해 피복된다. 그에 따라, TFT 하부에 제공된 제1의 차광막과 TFT의 상부에 제공된 제2의 차광막에 의한 난반사되어 LDD 영역에 도달하는 광량을 감소시키는 것이 가능하여, 광 리크전류가 감소될 수 있고 라이트 벌브 표시화면의 콘트라스트가 개선될 수 있다.
본 발명은 특정의 실시예와 관련하여 기술되었지만, 전술한 설명은 제한적인 의미로 해석되지 않는다. 개시된 실시예의 여려 변형이 본 발명의 서술에 대한 관련있는 본 분야의 기술자에게는 명확해 질 것이다. 따라서, 첨부된 청구항은 본 발명의 본질내에 해당하는 실시예 또는 모든 변형을 포함할 것이다.

Claims (19)

  1. 액정표시장치용 박막 트랜지스터에 있어서,
    트랜지스터 기판상에 형성된 제1의 차광막과,
    제1의 층간 절연막을 통해 상기 제1의 차광막상에 형성되어 있는 트랜지스터용 반도체층과,
    게이트 절연막을 통해 상기 반도체층상에 형성되어 있으면서 차광기능을 하는 게이트 전극과,
    상기 게이트 전극의 대향 측상에 있는 상기 게이트 전극 직하의 상기 반도체층의 영역 내에 형성된 저 도핑된 드레인(LDD)과,
    상기 게이트선이 상기 LDD 영역 사이에서 구획된 채널 영역상에 위치하도록 상기 게이트 전극상에 형성된 게이트선과,
    제2의 층간절연막을 통해 상기 게이트선과 상기 게이트전극상에 형성되어 상기 반도체층의 소스영역에 전기적으로 접속되는 데이터선과,
    제3의 층간절연막을 통해 상기 데이터선상에 형성되어 상기 반도체층의 드레인영역에 전기적으로 접속되는 화소전극을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극은 모든 상기 LDD 영역을 피복하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 게이트전극은 상기 LDD 영역을 부분적으로 피복하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트선의 방향의 상기 게이트전극의 폭은 상기 게이트선의 방향의 상기 채널영역의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 게이트선의 방향의 상기 게이트전극의 폭은 상기 데이터선의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 게이트 전극은 상기 제1의 차광막이 형성된 영역내에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 게이트전극의 중심부는 상기 게이트 전극과 상기 데이터선의 교차영역에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 LDD 영역상의 상기 게이트전극의 두께는 상기 채널영역상의 상기 게이트전극의 두께보다 작은 것을 특징으로 하는 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 LDD 영역상의 상기 게이트전극의 두께는 상기 채널영역으로부터 거리의 증가에 따라 점차 감소되는 것을 특징으로 하는 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 게이트전극은 금속보다 반사율이 낮은 전기 전도성 재료로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 게이트 전극은 폴리실리콘으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  12. 제1항에 있어서,
    상기 화소전극과 상기 제3의 층간절연막의 사이에 형성된 제2의 차광막을 더 포함하고, 상기 화소전극은 제4의 층간절연막을 통해 상기 제2의 차광막상에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  13. 액정표시장치에 사용되는 박막 트랜지스터 제조방법에 있어서,
    투명기판상에 제1의 차광막을 형성하는 단계와,
    제1의 층간절연막을 통해 상기 제1의 차광막상에 트랜지스터용 반도체층을 형성하는 단계와,
    게이트 절연막을 통해 상기 반도체층상에 차광기능을 하는 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 대향 측상에 있는 상기 게이트 전극 직하의 상기 반도체층의 영역에 LDD 영역을 형성하는 단계와,
    상기 게이트선이 상기 LDD 영역 사이에서 구획된 채널 영역상에 위치하도록 상기 게이트 전극상에 게이트선을 형성하는 단계와,
    상기 게이트전극과 상기 게이트선상에 제2의 층간절연막을 형성하는 단계와,
    상기 제2의 층간절연막상에 상기 반도체층의 소스영역에 전기적으로 접속된 데이터선을 형성하는 단계와,
    상기 데이터선상에 제3의 층간절연막을 형성하는 단계와,
    상기 제3의 층간절연막상에 상기 반도체층의 드레인영역에 전기적으로 접속된 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  14. 제13항에 있어서,
    제1의 폴리실리콘층을 상기 반도체층으로서 형성하고,
    상기 제1의 폴리실리콘층을 소정의 형상으로 패터닝하고,
    상기 제1의 폴리실리콘층상에 게이트산화막을 상기 게이트 절연막으로서 형성하고,
    상기 채널영역 및 상기 LDD 영역에 상응하는 상기 제1의 폴리실리콘층의 일부를 마스킹하고,
    상기 소스영역 및 상기 드레인영역에 상응하는 상기 제1의 폴리실리콘층의 영역에 이온을 주입하는 이온 주입 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  15. 제14항에 있어서,
    이온 주입 단계 이후에, 상기 소스영역, 상기 드레인영역 및 상기 LDD영역을 형성하는 단계는,
    상기 채널영역만을 마스킹하는 단계와,
    상기 소스영역, 상기 드레인영역 및 상기 LDD영역에 상응하는 상기 제1의 폴리실리콘층의 일부 속으로 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  16. 제15항에 있어서,
    상기 게이트전극으로서 제2의 폴리실리콘층을 형성하는 단계와,
    상기 채널영역과 상기 LDD 영역을 피복하기 위해 상기 제2의 폴리실리콘층을 패터닝하여 상기 게이트전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  17. 제13항에 있어서,
    상기 화소전극을 형성하는 단계 이전에,
    상기 제3의 층간절연막상에 제2이 차광막을 형성하는 단계와,
    상기 제2의 차광막상에 제4의 층간절연막을 형성하는 단계와.
    상기 제4의 층간절연막상에 상기 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  18. 제13항에 있어서,
    상기 제1의 반도체층으로서 제1의 폴리실리콘층을 형성하고, 상기 제1의 폴리실리콘층을 소정의 형상으로 패터닝하고, 상기 제1의 폴리실리콘층상의 게이트 산화막을 상기 게이트 절연막으로서 형성하고, 상기 게이트 산화막상에 제2의 폴리실리콘층을 증착하고, 상기 채널영역과 상기 LDD영역을 피복하도록 상기 제2의 폴리실리콘층을 패터닝함으로써, 상기 게이트전극을 형성하는 단계와,
    게이트선을 형성하도록 상기 게이트 전극상에 금속배선층을 형성하는 단계와,
    상기 게이트전극에 의해 피복된 상기 LDD 영역(6)은 저농도의 이온으로 이온 주입되며 상기 게이트전극에 의해 피복되지 않은 나머지 영역은 고농도의 이온으로 이온 주입되도록, 상기 게이트전극과 상기 금속배선층을 마스크로 사용하여 상기 제2의 폴리실리콘층에 이온을 주입함으로써, 상기 소스영역, 드레인영역 및 LDD 영역을 동시에 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  19. 제13항에 있어서,
    제1의 폴리실리콘층을 사익 반도체층으로서 형성하고, 상기 제1의 폴리실리콘층을 소정의 형상으로 패터닝하고, 상기 제1의 폴리실리콘층상의 게이트 산화막을 상기 게이트 절연막으로 형성하고, 상기 게이트 산화막상의 제2의 층간절연막을 적층하고, 상기 채널영역과 상기 LDD영역을 피복하기 위해 상기 제2의 폴리실리콘층을 패터닝하고, 상기 게이트 전극의 상기 반대 단부의 두께는 점차 감소되도록 상기 게이트전극의 반대 단부를 테이퍼링(tapering)함으로써, 상기 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 마스크로 사용함으로써 상기 제2의 폴리실리콘층에 이온을 주입함으로써, 상기 소스영역, 상기 드레인영역 및 상기 LDD 영역을 동시에 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3256084B2 (ja) * 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
SG114529A1 (en) * 2001-02-23 2005-09-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3608613B2 (ja) * 2001-03-28 2005-01-12 株式会社日立製作所 表示装置
JP2002299632A (ja) * 2001-03-30 2002-10-11 Sanyo Electric Co Ltd 半導体装置及びアクティブマトリクス型表示装置
TWI244571B (en) * 2002-01-30 2005-12-01 Sanyo Electric Co Semiconductor display device
TW594336B (en) * 2002-01-30 2004-06-21 Sanyo Electric Co Semiconductor display device, method for making the same, and active matrix type display device
US7303945B2 (en) * 2002-06-06 2007-12-04 Nec Corporation Method for forming pattern of stacked film and thin film transistor
KR100675626B1 (ko) * 2002-08-22 2007-02-01 엘지.필립스 엘시디 주식회사 액정표시소자
KR100508001B1 (ko) * 2002-12-30 2005-08-17 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR100487437B1 (ko) * 2002-12-31 2005-05-03 엘지.필립스 엘시디 주식회사 와이드 모드 액정표시장치에서 노말 모드 구동 방법
JP4376522B2 (ja) * 2003-01-24 2009-12-02 シャープ株式会社 電磁波検出器
TWI222227B (en) * 2003-05-15 2004-10-11 Au Optronics Corp Method for forming LDD of semiconductor devices
US7215306B2 (en) 2003-12-22 2007-05-08 Wintek Corporation Driving apparatus for an active matrix organic light emitting display
JP4884660B2 (ja) * 2004-08-11 2012-02-29 シャープ株式会社 薄膜トランジスタ装置の製造方法
KR100659761B1 (ko) * 2004-10-12 2006-12-19 삼성에스디아이 주식회사 반도체소자 및 그 제조방법
CN101144949B (zh) * 2006-09-12 2010-12-29 精工爱普生株式会社 电光装置及电子设备
TW200913269A (en) * 2007-09-03 2009-03-16 Chunghwa Picture Tubes Ltd Thin film transistor and manufacturing method thereof
JP5003366B2 (ja) * 2007-09-10 2012-08-15 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器
JP5167737B2 (ja) * 2007-09-14 2013-03-21 セイコーエプソン株式会社 電気光学装置及び電子機器
KR20120078293A (ko) * 2010-12-31 2012-07-10 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
TWI578509B (zh) * 2015-07-23 2017-04-11 友達光電股份有限公司 畫素結構
KR102514320B1 (ko) * 2015-12-24 2023-03-27 삼성디스플레이 주식회사 표시 장치
KR102510397B1 (ko) 2017-09-01 2023-03-16 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 디스플레이 장치
CN110993640B (zh) * 2019-10-24 2024-03-05 合肥维信诺科技有限公司 显示面板和显示装置
CN111077712A (zh) * 2020-01-02 2020-04-28 上海中航光电子有限公司 液晶装置及其制作方法、光固化打印设备
JP7028281B2 (ja) * 2020-06-16 2022-03-02 セイコーエプソン株式会社 電気光学装置、及び電子機器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3030368B2 (ja) * 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3256084B2 (ja) * 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法

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