JP3496917B2 - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
Description
【０００１】
【発明の属する技術分野】本発明は薄膜半導体装置及び
その製造方法に関し、特に高性能大面積に適した構成の
薄膜半導体装置とそれを容易にかつ低コストで製造しう
る薄膜半導体装置の製造方法に関する。
その製造方法に関し、特に高性能大面積に適した構成の
薄膜半導体装置とそれを容易にかつ低コストで製造しう
る薄膜半導体装置の製造方法に関する。
【０００２】
【従来の技術】大面積薄膜半導体装置として、１次元あ
るいは２次元に単位素子を配した画像読取装置、画像表
示装置等の装置があり、この装置の駆動用、情報の読み
出し用あるいは書込用に盛んに用いられているデバイス
として薄膜トランジスタがある。
るいは２次元に単位素子を配した画像読取装置、画像表
示装置等の装置があり、この装置の駆動用、情報の読み
出し用あるいは書込用に盛んに用いられているデバイス
として薄膜トランジスタがある。
【０００３】まずこの薄膜トランジスタについて説明す
る。薄膜トランジスタの構造として、一般的な逆スタガ
ー型とする。模式的断面図として示されている図８に薄
膜トランジスタの構造の一例と製造方法の工程の一例を
示す。
る。薄膜トランジスタの構造として、一般的な逆スタガ
ー型とする。模式的断面図として示されている図８に薄
膜トランジスタの構造の一例と製造方法の工程の一例を
示す。
【０００４】ガラス基板のような基体６０１上に蒸着法
やスパッタ法により、アルミニウムやクロムなどの材料
を用いて第一の導電体層６０２を成膜する（図８
（ａ））。引き続きフォトリソグラフィにより、所望の
形状にパターンニングする。これを薄膜トランジスタの
ゲート電極６０３とする（図８（ｂ））。
やスパッタ法により、アルミニウムやクロムなどの材料
を用いて第一の導電体層６０２を成膜する（図８
（ａ））。引き続きフォトリソグラフィにより、所望の
形状にパターンニングする。これを薄膜トランジスタの
ゲート電極６０３とする（図８（ｂ））。
【０００５】つぎにＣＶＤ法（Chemical Vapor Deposit
ion）等を用いてこのゲート電極上にゲート絶縁層、半
導体層等を成膜する。即ち、シラン（ＳｉＨ4 ）ガス、
アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを用い
て、ゲート絶縁膜６０４として水素化非晶質窒化シリコ
ン膜を成膜する。引き続きシランガスと水素ガスにより
イントリンジックな半導体層６０５としてイントリンジ
ック水素化非晶質シリコン層を成膜する。さらにシラン
ガス、水素ガスで希釈したフォスフィン（ＰＨ3）ガス
を用いて、不純物半導体層６０６としてＮ+ 型水素化非
晶質シリコン層を成膜する。つぎに蒸着法やスパッタ法
により、アルミニウムやクロムなどの材料を用いて第二
の導電体層６０７を成膜する（図８（ｃ））。引き続き
フォトリソグラフィにより、所望の形状にパターンニン
グする。これを薄膜トランジスタのソース電極、ドレイ
ン電極用の金属層とする。引き続きドライエッチングに
より、不必要なＮ+ 型水素化非晶質シリコン層を除去
し、ソース電極、ドレイン電極とのオーミック層を形成
しソース電極、ドレイン電極６０８，６０９を完成する
（図８（ｄ））。
ion）等を用いてこのゲート電極上にゲート絶縁層、半
導体層等を成膜する。即ち、シラン（ＳｉＨ4 ）ガス、
アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを用い
て、ゲート絶縁膜６０４として水素化非晶質窒化シリコ
ン膜を成膜する。引き続きシランガスと水素ガスにより
イントリンジックな半導体層６０５としてイントリンジ
ック水素化非晶質シリコン層を成膜する。さらにシラン
ガス、水素ガスで希釈したフォスフィン（ＰＨ3）ガス
を用いて、不純物半導体層６０６としてＮ+ 型水素化非
晶質シリコン層を成膜する。つぎに蒸着法やスパッタ法
により、アルミニウムやクロムなどの材料を用いて第二
の導電体層６０７を成膜する（図８（ｃ））。引き続き
フォトリソグラフィにより、所望の形状にパターンニン
グする。これを薄膜トランジスタのソース電極、ドレイ
ン電極用の金属層とする。引き続きドライエッチングに
より、不必要なＮ+ 型水素化非晶質シリコン層を除去
し、ソース電極、ドレイン電極とのオーミック層を形成
しソース電極、ドレイン電極６０８，６０９を完成する
（図８（ｄ））。
【０００６】さらにこの逆スタガー型薄膜トランジスタ
と光電変換素子を組み合わせた薄膜半導体装置として、
２次元の画像読取装置を取り上げる。図９（ａ）は画像
読取装置の１画素分の模式的平面図を示す。図９（ｂ）
は図９（ａ）のＡ−Ｂでの模式的断面図を示す。
と光電変換素子を組み合わせた薄膜半導体装置として、
２次元の画像読取装置を取り上げる。図９（ａ）は画像
読取装置の１画素分の模式的平面図を示す。図９（ｂ）
は図９（ａ）のＡ−Ｂでの模式的断面図を示す。
【０００７】図９において、８０１は基体、８０２は光
電変換素子の下電極、８０３はゲート電極、８０４は絶
縁層、８０５は半導体層、８０６はオーミック層（オー
ミックコンタクト層）、８０７はドレイン電極、８０８
はソース電極、８０９は絶縁性の保護層である。また、
Ｓ１１は光電変換素子（ここではＭＩＳ型光センサ）、
Ｔ１１は薄膜トランジスタ（ＴＦＴ）、ＳＩＧは信号
線、ｇ１はゲート駆動線、Ｖ1 は電源線を示す。尚、図
９（ａ）においては煩雑さを避けるために、絶縁層８０
４、オーミック層８０６及び保護層８０９は図示してお
らず、また、半導体層８０５は実線で表わしている。
電変換素子の下電極、８０３はゲート電極、８０４は絶
縁層、８０５は半導体層、８０６はオーミック層（オー
ミックコンタクト層）、８０７はドレイン電極、８０８
はソース電極、８０９は絶縁性の保護層である。また、
Ｓ１１は光電変換素子（ここではＭＩＳ型光センサ）、
Ｔ１１は薄膜トランジスタ（ＴＦＴ）、ＳＩＧは信号
線、ｇ１はゲート駆動線、Ｖ1 は電源線を示す。尚、図
９（ａ）においては煩雑さを避けるために、絶縁層８０
４、オーミック層８０６及び保護層８０９は図示してお
らず、また、半導体層８０５は実線で表わしている。
【０００８】図示されるように、光電変換素子Ｓ１１は
基体８０１上に下電極８０２、絶縁層８０４、半導体層
８０５、オーミック層８０６を夫々この順で積層した構
成を有する。オーミック層８０６は光電変換素子Ｓ１１
の上電極としての機能を有する。光電変換素子Ｓ１１は
上下電極となるオーミック層８０６と下電極８０２との
間に絶縁層８０４と半導体層８０５を有し、これでＭＩ
Ｓ型構造を形成する。
基体８０１上に下電極８０２、絶縁層８０４、半導体層
８０５、オーミック層８０６を夫々この順で積層した構
成を有する。オーミック層８０６は光電変換素子Ｓ１１
の上電極としての機能を有する。光電変換素子Ｓ１１は
上下電極となるオーミック層８０６と下電極８０２との
間に絶縁層８０４と半導体層８０５を有し、これでＭＩ
Ｓ型構造を形成する。
【０００９】薄膜トランジスタは、基体８０１上にゲー
ト電極８０３とその上にゲート絶縁膜となる絶縁層８０
４、半導体層８０５をこの順に有する。半導体層８０５
上にはゲート電極８０３に対応してチャネル領域を形成
する間隔をあけてオーミック層８０６が形成され、該オ
ーミック層８０６を介して導電材料、たとえばアルミニ
ウムのような金属、をソース、ドレイン電極８０８，８
０７として有する。
ト電極８０３とその上にゲート絶縁膜となる絶縁層８０
４、半導体層８０５をこの順に有する。半導体層８０５
上にはゲート電極８０３に対応してチャネル領域を形成
する間隔をあけてオーミック層８０６が形成され、該オ
ーミック層８０６を介して導電材料、たとえばアルミニ
ウムのような金属、をソース、ドレイン電極８０８，８
０７として有する。
【００１０】下電極８０２は電源線Ｖ1 から、ゲート電
極８０３はゲート駆動線ｇ１から、ドレイン電極８０７
は信号線ＳＩＧからぞれぞれ延在されて形成されてい
る。
極８０３はゲート駆動線ｇ１から、ドレイン電極８０７
は信号線ＳＩＧからぞれぞれ延在されて形成されてい
る。
【００１１】図中ＭＩＳ型光センサである光電変換素子
Ｓ１１上の８０６はＮ+ 型水素化非晶質シリコン層で形
成され、窓層として機能している。このＮ+ 型水素化非
晶質シリコン層は上述したように電極層としてだけでな
く、注入阻止層（ブロッキング層）としても機能してい
る。
Ｓ１１上の８０６はＮ+ 型水素化非晶質シリコン層で形
成され、窓層として機能している。このＮ+ 型水素化非
晶質シリコン層は上述したように電極層としてだけでな
く、注入阻止層（ブロッキング層）としても機能してい
る。
【００１２】図１０はこの画像読取装置１画素の等価回
路を示す。１画素はＭＩＳ型光センサＳ１１、信号転送
用としての薄膜トランジスタＴ１１を有する。Ｄ，Ｇは
それぞれＭＩＳ型光センサの上電極（ここではオーミッ
ク層８０６）、下電極８０２を示す。Ｃｇｓ，Ｃｇｄは
薄膜トランジスタのゲート電極８０３とソース電極８０
８、ゲート電極８０３とドレイン電極８０７との重なり
（図８（ｄ）のｄ1 ，ｄ2 参照）による容量、Ｖｓは電
源である。光によりＭＩＳ型光センサＳ１１で発生した
電荷は、薄膜トランジスタＴ１１を通して、容量Ｃｇ
ｓ，Ｃｇｄに蓄えられたのち、不図示の読み出し回路
で、この電荷を読み出す。ここでは１ビットについての
場合であるが、実際にはこのＣｇｓ，Ｃｇｄは、このゲ
ート線につながった他の薄膜トランジスタのものとの合
計である。このように蓄積容量はＣｇｓ，Ｃｇｄを利用
している。
路を示す。１画素はＭＩＳ型光センサＳ１１、信号転送
用としての薄膜トランジスタＴ１１を有する。Ｄ，Ｇは
それぞれＭＩＳ型光センサの上電極（ここではオーミッ
ク層８０６）、下電極８０２を示す。Ｃｇｓ，Ｃｇｄは
薄膜トランジスタのゲート電極８０３とソース電極８０
８、ゲート電極８０３とドレイン電極８０７との重なり
（図８（ｄ）のｄ1 ，ｄ2 参照）による容量、Ｖｓは電
源である。光によりＭＩＳ型光センサＳ１１で発生した
電荷は、薄膜トランジスタＴ１１を通して、容量Ｃｇ
ｓ，Ｃｇｄに蓄えられたのち、不図示の読み出し回路
で、この電荷を読み出す。ここでは１ビットについての
場合であるが、実際にはこのＣｇｓ，Ｃｇｄは、このゲ
ート線につながった他の薄膜トランジスタのものとの合
計である。このように蓄積容量はＣｇｓ，Ｃｇｄを利用
している。
【００１３】尚、薄膜トランジスタと光電変換素子はと
もに同一の層形成プロセスにより作成することができ、
ともに下側に電極を有するＭＩＳ（Metal Insulator Se
miconductor）型の構造をもっている。
もに同一の層形成プロセスにより作成することができ、
ともに下側に電極を有するＭＩＳ（Metal Insulator Se
miconductor）型の構造をもっている。
【００１４】次に図１１（ａ）及び図１１（ｂ）に示さ
れる模式的エネルギーバンド図を用いて上述したＭＩＳ
型光センサの駆動の一例について説明する。
れる模式的エネルギーバンド図を用いて上述したＭＩＳ
型光センサの駆動の一例について説明する。
【００１５】図１１（ａ）はリフレッシュモード、図１
１（ｂ）は光電変換モードの動作を示す光電変換素子の
模式的エネルギーバンド図である。図中の８０２，８０
４，８０５，８０６，８０７は夫々各層に対応してい
る。従って図は層厚方向の状態を示している。リフレッ
シュモードにおいて、Ｄ電極はＧ電極に対して負の電位
が与えられているために、たとえば半導体層８０５とし
てのイントリンジック（真性又は実質的に真性な）水素
化非晶質シリコン層３内の黒丸で示されたホールは電界
によりＤ電極に導かれる。同時に白丸で示された電子は
イントリンジック水素化非晶質シリコン層３に注入され
る。このとき一部のホールと電子はたとえばオーミック
層８０６としてのＮ+ 型水素化非晶質シリコン層２、イ
ントリンジック水素化非晶質シリコン層３中において再
結合して消滅する。充分に長い時間この状態が続けば、
イントリンジック水素化非晶質シリコン層３内のホール
はイントリンジック水素化非晶質シリコン層３から掃き
出される（図１１（ａ））。この状態で光電変換モード
になると、Ｄ電極はＧ電極に対して正の電位が与えられ
るために、イントリンジック水素化非晶質シリコン層３
中の電子は瞬時にＤ電極に導かれる。しかしホールはＮ
+ 型水素化非晶質シリコン層２が注入阻止層として働く
ために、Ｄ電極からイントリンジック水素化非晶質シリ
コン層３中に導かれることはない。この状態でイントリ
ンジック水素化非晶質シリコン層３内に光が入射する
と、光は吸収され電子、ホール対が発生する。この電子
は電界によりＤ電極に導かれ、ホールはイントリンジッ
ク水素化非晶質シリコン層３内を移動し、たとえば絶縁
層８０４としての水素化非晶質窒化シリコン層４の界面
に達するが、ここで移動は阻止されイントリンジック水
素化非晶質シリコン層３内に留まることになる。このと
き電子はＤ電極に移動し、ホールはイントリンジック水
素化非晶質シリコン層３内の水素化非晶質窒化シリコン
層４界面に移動するため、素子内の電気的中性を保つた
めに、電流がＧ電極から流れる。この電流は光により発
生した電子、ホール対に対応するので、入射した光に比
例する。
１（ｂ）は光電変換モードの動作を示す光電変換素子の
模式的エネルギーバンド図である。図中の８０２，８０
４，８０５，８０６，８０７は夫々各層に対応してい
る。従って図は層厚方向の状態を示している。リフレッ
シュモードにおいて、Ｄ電極はＧ電極に対して負の電位
が与えられているために、たとえば半導体層８０５とし
てのイントリンジック（真性又は実質的に真性な）水素
化非晶質シリコン層３内の黒丸で示されたホールは電界
によりＤ電極に導かれる。同時に白丸で示された電子は
イントリンジック水素化非晶質シリコン層３に注入され
る。このとき一部のホールと電子はたとえばオーミック
層８０６としてのＮ+ 型水素化非晶質シリコン層２、イ
ントリンジック水素化非晶質シリコン層３中において再
結合して消滅する。充分に長い時間この状態が続けば、
イントリンジック水素化非晶質シリコン層３内のホール
はイントリンジック水素化非晶質シリコン層３から掃き
出される（図１１（ａ））。この状態で光電変換モード
になると、Ｄ電極はＧ電極に対して正の電位が与えられ
るために、イントリンジック水素化非晶質シリコン層３
中の電子は瞬時にＤ電極に導かれる。しかしホールはＮ
+ 型水素化非晶質シリコン層２が注入阻止層として働く
ために、Ｄ電極からイントリンジック水素化非晶質シリ
コン層３中に導かれることはない。この状態でイントリ
ンジック水素化非晶質シリコン層３内に光が入射する
と、光は吸収され電子、ホール対が発生する。この電子
は電界によりＤ電極に導かれ、ホールはイントリンジッ
ク水素化非晶質シリコン層３内を移動し、たとえば絶縁
層８０４としての水素化非晶質窒化シリコン層４の界面
に達するが、ここで移動は阻止されイントリンジック水
素化非晶質シリコン層３内に留まることになる。このと
き電子はＤ電極に移動し、ホールはイントリンジック水
素化非晶質シリコン層３内の水素化非晶質窒化シリコン
層４界面に移動するため、素子内の電気的中性を保つた
めに、電流がＧ電極から流れる。この電流は光により発
生した電子、ホール対に対応するので、入射した光に比
例する。
【００１６】図１２に画像読取装置の全体の概略的回路
図の一例を示す。光電変換素子Ｓ１１〜Ｓ３３、駆動用
薄膜トランジスタＴ１１〜Ｔ３３、配線等は前述した如
くの構成とすることでまったく同一のプロセスにより形
成された層を用いて、同一基板上に形成することができ
る。尚、Ｖｓは読み出し用電源、Ｖｇはリフレッシュ用
電源であり、それぞれスイッチＳＷｓ，ＳＷｇを介して
全光電変換素子Ｓ１１〜Ｓ３３の下電極Ｇに接続されて
いる。スイッチＳＷｓはインバータを介して、スイッチ
ＳＷｇは直接にリフレッシュ制御回路ＲＦに接続されて
おり、リフレッシュ期間はスイッチＳＷｇがＯＮ、その
他の期間はスイッチＳＷｓがＯＮするように制御されて
いる。信号出力は信号配線ＳＩＧにより検出用集積回路
ＩＣに接続されている。図１２では９個の画素を３個の
ブロックに分け、１ブロックあたり３画素の出力を同時
に転送し、この信号を検出用集積回路によって順次出力
に変換され出力される。ここでは説明しやすいように９
画素の２次元画像入力部としたが、実際にはさらに高密
度の画素構成となっている。たとえば画素サイズを１５
０μｍ角の大きさで、４０ｃｍ角の画像読取装置を作成
した場合、画素数はおよそ１８０万画素となる。
図の一例を示す。光電変換素子Ｓ１１〜Ｓ３３、駆動用
薄膜トランジスタＴ１１〜Ｔ３３、配線等は前述した如
くの構成とすることでまったく同一のプロセスにより形
成された層を用いて、同一基板上に形成することができ
る。尚、Ｖｓは読み出し用電源、Ｖｇはリフレッシュ用
電源であり、それぞれスイッチＳＷｓ，ＳＷｇを介して
全光電変換素子Ｓ１１〜Ｓ３３の下電極Ｇに接続されて
いる。スイッチＳＷｓはインバータを介して、スイッチ
ＳＷｇは直接にリフレッシュ制御回路ＲＦに接続されて
おり、リフレッシュ期間はスイッチＳＷｇがＯＮ、その
他の期間はスイッチＳＷｓがＯＮするように制御されて
いる。信号出力は信号配線ＳＩＧにより検出用集積回路
ＩＣに接続されている。図１２では９個の画素を３個の
ブロックに分け、１ブロックあたり３画素の出力を同時
に転送し、この信号を検出用集積回路によって順次出力
に変換され出力される。ここでは説明しやすいように９
画素の２次元画像入力部としたが、実際にはさらに高密
度の画素構成となっている。たとえば画素サイズを１５
０μｍ角の大きさで、４０ｃｍ角の画像読取装置を作成
した場合、画素数はおよそ１８０万画素となる。
【００１７】上記画素読取装置の製造工程の一例を図１
３に示す。
３に示す。
【００１８】１．洗浄された清浄なガラス基板８０１上
に、スパッタ法によりクロムを１０００オングストロー
ム成膜する。このクロム上に所望の形状にフォトレジス
トのパターンを形成して、これをマスクにエッチングを
行い、その後フォトレジストを剥離洗浄して、各画素の
薄膜トランジスタのゲート電極８０３、ＭＩＳ型光セン
サの下電極８０２、配線部とした。（図１３（ａ）） ２．次にこの上に、シラン（ＳｉＨ4 ）ガス、アンモニ
ア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを使ってプラズマ
ＣＶＤにより絶縁層８０４となる水素化非晶質窒化シリ
コン層を形成した。ひきつづきシラン（ＳｉＨ4 ）ガ
ス、水素（Ｈ2）ガスを使いプラズマＣＶＤにより半導
体層８０５となるイントリンジック水素化非晶質シリコ
ン層を形成した。さらにシラン（ＳｉＨ4 ）ガス、フォ
スフィン（ＰＨ3 ）ガス、水素（Ｈ2 ）ガスを使ってプ
ラズマＣＶＤによりオーミック層８０６となるＮ+ 型水
素化非晶質シリコン層を形成した。（図１３（ｂ）） ３．フォトリソグラフィ工程によりコンタクトホール、
アイソレーションのフォトレジストパターンを作成し、
これをマスクにドライエッチングにより絶縁層８０４
（水素化非晶質窒化シリコン層）、半導体層８０５（イ
ントリンジック水素化非晶質シリコン層）、オーミック
層８０６（Ｎ+ 型水素化非晶質シリコン層）の一部を除
去し、フォトレジスト剥離洗浄してコンタクトホール形
成（不図示）とアイソレーションをおこなった。（図１
３（ｃ）） ４．その上にスパッタ法によりアルミニウムを１μｍ成
膜した、然る後、このアルミニウム上に、所望の形状に
フォトレジストのパターンを形成し、これをマスクにエ
ッチングを行い、フォトレジスト剥離洗浄して、薄膜ト
ランジスタのソース電極８０８、ドレイン電極８０７、
配線部の電極とした。またこのときＭＩＳ型光センサ上
のアルミニウムは除去され、本例ではオーミック層８０
６であるＮ+ 型水素化非晶質シリコン層を窓層兼上電極
として利用する。（図１３（ｄ）） ５．引き続き、このアルミニウムパターン上に、所望の
形状にフォトレジストのパターンを形成し、これをマス
クにソース電極８０８とドレイン電極８０７との間の部
分に対応する薄膜トランジスタのチャネル部のオーミッ
ク層８０６であるＮ+ 型水素化非晶質シリコン層のみの
エッチングを行い、フォトレジスト剥離洗浄してチャネ
ルを形成した。（図１３（ｅ）） ６．引き続きシラン（ＳｉＨ4 ）ガス、アンモニア（Ｎ
Ｈ3 ）ガス、水素（Ｈ 2 ）ガスを使ってプラズマＣＶＤ
により表面保護層８０９として水素化非晶質窒化シリコ
ン層を６０００オングストローム形成した。
に、スパッタ法によりクロムを１０００オングストロー
ム成膜する。このクロム上に所望の形状にフォトレジス
トのパターンを形成して、これをマスクにエッチングを
行い、その後フォトレジストを剥離洗浄して、各画素の
薄膜トランジスタのゲート電極８０３、ＭＩＳ型光セン
サの下電極８０２、配線部とした。（図１３（ａ）） ２．次にこの上に、シラン（ＳｉＨ4 ）ガス、アンモニ
ア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを使ってプラズマ
ＣＶＤにより絶縁層８０４となる水素化非晶質窒化シリ
コン層を形成した。ひきつづきシラン（ＳｉＨ4 ）ガ
ス、水素（Ｈ2）ガスを使いプラズマＣＶＤにより半導
体層８０５となるイントリンジック水素化非晶質シリコ
ン層を形成した。さらにシラン（ＳｉＨ4 ）ガス、フォ
スフィン（ＰＨ3 ）ガス、水素（Ｈ2 ）ガスを使ってプ
ラズマＣＶＤによりオーミック層８０６となるＮ+ 型水
素化非晶質シリコン層を形成した。（図１３（ｂ）） ３．フォトリソグラフィ工程によりコンタクトホール、
アイソレーションのフォトレジストパターンを作成し、
これをマスクにドライエッチングにより絶縁層８０４
（水素化非晶質窒化シリコン層）、半導体層８０５（イ
ントリンジック水素化非晶質シリコン層）、オーミック
層８０６（Ｎ+ 型水素化非晶質シリコン層）の一部を除
去し、フォトレジスト剥離洗浄してコンタクトホール形
成（不図示）とアイソレーションをおこなった。（図１
３（ｃ）） ４．その上にスパッタ法によりアルミニウムを１μｍ成
膜した、然る後、このアルミニウム上に、所望の形状に
フォトレジストのパターンを形成し、これをマスクにエ
ッチングを行い、フォトレジスト剥離洗浄して、薄膜ト
ランジスタのソース電極８０８、ドレイン電極８０７、
配線部の電極とした。またこのときＭＩＳ型光センサ上
のアルミニウムは除去され、本例ではオーミック層８０
６であるＮ+ 型水素化非晶質シリコン層を窓層兼上電極
として利用する。（図１３（ｄ）） ５．引き続き、このアルミニウムパターン上に、所望の
形状にフォトレジストのパターンを形成し、これをマス
クにソース電極８０８とドレイン電極８０７との間の部
分に対応する薄膜トランジスタのチャネル部のオーミッ
ク層８０６であるＮ+ 型水素化非晶質シリコン層のみの
エッチングを行い、フォトレジスト剥離洗浄してチャネ
ルを形成した。（図１３（ｅ）） ６．引き続きシラン（ＳｉＨ4 ）ガス、アンモニア（Ｎ
Ｈ3 ）ガス、水素（Ｈ 2 ）ガスを使ってプラズマＣＶＤ
により表面保護層８０９として水素化非晶質窒化シリコ
ン層を６０００オングストローム形成した。
【００１９】
【発明が解決しようとする課題】上記した薄膜トランジ
スタでは図８に示すごとくゲート電極６０３とソース電
極，ドレイン電極６０８，６０９との間に重なり幅
ｄ1 ，ｄ2 が２〜３μｍ必要となる。これは上記したよ
うな製造方法では、ソース電極、ドレイン電極用のフォ
トレジストパターンを形成する場合のアラインメントの
精度の制約からくるものである。つまり、アライメント
ずれが生じてもＴＦＴの機能が損なわれないようにアラ
イメントに冗長性をもたせている。しかしながら、この
重なり幅の部分では、それぞれゲート電極・ソース電極
間に容量Ｃｇｓが、ゲート電極・ドレイン電極間に容量
Ｃｇｄが形成されてしまう。
スタでは図８に示すごとくゲート電極６０３とソース電
極，ドレイン電極６０８，６０９との間に重なり幅
ｄ1 ，ｄ2 が２〜３μｍ必要となる。これは上記したよ
うな製造方法では、ソース電極、ドレイン電極用のフォ
トレジストパターンを形成する場合のアラインメントの
精度の制約からくるものである。つまり、アライメント
ずれが生じてもＴＦＴの機能が損なわれないようにアラ
イメントに冗長性をもたせている。しかしながら、この
重なり幅の部分では、それぞれゲート電極・ソース電極
間に容量Ｃｇｓが、ゲート電極・ドレイン電極間に容量
Ｃｇｄが形成されてしまう。
【００２０】薄膜トランジスタの容量Ｃｇｓ，Ｃｇｄは
さまざまな悪影響を与えることがある。たとえば薄膜ト
ランジスタのゲート電圧に対する応答が、この容量のた
めに遅くなる。つまり各画素の電荷を読み出す場合、各
画素についている転送用薄膜トランジスタのゲート電極
に順次電圧を加え、ゲートをオンさせることで、蓄積電
荷を転送する。このときのゲート電圧の応答はゲート配
線の抵抗Ｒと容量Ｃｇｓ，Ｃｇｄにより規定される。そ
のために画像読取装置全体を、例えば動画対応で動作さ
せるための高速のスイッチング動作に追随できないとい
う問題が生じる場合があった。またこの容量を蓄積容量
として利用するには、信号量に対して容量が大きすぎる
ことが多い。そのためにわずかな出力をも読み出す必要
があり、読み出し用のＩＣは非常に低ノイズなものが要
求され、ＩＣへの負荷が大きくなるという問題が生じ
る。現状ではこの容量が大きいので、この容量を必然的
に読み出し容量として使わざるをえないため、設計マー
ジンが狭くなっている場合がある。この容量が低く抑え
られれば、これを使わず最適な読み容量を別途設計する
ことができる。この容量をＩＣ読み出し直前に設置すれ
ば、ＩＣへの負担を少なくすることができる。
さまざまな悪影響を与えることがある。たとえば薄膜ト
ランジスタのゲート電圧に対する応答が、この容量のた
めに遅くなる。つまり各画素の電荷を読み出す場合、各
画素についている転送用薄膜トランジスタのゲート電極
に順次電圧を加え、ゲートをオンさせることで、蓄積電
荷を転送する。このときのゲート電圧の応答はゲート配
線の抵抗Ｒと容量Ｃｇｓ，Ｃｇｄにより規定される。そ
のために画像読取装置全体を、例えば動画対応で動作さ
せるための高速のスイッチング動作に追随できないとい
う問題が生じる場合があった。またこの容量を蓄積容量
として利用するには、信号量に対して容量が大きすぎる
ことが多い。そのためにわずかな出力をも読み出す必要
があり、読み出し用のＩＣは非常に低ノイズなものが要
求され、ＩＣへの負荷が大きくなるという問題が生じ
る。現状ではこの容量が大きいので、この容量を必然的
に読み出し容量として使わざるをえないため、設計マー
ジンが狭くなっている場合がある。この容量が低く抑え
られれば、これを使わず最適な読み容量を別途設計する
ことができる。この容量をＩＣ読み出し直前に設置すれ
ば、ＩＣへの負担を少なくすることができる。
【００２１】このような容量Ｃｇｓ，Ｃｇｄを有した薄
膜トランジスタをマトリクス配線された１次元や２次元
センサの駆動用、読み出し用に用いるとき、これらの容
量は寄生容量として信号読みとりのクロストークなどの
原因となり動作に悪影響をもたらすことが多い。
膜トランジスタをマトリクス配線された１次元や２次元
センサの駆動用、読み出し用に用いるとき、これらの容
量は寄生容量として信号読みとりのクロストークなどの
原因となり動作に悪影響をもたらすことが多い。
【００２２】そこで薄膜トランジスタ単体については、
いわゆるセルフアラインメント（自己整合的）プロセス
により、この重なり幅をなくす努力がなされてきた。そ
の一つの例として図１４にセルフアラインメントの製造
技術の一例を説明するための模式的工程図を示す。これ
を用いて以下に説明する。
いわゆるセルフアラインメント（自己整合的）プロセス
により、この重なり幅をなくす努力がなされてきた。そ
の一つの例として図１４にセルフアラインメントの製造
技術の一例を説明するための模式的工程図を示す。これ
を用いて以下に説明する。
【００２３】まずガラス基板７０１上に蒸着法やスパッ
タ法により、アルミニウムやクロムなどの材料を用いて
第一の導電体層７０２を成膜する。引き続きフォトリソ
グラフィにより、所望の形状にパターンニングする。こ
れを薄膜トランジスタのゲート電極７０３とする。
タ法により、アルミニウムやクロムなどの材料を用いて
第一の導電体層７０２を成膜する。引き続きフォトリソ
グラフィにより、所望の形状にパターンニングする。こ
れを薄膜トランジスタのゲート電極７０３とする。
【００２４】つぎにＣＶＤ法（Chemical Vapor Deposit
ion）等を用いてこのゲート電極上にゲート絶縁膜、半
導体層等を成膜する。シラン（ＳｉＨ4 ）ガス、アンモ
ニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを用いて、ゲー
ト絶縁膜７０４として水素化非晶質窒化シリコン膜を成
膜する。引き続きシランガスと水素ガスによりイントリ
ンジックな半導体層７０５としてイントリンジック水素
化非晶質シリコン層を成膜する。さらにシランガス、水
素ガスで希釈したフォスフィンガスを用いて、不純物半
導体層７０６としてＮ+ 型水素化非晶質シリコン層を成
膜する。セルフアラインメントの技術はソース電極、ド
レイン電極形成時のフォトリソグラフィにおける露光の
方法を改良することにより実現している。つまり、フォ
トレジスト７０７をＮ+ 型水素化非晶質シリコン層７０
６上に形成する。このフォトレジストに対して、所望の
形状に形成されたゲート電極７０３をマスクとして、基
板の裏側から背面露光を行う。この工程により、ゲート
電極と同一幅のフォトレジストパターン７０８を形成す
る。この後、このフォトレジストパターンを残したま
ま、蒸着法やスパッタ法により、アルミニウムやクロム
などの材料を用いて第二の導電体層７０９を成膜する。
引き続きフォトレジストの剥離工程を行う。そうする
と、ゲート電極上のフォトレジストパターンはリフトオ
フされ、それに応じて、ソース電極、ドレイン電極部の
金属層があとに残される形で形成される。引き続きドラ
イエッチングにより、このソース電極、ドレイン電極と
しての金属層をマスクにして不必要なＮ+ 型水素化非晶
質シリコン層を除去し、ソース電極、ドレイン電極との
オーミック層を形成し、ゲート電極と重なり幅の低減さ
れたソース電極、ドレイン電極７１０，７１１を完成す
る。
ion）等を用いてこのゲート電極上にゲート絶縁膜、半
導体層等を成膜する。シラン（ＳｉＨ4 ）ガス、アンモ
ニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを用いて、ゲー
ト絶縁膜７０４として水素化非晶質窒化シリコン膜を成
膜する。引き続きシランガスと水素ガスによりイントリ
ンジックな半導体層７０５としてイントリンジック水素
化非晶質シリコン層を成膜する。さらにシランガス、水
素ガスで希釈したフォスフィンガスを用いて、不純物半
導体層７０６としてＮ+ 型水素化非晶質シリコン層を成
膜する。セルフアラインメントの技術はソース電極、ド
レイン電極形成時のフォトリソグラフィにおける露光の
方法を改良することにより実現している。つまり、フォ
トレジスト７０７をＮ+ 型水素化非晶質シリコン層７０
６上に形成する。このフォトレジストに対して、所望の
形状に形成されたゲート電極７０３をマスクとして、基
板の裏側から背面露光を行う。この工程により、ゲート
電極と同一幅のフォトレジストパターン７０８を形成す
る。この後、このフォトレジストパターンを残したま
ま、蒸着法やスパッタ法により、アルミニウムやクロム
などの材料を用いて第二の導電体層７０９を成膜する。
引き続きフォトレジストの剥離工程を行う。そうする
と、ゲート電極上のフォトレジストパターンはリフトオ
フされ、それに応じて、ソース電極、ドレイン電極部の
金属層があとに残される形で形成される。引き続きドラ
イエッチングにより、このソース電極、ドレイン電極と
しての金属層をマスクにして不必要なＮ+ 型水素化非晶
質シリコン層を除去し、ソース電極、ドレイン電極との
オーミック層を形成し、ゲート電極と重なり幅の低減さ
れたソース電極、ドレイン電極７１０，７１１を完成す
る。
【００２５】しかしながらこの方法では、背面露光をと
っているので遮光性の第二の導電体層は露光のあとから
形成しなければならず、リフトオフの方法をさけること
はできない。ところがリフトオフでソース電極、ドレイ
ン電極を形成する工程は、ゲート電極上のフォトレジス
トパターンが現像工程で引き剥される際に同時に起こる
ものであり、そのソース電極、ドレイン電極の断面は予
想に反して必ずしも、ゲート電極に対して、セルフアラ
イン（自己整合的）に形成することができない場合があ
った。また感光性レジストをのこしたまま、第二の導電
体層を形成するという工程では、高温工程（１５０〜２
００℃）によってこのフォトレジストが、変質し現像不
良を起こすなどの歩留まり低下の原因にもなりやすいと
いう問題が生ずる場合もあった。
っているので遮光性の第二の導電体層は露光のあとから
形成しなければならず、リフトオフの方法をさけること
はできない。ところがリフトオフでソース電極、ドレイ
ン電極を形成する工程は、ゲート電極上のフォトレジス
トパターンが現像工程で引き剥される際に同時に起こる
ものであり、そのソース電極、ドレイン電極の断面は予
想に反して必ずしも、ゲート電極に対して、セルフアラ
イン（自己整合的）に形成することができない場合があ
った。また感光性レジストをのこしたまま、第二の導電
体層を形成するという工程では、高温工程（１５０〜２
００℃）によってこのフォトレジストが、変質し現像不
良を起こすなどの歩留まり低下の原因にもなりやすいと
いう問題が生ずる場合もあった。
【００２６】リフトオフの工程を避けるために、第二の
導電体層として、透光性の導体、たとえば、ＩＴＯ（In
dium Tin Oxide）などを用い、Ｎ+ 型水素化非晶質シリ
コン層７０６上に導電材料を形成したのちかつネガのフ
ォトレジストを形成し、光照射部のみレジストとして残
し、非照射部を除去して除去された部分にエッチングを
施すこともできる。ネガ型のフォトレジストを用いれ
ば、ゲート電極に対して、自己整合的にチャネル部以外
のフォトレジストパターンを形成することができるが、
この薄膜トランジスタをマトリクス配線された１次元あ
るいは２次元画像読取装置の駆動用、読み出し用に用い
るときＩＴＯ配線では、配線抵抗の増大となり、駆動の
困難を引き起こしたりするので好ましくない。
導電体層として、透光性の導体、たとえば、ＩＴＯ（In
dium Tin Oxide）などを用い、Ｎ+ 型水素化非晶質シリ
コン層７０６上に導電材料を形成したのちかつネガのフ
ォトレジストを形成し、光照射部のみレジストとして残
し、非照射部を除去して除去された部分にエッチングを
施すこともできる。ネガ型のフォトレジストを用いれ
ば、ゲート電極に対して、自己整合的にチャネル部以外
のフォトレジストパターンを形成することができるが、
この薄膜トランジスタをマトリクス配線された１次元あ
るいは２次元画像読取装置の駆動用、読み出し用に用い
るときＩＴＯ配線では、配線抵抗の増大となり、駆動の
困難を引き起こしたりするので好ましくない。
【００２７】薄膜トランジスタと他のデバイスを組み合
わせて用いる場合、このように上記したセルフアライン
プロセスは改善可能な点を有していた。
わせて用いる場合、このように上記したセルフアライン
プロセスは改善可能な点を有していた。
【００２８】（発明の目的）本発明は、上記のごとき技
術を考慮し、安価な材料、非常に簡易なプロセスを用い
ながらも、薄膜トランジスタの例で言えば、ゲート電極
と、ソース電極、ドレイン電極との重なり幅を極めて小
さくしうる、セルフアラインメント技術を提案し、薄膜
半導体装置を、大面積化された薄膜半導体装置であって
も容易に、かつ高品質、低コストで作成する製造法を提
供することを目的とする。
術を考慮し、安価な材料、非常に簡易なプロセスを用い
ながらも、薄膜トランジスタの例で言えば、ゲート電極
と、ソース電極、ドレイン電極との重なり幅を極めて小
さくしうる、セルフアラインメント技術を提案し、薄膜
半導体装置を、大面積化された薄膜半導体装置であって
も容易に、かつ高品質、低コストで作成する製造法を提
供することを目的とする。
【００２９】また、本発明は高速な動作、たとえば動画
像の取得、を行ない得、すぐれた光電変換特性を有する
薄膜半導体装置及びその製造方法を提供することを目的
とする。
像の取得、を行ない得、すぐれた光電変換特性を有する
薄膜半導体装置及びその製造方法を提供することを目的
とする。
【００３０】
【課題を解決するための手段】本発明の薄膜半導体装置
は、基体上に、第１の電極、絶縁層、半導体層及び第２
の電極をこの順で有する光電変換素子と、該基体上の絶
縁層上に半導体層、該半導体層に間隙をあけて設けられ
た１対のオーミックコンタクト層、該一対のオーミック
コンタクト層に接して設けられたソース及びドレイン電
極、該一対のオーミックコンタクト層の該間隙に設けら
れたゲート絶縁膜となる第２の絶縁層、及び該間隙に該
第２の絶縁層を介して設けられたゲート電極、を有する
薄膜トランジスタと、を有する薄膜半導体装置である。
は、基体上に、第１の電極、絶縁層、半導体層及び第２
の電極をこの順で有する光電変換素子と、該基体上の絶
縁層上に半導体層、該半導体層に間隙をあけて設けられ
た１対のオーミックコンタクト層、該一対のオーミック
コンタクト層に接して設けられたソース及びドレイン電
極、該一対のオーミックコンタクト層の該間隙に設けら
れたゲート絶縁膜となる第２の絶縁層、及び該間隙に該
第２の絶縁層を介して設けられたゲート電極、を有する
薄膜トランジスタと、を有する薄膜半導体装置である。
【００３１】 本発明の薄膜半導体装置の製造方法は、
基体上に第１の導電層を形成し、該導電層を第１の電極
パターンに形成し、光電変換素子の第１の電極及び配線
を形成する工程、該第１の電極パターンを覆って第１の
絶縁層、半導体層、第２の絶縁層をこの順で形成する工
程、 該第２の絶縁層をパターンニングし、薄膜トラン
ジスタのゲート絶縁膜を形成する工程、該パターンニン
グされた該第２の絶縁層によって該半導体層上の領域を
限定し、該第２の絶縁層によって覆われていない該半導
体層上にオーミックコンタクト層を形成する工程、を有
する、光電変換素子と薄膜トランジスタを有する薄膜半
導体装置の製造方法である。
基体上に第１の導電層を形成し、該導電層を第１の電極
パターンに形成し、光電変換素子の第１の電極及び配線
を形成する工程、該第１の電極パターンを覆って第１の
絶縁層、半導体層、第２の絶縁層をこの順で形成する工
程、 該第２の絶縁層をパターンニングし、薄膜トラン
ジスタのゲート絶縁膜を形成する工程、該パターンニン
グされた該第２の絶縁層によって該半導体層上の領域を
限定し、該第２の絶縁層によって覆われていない該半導
体層上にオーミックコンタクト層を形成する工程、を有
する、光電変換素子と薄膜トランジスタを有する薄膜半
導体装置の製造方法である。
【００３２】尚、上記薄膜半導体装置において、該第２
の電極はオーミックコンタクト層としてよい。
の電極はオーミックコンタクト層としてよい。
【００３３】又、上記薄膜半導体装置において、該光電
変換素子の該絶縁層と該薄膜トランジスタの該絶縁層は
共通の絶縁層としてよい。
変換素子の該絶縁層と該薄膜トランジスタの該絶縁層は
共通の絶縁層としてよい。
【００３４】更に上記薄膜半導体装置において、該光電
変換素子の該絶縁層から該薄膜トランジスタの該絶縁層
は延在してよい。
変換素子の該絶縁層から該薄膜トランジスタの該絶縁層
は延在してよい。
【００３５】又、上記薄膜半導体装置において、該薄膜
トランジスタの該第２の絶縁層の幅は該ゲート電極の幅
より広い幅を有するようにしてよい。
トランジスタの該第２の絶縁層の幅は該ゲート電極の幅
より広い幅を有するようにしてよい。
【００３６】
【００３７】
【００３８】上記薄膜半導体装置において、該半導体層
は非晶質半導体であり、該第２の半導体は多結晶半導体
としてよい。
は非晶質半導体であり、該第２の半導体は多結晶半導体
としてよい。
【００３９】更に上記薄膜半導体装置において、該オー
ミックコンタクト層は半導体の導電型を制御することが
可能な不純物を含むようにして良い。
ミックコンタクト層は半導体の導電型を制御することが
可能な不純物を含むようにして良い。
【００４０】加えて上記薄膜半導体装置において、該光
電変換素子の該第２の電極は該薄膜トランジスタのソー
ス・ドレイン電極の一方と電気的に接続されていてよ
く、該光電変換素子の該第２の電極は該薄膜トランジス
タの該オーミックコンタクト層から延在されていてよ
い。
電変換素子の該第２の電極は該薄膜トランジスタのソー
ス・ドレイン電極の一方と電気的に接続されていてよ
く、該光電変換素子の該第２の電極は該薄膜トランジス
タの該オーミックコンタクト層から延在されていてよ
い。
【００４１】また上記薄膜半導体装置の製造方法におい
て、該オーミックコンタクト層形成前に該パターンニン
グされた該第２の絶縁層上にゲート電極を形成する工程
を有していてよい。
て、該オーミックコンタクト層形成前に該パターンニン
グされた該第２の絶縁層上にゲート電極を形成する工程
を有していてよい。
【００４２】
【００４３】更に上記薄膜半導体装置の製造方法におい
て、該オーミックコンタクト層を形成する工程は薄膜ト
ランジスタのゲート絶縁膜に対応して該第２の絶縁膜上
にレジスト材料を有した状態で行なってよい。
て、該オーミックコンタクト層を形成する工程は薄膜ト
ランジスタのゲート絶縁膜に対応して該第２の絶縁膜上
にレジスト材料を有した状態で行なってよい。
【００４４】又、上記薄膜半導体装置の製造方法におい
て、前記半導体層は非晶質半導体であり、該半導体層形
成後、該半導体層の表面側の少なくとも一部を多結晶化
する工程を有することは好ましい。
て、前記半導体層は非晶質半導体であり、該半導体層形
成後、該半導体層の表面側の少なくとも一部を多結晶化
する工程を有することは好ましい。
【００４５】加えて、上記薄膜半導体装置の製造方法に
おいて、該オーミックコンタクト層を形成する工程は多
結晶半導体への導電型を制御する物質の導入によって行
なわれてよい。
おいて、該オーミックコンタクト層を形成する工程は多
結晶半導体への導電型を制御する物質の導入によって行
なわれてよい。
【００４６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。
て図面を用いて詳細に説明する。
【００４７】（実施形態１）本発明の薄膜半導体装置と
して２次元の画像読取装置を例にあげて以下説明する。
図１（ａ）は本発明に係わる画像読取装置の１画素分の
模式的平面図を示す。図１（ｂ）は図１（ａ）のＡ−Ｂ
における模式的断面図を示す。図２はこの画像読取装置
１画素の等価回路を示す。
して２次元の画像読取装置を例にあげて以下説明する。
図１（ａ）は本発明に係わる画像読取装置の１画素分の
模式的平面図を示す。図１（ｂ）は図１（ａ）のＡ−Ｂ
における模式的断面図を示す。図２はこの画像読取装置
１画素の等価回路を示す。
【００４８】図１において、１０１はガラス、透光部
材、あるいは少なくとも表面が絶縁性の基体、１０２は
光電変換素子Ｓ１１の下電極であって金属などの導電性
材料で形成される。１０４は窒化シリコンや酸化シリコ
ンに代表される絶縁層、１０５は半導体層でたとえば非
晶質シリコン、多結晶シリコンに代表される非単結晶半
導体を用いることができる。１０６はオーミック層で、
半導体中に半導体の導電型を制御することが可能な不純
物を含中した半導体で形成され、通常Ｎ+ 型非晶質シリ
コン、Ｎ+ 型多結晶シリコンに代表される非単結晶半導
体を用いることができる。１０３は薄膜トランジスタ
（ＴＦＴ）Ｔ１１のゲート電極、１０７はＴＦＴ Ｔ１
１のソース電極、１０８はＴＦＴ Ｔ１１のドレイン電
極で、金属などの導電性材料を用いることができる。１
１０はＴＦＴ Ｔ１１のゲート絶縁膜で、たとえば窒化
シリコン、酸化シリコンのような絶縁性材料を使用する
ことができる。１０９は保護層で、窒化シリコン、酸化
シリコンのような絶縁性材料を好適に使用し得る。１１
１はゲート線ｇ１とゲート電極１０３をコンタクトホー
ルを利用して電気的に接続するためのコンタクト部であ
る。
材、あるいは少なくとも表面が絶縁性の基体、１０２は
光電変換素子Ｓ１１の下電極であって金属などの導電性
材料で形成される。１０４は窒化シリコンや酸化シリコ
ンに代表される絶縁層、１０５は半導体層でたとえば非
晶質シリコン、多結晶シリコンに代表される非単結晶半
導体を用いることができる。１０６はオーミック層で、
半導体中に半導体の導電型を制御することが可能な不純
物を含中した半導体で形成され、通常Ｎ+ 型非晶質シリ
コン、Ｎ+ 型多結晶シリコンに代表される非単結晶半導
体を用いることができる。１０３は薄膜トランジスタ
（ＴＦＴ）Ｔ１１のゲート電極、１０７はＴＦＴ Ｔ１
１のソース電極、１０８はＴＦＴ Ｔ１１のドレイン電
極で、金属などの導電性材料を用いることができる。１
１０はＴＦＴ Ｔ１１のゲート絶縁膜で、たとえば窒化
シリコン、酸化シリコンのような絶縁性材料を使用する
ことができる。１０９は保護層で、窒化シリコン、酸化
シリコンのような絶縁性材料を好適に使用し得る。１１
１はゲート線ｇ１とゲート電極１０３をコンタクトホー
ルを利用して電気的に接続するためのコンタクト部であ
る。
【００４９】図１に示されるように、光電変換素子Ｓ１
１は基体１０１上に下電極１０２、絶縁層１０４、半導
体層１０５、オーミック層１０６をこの順で有する積層
構造を備えている。
１は基体１０１上に下電極１０２、絶縁層１０４、半導
体層１０５、オーミック層１０６をこの順で有する積層
構造を備えている。
【００５０】薄膜トランジスタＴ１１は基体１０１上の
絶縁層１０４上に半導体層１０５、該半導体層１０５に
対して間隙をあけて設けられたオーミック層１０６、該
オーミック層１０６に夫々接して設けられたソース、ド
レイン電極１０８，１０７、該間隙にゲート絶縁膜１１
０を介して設けられたゲート電極１０３を有する。
絶縁層１０４上に半導体層１０５、該半導体層１０５に
対して間隙をあけて設けられたオーミック層１０６、該
オーミック層１０６に夫々接して設けられたソース、ド
レイン電極１０８，１０７、該間隙にゲート絶縁膜１１
０を介して設けられたゲート電極１０３を有する。
【００５１】図１に示すように、１画素は下ＭＩＳ型
（下金属電極型）光センサＳ１１、信号転送用としての
上ＭＩＳ型（上ゲート電極型）薄膜トランジスタＴ１１
で構成されている。この構成は共通のプロセスで絶縁
層、半導体層を形成しながら、共通の半導体を利用し、
上ＭＩＳ型薄膜トランジスタと下ＭＩＳ型光センサを共
存させている。
（下金属電極型）光センサＳ１１、信号転送用としての
上ＭＩＳ型（上ゲート電極型）薄膜トランジスタＴ１１
で構成されている。この構成は共通のプロセスで絶縁
層、半導体層を形成しながら、共通の半導体を利用し、
上ＭＩＳ型薄膜トランジスタと下ＭＩＳ型光センサを共
存させている。
【００５２】尚、図９及び図１０に使用される参照記号
と同じ部材は同じものを示している。また、光電変換素
子Ｓ１１の動作は前述したとおりである。光により下Ｍ
ＩＳ型光センサＳ１１で発生した電荷は、薄膜トランジ
スタＴ１１を通して、蓄積容量Ｃに蓄えられたのち、不
図示の読み出し回路で、この電荷を読み出す。画像読取
装置としての全体の構成は図１２に示したとおりであ
る。
と同じ部材は同じものを示している。また、光電変換素
子Ｓ１１の動作は前述したとおりである。光により下Ｍ
ＩＳ型光センサＳ１１で発生した電荷は、薄膜トランジ
スタＴ１１を通して、蓄積容量Ｃに蓄えられたのち、不
図示の読み出し回路で、この電荷を読み出す。画像読取
装置としての全体の構成は図１２に示したとおりであ
る。
【００５３】本実施形態の詳しい製造方法の一例を図３
をもとに具体的に述べる。なお以下の工程（ａ）〜
（ｋ）は図３（ａ）〜図３（ｋ）に夫々対応している。
をもとに具体的に述べる。なお以下の工程（ａ）〜
（ｋ）は図３（ａ）〜図３（ｋ）に夫々対応している。
【００５４】（ａ） 洗浄されたガラス基板３０１上
に、第一の導電体層としてスパッタ法によりクロム３０
２を５００オングストローム、引き続きアルミニウム３
０３を５００オングストローム成膜する。本実施形態で
は第一の導電体層はクロムとアルミニウムの２層構成と
する。この時の金属材料の選び方は、後の第二の導電体
層をパターンニングするときと、第三の導電体層をパタ
ーンニングする際の、エッチングの選択性を考慮する。
に、第一の導電体層としてスパッタ法によりクロム３０
２を５００オングストローム、引き続きアルミニウム３
０３を５００オングストローム成膜する。本実施形態で
は第一の導電体層はクロムとアルミニウムの２層構成と
する。この時の金属材料の選び方は、後の第二の導電体
層をパターンニングするときと、第三の導電体層をパタ
ーンニングする際の、エッチングの選択性を考慮する。
【００５５】（ｂ） この上に、ポジ型フォトレジスト
を塗布し、所望の形状にこのポジ型フォトレジストのパ
ターンを形成する。これをマスクにクロム／アルミニウ
ムのエッチングを行い、その後ポジ型フォトレジストを
剥離洗浄して、各画素の下ＭＩＳ型光センサの下電極３
０４と蓄積容量（不図示）、配線部の下電極（不図示）
を形成した。
を塗布し、所望の形状にこのポジ型フォトレジストのパ
ターンを形成する。これをマスクにクロム／アルミニウ
ムのエッチングを行い、その後ポジ型フォトレジストを
剥離洗浄して、各画素の下ＭＩＳ型光センサの下電極３
０４と蓄積容量（不図示）、配線部の下電極（不図示）
を形成した。
【００５６】（ｃ） 次にこの上に、シラン（Ｓｉ
Ｈ4 ）ガス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）
ガスを使ってプラズマＣＶＤにより絶縁層として第一の
水素化非晶質窒化シリコン層３０５を３００オングスト
ローム形成した。ひきつづきシラン（ＳｉＨ4 ）ガス、
水素（Ｈ2 ）ガスを使いプラズマＣＶＤにより、半導体
層としてイントリンジック（又は実質的にイントリンジ
ック）な水素化非晶質シリコン層３０６を２０００オン
グストローム形成した。さらにシラン（ＳｉＨ4 ）ガ
ス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを使
ってプラズマＣＶＤによりゲート絶縁膜となる第二の水
素化非晶質窒化シリコン層３０７を３０００オングスト
ローム形成した。
Ｈ4 ）ガス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）
ガスを使ってプラズマＣＶＤにより絶縁層として第一の
水素化非晶質窒化シリコン層３０５を３００オングスト
ローム形成した。ひきつづきシラン（ＳｉＨ4 ）ガス、
水素（Ｈ2 ）ガスを使いプラズマＣＶＤにより、半導体
層としてイントリンジック（又は実質的にイントリンジ
ック）な水素化非晶質シリコン層３０６を２０００オン
グストローム形成した。さらにシラン（ＳｉＨ4 ）ガ
ス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを使
ってプラズマＣＶＤによりゲート絶縁膜となる第二の水
素化非晶質窒化シリコン層３０７を３０００オングスト
ローム形成した。
【００５７】（ｄ） フォトリソグラフィ工程によりコ
ンタクトホール、アイソレーション用のフォトレジスト
パターンを作成し、ドライエッチングにより第一の水素
化非晶質窒化シリコン層、イントリンジック水素化非晶
質シリコン層、第二の水素化非晶質窒化シリコン層を一
部除去し、フォトレジスト剥離洗浄してコンタクトホー
ル形成（不図示）とアイソレーションをおこなった。
ンタクトホール、アイソレーション用のフォトレジスト
パターンを作成し、ドライエッチングにより第一の水素
化非晶質窒化シリコン層、イントリンジック水素化非晶
質シリコン層、第二の水素化非晶質窒化シリコン層を一
部除去し、フォトレジスト剥離洗浄してコンタクトホー
ル形成（不図示）とアイソレーションをおこなった。
【００５８】（ｅ） つぎに蒸着法やスパッタ法によ
り、クロムを用いて第二の導電体層３０８を成膜する。
このときコンタクトホールを通して、第一の導電体層と
コンタクトを取る。材料としては、後の工程での第三の
導電体層のエッチング時に選択的に残るものであること
が望ましい。この場合、第一の導電体層との関係も考慮
して、ここではクロムを用いたが、材料の選び方として
は、第一の導電体層、第三の導電体層とのエッチングの
選択性に注意すれば、どのような金属層を用いてもよ
い。
り、クロムを用いて第二の導電体層３０８を成膜する。
このときコンタクトホールを通して、第一の導電体層と
コンタクトを取る。材料としては、後の工程での第三の
導電体層のエッチング時に選択的に残るものであること
が望ましい。この場合、第一の導電体層との関係も考慮
して、ここではクロムを用いたが、材料の選び方として
は、第一の導電体層、第三の導電体層とのエッチングの
選択性に注意すれば、どのような金属層を用いてもよ
い。
【００５９】（ｆ） 引き続き、ポジ型フォトレジスト
を塗布し、所望の形状にフォトレジストのパターンをつ
くり、これをマスクに、クロムエッチングを行い、フォ
トレジスト剥離洗浄して薄膜トランジスタのゲート電極
３０９を作成した。
を塗布し、所望の形状にフォトレジストのパターンをつ
くり、これをマスクに、クロムエッチングを行い、フォ
トレジスト剥離洗浄して薄膜トランジスタのゲート電極
３０９を作成した。
【００６０】（ｇ） この第二の導電体層のパターンを
マスクにして、不要な第二の水素化非晶質窒化シリコン
膜３０７をドライエッチングにより、除去した（図中３
１０は残った水素化非晶質窒化シリコン層であり、ここ
はゲート絶縁膜となる）。
マスクにして、不要な第二の水素化非晶質窒化シリコン
膜３０７をドライエッチングにより、除去した（図中３
１０は残った水素化非晶質窒化シリコン層であり、ここ
はゲート絶縁膜となる）。
【００６１】（ｈ） フォスフィン（ＰＨ3 ）ガス、水
素（Ｈ2 ）ガスを使ってプラズマ放電Ｐにより（ｆ），
（ｇ）の工程で作成したゲート電極パターンをマスクに
して、それ以外の部分のイントリンジック水素化非晶質
シリコン層の表面３１１をＮ +型化する。本実施形態で
はＮ型をより強くしたＮ+ 型化を行っている。これはホ
ールのブロッキング性と電子に対するオーミック性を改
善するためであり、本発明においては本質的なものでは
ない。この時（ｆ）の工程で作成したフォトレジストパ
ターンはそのまま残し、プラズマに対する遮蔽を完全に
する。ただし、本実施形態においては、ゲート電極とし
てクロムの金属層ができあがっているので、ここでプラ
ズマは遮蔽されるので、このフォトレジストは工程
（ｇ）後に剥離してもよい。水素（Ｈ2 ）ガスはプラズ
マ中で水素ラジカルを発生し、これが表面層の微結晶化
を促し、ここに燐がドーピングされ表面を効率よくＮ+
型化する。このＮ+ 型の表面層は、薄膜トランジスタの
ソース電極、ドレイン電極の一部として、またＭＩＳセ
ンサの窓層兼上部電極（ホールのブロッキング層）とし
て機能する。つまり本実施形態においては、光センサは
下ＭＩＳ型の構造を取っており、光は金属層と反対側つ
まりこのＮ+ 側から入射する。つまりこのＮ型部分での
吸収を考えれば、この部分は可能な限り薄い構造が要求
される。本発明の方法で、この窓層を形成することによ
り、非常に薄く１００オングストローム程度の、かつ伝
導度の充分高い窓層を形成することができた。また薄膜
トランジスタの電極としてはほぼ完全な自己整合型の電
極が形成できた。
素（Ｈ2 ）ガスを使ってプラズマ放電Ｐにより（ｆ），
（ｇ）の工程で作成したゲート電極パターンをマスクに
して、それ以外の部分のイントリンジック水素化非晶質
シリコン層の表面３１１をＮ +型化する。本実施形態で
はＮ型をより強くしたＮ+ 型化を行っている。これはホ
ールのブロッキング性と電子に対するオーミック性を改
善するためであり、本発明においては本質的なものでは
ない。この時（ｆ）の工程で作成したフォトレジストパ
ターンはそのまま残し、プラズマに対する遮蔽を完全に
する。ただし、本実施形態においては、ゲート電極とし
てクロムの金属層ができあがっているので、ここでプラ
ズマは遮蔽されるので、このフォトレジストは工程
（ｇ）後に剥離してもよい。水素（Ｈ2 ）ガスはプラズ
マ中で水素ラジカルを発生し、これが表面層の微結晶化
を促し、ここに燐がドーピングされ表面を効率よくＮ+
型化する。このＮ+ 型の表面層は、薄膜トランジスタの
ソース電極、ドレイン電極の一部として、またＭＩＳセ
ンサの窓層兼上部電極（ホールのブロッキング層）とし
て機能する。つまり本実施形態においては、光センサは
下ＭＩＳ型の構造を取っており、光は金属層と反対側つ
まりこのＮ+ 側から入射する。つまりこのＮ型部分での
吸収を考えれば、この部分は可能な限り薄い構造が要求
される。本発明の方法で、この窓層を形成することによ
り、非常に薄く１００オングストローム程度の、かつ伝
導度の充分高い窓層を形成することができた。また薄膜
トランジスタの電極としてはほぼ完全な自己整合型の電
極が形成できた。
【００６２】（ｉ） つぎに蒸着法やスパッタ法によ
り、アルミニウムを用いて第三の導電体層３１２を１μ
ｍ成膜する。
り、アルミニウムを用いて第三の導電体層３１２を１μ
ｍ成膜する。
【００６３】（ｊ） 引き続き、ポジレジストを塗布
し、所望の形状にフォトレジストのパターンをつくり、
これをマスクに、アルミニウムのエッチングを行い、フ
ォトレジスト剥離洗浄して薄膜トランジスタのソース電
極３１３、ドレイン電極３１４、コンデンサの上電極
（不図示）、配線（不図示）を作成した。このとき第二
の導電体層としてクロムを利用しているので、アルミニ
ウムのみ選択的にエッチングされる。なお、第一の導電
体層から成る配線部と、コンタクトホールの一部の第一
の導電体層のうち、アイソレーション後表面に露出して
いるアルミニウムはこの時同時にエッチングされる。し
かしながら第一の導電体層はクロムとアルミニウムの２
層構成となっているため、アルミニウムがここでエッチ
ングされても、クロムが配線として残存し、まったく影
響ない。これら第一から第三の導電体層の構成は、本実
施形態の組み合わせのみならず、工程中のエッチングの
選択性が確保されるものならば良い。
し、所望の形状にフォトレジストのパターンをつくり、
これをマスクに、アルミニウムのエッチングを行い、フ
ォトレジスト剥離洗浄して薄膜トランジスタのソース電
極３１３、ドレイン電極３１４、コンデンサの上電極
（不図示）、配線（不図示）を作成した。このとき第二
の導電体層としてクロムを利用しているので、アルミニ
ウムのみ選択的にエッチングされる。なお、第一の導電
体層から成る配線部と、コンタクトホールの一部の第一
の導電体層のうち、アイソレーション後表面に露出して
いるアルミニウムはこの時同時にエッチングされる。し
かしながら第一の導電体層はクロムとアルミニウムの２
層構成となっているため、アルミニウムがここでエッチ
ングされても、クロムが配線として残存し、まったく影
響ない。これら第一から第三の導電体層の構成は、本実
施形態の組み合わせのみならず、工程中のエッチングの
選択性が確保されるものならば良い。
【００６４】（ｋ） 引き続きシラン（ＳｉＨ4 ）ガ
ス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを使
ってプラズマＣＶＤにより表面保護層として水素化非晶
質窒化シリコン層３１５を６０００オングストローム形
成した。
ス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを使
ってプラズマＣＶＤにより表面保護層として水素化非晶
質窒化シリコン層３１５を６０００オングストローム形
成した。
【００６５】このときのゲート電極とソース電極、ドレ
イン電極との重なり幅ｄ1 ，ｄ2 を測定したところ、Ｎ
+ 型部分がソース電極、ドレイン電極の一部をなし、こ
の部分ではほぼ完全に自己整合的に形成することができ
た。
イン電極との重なり幅ｄ1 ，ｄ2 を測定したところ、Ｎ
+ 型部分がソース電極、ドレイン電極の一部をなし、こ
の部分ではほぼ完全に自己整合的に形成することができ
た。
【００６６】また本実施形態では、逆スタガー型のプロ
セスなみの簡易なプロセスとなっている。つまりリフト
オフなどの工程を経ずして、ソース電極、ドレイン電極
を形成できる。その結果、電極形成後の断面形状等、非
常に良好なものが得られた。
セスなみの簡易なプロセスとなっている。つまりリフト
オフなどの工程を経ずして、ソース電極、ドレイン電極
を形成できる。その結果、電極形成後の断面形状等、非
常に良好なものが得られた。
【００６７】画像読取装置の薄膜トランジスタを、プロ
セス上光センサとまったく同じ層構成にする結果、逆ス
タガー型の構造をとった場合は、キャリアがイントリン
ジック水素化非晶質シリコン層を上下に走行せねばなら
ず、この部分での抵抗がトランジスタの移動度を低くし
ていた。しかしながら本発明の構成と製造方法をとるこ
とにより、光センサは下ＭＩＳ型をとりながら、薄膜ト
ランジスタは上ＭＩＳ型のコプラナー型とすることが容
易に実現することができ、その結果薄膜トランジスタの
高速化を促すことができた。
セス上光センサとまったく同じ層構成にする結果、逆ス
タガー型の構造をとった場合は、キャリアがイントリン
ジック水素化非晶質シリコン層を上下に走行せねばなら
ず、この部分での抵抗がトランジスタの移動度を低くし
ていた。しかしながら本発明の構成と製造方法をとるこ
とにより、光センサは下ＭＩＳ型をとりながら、薄膜ト
ランジスタは上ＭＩＳ型のコプラナー型とすることが容
易に実現することができ、その結果薄膜トランジスタの
高速化を促すことができた。
【００６８】さらに、それにも増して、本発明を用いる
ことにより、工程は大きく変わらないながら、充分良好
なソース電極、ドレイン電極のセルフアラインメントを
実現することができ、より高性能な画像読取装置を作成
することができた。
ことにより、工程は大きく変わらないながら、充分良好
なソース電極、ドレイン電極のセルフアラインメントを
実現することができ、より高性能な画像読取装置を作成
することができた。
【００６９】さらにソース電極、ドレイン電極とゲート
電極との重なり幅を縮小することができることにより、
つまりゲート電極により、アラインメントが正しくでき
るので、これまでマスク合わせのずれ等を見越して、と
っていたマージンを本実施形態においては非常に小さく
することができた。これにより、各画素の設計がより容
易になった。薄膜トランジスタの大きさを小さくできる
ので、同一面積では光センサ領域を広くとることがで
き、感度向上にも寄与した。また同じ感度ならば、より
小さい画素を作ることができ、解像度を上げることがで
きた。またこれまでＣｇｓ，Ｃｄｓの寄生容量により、
プロセスからの制約で読み出し容量としていたものを、
Ｃｇｓ，Ｃｄｓ容量成分がほとんどなくなったので、こ
れを自由に設計することができるようになり、設計の自
由度が増した。また薄膜トランジスタの高速スイッチン
グが可能になり、画像読取装置自体の高速読み取りが可
能になった。
電極との重なり幅を縮小することができることにより、
つまりゲート電極により、アラインメントが正しくでき
るので、これまでマスク合わせのずれ等を見越して、と
っていたマージンを本実施形態においては非常に小さく
することができた。これにより、各画素の設計がより容
易になった。薄膜トランジスタの大きさを小さくできる
ので、同一面積では光センサ領域を広くとることがで
き、感度向上にも寄与した。また同じ感度ならば、より
小さい画素を作ることができ、解像度を上げることがで
きた。またこれまでＣｇｓ，Ｃｄｓの寄生容量により、
プロセスからの制約で読み出し容量としていたものを、
Ｃｇｓ，Ｃｄｓ容量成分がほとんどなくなったので、こ
れを自由に設計することができるようになり、設計の自
由度が増した。また薄膜トランジスタの高速スイッチン
グが可能になり、画像読取装置自体の高速読み取りが可
能になった。
【００７０】また本実施形態では２次元の画像読取装置
を取り上げたが、本発明はこれに限らず、１次元の画像
読取装置に対しても適用できる。
を取り上げたが、本発明はこれに限らず、１次元の画像
読取装置に対しても適用できる。
【００７１】また本実施形態では半導体中の電子を利用
する形態のため、Ｎ型層を利用してホールのブロッキン
グと電子に対してのオーミックを取っている。これをホ
ールを利用する形態にすれば、Ｐ型層を使って電子のブ
ロッキングとホールに対してのオーミックを取る形態に
なる。この場合も本発明は適用できる。
する形態のため、Ｎ型層を利用してホールのブロッキン
グと電子に対してのオーミックを取っている。これをホ
ールを利用する形態にすれば、Ｐ型層を使って電子のブ
ロッキングとホールに対してのオーミックを取る形態に
なる。この場合も本発明は適用できる。
【００７２】（実施形態２）本発明の薄膜半導体装置と
して２次元の画像読取装置を取り上げた例を示す。図４
（ａ）は本発明に係わる画像読取装置の１画素分の模式
的平面図を示す。図４（ｂ）は図４（ａ）のＡ−Ｂにお
ける模式的断面図を示す。本実施形態では、実施形態１
における画像読取装置に対して上電極の形成順を変えた
例を示す。画像読取装置としての全体の構成は図１２に
示した例と同じである。
して２次元の画像読取装置を取り上げた例を示す。図４
（ａ）は本発明に係わる画像読取装置の１画素分の模式
的平面図を示す。図４（ｂ）は図４（ａ）のＡ−Ｂにお
ける模式的断面図を示す。本実施形態では、実施形態１
における画像読取装置に対して上電極の形成順を変えた
例を示す。画像読取装置としての全体の構成は図１２に
示した例と同じである。
【００７３】本実施形態の詳しい製造方法を図５をもと
に具体的に述べる。なお以下の工程（ａ）〜（ｋ）は図
５（ａ）〜図５（ｋ）に夫々対応している。
に具体的に述べる。なお以下の工程（ａ）〜（ｋ）は図
５（ａ）〜図５（ｋ）に夫々対応している。
【００７４】（ａ） 洗浄ガラス基板５０１上に、スパ
ッタ法によりクロム５０２を５００オングストローム、
引き続きアルミニウム５０３を５００オングストローム
成膜する。本実施形態では、クロムとアルミニウムの２
層構成で第一導電体層を構成したが、後に述べるように
クロム単層、あるいはアルミニウム単層で構成してもよ
い。本実施形態では、下電極の歩留まり向上のためにあ
えて２層構成とした。２層構成が必要条件とはならな
い。
ッタ法によりクロム５０２を５００オングストローム、
引き続きアルミニウム５０３を５００オングストローム
成膜する。本実施形態では、クロムとアルミニウムの２
層構成で第一導電体層を構成したが、後に述べるように
クロム単層、あるいはアルミニウム単層で構成してもよ
い。本実施形態では、下電極の歩留まり向上のためにあ
えて２層構成とした。２層構成が必要条件とはならな
い。
【００７５】（ｂ） この上に、ポジ型フォトレジスト
を塗布し、所望の形状にこのポジ型フォトレジストのパ
ターンを形成する。これをマスクにクロム／アルミニウ
ムのエッチングを行い、その後ポジ型フォトレジストを
剥離洗浄して、各画素の下ＭＩＳ型光センサの下電極５
０４と蓄積コンデンサ（不図示）、配線部の下電極（不
図示）を形成した。
を塗布し、所望の形状にこのポジ型フォトレジストのパ
ターンを形成する。これをマスクにクロム／アルミニウ
ムのエッチングを行い、その後ポジ型フォトレジストを
剥離洗浄して、各画素の下ＭＩＳ型光センサの下電極５
０４と蓄積コンデンサ（不図示）、配線部の下電極（不
図示）を形成した。
【００７６】（ｃ） 次にこの上に、シラン（Ｓｉ
Ｈ4 ）ガス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）
ガスを使ってプラズマＣＶＤにより水素化非晶質窒化シ
リコン層５０５を３００オングストローム形成した。ひ
きつづきシラン（ＳｉＨ4 ）ガス、水素（Ｈ2 ）ガスを
使いプラズマＣＶＤにより、イントリンジック（又は実
質的にイントリンジック）な水素化非晶質シリコン層５
０６を２０００オングストローム形成した。さらにシラ
ン（ＳｉＨ4 ）ガス、アンモニア（ＮＨ3 ）ガス、水素
（Ｈ2 ）ガスを使ってプラズマＣＶＤにより水素化非晶
質窒化シリコン層５０７を３０００オングストローム形
成した。
Ｈ4 ）ガス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）
ガスを使ってプラズマＣＶＤにより水素化非晶質窒化シ
リコン層５０５を３００オングストローム形成した。ひ
きつづきシラン（ＳｉＨ4 ）ガス、水素（Ｈ2 ）ガスを
使いプラズマＣＶＤにより、イントリンジック（又は実
質的にイントリンジック）な水素化非晶質シリコン層５
０６を２０００オングストローム形成した。さらにシラ
ン（ＳｉＨ4 ）ガス、アンモニア（ＮＨ3 ）ガス、水素
（Ｈ2 ）ガスを使ってプラズマＣＶＤにより水素化非晶
質窒化シリコン層５０７を３０００オングストローム形
成した。
【００７７】（ｄ） フォトリソグラフィ工程によりコ
ンタクトホール、アイソレーションのフォトレジストパ
ターンを作成し、ドライエッチングにより第一の水素化
非晶質窒化シリコン層、イントリンジック水素化非晶質
シリコン層、第二の水素化非晶質窒化シリコン層を一部
除去し、フォトレジスト剥離洗浄してコンタクトホール
形成とアイソレーションをおこなった。
ンタクトホール、アイソレーションのフォトレジストパ
ターンを作成し、ドライエッチングにより第一の水素化
非晶質窒化シリコン層、イントリンジック水素化非晶質
シリコン層、第二の水素化非晶質窒化シリコン層を一部
除去し、フォトレジスト剥離洗浄してコンタクトホール
形成とアイソレーションをおこなった。
【００７８】（ｅ） 引き続き、ポジレジスト５０８を
塗布した。
塗布した。
【００７９】（ｆ） 引き続き所望の形状にフォトレジ
ストのパターン５０９をつくった。
ストのパターン５０９をつくった。
【００８０】（ｇ） これをマスクにして、不要な第二
の水素化非晶質窒化シリコン膜をドライエッチングによ
り、除去した。この時のパターンはゲート絶縁膜の形状
５１０となる。
の水素化非晶質窒化シリコン膜をドライエッチングによ
り、除去した。この時のパターンはゲート絶縁膜の形状
５１０となる。
【００８１】（ｈ） フォスフィン（ＰＨ3 ）ガス、水
素（Ｈ2 ）ガスを使ってプラズマ放電Ｐにより（ｅ），
（ｆ），（ｇ）の工程で作成したゲート絶縁膜パターン
をマスクにして、それ以外の部分のイントリンジック水
素化非晶質シリコン層の表面をＮ+ 型化する。本実施形
態でも実施形態１と同じ理由でＮ型をより強くしたＮ +
型化を行っている。この時（ｆ）の工程で作成したレジ
ストパターンはそのまま残し、プラズマに対する遮蔽を
完全にする。水素（Ｈ2 ）ガスはプラズマ中で水素ラジ
カルを発生し、これが表面層の微結晶化を促し、ここに
燐がドーピングされ表面を効率よくＮ+ 型化する。この
Ｎ+ 型の表面層は、薄膜トランジスタのソース電極、ド
レイン電極の一部として、また下ＭＩＳ型光センサの窓
層兼上部電極（ホールのブロッキング層）として機能す
る。つまり本実施形態においては、光センサは下ＭＩＳ
型の構造を取っており、光は金属層と反対側つまりこの
Ｎ +側から入射する。つまりこのＮ+ 型部分での吸収を
考えれば、この部分は可能な限り薄い構造が要求され
る。本発明の方法で、この窓層を形成することにより、
非常に薄く１００オングストローム程度の、かつ伝導度
の充分高い窓層を形成することができた。また薄膜トラ
ンジスタの電極としてはほぼ完全な自己整合型の電極が
形成できた。
素（Ｈ2 ）ガスを使ってプラズマ放電Ｐにより（ｅ），
（ｆ），（ｇ）の工程で作成したゲート絶縁膜パターン
をマスクにして、それ以外の部分のイントリンジック水
素化非晶質シリコン層の表面をＮ+ 型化する。本実施形
態でも実施形態１と同じ理由でＮ型をより強くしたＮ +
型化を行っている。この時（ｆ）の工程で作成したレジ
ストパターンはそのまま残し、プラズマに対する遮蔽を
完全にする。水素（Ｈ2 ）ガスはプラズマ中で水素ラジ
カルを発生し、これが表面層の微結晶化を促し、ここに
燐がドーピングされ表面を効率よくＮ+ 型化する。この
Ｎ+ 型の表面層は、薄膜トランジスタのソース電極、ド
レイン電極の一部として、また下ＭＩＳ型光センサの窓
層兼上部電極（ホールのブロッキング層）として機能す
る。つまり本実施形態においては、光センサは下ＭＩＳ
型の構造を取っており、光は金属層と反対側つまりこの
Ｎ +側から入射する。つまりこのＮ+ 型部分での吸収を
考えれば、この部分は可能な限り薄い構造が要求され
る。本発明の方法で、この窓層を形成することにより、
非常に薄く１００オングストローム程度の、かつ伝導度
の充分高い窓層を形成することができた。また薄膜トラ
ンジスタの電極としてはほぼ完全な自己整合型の電極が
形成できた。
【００８２】（ｉ） このフォトレジストを剥離後、蒸
着法やスパッタ法により、アルミニウムを用いて第二の
導電体層５１２を成膜する。このときコンタクトホール
を通して第一の電極層とコンタクトを取る。
着法やスパッタ法により、アルミニウムを用いて第二の
導電体層５１２を成膜する。このときコンタクトホール
を通して第一の電極層とコンタクトを取る。
【００８３】（ｊ） 然る後、ポジレジストを塗布し、
所望の形状にフォトレジストのパターンをつくり、これ
をマスクに、アルミエッチングを行い、フォトレジスト
剥離洗浄して薄膜トランジスタのゲート電極５１４、ソ
ース電極５１３、ドレイン電極５１５、コンデンサの上
電極、配線を作成した。
所望の形状にフォトレジストのパターンをつくり、これ
をマスクに、アルミエッチングを行い、フォトレジスト
剥離洗浄して薄膜トランジスタのゲート電極５１４、ソ
ース電極５１３、ドレイン電極５１５、コンデンサの上
電極、配線を作成した。
【００８４】（ｋ） ひきつづきシラン（ＳｉＨ4 ）ガ
ス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを使
ってプラズマＣＶＤにより表面保護層として水素化非晶
質窒化シリコン層５１６を６０００オングストローム形
成した。
ス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを使
ってプラズマＣＶＤにより表面保護層として水素化非晶
質窒化シリコン層５１６を６０００オングストローム形
成した。
【００８５】本実施形態においては、フォトレジストパ
ターンをマスクとして、イントリンジック水素化非晶質
シリコン層の表面をＮ+ 型化しているので、ゲート電
極、ソース電極、ドレイン電極、配線上電極等を一回の
金属層の成膜とパターンニングとで形成することが可能
となった。つまり第三の導電体層を作成する必要がな
い。その結果、実施形態１に比べ、フォトリソグラフィ
工程と成膜工程が一回減り、よりコストの低減された薄
膜半導体装置を実現することができた。本実施形態では
第一の導電体層はクロム、アルミニウムで構成したが、
これは金属単層で構成することも可能であり、このとき
第一の導電体層、第二の導電体層として同じ金属を用い
ることもできるので生産時の装置負担等が減り、好まし
いものとなる。
ターンをマスクとして、イントリンジック水素化非晶質
シリコン層の表面をＮ+ 型化しているので、ゲート電
極、ソース電極、ドレイン電極、配線上電極等を一回の
金属層の成膜とパターンニングとで形成することが可能
となった。つまり第三の導電体層を作成する必要がな
い。その結果、実施形態１に比べ、フォトリソグラフィ
工程と成膜工程が一回減り、よりコストの低減された薄
膜半導体装置を実現することができた。本実施形態では
第一の導電体層はクロム、アルミニウムで構成したが、
これは金属単層で構成することも可能であり、このとき
第一の導電体層、第二の導電体層として同じ金属を用い
ることもできるので生産時の装置負担等が減り、好まし
いものとなる。
【００８６】本実施形態ではゲート電極とソース電極、
ドレイン電極の金属層を同時に作成するので、ゲート電
極部はゲート絶縁部よりも若干内側に形成される。よっ
て重なり幅ｄ1 ，ｄ2 は０以下で、むしろ重ならない場
合が多い。
ドレイン電極の金属層を同時に作成するので、ゲート電
極部はゲート絶縁部よりも若干内側に形成される。よっ
て重なり幅ｄ1 ，ｄ2 は０以下で、むしろ重ならない場
合が多い。
【００８７】また本実施形態では、より逆スタガー型の
プロセスなみの簡易なプロセスとなっている。また実施
形態１と同様リフトオフなどの工程を経ずして、ソース
電極、ドレイン電極を形成できる。その結果、電極形成
後の断面形状等、非常に良好なものが得られた。
プロセスなみの簡易なプロセスとなっている。また実施
形態１と同様リフトオフなどの工程を経ずして、ソース
電極、ドレイン電極を形成できる。その結果、電極形成
後の断面形状等、非常に良好なものが得られた。
【００８８】つまり、本例によれば実施形態１より更に
簡単な構成で同様に優れた諸特性を有する高性能な半導
体装置を提供することができる。
簡単な構成で同様に優れた諸特性を有する高性能な半導
体装置を提供することができる。
【００８９】（実施形態３）本例では薄膜トランジスタ
の少なくとも一部分にはポリシリコン（多結晶シリコ
ン）、光センサの少なくとも一部分には水素化非晶質シ
リコンを用いた例を示す。図６（ａ）は本発明による画
像読取装置の１画素分の模式的平面図を示す。図６
（ｂ）は図６（ａ）のＡ−Ｂにおける模式的断面図を示
す。図示されるように本例においても１画素中に下ＭＩ
Ｓ型（下金属電極型）光電変換素子Ｓ１１信号転送用と
しての上ＭＩＳ型（上ゲート電極型）薄膜トランジスタ
Ｔ１１を有している。
の少なくとも一部分にはポリシリコン（多結晶シリコ
ン）、光センサの少なくとも一部分には水素化非晶質シ
リコンを用いた例を示す。図６（ａ）は本発明による画
像読取装置の１画素分の模式的平面図を示す。図６
（ｂ）は図６（ａ）のＡ−Ｂにおける模式的断面図を示
す。図示されるように本例においても１画素中に下ＭＩ
Ｓ型（下金属電極型）光電変換素子Ｓ１１信号転送用と
しての上ＭＩＳ型（上ゲート電極型）薄膜トランジスタ
Ｔ１１を有している。
【００９０】図中１３０１は基体、１３０２は光電変換
素子の下電極、１３０３はゲート電極、１３０４は絶縁
層、１３０５は半導体層、１３０６はオーミック層、１
３０７はドレイン電極、１３０８はソース電極、１３０
９は保護層、１３１０はゲート絶縁膜である。１３１１
は多結晶半導体層である。
素子の下電極、１３０３はゲート電極、１３０４は絶縁
層、１３０５は半導体層、１３０６はオーミック層、１
３０７はドレイン電極、１３０８はソース電極、１３０
９は保護層、１３１０はゲート絶縁膜である。１３１１
は多結晶半導体層である。
【００９１】本実施形態の詳しい製造方法を図７（ａ）
〜図７（ｍ）を参照しつつ具体的に述べる。以下の工程
（ａ）〜（ｍ）は夫々図７（ａ）〜図７（ｍ）に対応し
ている。
〜図７（ｍ）を参照しつつ具体的に述べる。以下の工程
（ａ）〜（ｍ）は夫々図７（ａ）〜図７（ｍ）に対応し
ている。
【００９２】（ａ） 洗浄したガラス基板１４０１上
に、第一の導電体層としてスパッタ法によりクロム１４
０２を５００オングストローム、引き続きアルミニウム
１４０３を５００オングストローム成膜する。本実施形
態では第一の導電体層はクロムとアルミニウムの２層構
成とする。この時の金属材料の選び方として、後の第二
の導電体層をパターンニングするときと、第三の導電体
層をパターンニングする際の、エッチングの選択性を考
慮するのは好ましい。
に、第一の導電体層としてスパッタ法によりクロム１４
０２を５００オングストローム、引き続きアルミニウム
１４０３を５００オングストローム成膜する。本実施形
態では第一の導電体層はクロムとアルミニウムの２層構
成とする。この時の金属材料の選び方として、後の第二
の導電体層をパターンニングするときと、第三の導電体
層をパターンニングする際の、エッチングの選択性を考
慮するのは好ましい。
【００９３】（ｂ） この上に、ポジ型フォトレジスト
を塗布し、所望の形状にこのポジ型フォトレジストのパ
ターンを形成する。これをマスクにクロム／アルミニウ
ムのエッチングを行い、その後ポジ型フォトレジストを
剥離洗浄して、各画素の下ＭＩＳ型光センサの下電極１
４０４と蓄積コンデンサ（不図示）、配線部の下電極
（不図示）を形成した。
を塗布し、所望の形状にこのポジ型フォトレジストのパ
ターンを形成する。これをマスクにクロム／アルミニウ
ムのエッチングを行い、その後ポジ型フォトレジストを
剥離洗浄して、各画素の下ＭＩＳ型光センサの下電極１
４０４と蓄積コンデンサ（不図示）、配線部の下電極
（不図示）を形成した。
【００９４】（ｃ） 次にこの上に、シラン（Ｓｉ
Ｈ4 ）ガス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）
ガスを使ってプラズマＣＶＤにより絶縁層となる水素化
非晶質窒化シリコン層１４０５を３０００オングストロ
ーム形成した。引き続きシラン（ＳｉＨ4 ）ガス、水素
（Ｈ2 ）ガスを使いプラズマＣＶＤにより、半導体層と
なるイントリンジック（又は実質的にイントリンジッ
ク）な水素化非晶質シリコン層１４０６を５０００オン
グストローム形成した。
Ｈ4 ）ガス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）
ガスを使ってプラズマＣＶＤにより絶縁層となる水素化
非晶質窒化シリコン層１４０５を３０００オングストロ
ーム形成した。引き続きシラン（ＳｉＨ4 ）ガス、水素
（Ｈ2 ）ガスを使いプラズマＣＶＤにより、半導体層と
なるイントリンジック（又は実質的にイントリンジッ
ク）な水素化非晶質シリコン層１４０６を５０００オン
グストローム形成した。
【００９５】（ｄ） 次に多結晶層を形成するためＸｅ
Ｃｌエキシマレーザーを用いてイントリンジックな水素
化非晶質シリコン層の表面を結晶化する。本実施形態に
おいてはレーザー光源からの光をホモジナイザーにより
ライン状の光Ｌとし、これをスキャンさせることで、表
面層全面１４０７を多結晶化した。照射強度は２００ｍ
Ｊ／ｃｍ2 とし、このときの多結晶層の厚さは薄膜トラ
ンジスタのチャネル層として機能する厚さ１０００オン
グストロームとした。本実施形態による方法では薄膜ト
ランジスタは上ゲート構造であるため、水素化非晶質シ
リコン層の厚さが厚くても、表面層のみを多結晶化し、
この部分をチャネルとして利用すればよいので非常に都
合がよい。光センサの感度を考えると水素化非晶質シリ
コン層の厚さはある程度以下にはできないので、本発明
による方法は好都合である。
Ｃｌエキシマレーザーを用いてイントリンジックな水素
化非晶質シリコン層の表面を結晶化する。本実施形態に
おいてはレーザー光源からの光をホモジナイザーにより
ライン状の光Ｌとし、これをスキャンさせることで、表
面層全面１４０７を多結晶化した。照射強度は２００ｍ
Ｊ／ｃｍ2 とし、このときの多結晶層の厚さは薄膜トラ
ンジスタのチャネル層として機能する厚さ１０００オン
グストロームとした。本実施形態による方法では薄膜ト
ランジスタは上ゲート構造であるため、水素化非晶質シ
リコン層の厚さが厚くても、表面層のみを多結晶化し、
この部分をチャネルとして利用すればよいので非常に都
合がよい。光センサの感度を考えると水素化非晶質シリ
コン層の厚さはある程度以下にはできないので、本発明
による方法は好都合である。
【００９６】本実施形態においてはＸｅＣｌエキシマレ
ーザーを用いてイントリンジックな水素化非晶質シリコ
ン層の表面を結晶化したが、本発明になる工程に適した
結晶化の方法であれば、より最適な波長、エネルギーの
レーザー等を用ていもかまわない。
ーザーを用いてイントリンジックな水素化非晶質シリコ
ン層の表面を結晶化したが、本発明になる工程に適した
結晶化の方法であれば、より最適な波長、エネルギーの
レーザー等を用ていもかまわない。
【００９７】（ｅ） 引き続きシランガス（Ｓｉ
Ｈ4 ）、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガス
を使ってプラズマＣＶＤによりゲート絶縁膜となる水素
化非晶質窒化シリコン層１４０８を３０００オングスト
ローム形成した。
Ｈ4 ）、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガス
を使ってプラズマＣＶＤによりゲート絶縁膜となる水素
化非晶質窒化シリコン層１４０８を３０００オングスト
ローム形成した。
【００９８】（ｆ） フォトリソグラフィ工程によりコ
ンタクトホール、アイソレーション用のフォトレジスト
パターンを作成し、ドライエッチングにより第一の水素
化非晶質窒化シリコン層、結晶化した表面層を含むイン
トリンジック水素化非晶質シリコン層、第二の水素化非
晶質窒化シリコン層を一部除去し、フォトレジスト剥離
洗浄してコンタクトホール（不図示）形成とアイソレー
ションを行った。
ンタクトホール、アイソレーション用のフォトレジスト
パターンを作成し、ドライエッチングにより第一の水素
化非晶質窒化シリコン層、結晶化した表面層を含むイン
トリンジック水素化非晶質シリコン層、第二の水素化非
晶質窒化シリコン層を一部除去し、フォトレジスト剥離
洗浄してコンタクトホール（不図示）形成とアイソレー
ションを行った。
【００９９】（ｇ） つぎにスパッタ法により、クロム
を用いてのゲート電極となる第二の導電体層１４０９を
成膜した。このときコンタクトホールを通して、第一の
導電体層と第二の導電体層でコンタクトを取る。第二の
導電体材料としては、後の工程での第三の導電体層のエ
ッチング時に影響されず選択的に残るものを選択するの
が好ましい。また第一の導電体層との関係も考慮して、
ここではクロムを用いたが、材料の選び方としては、第
一の導電体層、第三の導電体層とのエッチングの選択性
に注意すれば、どのような金属層を用いてもよい。つま
り第二の導電体層をエッチング中に、第一の導電体層が
致命的な影響を受けず、第三の導電体層をエッチング中
に第一の導電体層や第二の導電体層が致命的な影響を受
けない材料、構成をしていればよい。
を用いてのゲート電極となる第二の導電体層１４０９を
成膜した。このときコンタクトホールを通して、第一の
導電体層と第二の導電体層でコンタクトを取る。第二の
導電体材料としては、後の工程での第三の導電体層のエ
ッチング時に影響されず選択的に残るものを選択するの
が好ましい。また第一の導電体層との関係も考慮して、
ここではクロムを用いたが、材料の選び方としては、第
一の導電体層、第三の導電体層とのエッチングの選択性
に注意すれば、どのような金属層を用いてもよい。つま
り第二の導電体層をエッチング中に、第一の導電体層が
致命的な影響を受けず、第三の導電体層をエッチング中
に第一の導電体層や第二の導電体層が致命的な影響を受
けない材料、構成をしていればよい。
【０１００】（ｈ） 引き続き、ポジ型フォトレジスト
を塗布し、所望の形状にフォトレジストのパターンをつ
くり、これをマスクに、クロムエッチングを行い、フォ
トレジスト剥離洗浄後薄膜トランジスタのゲート電極１
４１０を作成した。第一の導電体層はクロム／アルミの
二層からなり、最表面はアルミであり、これにより保護
されて第二の導電体層のエッチング中にダメージを受け
ることはない。
を塗布し、所望の形状にフォトレジストのパターンをつ
くり、これをマスクに、クロムエッチングを行い、フォ
トレジスト剥離洗浄後薄膜トランジスタのゲート電極１
４１０を作成した。第一の導電体層はクロム／アルミの
二層からなり、最表面はアルミであり、これにより保護
されて第二の導電体層のエッチング中にダメージを受け
ることはない。
【０１０１】（ｉ） この第二の導電体層のパターンを
マスクにして、不要な第二の水素化非晶質窒化シリコン
膜をドライエッチングにより、除去した（１４１１は残
った水素化非晶質窒化膜であり、ここはゲート絶縁膜と
なる）。またイントリンジックな水素化非晶質シリコン
層の多結晶化した表面１０００オングストロームのうち
８００オングストロームを同時にエッチングした。後の
工程でこの多結晶化の部分がセンサ部の窓層になるた
め、この部分での光吸収を押さえる目的で結晶化層の残
膜が２００オングストロームになるように設定した。
マスクにして、不要な第二の水素化非晶質窒化シリコン
膜をドライエッチングにより、除去した（１４１１は残
った水素化非晶質窒化膜であり、ここはゲート絶縁膜と
なる）。またイントリンジックな水素化非晶質シリコン
層の多結晶化した表面１０００オングストロームのうち
８００オングストロームを同時にエッチングした。後の
工程でこの多結晶化の部分がセンサ部の窓層になるた
め、この部分での光吸収を押さえる目的で結晶化層の残
膜が２００オングストロームになるように設定した。
【０１０２】（ｊ） フォスフィン（ＰＨ3 ）ガス、水
素（Ｈ2 ）ガスを使ってプラズマ放電Ｐにより（ｇ）
（ｈ）の工程で作成したゲート電極パターンをマスクに
して、それ以外の部分のイントリンジック水素化非晶質
シリコン層の多結晶化した表面１４０７をＮ+ 型化す
る。本実施形態ではＮ型をより強くしたＮ+ 型化を行っ
ている。
素（Ｈ2 ）ガスを使ってプラズマ放電Ｐにより（ｇ）
（ｈ）の工程で作成したゲート電極パターンをマスクに
して、それ以外の部分のイントリンジック水素化非晶質
シリコン層の多結晶化した表面１４０７をＮ+ 型化す
る。本実施形態ではＮ型をより強くしたＮ+ 型化を行っ
ている。
【０１０３】この時（ｇ）の工程で作成したフォトレジ
ストパターンはそのまま残し、プラズマに対する遮蔽を
完全にする。しかしながら本実施形態においては、ゲー
ト電極としてクロムの金属層ができあがっているので、
ここでプラズマは遮蔽されるので、このフォトレジスト
は工程（ｈ）後に剥離してもよい。水素（Ｈ2 ）ガスは
プラズマ中で水素ラジカルを発生し、これが表面層の微
結晶化を促し、ここに燐がドーピングされ表面を効率よ
くＮ+ 型化する作用を持つが、本実施形態においては、
このＮ+ 型化する部分はすでに工程（ｄ）において多結
晶化がなされており、さらに効率よくＮ+ 型化すること
ができた。このＮ+ 型の表面層は、薄膜トランジスタの
ソース電極、ドレイン電極の一部として、またＭＩＳセ
ンサの窓層兼上部電極（ホールのブロッキング層）とし
て機能する。つまり本実施形態においては、光センサは
下ＭＩＳ型の構造を取っており、光は金属層と反対側つ
まりこのＮ+ 側から入射する。つまりこのＮ+ 型部分で
の吸収を考えれば、この部分は可能な限り薄い構造が要
求される。
ストパターンはそのまま残し、プラズマに対する遮蔽を
完全にする。しかしながら本実施形態においては、ゲー
ト電極としてクロムの金属層ができあがっているので、
ここでプラズマは遮蔽されるので、このフォトレジスト
は工程（ｈ）後に剥離してもよい。水素（Ｈ2 ）ガスは
プラズマ中で水素ラジカルを発生し、これが表面層の微
結晶化を促し、ここに燐がドーピングされ表面を効率よ
くＮ+ 型化する作用を持つが、本実施形態においては、
このＮ+ 型化する部分はすでに工程（ｄ）において多結
晶化がなされており、さらに効率よくＮ+ 型化すること
ができた。このＮ+ 型の表面層は、薄膜トランジスタの
ソース電極、ドレイン電極の一部として、またＭＩＳセ
ンサの窓層兼上部電極（ホールのブロッキング層）とし
て機能する。つまり本実施形態においては、光センサは
下ＭＩＳ型の構造を取っており、光は金属層と反対側つ
まりこのＮ+ 側から入射する。つまりこのＮ+ 型部分で
の吸収を考えれば、この部分は可能な限り薄い構造が要
求される。
【０１０４】本発明の方法で、この窓層を形成すること
により、非常に薄く２００オングストローム程度の、か
つ伝導度の充分高い窓層を形成することができた。また
薄膜トランジスタの電極としてはほぼ完全な自己整合型
の電極が形成できた。
により、非常に薄く２００オングストローム程度の、か
つ伝導度の充分高い窓層を形成することができた。また
薄膜トランジスタの電極としてはほぼ完全な自己整合型
の電極が形成できた。
【０１０５】（ｋ） つぎに蒸着法やスパッタ法によ
り、ソース・ドレイン電極等を形成するためアルミニウ
ムを用いての第三の導電体層１４１２を１ミクロン成膜
する。
り、ソース・ドレイン電極等を形成するためアルミニウ
ムを用いての第三の導電体層１４１２を１ミクロン成膜
する。
【０１０６】（ｌ） 引き続き、ポジレジストを塗布
し、所望の形状にフォトレジストのパターンをつくり、
これをマスクに、アルミニウムのエッチングを行い、フ
ォトレジスト剥離洗浄して薄膜トランジスタのソース電
極１４１３、ドレイン電極１４１４、コンデンサの上電
極（不図示）、配線（不図示）を作成した。このとき第
二の導電体層としてクロムを利用しているので、アルミ
ニウムのみ選択的にエッチングされる。同時に第一の導
電体層から成る配線部と、コンタクトホールの一部の第
一の導電体層のうち、アイソレーション後表面に露出し
ているアルミニウムはこの時同時にエッチングされる。
しかしながら第一の導電体層はクロムとアルミニウムの
２層構成となっているため、アルミニウムがここでエッ
チングされても、クロムが配線として残存し、まったく
影響ない。これら第一から第三の導電体層の構成は、本
実施形態の組み合わせのみならず、工程中のエッチング
の選択性が確保されるものならば良い。
し、所望の形状にフォトレジストのパターンをつくり、
これをマスクに、アルミニウムのエッチングを行い、フ
ォトレジスト剥離洗浄して薄膜トランジスタのソース電
極１４１３、ドレイン電極１４１４、コンデンサの上電
極（不図示）、配線（不図示）を作成した。このとき第
二の導電体層としてクロムを利用しているので、アルミ
ニウムのみ選択的にエッチングされる。同時に第一の導
電体層から成る配線部と、コンタクトホールの一部の第
一の導電体層のうち、アイソレーション後表面に露出し
ているアルミニウムはこの時同時にエッチングされる。
しかしながら第一の導電体層はクロムとアルミニウムの
２層構成となっているため、アルミニウムがここでエッ
チングされても、クロムが配線として残存し、まったく
影響ない。これら第一から第三の導電体層の構成は、本
実施形態の組み合わせのみならず、工程中のエッチング
の選択性が確保されるものならば良い。
【０１０７】（ｍ） 引き続きシラン（ＳｉＨ4 ）ガ
ス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを使
ってプラズマＣＶＤにより表面保護層として水素化非晶
質窒化シリコン層１４１５を６０００オングストローム
形成した。
ス、アンモニア（ＮＨ3 ）ガス、水素（Ｈ2 ）ガスを使
ってプラズマＣＶＤにより表面保護層として水素化非晶
質窒化シリコン層１４１５を６０００オングストローム
形成した。
【０１０８】このときのゲート電極とソース電極、ドレ
イン電極との重なり幅ｄ1 ，ｄ2 を測定したところ、Ｎ
+ 型部分がソース電極、ドレイン電極の一部をなし、こ
の部分ではほぼ完全に自己整合的に形成することができ
た。
イン電極との重なり幅ｄ1 ，ｄ2 を測定したところ、Ｎ
+ 型部分がソース電極、ドレイン電極の一部をなし、こ
の部分ではほぼ完全に自己整合的に形成することができ
た。
【０１０９】また本発明による本実施形態では、リフト
オフなどの工程を経ない、逆スタガー型のプロセスなみ
の簡易なプロセスによってソース電極、ドレイン電極を
形成できる。その結果、電極形成後の断面形状等、非常
に良好なものが得られた。
オフなどの工程を経ない、逆スタガー型のプロセスなみ
の簡易なプロセスによってソース電極、ドレイン電極を
形成できる。その結果、電極形成後の断面形状等、非常
に良好なものが得られた。
【０１１０】なお、本実施形態においては、薄膜トラン
ジスタのソース、ドレイン電極のセルフアラインメント
による作成工程は、実施形態２の工程（ｅ）−（ｈ）の
ようにフォトレジストをマスクにしてプラズマによるＮ
+ 型化を行ってもよい。
ジスタのソース、ドレイン電極のセルフアラインメント
による作成工程は、実施形態２の工程（ｅ）−（ｈ）の
ようにフォトレジストをマスクにしてプラズマによるＮ
+ 型化を行ってもよい。
【０１１１】さらにフォトレジストで、第二の絶縁層を
パターンニングした場合、第二の導電体層としてクロム
等の金属を用いて、配線部や薄膜トランジスタのゲート
電極を同時に作成してもよい。この場合配線抵抗を考え
ると、第一の導電体層をアルミ／クロムで形成し、第二
の導電体層をアルミで形成する方が、より好適である。
これにより、第三の導電体層を作成しパターンニングす
る工程が削減でき、プロセスはさらに簡略化されコスト
パフォーマンスを高めることができる。
パターンニングした場合、第二の導電体層としてクロム
等の金属を用いて、配線部や薄膜トランジスタのゲート
電極を同時に作成してもよい。この場合配線抵抗を考え
ると、第一の導電体層をアルミ／クロムで形成し、第二
の導電体層をアルミで形成する方が、より好適である。
これにより、第三の導電体層を作成しパターンニングす
る工程が削減でき、プロセスはさらに簡略化されコスト
パフォーマンスを高めることができる。
【０１１２】本例によれば、薄膜トランジスタは多結晶
化によりより一層スイッチング特性を含む諸特性を向上
させることができるとともに、光電変換素子部は非晶質
シリコンを用いることで感光特性を最適化することがで
きる。これによって、先述の効果に加えて更により高速
動作が可能になり、動画情報の取込みに対する適性をよ
り向上させることができた。
化によりより一層スイッチング特性を含む諸特性を向上
させることができるとともに、光電変換素子部は非晶質
シリコンを用いることで感光特性を最適化することがで
きる。これによって、先述の効果に加えて更により高速
動作が可能になり、動画情報の取込みに対する適性をよ
り向上させることができた。
【０１１３】なお本例では２次元の画像読取装置を取り
上げたが、本発明はこれに限らず、１次元の画像読取装
置に対しても適用できる。
上げたが、本発明はこれに限らず、１次元の画像読取装
置に対しても適用できる。
【０１１４】また本例では半導体中の電子を利用する形
態のため、Ｎ+ 型層を利用してホールのブロッキングと
電子に対してのオーミックを取っている。これをホール
を利用する形態にすれば、Ｐ型層を使って電子のブロッ
キングとホールに対してのオーミックを取る形態にな
る。
態のため、Ｎ+ 型層を利用してホールのブロッキングと
電子に対してのオーミックを取っている。これをホール
を利用する形態にすれば、Ｐ型層を使って電子のブロッ
キングとホールに対してのオーミックを取る形態にな
る。
【０１１５】つまり、本例においては、薄膜トランジス
タのチャネル部分を結晶化しているので、ホールの移動
度も格段に改善されており、ホールを利用する形態は、
有効に実現できる。
タのチャネル部分を結晶化しているので、ホールの移動
度も格段に改善されており、ホールを利用する形態は、
有効に実現できる。
【図１】（ａ）は光電変換装置の一画素の構成の一例を
説明するための模式的平面図、（ｂ）は光電変換装置の
一画素の構成の一例を説明するための模式的断面図であ
る。
説明するための模式的平面図、（ｂ）は光電変換装置の
一画素の構成の一例を説明するための模式的断面図であ
る。
【図２】一画素に相当する概略的等価回路図である。
【図３】（ａ）〜（ｋ）は夫々光電変換装置の作製工程
の一例を説明するための模式的断面図である。
の一例を説明するための模式的断面図である。
【図４】（ａ）は光電変換装置の一画素の構成の一例を
説明するための模式的平面図、（ｂ）は光電変換装置の
一画素の構成の一例を説明するための模式的断面図であ
る。
説明するための模式的平面図、（ｂ）は光電変換装置の
一画素の構成の一例を説明するための模式的断面図であ
る。
【図５】（ａ）〜（ｋ）は夫々光電変換装置の作製工程
の一例を説明するための模式的断面図である。
の一例を説明するための模式的断面図である。
【図６】（ａ）は光電変換装置の一画素の構成の一例を
説明するための模式的平面図、（ｂ）は光電変換装置の
一画素の構成の一例を説明するための模式的断面図であ
る。
説明するための模式的平面図、（ｂ）は光電変換装置の
一画素の構成の一例を説明するための模式的断面図であ
る。
【図７】（ａ）〜（ｍ）は夫々光電変換装置の作製工程
の一例を説明するための模式的断面図である。
の一例を説明するための模式的断面図である。
【図８】（ａ）〜（ｄ）は夫々、薄膜トランジスタの作
製工程の一例を説明するための模式的断面図である。
製工程の一例を説明するための模式的断面図である。
【図９】（ａ）は光電変換装置の一画素の構成の一例を
説明するための模式的平面図、（ｂ）は光電変換装置の
一画素の構成の一例を説明するための模式的断面図であ
る。
説明するための模式的平面図、（ｂ）は光電変換装置の
一画素の構成の一例を説明するための模式的断面図であ
る。
【図１０】一画素に相当する概略的等価回路図である。
【図１１】（ａ）及び（ｂ）は光電変換素子の駆動例を
説明するための模式的エネルギーバンド図である。
説明するための模式的エネルギーバンド図である。
【図１２】光電変換装置の概略的等価回路図である。
【図１３】（ａ）〜（ｆ）は夫々光電変換装置の作製工
程の一例を説明するための模式的断面図である。
程の一例を説明するための模式的断面図である。
【図１４】（ａ）〜（ｆ）は夫々、薄膜トランジスタの
作製工程の一例を説明するための模式的断面図である。
作製工程の一例を説明するための模式的断面図である。
１０１，３０１，４０１，５０１，６０１，７０１，８
０１，１２０１ ガラス基板 １０２，３０２，３０３，４０２，５０２，５０３，６
０２，７０２ 第一の導電体層 １０３，３０９，４０３，５１４，６０３，７０３，８
０３，１２０２ ゲート電極 １１０，３１０，４１０，５１０，６０４，７０４，８
０４，１２０４ ゲート絶縁膜 １０５，３０６，４０５，５０６，６０５，７０５，８
０５，１２０５ 半導体層 １０６，３１１，４０６，５１１，６０６，７０６，８
０６，１２０６ Ｎ型層 ５０８ フォトレジスト層 ３０８，５１２，６０７，７０７ 第二の導電体層 ３１２ 第三の導電体層 １０８，３１３，４０８，５１３，６０８，７１０，８
０８，１２０７ ソース電極 １０７，３１４，４０７，５１５，６０９，７１１，８
０７，１２０８ ドレイン電極 ｄ1 ，ｄ2 ゲート電極とソース電極、ドレイン電極と
の重なり幅 Ｐ プラズマ放電
０１，１２０１ ガラス基板 １０２，３０２，３０３，４０２，５０２，５０３，６
０２，７０２ 第一の導電体層 １０３，３０９，４０３，５１４，６０３，７０３，８
０３，１２０２ ゲート電極 １１０，３１０，４１０，５１０，６０４，７０４，８
０４，１２０４ ゲート絶縁膜 １０５，３０６，４０５，５０６，６０５，７０５，８
０５，１２０５ 半導体層 １０６，３１１，４０６，５１１，６０６，７０６，８
０６，１２０６ Ｎ型層 ５０８ フォトレジスト層 ３０８，５１２，６０７，７０７ 第二の導電体層 ３１２ 第三の導電体層 １０８，３１３，４０８，５１３，６０８，７１０，８
０８，１２０７ ソース電極 １０７，３１４，４０７，５１５，６０９，７１１，８
０７，１２０８ ドレイン電極 ｄ1 ，ｄ2 ゲート電極とソース電極、ドレイン電極と
の重なり幅 Ｐ プラズマ放電
Claims (15)
- 【請求項１】 基体上に、第１の電極、絶縁層、半導体
層及び第２の電極をこの順で有する光電変換素子と、 該基体上の絶縁層上に半導体層、該半導体層に間隙をあ
けて設けられた１対のオーミックコンタクト層、該一対
のオーミックコンタクト層に接して設けられたソース及
びドレイン電極、該一対のオーミックコンタクト層の該
間隙に設けられたゲート絶縁膜となる第２の絶縁層、及
び該間隙に該第２の絶縁層を介して設けられたゲート電
極、を有する薄膜トランジスタと、 を有する薄膜半導体装置。 - 【請求項２】 請求項１に記載の薄膜半導体装置におい
て、該第２の電極はオーミックコンタクト層を含む薄膜
半導体装置。 - 【請求項３】 請求項１又は請求項２に記載の薄膜半導
体装置において、該光電変換素子の該絶縁層と該薄膜ト
ランジスタの該絶縁層は共通の絶縁層である薄膜半導体
装置。 - 【請求項４】 請求項１〜３のいずれかの請求項に記載
の薄膜半導体装置において、該光電変換素子の該絶縁層
から該薄膜トランジスタの該絶縁層は延在されている薄
膜半導体装置。 - 【請求項５】 請求項１〜４のいずれかの請求項に記載
の薄膜半導体装置において、該ソース電極と該ドレイン
電極を横切る方向についての該薄膜トランジスタの該第
２の絶縁層の幅は、該方向についての該ゲート電極の幅
より広い幅を有する薄膜半導体装置。 - 【請求項６】 請求項１〜５のいずれか１項に記載の薄
膜半導体装置において、該第２の絶縁層は該半導体層上
に形成された第２の半導体上に設けられ、該半導体層は
非晶質半導体であり、該第２の半導体は多結晶半導体で
ある薄膜半導体装置。 - 【請求項７】 請求項１〜６のいずれかの請求項に記載
の薄膜半導体装置において、該オーミックコンタクト層
は半導体の導電型を制御することが可能な不純物を含む
薄膜半導体装置。 - 【請求項８】 請求項１〜７のいずれかの請求項に記載
の薄膜半導体装置において、該光電変換素子の該第２の
電極は該薄膜トランジスタのソース・ドレイン電極の一
方と電気的に接続されている薄膜半導体装置。 - 【請求項９】 請求項１〜８のいずれかの請求項に記載
の薄膜半導体装置において、該光電変換素子の該第２の
電極は該薄膜トランジスタの該オーミックコンタクト層
から延在されている薄膜半導体装置。 - 【請求項１０】 基体上に第１の導電層を形成し、該導
電層を第１の電極パターンに形成し、光電変換素子の第
１の電極及び配線を形成する工程、 該第１の電極パターンを覆って第１の絶縁層、半導体
層、第２の絶縁層をこの順で形成する工程、 該第２の絶縁層をパターンニングし、薄膜トランジスタ
のゲート絶縁膜を形成する工程、 該パターンニングされた該第２の絶縁層によって該半導
体層上の領域を限定し、該第２の絶縁層によって覆われ
ていない該半導体層上にオーミックコンタクト層を形成
する工程、 を有する、光電変換素子と薄膜トランジスタを有する薄
膜半導体装置の製造方法。 - 【請求項１１】 請求項１０に記載の薄膜半導体装置の
製造方法において、該オーミックコンタクト層形成前に
該パターンニングされた該第２の絶縁層上にゲート電極
を形成する工程を有する薄膜半導体装置の製造方法。 - 【請求項１２】 請求項１０又は請求項１１に記載の薄
膜半導体装置の製造方法において、該オーミックコンタ
クト層形成後に導電層を該オーミックコンタクト層上に
設けた後、該導電層をパターンニングする工程を有する
薄膜半導体装置の製造方法。 - 【請求項１３】 請求項１０又は請求項１２に記載の薄
膜半導体装置の製造方法において、該オーミックコンタ
クト層を形成する工程は該第２の絶縁膜上にレジスト材
料を有した状態で行なわれる薄膜半導体装置の製造方
法。 - 【請求項１４】 請求項１０〜１３のいずれかの請求項
に記載の薄膜半導体装置の製造方法において、前記半導
体層は非晶質半導体であり、該半導体層形成後、該半導
体層の表面側の少なくとも一部を多結晶化する工程を有
する薄膜半導体装置の製造方法。 - 【請求項１５】 請求項１０〜１４のいずれかの請求項
に記載の薄膜半導体装置の製造方法において、該オーミ
ックコンタクト層を形成する工程は多結晶半導体への導
電型を制御する物質の導入によって行なわれる薄膜半導
体装置の製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP33850597A JP3496917B2 (ja) | 1996-12-24 | 1997-12-09 | 薄膜半導体装置及びその製造方法 |
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| DE69734563T DE69734563T2 (de) | 1996-12-24 | 1997-12-23 | Dünnschicht-Halbleiterbauelement und Verfahren zu dessen Herstellung |
| EP97310529A EP0851502B1 (en) | 1996-12-24 | 1997-12-23 | Thin film semiconductor apparatus and production method thereof |
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| Application Number | Priority Date | Filing Date | Title |
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| JP34314696 | 1996-12-24 | ||
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| Publication Number | Publication Date |
|---|---|
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ID=26576114
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| JP (1) | JP3496917B2 (ja) |
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| TW495986B (en) * | 2001-05-11 | 2002-07-21 | Au Optronics Corp | Method of manufacturing thin film transistor flat panel display |
| JP4147094B2 (ja) * | 2002-11-22 | 2008-09-10 | キヤノン株式会社 | 放射線撮像装置及び放射線撮像システム |
| FR2862436B1 (fr) * | 2003-11-14 | 2006-02-10 | Commissariat Energie Atomique | Micro-batterie au lithium munie d'une enveloppe de protection et procede de fabrication d'une telle micro-batterie |
| EP3322342B1 (en) * | 2015-07-14 | 2023-11-22 | DOSE Smart Imaging | Apparatus for radiation detection in a digital imaging system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5759377A (en) * | 1980-09-27 | 1982-04-09 | Sony Corp | Line sensor |
| JPS61172367A (ja) * | 1985-01-25 | 1986-08-04 | Mitsubishi Electric Corp | イメ−ジセンサ |
| US4894700A (en) * | 1985-04-09 | 1990-01-16 | Fuji Xerox Co., Ltd. | Image sensor |
| US5306648A (en) * | 1986-01-24 | 1994-04-26 | Canon Kabushiki Kaisha | Method of making photoelectric conversion device |
| JPH0611060B2 (ja) * | 1987-08-21 | 1994-02-09 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| KR910007142A (ko) * | 1988-09-30 | 1991-04-30 | 미다 가쓰시게 | 박막 광트랜지스터와 그것을 사용한 광센서어레이 |
| JPH0334375A (ja) * | 1989-06-30 | 1991-02-14 | Hitachi Ltd | 薄膜トランジスタ及びその駆動方法 |
| JPH03185868A (ja) * | 1989-12-15 | 1991-08-13 | Canon Inc | 光電変換装置およびこれを用いた画像入力装置 |
| JPH05110100A (ja) * | 1991-10-14 | 1993-04-30 | Toshiba Corp | アクテイブマトリクス型液晶表示装置 |
-
1997
- 1997-12-09 JP JP33850597A patent/JP3496917B2/ja not_active Expired - Fee Related
- 1997-12-22 US US08/995,880 patent/US5990489A/en not_active Expired - Lifetime
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- 1997-12-23 EP EP97310529A patent/EP0851502B1/en not_active Expired - Lifetime
- 1997-12-24 KR KR1019970073313A patent/KR100308750B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| EP0851502A2 (en) | 1998-07-01 |
| KR100308750B1 (ko) | 2002-03-08 |
| EP0851502A3 (en) | 1999-06-02 |
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| DE69734563T2 (de) | 2006-07-27 |
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