JPH0775255B2

JPH0775255B2 - 画像読取装置

Info

Publication number: JPH0775255B2
Application number: JP1257142A
Authority: JP
Inventors: 弘之三宅; 勉安部
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1989-10-03
Filing date: 1989-10-03
Publication date: 1995-08-09
Anticipated expiration: 2010-08-09
Also published as: JPH03120755A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はファクシミリやイメージスキャナ等の読み取り
部として用いられる画像読取装置に関し、特に原稿画像
の微小区域毎の明暗情報に対応して光電変換素子で発生
する電荷を一時的に貯蔵するための容量部の構成に関す
るものである。

（従来の技術）原稿に密着して原稿画像を読み取る画像読取装置は、複
数の光電変換素子をライン状に配置した光電変換素子ア
レイと、これを駆動する駆動回路から構成される。光電
変換素子アレイの各光電変換素子に発生した電荷は、各
光電変換素子を順次選択するスイッチにより一本の出力
線に時系列的に抽出されるようになっている。そして、
前記光電変換素子アレイを構成する多数の光電変換素子
を個々に駆動するためには、多数の駆動用ICチップを必
要としていた。そこで、近年ａ−Si薄膜トランジスタ
（TFT）によるスイッチングを数ビット分同時に行なう
並列処理により、駆動用ICチップの数を軽減して低価格
化を可能とするTFT駆動型の画像読取装置が提案されて
いる。

このTFT駆動型の画像読取装置は、例えば第16図に示す
ように、原稿幅と略同じ長さのライン状の光電変換素子
アレイ51と、各光電変換素子51′に1:1に対応する複数
個の薄膜トランジスタTk,nから成る電荷転送部52と、多
層配線部53とから構成されている。前記光電変換素子ア
レイ51は、Ｋ個のブロックの光電変換素子群に分割さ
れ、一つの光電変換素子群を形成するＮ個の光電変換素
子51′は、フォトダイオードPDk,nと寄生容量ＣDk,nと
により等価的に表すことができる。各光電変換素子51′
は各薄膜トランジスタTk,nのドレイン電極にそれぞれ接
続されている。そして、薄膜トランジスタTk,nのソース
電極は、マトリックス状に接続された多層配線53を介し
て光電変換素子群毎に共通信号線54（Ｎ本）及び負荷容
量ＣLnにそれぞれ接続されている。各薄膜トランジスタ
Tk,nのゲート電極には、ブロック毎に導通するようにゲ
ートパルス発生回路（図示せず）に接続されている。各
光電変換素子51′で発生する光電荷は一定時間蓄積され
た後、薄膜トランジスタTk,nを電荷転送用のスイッチと
して用いてブロック毎に順次負荷容量ＣLnに転送貯蔵さ
れる。

すなわち、ゲートパルス発生回路（図示せず）からのゲ
ートパルスφGlにより、第１のブロックの薄膜トランジ
スタTl,l〜Tl,nがオンとなり、第１のブロックの各光電
変換素子51′で発生して蓄積された電荷が各負荷容量Ｃ
Lnに転送貯蔵される。そして、各負荷容量ＣLnに貯蔵さ
れた電荷により各共通信号線54の電位が変化し、この電
圧値を駆動用IC55内のアナログスイッチSWnを順次オン
して時系列的に出力線56に抽出する。そして、ゲートパ
ルスφG2〜φGnにより第２〜Ｋのブロックの薄膜トラン
ジスタT2,l〜T2,n,Tk,l〜Tk,nがそれぞれオンすること
によりブロック毎に光電変換素子側の電荷が転送され、
順次読み出すことにより原稿の主走査方向の１ラインの
画像信号を得、ローラ等の原稿送り手段（図示せず）に
より原稿を移動させて前記動作を繰り返し、原稿全体の
画像信号を得るものである。

その具体的な動作について一個の光電変換素子51′から
成る１ビット分の等価回路（第17図）を参照して詳説す
る。初期状態としてセットスイッチRSを閉じると、光電
変換素子51′を構成するフォトダイオードPDには逆バイ
アス電圧（ＶB）が印加され、共通信号線54電位（ＶL）
は0Vにリセットされる。光電変換素子アレイ上に配置さ
れた原稿（図示せず）に光源（図示せず）からの光が放
射されると、その反射光がフォトダイオードPDに照射
し、原稿の濃淡に応じた光の明暗信号に基づいて生じた
光電流Ipによる光電荷が発生し、この電荷が光電変換素
子51′に寄生容量ＣD及び薄膜トランジスタＴのゲート
電極とドレイン電極間のオーバーラップ容量Cgdに貯蔵
される。ゲートパルス発生回路からの信号φＧに基づき
薄膜トランジスタＴがオン状態となると、フォトダイオ
ードPDと共通信号線54側を接続して前記電荷を転送して
負荷容量ＣLに貯蔵する。マルチプレクサの信号入力は
電位検出方式によりハイインピーダンスとしているた
め、電荷は全て回路中の容量に保存される。従って、前
記電荷転送とは、フォトダイオード側の容量（ＣD,Cg
d）と共通信号線側容量（ＣL,Cgs）との間で電荷の再配
分を意味している。続いて、転送完了後のＶLを検知し
た後、次のブロックのビット信号を転送するために、共
通信号線54はRSによりセットされる。

上記した画像読取装置の光電変換素子部分の具体的な構
造は、第18図及び第19図に示すように、絶縁性基板61上
にクロム（Cr）等の金属から成る帯状の共通電極62を形
成し、この共通電極62上にビット毎に分離するようにア
モルファス半導体（ａ−Si等）から成る光電変換層63を
形成し、この光電変換層63上にそれぞれ透明導電膜（IT
O等）から成る個別電極64を形成して構成されている。
上記のように構成した光電変換素子上には層間絶縁膜65
を着膜し、この層間絶縁膜65上には各光電変換素子毎に
配線66を形成している。各光電変換素子の個別電極64と
配線66とは、個別電極64の端部上の層間絶縁膜65に設け
たコンタクト孔67を介して接続されている。

（発明が解決しようとする課題）上述した画像読取装置の構造によると、光電変換素子5
1′に生じた電荷は光電変換素子51′の寄生容量ＣDと薄
膜トランジスタＴのドレイン電極とゲート電極との間の
オーバーラップ容量Cgdに一時的に貯蔵される。ここに
おいて、薄膜トランジスタＴのスイッチング特性の向上
を図るために、前記オーバーラップ容量Cgdを小さくす
る必要がある。また、光電変換素子51′の寄生容量ＣD
は、光電変換層63を共通電極62と個別電極64とで挟んだ
部分のうち光が照射しない寄生容量部68（第18図の斜線
領域）の面積で決まるが、隣接するビットの影響を少な
くして解像度を高くするため、この部分の面積を小さく
する必要がある。そのため、光電変換素子に生じた電荷
を貯蔵するために充分な容量を寄生容量ＣDとオーバー
ラップ容量Cgdとで確保することが困難となるという問
題点が生じていた。

また、前記寄生容量ＣDは半導体（ａ−Si）が誘電体と
なる構造なので、電圧の印加や露光量により誘電率が変
化し容量値が安定しないという問題点があった。

薄膜トランジスタは、ゲート電極とソースまたはドレイ
ン電極との間にオーバーラップ容量Cgs、Cgdをもつた
め、ゲートのオン・オフ時にソースまたはドレイン電極
の電位はフィールドスルーと呼ばれる電位変化ΔVd,ΔV
sを受ける。第21図及び第22図に示すように、ドレイ
ン，ソースのフィードスルー電位変化ΔVd,ΔVsは、ゲ
ート電極に印加される電圧値をＶGとすると、各容量に
より次のように決まる。

ΔVd＝Cgd・ＶG／（Cgd＋ＣD） ΔVs＝Cgs・ＶG／（Cgs＋ＣL）式（１） ΔVsは負荷容量CLが大きい（≧100pF）ため、電位変化
ΔVsは小さくなり、これによる影響を小さい。しかし、
ΔVdは寄生容量ＣDがもともと小さい（＝1pF）ため、電
位変化ΔVdによる影響は大きい。さらに寄生容量ＣDが
小さいとΔVdはより大きくなり、第23図のようにドレイ
ン電極の電位がバイアス電位（＋5V）より大きくなると
いう現象が生じる。第23図では、点線で示された波形が
本来の転送波形であるが、ΔVdがバイアス電位（＋5V）
より大きくなると、フォトダイオードPDのバイアスが本
来の逆バイアスから順バイアスとなり、電流が逆に流れ
て実線のような波形となり、正しく電荷転送が行われな
い。

本発明は上記実情に鑑みてなされたもので、薄膜トラン
ジスタのスイッチング特性や光電変換素子の解像度を損
なうことなく、光電変換素子側に容量部を付加し、その
配置場所を薄膜トランジスタの作製工程でのアライメン
トずれに対処できるようにした画像読取装置を提供する
ことを目的とする。

（課題を解決するための手段）上記従来例の問題点を解消するため請求項１は、原稿画
像の微小区域の明暗情報に対応した電荷を発生させるた
め主走査方向に多数並設した光電変換素子と、これら光
電変換素子にそれぞれ直列に接続されてゲート電極への
所定電圧の印加に基づきオン・オフ制御される薄膜トラ
ンジスタとを具備し、前記電荷を前記光電変換素子の寄
生容量及び薄膜トランジスタのオーバーラップ容量に貯
蔵し、前記薄膜トランジスタの反光電変換素子側に接続
される負荷容量に転送し、各負荷容量に転送貯蔵された
電荷を順次抽出して前記原稿画像に対応した画像情報を
得る画像読取装置において、次の構成を含むことを特徴
としている。

前記各薄膜トランジスタは主走査方向にソース，ドレイ
ン電極を有するように形成する。

この薄膜トランジスタの光電変換素子側のオーバーラッ
プ容量部分と同一構成の容量部を、各薄膜トランジスタ
と光電変換素子との間に位置し且つ前記薄膜トランジス
タと光電変換素子とを接続する配線に対して前記光電変
換素子側のオーバーラップ容量部分と反対側に配置す
る。

請求項２の画像読取装置は、請求項１の容量部を次のよ
うな構成とすることを特徴としている。

薄膜トランジスタの光電変換素子側のオーバーラップ容
量部分と同一構成の容量部を、各薄膜トランジスタ間に
位置し且つ前記薄膜トランジスタと光電変換素子とを接
続する配線に対して前記光電変換素子側のオーバーラッ
プ容量部分と線対称に配置する。

請求項３の画像読取装置は、請求項１における薄膜トラ
ンジスタを次のように構成することを特徴としている。

前記各薄膜トランジスタは、光電変換素子に接続される
ドレイン（ソース）電極に対して一対のソース（ドレイ
ン）電極を有し、この一対のソース（ドレイン）電極は
前記ドレイン（ソース）電極に対して主走査方向におい
て線対称となるように構成し、前記一対のソース（ドレ
イン）電極は互に電気的に接続する。

（作用）請求項１及び請求項２の発明によれば、容量部を薄膜ト
ランジスタの光電変換素子側のオーバーラップ容量部分
と同一構成の容量部で形成し、その配置場所を工夫する
ことにより、薄膜トランジスタのフォトリソ工程におい
ての主走査方向のアライメントの位置ずれで薄膜トラン
ジスタのオーバーラップ容量が変化しても、その変化分
を前記容量部で補うことができる。

請求項３の発明によれば、薄膜トランジスタの光電変換
素子に接続されるドレイン（ソース）電極に対して一対
のソース（ドレイン）電極を形成し、この一対のソース
（ドレイン）電極は前記ドレイン（ソース）電極に対し
て主走査方向において線対称となるように構成したの
で、薄膜トランジスタのフォトリソ工程においての主走
査方向のアライメントの位置ずれで薄膜トランジスタの
オーバーラップ容量が変化しても、その変化分を一対の
ソース（ドレイン）電極同士で相殺することができる。

（実施例）本発明の一実施例について図面を参照しながら説明す
る。

第１図は本発明の等価回路図であり、本発明の画像読取
装置は、光電変換素子アレイ101と、各光電変換素子10
1′に接続された薄膜トランジスタＴを前記光電変換素
子101′の数だけ並列した電荷転送部103と、光電変換素
子アレイ101と電荷転送部103間に設けた容量部アレイ10
2と、前記電荷転送部103に接続される多層配線部104と
から構成されている。

容量部アレイ102は、光電変換素子101′の数に対応した
複数の容量部Ccから成り、各容量部Ccは、光電変案素子
101′の出力側及び薄膜トランジスタＴの入力側（ドレ
イン電極側）とアースとの間に接続されるよう形成され
ている。また、薄膜トランジスタＴの出力側（ソース電
極側）はマトリックス状に接続された多層配線104を介
して駆動用IC55に接続されている。他の構成は第16図と
同一であり、同一符号を付して説明を省略する。

前記光電変換素子アレイ101は原稿幅と略同一の長さを
有し、例えば日本工業規格Ｂ列４番（原稿幅256mm）の
原稿画像を200SPIの解像度で読み取り可能とするために
は、光電変換素子101′が2048個（2048ビット）配列さ
れている。従って、１個のICチップで読みだし可能なビ
ット数ｎが64の駆動用IC55を用いた場合、ブロック数Ｋ
は32となる。

以上述べた画像読取装置によれば、原稿からの反射光が
光電変換素子101′に照射すると、原稿の濃淡に対応し
て電荷が発生し、その電荷が寄生容量ＣDl,l〜ＣDk,n及
び容量部Ccl,l〜Cck,n及び薄膜トランジスタTk,nのゲー
ト電極ドレンイン電極間のオーバーラップ容量で配分さ
れて蓄積され、ブロック毎の薄膜トランジスタTk,nがオ
ン状態になることにより、前記蓄積された電荷が各ブロ
ック毎に負荷容量ＣLl〜ＣLnに転送貯蔵されることとな
る。

すなわち、第20図の等価回路に示すように、容量部Ccを
接続すると、フィールドスルー電圧ΔVdは、ΔVd＝Cgd
・ＶG／（Cgd＋ＣD＋Cc）となり、前記した式（１）に
よるΔVdより小さくすることができ、より正確な電荷転
送を行うことができる。

薄膜トランジスタＴと光電変換素子101′との間に接続
される容量部Ccは、例えば第２図乃至第８図に示すよう
な構成が考えられる。

まず、第２図及び第３図について説明すると、光電変換
素子101′部分の構造は従来例で記載したものと同一で
あり、絶縁性基板１上に共通電極2,光電変換層3,個別電
極４を順次積層して構成されている。薄膜トランジスタ
Ｔは、第２図に示すように、ゲート電極11が最下層に形
成された逆スタガード型構造をなしており、ドレイン電
極12が光電変換素子101の個別電極４に接続された配線
５に、ソース電極13が多層配線部104側に接続される配
線８にそれぞれ接続されている。また、膜薄膜トランジ
スタＴ上には、光が直接入射することにより導通状態に
ならないように、遮光層６が形成されている。

前記配線５の下層には層間絶縁膜24が形成され、この層
間絶縁膜24の下層に主走査方向に沿って帯状となる下部
電極７が形成されている。従って、この下部電極７と前
記配線５とが交差する部分、すなわち、下部電極７と前
記配線５とで前記層間絶縁膜24を挟んだ部分が容量部Cc
を形成している。下部電極７と交差する配線５は幅広形
状となるようなパターンに形成され、容量部Ccの容量を
大きくしている。また、前記下部電極７は一定の電位に
保持されている。例えば、薄膜トランジスタＴの遮光層
７（この遮光層７は接地されている）とコンタクトホー
ル（図示せず）を介して接続し、グランドレベルに保つ
ようにする。

以上の光電変換素子101′，薄膜トランジスタＴ及び容
量部Ccは同一のプロセス工程で製造されるものであり、
その製造方法について説明する。

ガラス等から成る絶縁性基板１上に第１のメタル層（例
えばCr）を着膜し、フォトリソ法によりパターニングし
て薄膜トランジスタＴのゲート電極11を形成する。

次に、第１の層間絶縁膜21（例えばSiNx）を全面に着膜
し、この第１の層間絶縁膜21上に薄膜トランジスタＴチ
ャンネル形成のための第１のアモルファス半導体層（例
えばａ−Si）を着膜し、更に薄膜トランジスタＴのチャ
ンネル保護のための絶縁膜（例えばSiNx）を着膜する。
絶縁性基板１の裏面より露光を行なうセルフアライン
で、前記チャンネル保護のための絶縁膜をフォトリソ法
によりエッチングし、前記ゲート電極11と同一形状のチ
ャンネル保護部22を形成する。

次いで、第２のメタル層（例えばCr）を全面に着膜し、
この第２のメタル層をフォトリソ法によりエッチング
し、光電変換素子101′の共通電極2,容量部Ccの下部電
極７及び薄膜トランジスタＴのドレイン電極12,ソース
電極13をそれぞれ形成する。更に、第１のアモルファス
半導体層をフォトリソ法によりエッチングし、薄膜トラ
ンジスタＴのチャンネル部23を形成する。次に、前記光
電変換素子101′の共通電極２を覆うように第２のアモ
ルファス半導体層（例えばａ−Si）及び透明導電膜（例
えばITO）を連続して着膜し、それぞれフォトリソ法に
よりパターニングし、ビット毎に分離した光電変換層３
及び個別電極４を形成して光電変換素子101′を完成す
る。

更に、絶縁性基板１の全面に透明の絶縁部材から成る第
２の層間絶縁膜24（例えばポリイミド）を着膜し、前記
個別電極４の端部，薄膜トランジスタＴのドレイン電極
12及びソース電極13上の第２の層間絶縁膜24にコンタク
ト孔25を開口形成する。第２の層間絶縁膜24に第３のメ
タル層（例えばAl）を着膜し、これをフォトリソ法によ
りパターニングして個別電極４と薄膜トランジスタＴの
ドレイン電極12とを接続する配線5,多層配線側に接続す
る配線8,薄膜トランジスタＴの遮光層６をそれぞれ形成
し、光電変換素子101′と薄膜トランジスタＴとの間に
容量部Ccを形成する。なお、共通電極２及び下部電極７
の下層に存在する第１のアモルファス半導体層23′は、
上述のようなプロセスで光電変換素子101′や容量部Cc
を構成する場合に必然的に残ってしまうもので、光電変
換素子101′や容量部Ccの構成に必要なものではない。

また、第４図に示すように、容量部Ccの下部電極７′を
薄膜トランジスタＴのゲート電極11と同一の部材で形成
することも考えられる。この場合、下部電極７′は、第
１のメタル層をフォトリソ法によりエッチングする際に
同時に形成する。他の構成は図２及び図３と同様であ
り、同一構成をとる部分には同一符号を付している。

上記構成によれば、下部電極７′と配線５とで第１の層
間絶縁膜21及び第２の層間絶縁膜24を挟んだ部分が容量
部Ccとなるので、図２及び図３の構成に比較して耐圧が
高い容量部Ccを得ることができる。

また、第５図及び第６図に示すように、第２図の容量部
Ccにおいて、図の表裏方向に帯状となる下部電極７を層
間絶縁膜24の上方に上部電極として形成することも考え
られる。すなわち、容量部Ccの上部電極７″は、図の表
裏方向に帯状となる第３のメタル層（Al）で形成され、
下方の電極は、各薄膜トランジスタＴのドレイン電極12
に延長形成された配線５″部分で構成されている。従っ
て、上部電極７″と前記配線５″とで前記層間絶縁膜24
を挟んだ部分が容量部Ccを形成している。また、前記配
線５″は、コンタクト孔25を介して配線５に接続される
ことにより、光電変換素子101′と薄膜トランジスタＴ
とを接続している。前記上部電極７″は、薄膜トランジ
スタＴの遮光層６と接続され、グランドレベル（一定電
位）を保つようになっている。他の構成は図２及び図３
と同様であり、同一構成をとる部分には同一符号を付し
ている。

また、第１のメタル層をフォトリソ法によりパターニン
グすることにより、ゲート電極11と同一の部材で下部電
極を形成し（第４図）、該下部電極と前記配線５″で層
間絶縁膜21を挾んで容量部Ccを形成してもよい。

以上説明した各構成ではゲート電極11が最下層に形成さ
れた逆スタガード型構造の薄膜トランジスタＴを使用し
たが、ゲート電極が上部に形成される薄膜トランジスタ
Ｔを用いることもできる。この場合、前記上部電極（第
６図の上部電極７″）を薄膜トランジスタＴのゲート電
極と同時に形成する。

また、第７図及び第８図に示すように、光電変換素子10
1′の反薄膜トランジスタＴ側に容量部Ccを形成するこ
とも考えられる。すなわち、光電変換素子101′の反薄
膜トランジスタＴ側の第２の層間絶縁膜24の下層に下部
電極7aを、第２のメタル層をフォトリソ法によりパター
ニングすることにより主走査方向に沿って帯状に形成
し、第２の層間絶縁膜24上に各光電変換素子101′に対
応する引き出し配線5aを配線５と同時にフォトリソ法に
よりパターニングで形成したものである。引き出し配線
5aの光電変換素子101′側の端部は第２の層間絶縁膜24
に開口形成されたコンタクト孔26を介して個別電極４に
接続されている。従って、下部電極7aと引き出し配線5a
とで層間絶縁膜24を挟んだ部分が容量部Ccを形成してい
る。図２及び図３と同様の構成をとる部分については同
一符号を付してその詳細な説明を省略する。また、図４
に示すように、下部電極7aを第１のメタル層をフォトリ
ソ法によりパターニングすることにより形成してもよ
い。

しかしながら、上述した図２乃至図８に示した各構成で
は、薄膜トランジスタＴをフォトリソ法で作製すると
き、露光に際しアライメントがずれることによりドレイ
ン電極12の主走査方向にパターンがずれ、オーバーラッ
プ容量Cgdが変化する場合がある。オーバーラップ容量C
gdが変化するとフィールドスルーによる電位変化も異な
るものとなるので、均一な出力電圧が得られる構成の画
像読取装置を得ることができないという問題がある。

本発明はこの点をも考慮し、薄膜トランジスタの作製工
程でのアライメントずれに対処できるように前記容量部
Ccを配置することを特徴とするものであり、第９図乃至
第11図に本発明の第１の実施例を示す。すなわち、薄膜
トランジスタＴのゲート電極とドレイン電極間に形成さ
れるオーバーラップ容量と同一構成の容量部Ccを光電変
換素子101′と薄膜トランジスタＴとの間に介在させた
ものである。第９図乃至第11図において、図２及び図３
と同一構成部分については同一符号を付している。

本実施例では、前記容量部Ccは、ゲート電極に対応する
下部電極31と、第１の層間絶縁膜21と、チャンネル部23
と、チャンネル保護部22と、ドレイン電極に対応する上
部電極32とから成り、第10図に示すように、薄膜トラン
ジスタＴからソース電極を除いた構成となっている。ま
た、薄膜トランジスタＴのドレイン電極12とソース電極
13は、光電変換素子101′が並設される方向（主走査方
向）に設けられている。容量部Ccは、配線５を中心とし
て反薄膜トランジスタＴ側（主走査方向側に薄膜トラン
ジスタＴと対称的）に、薄膜トランジスタＴのドレイン
電極12を180゜回転させて副走査方向にずれた位置に配
置している。換言すると、容量部Ccは、薄膜トランジス
タＴと光電変換素子101′とを接続する配線５に対して
前記光電変換素子側のオーバーラップ容量部分と反対側
に配置している。また、容量部Ccの下部電極31幅，上部
電極32幅は、薄膜トランジスタＴのゲート電極11及びド
レイン電極12と同じ寸法で形成され、容量部Ccの容量は
薄膜トランジスタＴのゲート電極11とドレイン電極12間
に形成されるオーバーラップ容量と同一容量となるよう
にしている。容量部Ccの上部電極32は、コンタクト孔27
を介して個別電極４に接続された配線５に接続されてい
る。容量部Ccの下部電極31は、隣接する薄膜トランジス
タＴのゲート電極11に接続されている。薄膜トランジス
タＴのゲート電極11は、同一ブロック内であれば全て同
電位であるので、下部電極31を一定の電位に保持するこ
とができる。また、例えば、前記下部電極31と薄膜トラ
ンジスタＴの遮光層６（第９図においては簡略化のため
省略している）とをコンタクトホール（図示せず）を介
して接続し、下部電極31をグランドレベルに保つように
してもよい（遮光層６は接地されている）。また、前記
容量部Ccと薄膜トランジスタＴとは、図２及び図３で説
明したように、薄膜プロセスで同時に製造される。

従って本実施例によれば、薄膜トランジスタＴのフォト
リソ法による露光に際し、アライメントがずれることに
よりドレイン電極12の主走査方向にパターンがずれ、ゲ
ート電極11とドレイン電極12との間のオーバーラップ容
量が増減すると、容量部Ccのパターンも同じようにずれ
が生じ、前記オーバーラップ容量の増減を相殺するよう
に容量部のオーバーラップ容量が変化する。

具体的に説明すると、第11図において薄膜トランジスタ
Ｔのパターンが右に幅ｗだけずれると、容量部Ccのパタ
ーンも第10図の右方向に幅ｗだけずれる。従って、薄膜
トランジスタＴのゲート電極11とドレイン電極12間のオ
ーバーラップ容量が減少するが、この容量分だけ容量部
Ccのオーバーラップ容量が増加する。その結果、薄膜ト
ランジスタＴのゲート電極11とドレイン電極12間のオー
バーラップ容量と、容量部Ccの下部電極31と上部電極32
間のオーバーラップ容量との和は常に一定に保たれ、光
電変換素子101′から抽出される出力電圧の均一性を図
ることができる。

また、ドレイン電極12側のオーバーラップ容量が変化す
ると、当然ソース側のオーバーラップ容量も変化する。
光電変換素子101′の寄生容量，薄膜トランジスタＴの
ドレイン電極12側のオーバーラップ容量に貯蔵された電
荷は、薄膜トランジスタＴがオン状態になることによっ
て、薄膜トランジスタＴのソース電極13側のオーバーラ
ップ容量及び多層配線部104に接続された負荷容量ＣLで
配分される。しかしながら、この負荷容量ＣLはソース
電極13側のオーバーラップ容量に比較して充分大きい値
（負荷容量：ソース電極13側のオーバーラップ容量が9
9:1程度）にすれば、ソース電極13側のオーバーラップ
容量の変化は、抽出される出力電圧に影響を与えない。

第12図及び第13図は本発明の第２の実施例を示すもの
で、図９乃至図11の構成と略同じであるが、薄膜トラン
ジスタＴと容量部Ccとを主走査方向において一列に並設
し、ソース電極13,ドレイン電極12,上部電極32を一列に
配列したものである。換言すれば、容量部Ccを、各薄膜
トランジスタＴ間に位置し且つ前記薄膜トランジスタＴ
と光電変換素子101′とを接続する配線５に対して前記
光電変換素子側のオーバーラップ容量部分と線対称に配
置している。また、下部電極31を同一ビット内のゲート
電極11に接続している。なお、第12図においては、簡略
化のため遮光層６を省略している。本実施例の構成によ
る作用は第１実施例と同様である。

第14図及び第15図は本発明の第３の実施例を示すもので
あり、ドレイン電極に対してソース電極が二個設けられ
た薄膜トランジスタを光電変換素子101′に接続し、光
電変換素子101′側の薄膜トランジスタＴのオーバーラ
ップ容量部分の面積を増加させて容量部としたものであ
る。すわなち、光電変換素子101′に接続された配線５
がコンタクト孔28を介してドレイン電極12に接続され、
このドレイン電極12に対して前記配線５を中心に対称的
に二個のソース電極11が形成されている。従って、ドレ
イン電極12とソース電極間の下層には、それぞれゲート
電極11の引き出し部が形成されているので、そのオーバ
ーラップ容量は２倍の容量をもつことになる。また、薄
膜トランジスタＴのソース電極13,ドレイン電極12,ソー
ス電極13は主走査方向に一列に並設されている。

本実施例によると、第１の実施例と同様に、薄膜トラン
ジスタＴのフォトリソ法による露光に際し、アライメン
トがずれることによりドレイン電極12の主走査方向にパ
ターンがずれ、ゲート電極11とドレイン電極12との間の
オーバーラップ容量が増減すると、他方の薄膜トランジ
スタＴのパターンも同じようにずれが生じ、前記オーバ
ーラップ容量の増減を相殺するようにゲート電極11とド
レイン電極12との間のオーバーラップ容量が変化する。
従って、薄膜トランジスタＴのゲート電極11とドレイン
電極12間の全体のオーバーラップ容量を一定値に保つこ
とができ、光電変換素子101′から抽出される出力電圧
の均一性を図ることができる。

また、本実施例によれば、薄膜トランジスタＴのゲート
電極11とソース電極13間の全体のオーバーラップ容量も
一定値に保つことができ、負荷容量ＣLの設計の自由度
が大きくなる（薄膜トランジスタのゲート電極とソース
電極間のオーバーラップ容量に対して、負荷容量を大き
くする必要がない。ただし転送速度を速くするため、光
電変換素子側の容量に対してある程度大きくする必要が
ある。）更に、一つのドレイン電極12に対してソース電極13を二
個設けることにより、チャンネル幅を２倍にすることが
でき、チャンネル抵抗を低下させ、転送時間の短縮を図
ることができる。

（発明の効果）本発明によれば、薄膜トランジスタや容量部の具体的な
配置構成を工夫することにより、薄膜トランジスタのフ
ォトリソ工程においての主走査方向のアライメントの位
置ずれで薄膜トランジスタのオーバーラップ容量が変化
しても、その変化分を前記薄膜トランジスタや容量部で
補うことができ、光電変換素子から抽出される出力電圧
の均一性を図ることができる。

【図面の簡単な説明】

第１図は本発明の画像読取装置の等価回路図、第２図は
画像読取装置において容量部Ccを構成する場合の例を示
す一部平面説明図、第３図は第２図のＡ−Ａ′断面説明
図、第４図は画像読取装置において容量部Ccを構成する
場合の例を示す断面説明図、第５図は画像読取装置にお
いて容量部Ccを構成する場合の例を示す一部平面説明
図、第６図は第５図のＢ−Ｂ′断面説明図、第７図は画
像読取装置において容量部Ccを構成する場合の例を示す
一部平面説明図、第８図は第７図のＣ−Ｃ′断面説明
図、第９図は本発明の第１の実施例に係る画像読取装置
の一部平面説明図、第10図は第９図のＤ−Ｄ′断面説明
図、第11図は第９図のＥ−Ｅ′断面説明図、第12図は本
発明の第２の実施例に係る画像読取装置の一部平面説明
図、第13図は第12図のＦ−Ｆ′断面説明図、第14図は本
発明の第３の実施例に係る画像読取装置の一部平面説明
図、第15図は第14図のＧ−Ｇ′断面説明図、第16図乃至
第19図は従来の画像読取装置を示すもので、第16図は画
像読取装置全体の等価回路図、第17図は１ビット分の等
価回路図、第18図は画像読取装置の構造を示す一部平面
説明図、第19図は第18図のＨ−Ｈ′断面説明図、第20図
は第１図の画像読取装置の１ビット分の簡易等価回路
図、第21図は従来の画像読取装置の１ビット分の簡易等
価回路図、第22図はフィードスルーを説明するための波
形図、第23図はフォトダイオードのバイアスが順バイア
スとなった場合のフィードスルーを説明するための波形
図である。１……絶縁性基板２……共通電極３……光電変換層４……個別電極５……配線７……下部電極７′……下部電極７″……上部電極 11……ゲート電極 12……ドレイン電極 13……ソース電極 21……第１の層間絶縁膜 24……第２の層間絶縁膜 31……下部電極 32……上部電極 101……光電変換素子アレイ 101′……光電変換素子 102……容量部アレイ 103……電荷転送部 104……多層配線部 PD……フォトダイオードＣD……寄生容量 Cc……容量部Ｔ……薄膜トランジスタ Cgd……オーバーラップ容量ＣL……負荷容量

Claims

【特許請求の範囲】

【請求項１】原稿画像の微小区域の明暗情報に対応した
電荷を発生させるため主走査方向に多数並設した光電変
換素子と、これら光電変換素子にそれぞれ直列に接続さ
れてゲート電極への所定電圧の印加に基づきオン・オフ
制御される薄膜トランジスタとを具備し、前記電荷を前
記光電変換素子の寄生容量及び薄膜トランジスタのオー
バーラップ容量に貯蔵し、前記薄膜トランジスタの反光
電変換素子側に接続される負荷容量に転送し、各負荷容
量に転送貯蔵された電荷を順次抽出して前記原稿画像に
対応した画像情報を得る画像読取装置において、前記各薄膜トランジスタは主走査方向にソース，ドレイ
ン電極を有し、この薄膜トランジスタの光電変換素子側のオーバーラッ
プ容量部分と同一構成の容量部を、各薄膜トランジスタ
と光電変換素子との間に位置し且つ前記薄膜トランジス
タと光電変換素子とを接続する配線に対して前記光電変
換素子側のオーバーラップ容量部分と反対側に配置した
ことを特徴とする画像読取装置。
【請求項２】原稿画像の微小区域の明暗情報に対応した
電荷を発生させるため主走査方向に多数並設した光電変
換素子と、これら光電変換素子にそれぞれ直列に接続さ
れてゲート電極への所定電圧の印加に基づきオン・オフ
制御される薄膜トランジスタとを具備し、前記電荷を前
記光電変換素子の寄生容量及び薄膜トランジスタのオー
バーラップ容量に貯蔵し、前記薄膜トランジスタの反光
電変換素子側に接続される負荷容量に転送し、各負荷容
量に転送貯蔵された電荷を順次抽出して前記原稿画像に
対応した画像情報を得る画像読取装置において、前記各薄膜トランジスタは主走査方向にソース，ドレイ
ン電極を有し、この薄膜トランジスタの光電変換素子側のオーバーラッ
プ容量部分と同一構成の容量部を、各薄膜トランジスタ
間に位置し且つ前記薄膜トランジスタと光電変換素子と
を接続する配線に対して前記光電変換素子側のオーバー
ラップ容量部分と線対称に配置したことを特徴とする画
像読取装置。
【請求項３】原稿画像の微小区域の明暗情報に対応した
電荷を発生させるため主走査方向に多数並設した光電変
換素子と、これら光電変換素子にそれぞれ直列に接続さ
れてゲート電極への所定電圧の印加に基づきオン・オフ
制御される薄膜トランジスタとを具備し、前記電荷を前
記光電変換素子の寄生容量及び薄膜トランジスタのオー
バーラップ容量に貯蔵し、前記薄膜トランジスタの反光
電変換素子側に接続される負荷容量に転送し、各負荷容
量に転送貯蔵された電荷を順次抽出して前記原稿画像に
対応した画像情報を得る画像読取装置において、前記各薄膜トランジスタは、光電変換素子に接続される
ドレイン（ソース）電極に対して一対のソース（ドレイ
ン）電極を有し、この一対のソース（ドレイン）電極は
前記ドレイン（ソース）電極に対して主走査方向におい
て線対称となるように構成し、前記一対のソース（ドレ
イン）電極は互に電気的に接続して成ることを特徴とす
る画像読取装置。