JP4207406B2 - 薄膜トランジスタの製造方法、フォトセンサ及び読取装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、フォトセンサ等に用いられる薄膜トランジスタ、特に二つのゲート電極(トップゲート電極及びボトムゲート電極)を有するダブルゲート型薄膜トランジスタの製造方法に関する。また、本発明は、この製造方法により製造されたダブルゲート型薄膜トランジスタの用いるフォトセンサ及び該フォトセンサを備える読取装置に関する。
【0002】
【従来の技術】
印刷物や写真、あるいは、指先の微細な凹凸により指紋の形状を読み取る二次元画像の読取装置として、フォトセンサ(光電変換素子)をマトリクス状に配列して構成されるフォトセンサアレイを有する構造のものがある。このフォトセンサには、二つのゲート電極を有する、いわゆる、ダブルゲート構造を有するダブルゲート型薄膜トランジスタ(以下、DG−TFTと称する)が用いられる。
【0003】
具体的には、図15に示すように、このDG−TFT50は、光が入射されると電子−正孔対が生成される半導体膜54と、半導体膜54の両端にそれぞれ設けられた不純物半導体膜56a,56b(以下、不純物膜という)と、不純物膜56a,56b上に形成され、半導体膜54を励起する光に対し遮光性を示すソース電極57及びドレイン電極58と、半導体膜54の上方に設けられたチャネル保護膜55と、ソース電極57及びドレイン電極58を覆うトップゲート絶縁膜59と、トップゲート絶縁膜59上に形成されたトップゲート電極60と、半導体膜54の下方に設けられたボトムゲート絶縁膜53と、ボトムゲート絶縁膜53の下部に形成され、半導体膜54を励起する光に対し遮光性を示すボトムゲート電極52と、を有して構成され、これらが絶縁性基板51上に形成されている。
すなわち、図15に示すDG−TFT50は、半導体膜54,チャネル保護膜55,ソース電極57,ドレイン電極58,トップゲート絶縁膜59,トップゲート電極60により形成される光キャリア蓄積部と、半導体膜54,ソース電極57,ドレイン電極58,ボトムゲート絶縁膜53,ボトムゲート電極52により形成されるMOSトランジスタとを備えており、半導体膜54は、光キャリア蓄積部の光生成領域及びMOSトランジスタのチャネル領域として機能している。
【0004】
ここで、このDG−TFT50の一部の製造工程に着目すると、まず、図16(a),(b)に示すように、絶縁性基板51上に、パターニングされたボトムゲート電極52,ボトムゲート絶縁膜53,半導体膜54,パターニングされたチャネル保護膜55,不純物膜56a,56bが順次成膜された状態において、フォトリソグラフィー法による工程が行われるために、不純物膜56のうち、ソース電極及びドレイン電極の下部に配置される二つの部分の不純物膜56が、レジストR0で覆われる。
【0005】
その後、図16(a),(b)に示す状態において、レジストR0で覆われていない部分の不純物膜56及び半導体膜54が、ドライエッチング法により、除去される。すなわち、図16(a),(b)に示す不純物膜56は、図16(c),(d)に示すように、ソース電極及びドレイン電極の下部に配置されるように分割されて不純物膜56a,56bとされ、この不純物膜56a,56bが各トランジスタの領域内に残される状態となる。そして、不純物膜56a,56bを覆っていたレジストR0が除去されて、図16(e),(f)に示すように、不純物膜56a,56bが所定の位置に成膜された状態とされる。
【0006】
【発明が解決しようとする課題】
ところで、上述したドライエッチング法による工程は、イオン衝撃を低減するため、プラズマエッチングにより行われる。
プラズマエッチング時においては紫外線を照射し(図16(c)参照)、レジストR0で覆われていない不純物膜56及び半導体膜54の両膜を、充分な時間をかけて除去するが、チャネル保護膜55上に配置されるとともにソース電極側とドレイン電極側に分割されるために除去される部分の不純物膜56の除去部56c(図16(a),(b)参照)においては、この不純物膜56の除去部56c一膜だけが除去されれば足りるので、除去部56cの下部に配置されるチャネル保護膜55と半導体膜54に、不純物膜56及び半導体膜54の両膜を除去するためのエッチング時間に対応した余計な時間分の紫外線が照射されてしまう。
これにより、図16(e),(f)に示すように、チャネル保護膜55と半導体膜54との界面及びその近傍の半導体膜54に、不必要なプラズマダメージ(同図中×印参照)を与えてしまう可能性があった。
【0007】
そこで、本発明は、エッチング時にチャネル保護膜と半導体膜との界面及びその近傍の半導体膜に不必要なプラズマダメージを与えることのない薄膜トランジスタの製造方法を提供する。また、本発明は、この製造方法により製造されたトランジスタを用いるフォトセンサ及び該フォトセンサを備える読取装置を提供する。
【0008】
【課題を解決するための手段】
請求項1記載の発明は、チャネル部を形成する半導体膜の両端に積層されるソース電極及びドレイン電極と、前記チャネル部を形成する半導体膜を挟んで互いに対向して配置されるボトムゲート電極及びトップゲート電極とを備える薄膜トランジスタの製造方法であって、
例えば図5に示すように、絶縁性基板上(20)に、パターニングされたボトムゲート電極(BG)と、ゲート絶縁膜(22)と、半導体膜(23)と、パターニングされたチャネル保護膜(24a)と、不純物半導体膜(25a)とが順次成膜された状態で、前記チャネル保護膜上に成膜された前記不純物半導体膜を前記ソース電極及びドレイン電極のそれぞれの下部に配置されるように分割する不純物半導体膜分割工程と、前記半導体膜及び前記不純物半導体膜を各トランジスタの領域(トランジスタ領域28)内に残すように各トランジスタの前記領域以外の部分の前記不純物半導体膜及び前記半導体膜を除去してパターニングするトランジスタ領域形成工程とを備え、
前記トランジスタ領域形成工程と前記不純物半導体膜分割工程とが別々に行われ、それぞれプラズマエッチングを含むことを特徴とする。
【0009】
請求項1記載の発明によれば、不純物半導体膜分割工程では不純物半導体膜一膜だけが除去され、トランジスタ領域形成工程では不純物半導体膜及び半導体膜の両膜が除去される。
従って、不純物半導体膜分割工程とトランジスタ領域形成工程とを別々に行うことととすれば、両工程に要求されるエッチング時間に合わせて、成膜された不純物半導体膜又は半導体膜の除去を行うことができる。
これにより、不純物半導体膜分割工程における不純物半導体膜一膜だけの除去に要するエッチング時間を、トランジスタ領域形成工程における不純物半導体膜及び半導体膜の二膜を除去するのに要するエッチング時間に合わせる必要がないので、エッチングの際に紫外線を用いる場合に、チャネル保護膜と半導体膜との界面及びその近傍の半導体膜(以下、紫外線照射部という)に照射される紫外線の時間や露光量を抑えることができるのでこれらでの紫外線劣化を抑制することができる。
【0010】
請求項2記載の発明は、請求項1記載の薄膜トランジスタの製造方法において、例えば図5に示すように、
前記不純物半導体膜分割工程では、チャネル保護膜上の不純物半導体膜を前記ソース電極側と前記ドレイン電極側に分割するために除去される不純物半導体膜の除去部(27)を除く不純物半導体膜を第一のレジスト(R1)で覆い、前記除去部を除去するとともに、前記第一のレジストを除去し、
前記トランジスタ領域形成工程では、各トランジスタの領域(28)内に残される半導体膜上の不純物半導体膜及びチャネル保護膜を第二のレジスト(R2)で覆い、該第二のレジストに覆われていない不純物半導体膜及び半導体膜を除去するとともに、前記第二のレジストを除去し、
前記不純物半導体膜分割工程の後に、前記トランジスタ領域形成工程が行われることを特徴とする。
【0011】
請求項2記載の発明によれば、不純物半導体膜分割工程では不純物半導体膜の除去部の除去、すなわち不純物半導体膜分割工程でのエッチングを必要最小限の時間で行うことができ、紫外線照射部への紫外線照射時間を最小のものとすることができる。また、トランジスタ領域形成工程では、不純物半導体膜の除去部の下部に配置されたチャネル保護膜が第二のレジストで覆われるので、この工程においては、紫外線照射部は、第二のレジストにより、紫外線照射から保護されるようになっている。以上のことより、紫外線照射部に与えるダメージを大幅に低減することができる。
【0012】
請求項3記載の発明は、請求項1記載の薄膜トランジスタの製造方法において、例えば図12に示すように、
前記不純物半導体膜分割工程では、チャネル保護膜上の不純物半導体膜を前記ソース電極側と前記ドレイン電極側に分割するために除去される不純物半導体膜の除去部を除く不純物半導体膜を第一のレジストで覆い、前記除去部を除去するとともに、前記第一のレジストを除去し、
前記トランジスタ領域形成工程では、各トランジスタの領域内に残される半導体膜上の不純物半導体膜及びチャネル保護膜を第二のレジストで覆い、該第二のレジストに覆われていない不純物半導体膜及び半導体膜を除去するとともに、前記第二のレジストを除去し、
前記トランジスタ領域形成工程の後に、前記不純物半導体膜分割工程が行われることを特徴とする。
【0013】
請求項3記載の発明によれば、請求項2の発明と同様の効果を奏する。
ここで、請求項2記載の発明では、不純物半導体膜分割工程が先に行われ、その後にトランジスタ領域形成工程が行われるが、不純物半導体膜分割工程においてエッチング時間が短時間であった場合に、エッチング時の反応生成物が充分に除去されない状態で、この反応生成物が、第一のレジストで覆われていない不純物半導体膜の除去部の端部に付着して残る可能性がある。この場合に、完成されたトランジスタを駆動させると、チャネル部間が完全に分離されないことにより、チャネル部間でリーク電流が流れ、トランジスタの加工不良を招く可能性がある。
しかしながら、請求項3記載の発明によれば、トランジスタ領域形成工程が先に行われ、その後に、不純物半導体膜分割工程が行われるので、トランジスタ領域形成工程において充分な時間のエッチングを行うことができ、エッチング時の反応生成物を完全に除去することができる。これにより、加工不良の要因となるチャネル部間のリーク電流を防止でき、加工精度の高いトランジスタを製造することができる。
【0014】
請求項4記載の発明は、請求項3記載の薄膜トランジスタの製造方法において、例えば図13に示すように、前記不純物半導体膜分割工程に用いられる第一のレジストは、前記各トランジスタの領域内のうち、ソース電極及びドレイン電極の下部に配置される電極形成領域(36)の不純物半導体膜のみを覆うことを特徴とする。
【0015】
請求項4記載の発明によれば、電極形成領域の不純物半導体膜が第一のレジストにより覆われるので、不純物半導体膜分割工程においては、トランジスタの領域のうち電極形成領域以外の不純物半導体膜が除去される。この場合、請求項3の不純物半導体膜の除去部だけの除去とは異なり、トランジスタ領域の端部の不純物半導体膜、すなわち、チャネル部を形成するのに無関係な不純物半導体膜を除去することができる。従って、トランジスタを駆動させた際のリーク電流を確実に防止でき、より確実に加工不良の少ないトランジスタを提供することができる。
【0016】
請求項5記載の発明は、例えば図14に示すように、チャネル部を形成する半導体膜の両端に積層されるソース電極及びドレイン電極と、前記チャネル部を形成する半導体膜を挟んで互いに対向して配置されるボトムゲート電極及びトップゲート電極とを備える薄膜トランジスタの製造方法であって、
絶縁性基板上に、パターニングされたボトムゲート電極と、ゲート絶縁膜と、半導体膜と、パターニングされたチャネル保護膜と、不純物半導体膜とが順次成膜された状態で、
前記不純物半導体膜が前記ソース電極及びドレイン電極の下部に配置されるように、前記半導体膜を残した状態で前記不純物半導体膜をパターニングする不純物膜パターニング工程が行われ、
該不純物膜パターニング工程の後に、該不純物膜パターニング工程で残された半導体膜及びパターニングされた不純物半導体膜を各トランジスタの領域内に残すように、前記残された半導体膜をパターニングする半導体膜パターニング工程が行われることを特徴とする。
【0017】
請求項5記載の発明によれば、不純物膜パターニング工程では不純物半導体膜一膜だけが除去され、半導体膜パターニング工程では半導体膜一膜だけが除去される。従って、不純物膜パターニング工程においては、不純物半導体膜をパターニングする際に不純物半導体膜一膜だけのエッチング時間で足りるので、紫外線照射部への余計な時間分の紫外線が照射されることはなく、紫外線照射部に与えるダメージを低減することができる。
また、不純物膜パターニング工程及び半導体膜パターニング工程の両工程においてエッチングが行われる際に、半導体膜の下部に成膜されたゲート絶縁膜が露出された状態でエッチングが行われることはないので、このゲート絶縁膜に対するエッチングダメージを低減することができる。
【0018】
請求項6記載の発明のように、前記不純物パターニング工程及び前記半導体膜パターニング工程はプラズマエッチングを含むようにすれば、紫外線のダメージ及びプラズマの電荷によるダメージがかかる時間をそれぞれ短期間にすることができ、薄膜トランジスタ特性を向上することができる。
請求項7記載の発明のように、フォトセンサとして、請求項1〜6のいずれか一つに記載の薄膜トランジスタの製造方法により製造された薄膜トランジスタを用いることによりフォトセンサ特性に優れたデバイスを提供することができる。
【0019】
請求項8記載の発明のように、請求項7記載のフォトセンサを備える読取装置であってもよい。この読取装置は、前記フォトセンサをマトリクス状に配置して被検体を読み取るセンサ部と、該センサ部を駆動させるために駆動信号を送るドライバ回路部とを備えることを特徴とする。
【0020】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。なお、本発明の読取装置は被検体を読み取る装置に関するものであるが、本実施の形態においては、この読取装置として、被験者の指紋を読み取る指紋読取装置に適用するものとして説明する。そして、この指紋読取装置(読取装置)は、装置内部に実際に指紋(被検体)を読み取るフォトセンサを備え、このフォトセンサには、以下の実施の形態に示す製造方法により製造されるダブルゲート型薄膜トランジスタが用いられる。
【0021】
[第一の実施の形態]
図1に示すように、指紋読取装置Aは、指紋を定義づける指先での隆起した凸部と凸部間に配置する線状の凹部とを光学的に読み取る装置であって、指先を所定の位置に保持する指先保持部Bと、指先の指紋を読み取るフォトセンサデバイスCとを備えている。図2は、図1のX−X線断面図である。
【0022】
指先保持部Bは、内周が指先にフィットするような形状に形成され、後述するフォトセンサデバイスCのセンサやドライバ11〜13の半導体層を励起する励起光に対し不透明な部材であって、フォトセンサデバイスCの表面に載置されるような状態で取り付けられている。
指先保持部Bにおいて、指先の腹が接触する部分には、指先Fの腹程度の大きさに開口された楕円形状の開口部1が形成されている。そして、開口部1の開口した部分に、フォトセンサデバイスCの後述するフォトセンサ部が配置されるように、指先保持部BがフォトセンサデバイスC上に配置されて取り付けられている。
また、指先保持部Bは、導電性材料から構成されるとともに、指先保持部Bから連続した配線2を介して、接地されている。従って、被験者が指先を指先保持部Bに接触しても、指先に帯電した静電気によるフォトセンサデバイスCの誤作動・損傷を防ぐことができる。
【0023】
フォトセンサデバイスCは、図1、2に示すように、透明絶縁性基板20上に設けられた、光学的に指紋を読み取るフォトセンサ部10(センサ部)と、指先保持部Bの下方に設けられた、該フォトセンサ部10を駆動させる駆動信号を供給する各種ドライバ回路部(トップゲートドライバ11,ボトムゲートドライバ12,ドレインドライバ13)と、バックライト37及び導光板32とを有する。
【0024】
フォトセンサ部10は、図1に示すように、前述した指先保持部Bの開口部1の開口した部分に露出した状態で、配置されている。
また、フォトセンサ部10は、図1に示すように、マトリクス状に配置された複数のダブルゲート型薄膜トランジスタ10a(以下、DG−TFT10aという)により構成されている。
トップゲートドライバ11,ボトムゲートドライバ12,ドレインドライバ13の上方には不透明な指先保持部Bが配置されているために、上方から照射される紫外線や各ドライバのトランジスタを励起する波長帯の光を含む外光が直接各ドライバ11〜13に入射されることを抑えるので、励起光による各ドライバ11〜13のトランジスタへの誤動作や、紫外線による劣化を防止することができる。
なお、このDG−TFT10aは、光学的に二次元画像(本実施形態に係る指紋読取装置においては被験者の指紋)を読み取るフォトセンサとしての機能を有するものである。
【0025】
図4に示すように、各DG−TFT10aは、ボトムゲート電極BGと、ボトムゲート絶縁膜22と、半導体膜23と、チャネル保護膜24a,24bと、不純物半導体膜(以下、不純物膜という)25a,25b,26と、ソース電極S1,S2と、ドレイン電極Dと、トップゲート絶縁膜29と、トップゲート電極TGと、保護絶縁膜31とを備える。
【0026】
ボトムゲート電極BGは、絶縁性基板20上に形成されている。絶縁性基板20は、可視光に対して透過性を有するとともに絶縁性を有し、ガラス等から構成される。ボトムゲート電極BG及び絶縁性基板20を被覆するようにして、ボトムゲート絶縁膜22が、ボトムゲート電極BG及び絶縁性基板20上に設けられている。ボトムゲート電極BGに対向するようにして、半導体膜23がボトムゲート絶縁膜22上に設けられている。この半導体膜23はアモルファスシリコン又はポリシリコン等からなり、この半導体膜23に対して可視光が入射されると、半導体膜23には電子−正孔対が発生するようになっている。
【0027】
半導体膜23には、チャネル保護膜24a,24bが、互いに離れて並列に配設されている。不純物膜25aは半導体膜23のチャネル長方向の一端部に設けられており、他端部に不純物膜25bが設けられている。チャネル保護膜24aとチャネル保護膜24bとの間において、不純物膜26が半導体膜23の中央上に設けられており、この不純物膜26は不純物膜25a、25bから離れている。そして、不純物膜25a,25b,26及びチャネル保護膜24a,24bによって、半導体膜23は覆われるようになっている。平面視して、不純物膜25aの一部はチャネル保護膜24a上の一部に重なっており、不純物膜25bはチャネル保護膜24b上の一部に重なっている。また、不純物膜25a,25b,26は、n型の不純物イオンがドープされたアモルファスシリコンからなる。
【0028】
不純物膜25a上にソース電極S1が設けられており、不純物膜25b上にソース電極S2が設けられており、不純物膜26上にドレイン電極Dが設けられている。平面視して、ソース電極S1はチャネル保護膜24a上の一部に重なっており、ソース電極S2はチャネル保護膜24b上の一部に重なっており、ドレイン電極Dはチャネル保護膜24a,24b上の一部に重なっている。また、ソース電極S1,S2、ドレイン電極Dは互いに離れている。トップゲート絶縁膜29は、ボトムゲート絶縁膜22、チャネル保護膜24a,24b、ソース電極S1,S2及びドレイン電極Dを覆うように形成されている。トップゲート絶縁膜29上には、半導体膜23に対向配置されたトップゲート電極TGが設けられている。トップゲート絶縁膜29及びトップゲート電極TG上に、保護絶縁膜31が設けられている。
【0029】
以上のDG−TFT10aは、次のような第一及び第二のダブルゲート型フォトセンサが絶縁性基板20上に並列に配置されてなる構成となっている。すなわち、第一のダブルゲート型フォトセンサは、半導体膜23、チャネル保護膜24a、ソース電極S1、ドレイン電極D、トップゲート絶縁膜29及びトップゲート電極TGで構成される光キャリア蓄積部と、半導体膜23、ソース電極S1、ドレイン電極D、ボトムゲート絶縁膜22及びボトムゲート電極BGで構成されるMOSトランジスタとを備えており、半導体膜23は、光キャリア蓄積部の光生成領域及びMOSトランジスタのチャネル領域として機能している。
一方、第二のダブルゲート型フォトセンサは、半導体膜23、チャネル保護膜24b、ソース電極S2、ドレイン電極D、トップゲート絶縁膜29及びトップゲート電極TGで構成される光キャリア蓄積部と、半導体膜23、ソース電極S2、ドレイン電極D、ボトムゲート絶縁膜22、ボトムゲート電極BGで構成されるMOSトランジスタとを備えており、半導体膜23は、光キャリア蓄積部の光生成領域及びMOSトランジスタのチャネル領域として機能している。
【0030】
上述したDG−TFT10aにおいては、図1及び図3に示すように、トップゲート電極TGはトップゲートライン(以下、TGLという)に、ボトムゲート電極BGはボトムゲートライン(以下、BGLという)に、ドレイン電極Dはドレインライン(以下、DLという)に、ソース電極S1,S2は接地されたグラウンドライン(以下、GLという)にそれぞれ接続されている。
【0031】
なお、図1〜4において、チャネル保護膜24a,24b、トップゲート絶縁膜29、トップゲート電極TG上に設けられた保護絶縁膜31は、窒化シリコン等の透光性の絶縁膜からなり、また、トップゲート電極TG及びTGLはITO(Indium-Tin-Oxide)等の透光性の導電性材料からなり、ともに可視光に対し高い透過率を示す。
一方、ソース電極S1,S2、ドレイン電極D、ボトムゲート電極BG及びBGLは、クロム、クロム合金、アルミ、アルミ合金等から選択された可視光の透過を遮断する材質により構成されている。
なお、保護絶縁膜31は、図1に示す指先支持部Bの開口部1から露出し、指先の凸部が接触する箇所となる。
【0032】
また、図1及び4に示すように、絶縁性基板20の下方には、平面形状の導光板32及び該導光板32の周囲に配置された蛍光管37が設けられている。導光板32は蛍光管37が配置された側面及び上面を除き反射部材で覆われ、蛍光管37は、コントローラ14に従いDG−TFT10aが励起する波長域の光を導光板32に照射する。
【0033】
そして、フォトセンサ部10は、指先保持部Bの開口部1及びその周辺にマトリクス状にDG−TFT10aが配置される状態になっている。
また、指紋照合時に帯電した指先が指先保持部Bに接触し保持されると、指先を介して放電されるとともに、指の容量による電圧変化又は電流変化をコントローラ14が検知し、フォトセンス、すなわち指紋読取処理するためにバックライト37を発光するとともに制御信号Tcntをトップゲートドライバ11に、制御信号Bcntをボトムゲートドライバ12に、制御信号Dcntをドレインドライバ13に、送信する。コントローラ14は、指特有のキャパシタによる電気的変位を読み取り制御信号Tcnt、制御信号Bcnt、制御信号Dcntを出力することが可能であるのみならず指以外の指とは異なるキャパシタの被検体が接触した場合の電気的変位を読み取り、被検体が指でないことを認証して制御信号Tcnt、制御信号Bcnt、制御信号Dcntを出力しないようにすることが可能である。
【0034】
ここで、上述したDG−TFT10aの製造方法について、図5を参照するとともに、本発明の特徴的な製造過程を、特に中心にして詳細に説明する。なお、図4に示す各DG−TFT10aは、ドレイン電極Dを共通の電極として、ドレイン電極Dの両側にソース電極S1,S2を配置した構造となっているが、本発明のDG−TFT10aの製造方法は、従来のDG−TFTの製造方法にも適用できるので、以下の説明を簡単にするために、従来のDG−TFTにおける製造方法を想定して説明する。また、以下の実施の形態(第二乃至第四の実施の形態)においても、従来のDG−TFTにおける製造方法を想定した説明とする。
【0035】
まず、ガラス等の絶縁性基板20上に、ボトムゲート電極BGとなる100nm厚のクロム膜を成膜し、通常のフォトリソグラフィー法によりボトムゲート電極BGを所定の形状に加工成形する。次に、ボトムゲート電極BGを含む絶縁性基板20を覆うように、窒化シリコン等の透光性の250nm厚の絶縁膜を成膜し、ボトムゲート絶縁膜22を形成する。
【0036】
続いて、50nm厚の真性アモルファスシリコン半導体から構成され、光が入射されると電子−正孔対が生成される半導体膜23、及び、チャネル部を形成する半導体膜23を保護する100nm厚のチャネル保護膜24aを順次成膜する。そして、フォトリソグラフィー法によりチャネル保護膜24aを所定の形状に加工成形する。
【0037】
次に、所定形状に成膜されたチャネル保護膜24a及び半導体膜23上に、例えば燐イオン等の不純物をドープしたアモルファスシリコン半導体からなる25nm厚の不純物膜25aを成膜する。なお、この状態においては、図5(a)に示すように、絶縁性基板20上に、パターニングされたボトムゲート電極BGと、ボトムゲート絶縁膜22と、半導体膜23と、パターニングされたチャネル保護膜24aと、不純物膜25aとが順次成膜された状態となっている。
【0038】
そして、この状態で、半導体膜23及び不純物膜25aを各DG−TFT10aの領域内に残すようにパターニングするトランジスタ領域形成工程と、チャネル保護膜24a上に成膜された不純物膜25aを、ソース電極及びドレイン電極のそれぞれの下部に配置されるように分割する不純物半導体膜分割工程とが別々に行われる。
【0039】
すなわち、不純物半導体膜分割工程では、まず、図5(a),(b)に示すように、不純物膜25aをソース電極側とドレイン電極側に分割するために、チャネル保護膜24a上に成膜された不純物膜25aに、スリット状の除去部27を露出するように除去部27を除く不純物膜25aをレジストR1で覆う。次いで、プラズマエッチングにより、不純物膜25aの除去部27を除去してチャネル保護膜24a上の不純物膜25aの端面25eを露出させる。このときの紫外線照射時間/露光量は、不純物膜25aを除去するのに必要な時間/露光量のみでよい。この後レジストR1を残した状態で酸素プラズマアッシングを行い、露出された不純物膜25aの端面25eを酸化膜とする。これによってアモルファスシリコンのような不純物膜25aは、その後のプロセスで形成されるソース電極とドレイン電極となるメタルとの接触により変成して除去しにくいシリサイドになってしまうが、端面25eでシリサイドが発生し成長すると電流リーク等の特性のばらつきの恐れがあるので、酸素プラズマアッシングにより不純物膜25aの端面25eを酸化することでシリサイドとなることを防止することができる。その後、ウェットエッチングによりレジストR1を除去し、図5(c),(d)に示す状態とする。この状態においては、図5(d)に示すように、チャネル保護膜24aの上部に配置されていた除去部が除去されて、チャネル保護膜24aがスリット状に表面に露出した状態となっている。
【0040】
そして、上述の不純物半導体膜分割工程の後に、トランジスタ領域形成工程が行われる。トランジスタ領域形成工程では、まず、図5(e)(f)に示すように、半導体膜23上に配置された不純物膜25a及びチャネル保護膜24aのうち、略長方形状とされたトランジスタ領域28(図5(f)参照)内に残される部分を、レジストR2で覆う。その後、プラズマエッチングにより、トランジスタ領域28以外の部分(レジストR2で覆われていない部分)の不純物膜25a(不純物膜26)及び半導体膜23を除去する。この工程では、不純物膜25a(不純物膜26)及び半導体膜23を除去するのに必要な時間/露光量だけ紫外線が照射されるが、パターニング後に残される不純物膜25a(不純物膜26)、チャネル保護膜24a及びチャネル保護膜24a下方の半導体膜23は、レジストR2により覆われているので紫外線やプラズマで生じる電荷から保護されている。この後レジストR2を残した状態で酸素プラズマアッシングにより、露出された不純物膜25a、26の端面25f、26f及び半導体膜23の端面23aを酸化膜とする。そして、第二のレジストR2を除去し、図5(g),(h)に示す状態とする。この状態においては、不純物膜25aがソース電極及びドレイン電極の下部に配置されるように分割された不純物膜25a,26とされ、この不純物膜25a,26間にスリット状にチャネル保護膜24aが露出した状態となっている。
【0041】
なお、不純物半導体膜分割工程とトランジスタ領域形成工程との両過程で行われたプラズマエッチングに用いたガスは、SF6/C12/H2から構成される混合ガスであり、以下の実施の形態に示すプラズマエッチングに用いたガスもこれと同様である。
【0042】
続いて、スパッタ法等により、可視光の透過を遮断するクロム、タングステン、アルミニウム等の導電膜を成膜する。そして、フォトリソグラフィー法,エッチング法により、この導電成膜を所定の形状に加工形成し、ソース電極S1及びドレイン電極Dを形成する。ソース電極S1及びドレイン電極Dは、不純物膜25a及び不純物膜26をそれぞれ覆っている。
その後、窒化シリコン等の透光性の絶縁膜からなるトップゲート絶縁膜29を成膜し、さらに、このトップゲート絶縁膜29上にITO(Indium-Tin-Oxide)等の透明電極を成膜し、この透明電極を所定形状に加工形成し、トップゲート電極TGを形成する。そして、トップゲート電極TGを含むトップゲート絶縁膜29上に保護絶縁膜31を成膜する。
【0043】
以上の工程により、指紋読取装置Aのフォトセンサ部10における各DG−TFT10aが製造される。本実施の形態に係るDG−TFT10aの製造方法によれば、不純物半導体膜分割工程では不純物膜25a一膜だけが除去され、トランジスタ領域形成工程では不純物膜25a及び半導体膜23の両膜が除去される。従って、不純物半導体膜分割工程とトランジスタ領域形成工程とを別々に行うことにより、両工程のそれぞれに要求されるエッチング時間/露光量に合わせて、成膜された不純物膜25a又は半導体膜23の除去を行うことができる。
【0044】
すなわち、不純物半導体膜分割工程では、不純物膜25aの除去部27一膜だけのエッチング時間/露光量で除去部27を除去できるので、エッチングを必要最小限の時間/露光量で行うことができ、チャネル保護膜24aと半導体膜23との界面及びその近傍の半導体膜23(以下、紫外線照射部という、図5(c)(g)中の符号35参照)への紫外線照射時間/露光量を最小のものとすることができる。なぜなら、トランジスタ領域形成工程でのエッチングのように、不純物膜25a及び半導体膜23の二膜のエッチングにかかる時間/露光量を、不純物半導体膜分割工程のエッチング時間/露光量とする必要がない、言い換えれば、一膜分のエッチング時間/露光量に二膜分の余計なエッチング時間/露光量を費やす必要がないからである。
一方、トランジスタ領域形成工程では、トランジスタ領域28をレジストR2で覆った状態で、不純物膜25a及び半導体膜23の二膜について、不純物半導体膜分割工程に費やしたエッチング時間/露光量よりも充分な時間/露光量をかけてエッチングすることができる。この場合、紫外線照射部35を含むトランジスタ領域28は第二のレジストR2で覆われているので、紫外線照射部35は紫外線照射から保護された状態となっている。以上のことより、紫外線照射部35に与えるプラズマダメージを大幅に低減できる。
【0045】
なお、上述の工程を経て製造されたDG−TFT10aは、指先の微細な凹凸により指紋を読み取る機能を有するフォトセンサに限定されて用いられるものではなく、印刷物や写真等の二次元画像を読み取る機能を有するフォトセンサにも広く適用できる。
【0046】
次に、上述したDG−TFT10aに駆動信号を供給するドライバ回路部(トップゲートドライバ11,ボトムゲートドライバ12,ドレインドライバ13)及び該ドライバ回路部を制御するコントローラ14について説明する。
【0047】
図1に示すように、トップゲートドライバ11は、フォトセンサ部10のTGLに接続され、駆動信号を各TGLに順次選択的に出力するシフトレジスタであって、コントローラ14から出力される制御信号群Tcntに応じて、複数のTGLに適宜リセット電圧(+25〔V〕)又はキャリア蓄積電圧(−15〔V〕)を印加するものである。なお、リセット電圧又はキャリア蓄積電圧は、各TGLを介して、フォトセンサ部10の各DG−TFT10aのトップゲート電極TGに印加されるようになっている。
【0048】
ボトムゲートドライバ12は、フォトセンサ部10のBGLに接続され、駆動信号を各BGLに順次選択的に出力するシフトレジスタであって、コントローラ14から出力される制御信号群Bcntに応じて複数のBGLに適宜チャネル形成用電圧(+10〔V〕)又はチャネル非形成用電圧(±0〔V〕)を印加するものである。なお、チャネル形成用電圧又はチャネル非形成用電圧は、各BGLを介して、フォトセンサ部10の各DG−TFT10aのボトムゲート電極BGに印加されるようになっている。
【0049】
ドレインドライバ13は、フォトセンサ部10のDLに接続され、コントローラ14から出力される制御信号群Dcntに応じて全てのDLに基準電圧(+10〔V〕)を印加することで、電荷をプリチャージさせる。なお、基準電圧は、DLを介して、フォトセンサ部10の各DG−TFT10aのドレイン電極Dに印加されるようになっている。そして、ドレインドライバ13は、プリチャージ後の所定期間において、各DG−TFT10aでの入射された光量に応じて変位するDL電圧又は各DG−TFT10aのソース電極S1,S2−ドレイン電極D間を流れるドレイン電流を検知し、データ信号DATAとしてコントローラ14に出力するものである。
【0050】
コントローラ14は、制御信号群Tcnt,Bcntによってそれぞれトップゲートドライバ11,ボトムゲートドライバ12を制御して、両ドライバから行毎に所定のタイミングで所定レベルの信号を出力させる。これにより、フォトセンサ部10の各行のDG−TFT10aを、後述するように、順次リセット状態,フォトセンス状態,読み出し状態とさせる。コントローラ14は、また、制御信号群Dcntにより、ドレインドライバ13にDLの電位変化を読み出させ、データ信号DATAとして順次取り込んでいくものである。
【0051】
次に、上述した各ドライバから駆動信号が入力された場合のフォトセンサ部10を構成する各DG−TFT10aの駆動原理について、図6(a)〜(f)の模式図を参照して説明する。
【0052】
DG−TFT10aの半導体膜23のチャネル形成領域は、不純物層25a、26間及び不純物層25b、26間のブロック絶縁膜24a,24bの下に発生するため、チャネル長はブロック絶縁膜24a,24bのチャネル長方向の長さに等しい。したがって、図6(a)に示すように、ボトムゲート電極BGに印加されている電圧が±0〔V〕であるときは、トップゲート電極TGに印加されている電圧が+25〔V〕(リセット電圧)であっても、ソース電極S(図3及び図4に示すS1,S2),ドレイン電極Dの直下の半導体膜23では、トップゲート電極TGに印加されている電圧でなく、ソース、ドレイン電極S、Dの印加電圧に、より強く影響されるので半導体膜23にはチャネル長方向に連続したnチャネルが形成されず、ドレイン電極Dに+10〔V〕の電圧が印加されても、ドレイン電極Dとソース電極Sとの間に電流は流れない。また、この状態では、後述するように半導体膜23及び半導体膜23のチャネル領域直上のブロック絶縁膜24a,24bに蓄積された正孔が同じ極性のトップゲート電極TGの電圧により反発し、吐出される。以下、この状態をリセット状態という。
【0053】
図6(b)に示すように、トップゲート電極TGに印加されている電圧が−15〔V〕であり、ボトムゲート電極BGに印加されている電圧が±0〔V〕であるときは、半導体膜23にはnチャネルが形成されず、ドレイン電極Dに+10〔V〕の電圧が印加されても、ドレイン電極Dとソース電極Sとの間に電流は流れない。
【0054】
このように、半導体膜23のチャネル領域の両端とトップゲート電極TGとの間にそれぞれドレイン電極Dとソース電極S1,S2が配置されているため、チャネル領域の両端は、ドレイン電極Dとソース電極Sとの電界に影響されるため、トップゲート電極TGのみの電界では連続したチャネルを形成することができない。従って、ボトムゲート電極BGに印加されている電圧が±0〔V〕(チャネル非形成用電圧)である場合には、トップゲート電極TGに印加されている電圧の如何に関わらず、半導体膜23にチャネルが形成されることはない。
【0055】
図6(c)に示すように、トップゲート電極TGに印加されている電圧が+25〔V〕であり、ボトムゲート電極BGに印加されている電圧が+10〔V〕(チャネル形成用電圧)であるときは、半導体膜23のボトムゲート電極BG側にnチャネルが形成される。これにより、半導体膜23が低抵抗化し、ドレイン電極Dに+10〔V〕の電圧が印加されると、ドレイン電極Dとソース電極Sとの間に電流が流れる。
【0056】
図6(d)に示すように、後述するように半導体膜23内に十分な量の正孔が蓄積されず、トップゲート電極TGに印加されている電圧が−15〔V〕であると、ボトムゲート電極BGに印加されている電圧が+10〔V〕であっても、半導体膜23の内部に空乏層が広がり、nチャネルがピンチオフされて、半導体膜23が高抵抗化する。このため、ドレイン電極Dに+10〔V〕の電圧が印加されても、ドレイン電極Dとソース電極Sとの間に電流が流れない。以下、この状態を第1の読み出し状態という。
【0057】
半導体膜23には入射された励起光の光量に応じて電子−正孔対が生じる。このとき図6(e)に示すように、トップゲート電極TGに印加されている電圧が−15〔V〕(キャリア蓄積電圧)であり、ボトムゲート電極BGに印加されている電圧が±0〔V〕であると、電子−正孔対のうち正極性の正孔が半導体膜23及び半導体膜23のチャネル領域直上のブロック絶縁膜24a,24bに蓄積される。以下、上述したリセット状態となり、後述する読み出し状態となるまでにおけるこの状態をフォトセンス状態という。なお、こうしてトップゲート電極TGの電界に応じて半導体膜23内に蓄積された正孔は、リセット状態となるまで半導体膜23から吐出されることはない。
【0058】
図6(f)に示すように、トップゲート電極TGに印加されている電圧が−15〔V〕であり、ボトムゲート電極BGに印加されている電圧が+10〔V〕であっても、半導体膜23内に正孔が蓄積されている場合には、蓄積されている正孔が負電圧の印加されているトップゲート電極TGに引き寄せられて保持され、トップゲート電極TGに印加されている負電圧が半導体膜23に及ぼす影響を緩和する方向に働く。このため、半導体膜23のボトムゲート電極BG側にnチャネルが形成され、半導体膜23が低抵抗化して、ドレイン電極Dに+10〔V〕の電圧が供給されると、ドレイン電極Dとソース電極Sとの間に電流が流れる。以下、この状態を第2の読み出し状態という。
【0059】
そして、各ドライバから駆動信号が入力された場合のフォトセンスについて詳細に説明すると、フォトセンサ部10を構成するDG−TFT10aは、トップゲート電極TGに印加されている電圧が+25〔V〕で、ボトムゲート電極BGに印加されている電圧が±0〔V〕であると、トップゲート電極TGと半導体膜23との間に配置される窒化シリコンからなるトップゲート絶縁膜29と半導体膜23とに蓄積されている正孔が吐出され、リセット状態(図6(a)参照)とされる。DG−TFT10aは、ソース電極S1,S2とドレイン電極D間が±0〔V〕、トップゲート電極TGに印加されている電圧が−15〔V〕、ボトムゲート電極BGに印加されている電圧が±0〔V〕の場合、半導体膜23への光の入射によって発生した電子−正孔対のうちの正孔が、半導体膜23及びトップゲート絶縁膜29に蓄積されるフォトセンス状態(図6(e)参照)となる。この所定期間に蓄積される正孔の量は光量に依存している。
【0060】
図7に示すように、フォトセンス状態において、導光板32を介してバックライトがDG−TFT10aに向け光を照射するが、このままではDG−TFT10aの半導体膜23の下方に位置するボトムゲート電極BGが遮光するので、半導体膜23には充分なキャリアが生成されない。このとき、DG−TFT10a上方の保護絶縁膜31上に指先Fを載置すると、指紋の紋様に沿った指先Fの凹部の直下にあたる半導体膜23には、保護絶縁膜31等で反射された光があまり入射されない(図7矢印Q2参照)。
【0061】
このように光の入射量が少なくて充分な量の正孔が半導体膜23に蓄積されずに、トップゲート電極TGに印加されている電圧が−15〔V〕で、ボトムゲート電極BGに印加されている電圧が+10〔V〕となると、トップゲート電極TGの電界により半導体膜23内に空乏層が広がり、nチャネルがピンチオフされ、半導体膜23が高抵抗となる(図6(d)参照)。
【0062】
一方、フォトセンス状態において、指先Fの凸部の直下にあたるDG−TFT10aの半導体膜23には、保護絶縁膜31等で反射された光が入射される(図7矢印Q1参照)とともに、充分な量の正孔が半導体膜23内に蓄積された状態で、このような電圧が印加された場合は、蓄積されている正孔がトップゲートTGに引き寄せられて保持されることにより、この正孔の電荷がトップゲート電極TGの電界を緩和するので、半導体膜23のボトムゲート電極BG側にnチャネルが形成され、半導体膜23が低抵抗となる(図6(f)参照)。これらの読み出し状態(すなわち、図6(d),(f)に示す第一及び第二の読み出し状態)における半導体膜23の抵抗値の違いが、DLの電位の変化となって現れる。そして、ドレインドライバ13が、DLの電位の変化を、データ信号DATAとしてコントローラ14に出力し、フォトセンサ部10における指先Fの指紋が読み取られるようになっている。
【0063】
次に、上述したトップゲートドライバ11及びボトムゲートドライバ12(図1参照)について、詳細に説明する。なお、トップゲートドライバ11及びボトムゲートドライバ12は、図8に示すシフトレジスタが適用されたものである。フォトセンサ部10に配設されたDG−TFT10aの行数(TGL、BGLの数)をnとすると、トップゲートドライバ11及びボトムゲートドライバ12は、図8に示すように、ゲート信号を出力するn個の段RS(1)〜RS(n)と、段RS(n)等を制御するためのダミー段RS(n+1)及びダミー段RS(n+2)とから構成される。なお、図8に示すシフトレジスタは、nが2以上の偶数である場合の構成を示すものである。また、段RS(1)は一段目、段RS(2)は二段目、…、段RS(n)はn段目、段RS(n+1)はn+1段目、段RS(n+2)はn+2段目をそれぞれ示すものである。
【0064】
一番目の段RS(1)には、コントローラ14からのスタート信号Dstが入力される。図8に示すシフトレジスタがトップゲートドライバ11である場合、スタート信号Dstのハイレベルは+25〔V〕であり、スタート信号Dstのローレベルは−15〔V〕である。一方、図8に示すシフトレジスタがボトムゲートドライバ12である場合、スタート信号Dstのハイレベルは+10〔V〕であり、スタート信号Dstのローレベルは−15〔V〕である。
【0065】
また、二番目以降の段RS(2)〜段RS(n)には、それぞれの前段RS(1)〜段RS(n−1)からの出力信号OUT(1)〜OUT(n−1)が入力信号として入力される。図8に示すシフトレジスタがトップゲートドライバ11である場合、各段の出力信号OUT(1)〜出力信号OUT(n)が、対応する1〜n行目のTGLに出力される。一方、図8に示すシフトレジスタがボトムゲートドライバ12である場合、各段の出力信号OUT(1)〜出力信号OUT(n)が、対応する1〜n行目のBGLに出力される。
【0066】
さらに、段RS(n+2)以外の段RS(1)〜段RS(n+1)には、それぞれの後段RS(2)〜段RS(n+2)からの出力信号OUT(2)〜OUT(n+2)がリセット信号として入力される。段RS(n+2)には、コントローラ14からのリセット信号Dentが入力される。図8に示すシフトレジスタがトップゲートドライバ11である場合、リセット信号Dentのハイレベルは+25〔V〕であり、リセット信号Dentのローレベルは−15〔V〕である。一方、図8に示すシフトレジスタがボトムゲートドライバ12である場合、リセット信号Dentのハイレベルは+10〔V〕であり、リセット信号Dentのローレベルは−15〔V〕である。
【0067】
各段RS(k)(kは1〜n+2の任意の整数)には、コントローラ14から基準電圧Vssが印加される。図8に示すシフトレジスタがトップゲートドライバ11である場合、基準電圧Vssのレベルは−15〔V〕である。一方、図8に示すシフトレジスタがボトムゲートドライバ12である場合、基準電圧Vssのレベルは±0〔V〕である。
また各段RS(k)には、コントローラ14から定電圧Vddが印加される。図8に示すシフトレジスタがトップゲートドライバ11である場合、定電圧Vddのレベルは+25〔V〕である。一方、図8に示すシフトレジスタがボトムゲートドライバ12である場合、定電圧Vddのレベルは+10〔V〕である。
【0068】
奇数番目の段RS(k)には、コントローラ14からのクロック信号CK1が入力される。また、偶数番目の段RS(k)には、クロック信号CK2が入力される。クロック信号CK1,CK2はそれぞれ、シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなる。すなわち、一のタイムスロットのうちの所定の間クロック信号CK1がハイレベルとなった場合、そのタイムスロットの間ではクロック信号CK2がローレベルとなり、次のタイムスロットの間ではクロック信号CK1がローレベルであるとともに所定期間の間クロック信号CK2がハイレベルとなる。
【0069】
図8に示すシフトレジスタがトップゲートドライバ11である場合、クロック信号CK1,CK2は、ハイレベルが+25〔V〕、ローレベルが−15〔V〕である。一方、図8に示すシフトレジスタがボトムゲートドライバ12である場合、ハイレベルが+10〔V〕、ローレベルが±0〔V〕である。
【0070】
そして、図8に示すように、トップゲートドライバ11及びボトムゲートドライバ12を構成する上述したシフトレジスタの各段RS(k)は、基本構成として、六つのTFT41〜46を備えている。なお、TFT41〜46は、いずれもnチャネルMOS型の電界効果トランジスタであり、ゲート絶縁膜に窒化シリコンが用いられ、半導体層にアモルファスシリコンが用いられている。
【0071】
図8及び図9に示すように、一番目の段RS(1)のゲート電極及びドレイン電極には、スタート信号Dstが入力されている。一番目の段RS(1)以外の各段RS(k)のTFT41のゲート電極及びドレイン電極は、前段RS(k−1)のTFT45のソース電極に接続され、TFT41のソース電極は、TFT44のゲート電極、TFT42のドレイン電極及びTFT43のゲート電極に接続されている。各段RS(k)のTFT41のソース電極、TFT44のゲート電極、TFT42のドレイン電極、TFT43のゲート電極に接続される配線には、この配線自体に関係するTFT41〜44の寄生容量やこの配線自体によって、電荷を蓄積するための容量Ca(k)が形成される。
【0072】
TFT43のドレイン電極は、TFT46のソース電極及びTFT45のゲート電極に接続され、TFT42のソース電極及びTFT43のソース電極には基準電圧Vssが印加されている。そして、TFT46のゲート電極及びドレイン電極には、定電圧Vddが印加されている。
【0073】
また、奇数段のTFT44のドレイン電極にはクロック信号CK1が入力され、偶数段のTFT44のドレイン電極にはクロック信号CK2が入力されている。各段のTFT44のソース電極は、TFT45のドレイン電極に接続され、TFT45のソース電極には、基準電圧Vssが印加されている。TFT42のゲート電極には、次段からの出力信号OUT(k+1)が入力されている。
【0074】
次に、各段RS(k)に備えられているTFT41〜46の機能を説明する。
【0075】
TFT41のゲート電極及びドレイン電極には、前段RS(k−1)からの出力信号OUT(k−1)が入力されているか(この場合、kは2〜n+2)、或いは、コントローラ14からスタート信号Dstが入力されている(この場合、kは1)。出力信号OUT(k−1)又はスタート信号Dstがハイレベルになった場合に、TFT41はオン状態となり、ドレイン電極からソース電極に電流が流れ、TFT41はハイレベルの出力信号OUT(k−1)またはスタート信号Dstをソース電極に出力するようになっている。
ここで、TFT42がオフ状態である場合には、TFT41のソース電極から出力されたハイレベルの出力信号OUT(k−1)またはスタート信号Dstにより、容量Ca(k)が蓄積されるようになっている。一方、出力信号OUT(k−1)又はスタート信号Dstがローレベルになった場合に、TFT41はオフ状態となり、TFT41のドレイン電極〜ソース電極に電流が流れないようになっている。
【0076】
TFT46のゲート電極及びドレイン電極には、定電圧Vddが印加されている。これにより、TFT46は常にオン状態となっており、TFT46のドレイン電極〜ソース電極に電流が流れ、TFT46は略定電圧Vddレベルの信号をソース電極に出力するようになっている。TFT46は、定電圧Vddを分圧する負荷としての機能を有する。
【0077】
TFT43は、容量Ca(k)に電荷が蓄積されていないときにオフ状態となり、TFT46から出力された定電圧Vddレベルの信号によって容量Cb(k)が蓄積するようになっている。一方、TFT43は、容量Ca(k)に電荷が蓄積されているときにオン状態となり、TFT43のドレイン電極〜ソース電極に電流が流れることにより、TFT43は容量Cb(k)に蓄積された電荷を排出するようになっている。
【0078】
TFT45は、容量Cb(k)に電荷が蓄積されていないときにオフ状態となり、容量Cb(k)に電荷が蓄積されているときにオン状態となる。TFT44は、容量Ca(k)に電荷が蓄積されているときにオン状態となり、容量Ca(k)に電荷が蓄積されていないときにオフ状態となる。従って、TFT45がオフ状態のときにはTFT44はオン状態となり、TFT45がオン状態のときにはTFT44はオフ状態となるようになっている。
【0079】
TFT45のソース電極には、基準電圧Vssが印加されている。オン状態となったTFT45は、基準電圧Vssレベル(ローレベル)の信号を、ドレイン電極から当該段RS(k)の出力信号OUT(k)として出力するようになっている。オフ状態となったTFT45は、TFT44のソース電極から出力された信号のレベルを当該段RS(k)の出力信号OUT(k)として出力するようになっている。
【0080】
TFT44のドレイン電極には、クロック信号CK1又はCK2が入力されている。TFT44がオフ状態である場合には、TFT44は、ドレイン電極に入力されたクロック信号CK1又はCK2の出力を遮断するようになっている。
TFT44がオン状態である場合に、TFT44は、ローレベルのクロック信号CK1又はCK2をソース電極に出力するようになっている。ここで、TFT44がオン状態である場合には、TFT45がオフ状態であるから、ローレベルのクロック信号CK1又はCK2が当該段RS(k)の出力信号OUT(k)として出力される。
一方、TFT44がオン状態である場合に、ハイレベルのクロック信号CK1又はCK2がドレイン電極に入力されると、ゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量に電荷が蓄積される。すなわち、ブートストラップ効果によって、容量Ca(k)の電位が上昇して、容量Ca(k)の電位がゲート飽和電圧にまで達すると、TFT44のソース−ドレイン電流が飽和するようになっている。これにより、オン状態のTFT44は、ハイレベルのクロック信号CK1又はCK2と略同電位となる信号を、ソース電極に出力するようになっている。ここで、TFT44がオン状態である場合には、TFT45がオフ状態であるから、ハイレベルのクロック信号CK1又はCK2が、当該段RS(k)の出力信号OUT(k)として出力される。
【0081】
TFT42のゲート電極には、次の段RS(k+1)(この場合、kは1〜n+1)の出力信号OUT(k+1)が入力される。TFT42は、ゲート電極に入力される出力信号OUT(k+1)がハイレベルの場合にオン状態となり、容量Ca(k)に蓄積された電荷を排出するようになっている。
【0082】
なお、ダミー段RS(n+2)のTFT42においては、リセット信号Dendが、コントローラ14からTFT42のゲート電極に入力されるが、次の走査での三番目の出力信号OUT(3)を代用してもよい。
【0083】
次に、上述したトップゲートドライバ11及びボトムゲートドライバ12の動作について図10を参照して説明する。図中、1つのT分の期間が一選択期間である。なお、トップゲートドライバ11とボトムゲートドライバ12とは、実質的には信号の入力タイミングと基準電圧Vssのレベルが異なり、これに合わせて出力信号の出力タイミングとレベルとが異なるだけなので、ボトムゲートドライバ12については、トップゲートドライバ11と異なる部分だけを説明することとする。
【0084】
図10に示すように、タイミングT0において、ハイレベル(+25〔V〕)のスタート信号Dstがコントローラ14から一番目の段RS(1)に入力される。スタート信号Dstは、一水平期間が終了するタイミングT1までの所定期間においてハイレベルのままとなっている。
【0085】
タイミングT0では、TFT41がオン状態となり、TFT41のドレイン電極に入力されたハイレベルの入力信号(スタート信号Dst)がソース電極から出力される。TFT42がオフ状態となっているため、TFT41のソース電極から出力されたハイレベルの入力信号によって、容量Ca(1)に電荷が蓄積される。容量Ca(1)に電荷が蓄積されることによって、容量Ca(1)の電位が上昇し、TFT43,44がそれぞれオン状態となる。そして、ハイレベルのスタート信号Dstが入力されている期間はオン状態のTFT44のドレイン電極にローレベル(−15〔V〕)のクロック信号CK1が入力され、このローレベルのクロック信号CK1が当該段RS(1)の出力信号OUT(1)として出力される。
【0086】
タイミングT0後タイミングT1の前に、スタート信号Dstがローレベルとなり、TFT43,44がオフ状態となる。なお、この場合、容量Ca(1)には電荷が蓄積されている。TFT44がオフ状態となることによって、TFT46のソース電極に定電圧Vddレベル(+25〔V〕)の信号が出力され、容量Cb(1)に電荷が蓄積される。容量Cb(1)に電荷が蓄積されることによって、TFT45がオン状態となり、これにより、基準電圧Vssレベル(−15〔V〕)の信号が当該段RS(1)の出力信号OUT(1)として出力される。
【0087】
次に、タイミングT1でクロック信号CK1がハイレベル(+25〔V〕)になる。すると、TFT44のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。すなわち、容量Ca(1)がチャージアップされ、ブートストラップ効果によって容量Ca(1)の電位がゲート飽和電圧に達すると、TFT44のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段RS(1)から出力される出力信号OUT(1)は、クロック信号CK1と略同電位の+25〔V〕となり、ハイレベルである。なお、クロック信号CK1がハイレベルである期間は、TFT44の寄生容量がチャージアップされることにより、容量Ca(1)の電位も略+45〔V〕にまで達する。
【0088】
次に、タイミングT1後タイミングT2の前に、クロック信号CK1がローレベル(−15〔V〕)になる。これにより、出力信号OUT(1)のレベルも略−15〔V〕となる。また、TFT44の寄生容量へチャージされた電荷が放出され、容量Ca(1)の電位が低下する。
【0089】
また、タイミングT1からT2までの所定期間、一番目の段RS(1)から出力されているハイレベルの出力信号OUT(1)は、二番目の段RS(2)のTFT41のゲート電極及びドレイン電極に入力されている。これにより、一番目の段RS(1)にハイレベルのスタート信号Dstが入力された場合と同様に、二番目の段RS(2)の容量Ca(2)に電荷が蓄積される。タイミングT1からT2までの一部の間、二番目の段RS(2)においては、TFT44がオン状態、TFT45がオフ状態となる。そして、ハイレベルの入力信号(出力信号OUT(1))が入力されている期間は、オン状態のTFT44のドレイン電極にローレベル(−15〔V〕)のクロック信号CK2が入力され、このローレベルのクロック信号CK2が当該段RS(2)の出力信号OUT(2)として出力される。
【0090】
次に、タイミングT2になると、クロック信号CK2がハイレベル(+25〔V〕)になる。すると、段RS(2)のTFT44のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。すなわち、容量Ca(2)がチャージアップされ、ブートストラップ効果によって容量Ca(2)の電位がゲート飽和電圧に達すると、TFT44のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段RS(2)から出力される出力信号OUT(2)は、クロック信号CK2と略同電位の+25〔V〕となり、ハイレベルである。なお、クロック信号CK2がハイレベルである期間は、TFT44の寄生容量がチャージアップされることにより、容量Ca(2)の電位も略+45〔V〕にまで達する。
【0091】
また、タイミングT2後タイミングT3前において、ハイレベルの出力信号OUT(2)が、一番目の段RS(1)のTFT42のゲート電極に入力される。これにより、段RS(1)の容量Ca(1)の電位は基準電圧Vssとなる。
【0092】
次に、タイミングT2後タイミングT3の前に、クロック信号CK2がローレベル(−15〔V〕)になる。これにより、出力信号OUT(2)のレベルも略−15〔V〕となる。また、TFT44の寄生容量へチャージされた電荷が放出され、容量Ca(2)の電位が低下する。
【0093】
以下同様に、次のタイミングT1までの間で、一走査期間Q以内に、各段の出力信号OUT(1)〜OUT(n)が順次ハイレベルとなる。すなわち、ハイレベルの出力信号の出力される段が順次次の段にシフトしていくようになっている。ハイレベルの出力信号OUT(1)〜OUT(n)は、次段にシフトされても逓減することがない。そして、一走査期間Q後に再びスタート信号Dstがハイレベルとなり、以降の段RS(1)〜段RS(n)で上述の動作が繰り返されるようになっている。
【0094】
なお、TGLの最終段RS(n)において、ハイレベルの出力信号OUT(n)が次段のダミーRS(n+1)に出力された後も、容量Ca(n)の電位はハイレベルのままである。そして、ハイレベルの出力信号OUT(n)が次段RS(n+1)に出力されると、ダミー段RS(n+1)の出力信号OUT(n+1)により、最終段RS(n)のTFT42がオン状態となり、容量Ca(n)の電位は基準電圧Vssになる。同様に、ダミー段RS(n+2)の出力信号OUT(n+2)により、ダミー段RS(n+1)のTFT42がオン状態となり、容量Ca(n+1)の電位は基準電圧Vssになる。そして、ハイレベルのリセット信号Dentがダミー段RS(n+2)のTFT42に入力されることにより、ダミー段RS(n+2)の電位は、ハイレベルから基準電圧Vssになる。
【0095】
また、ボトムゲートドライバ12の動作は、トップゲートドライバ11の動作とほぼ同じであるが、コントローラ14から入力されるクロック信号CK1,CK2のハイレベルが+10〔V〕であるため、各段RS(k)(この場合、kは1〜n)の出力信号out(k)のハイレベルはほぼ+10〔V〕であり、この際の容量Ca(k)のレベルは+18〔V〕程度である。ボトムゲートドライバ12のクロック信号CK1,CK2がハイレベルとなっている期間は、トップゲートドライバ11のクロック信号CK1,CK2がハイレベルとなっている期間より短い。
【0096】
なお、上記のシフトレジスタを適用したトップゲートドライバ11及びボトムゲートドライバ12は、コントローラ14からの制御信号群Tcnt,Bcntに従って、TGL,BGLを順次選択して所定の電圧を印加するものである。この制御信号群Tcnt,Bcntに、上記したクロック信号CK1,CK2、スタート信号Dst、リセット信号Dend、定電圧Vdd及び基準電圧Vssが含まれる。
【0097】
次に、指紋読取装置Aにおいて、被験者の指紋を読み取る際の動作を説明する。
【0098】
被験者は、まず、図1に示すように、指先が指先保持部Bにフィットするように、指先を指先保持部Bに接触させる。このとき、指先が電荷を帯びた状態でも、フォトセンサ部10に接触する前に、指先保持部Bはアースに接続されているので、静電気によりフォトセンサデバイスCが損傷したり、誤作動したりすることはない。
また指先が、指先保持部Bに接触すると、指のキャパシタが加わることにより指先保持部Bで変位する電圧又は電流をコントローラ14が検知する。そして、コントローラ14は、フォトセンスを開始するように制御信号群Tcnt,Bcnt,Dcntをそれぞれトップゲートドライバ11、ボトムゲートドライバ12,ドレインドライバ13に供給するとともに、バックライト37に発光信号を供給する。
これに応じてバックライト37が発光し、トップゲートドライバ11、ボトムゲートドライバ12,ドレインドライバ13は、フォトセンサ部10の各DG−TFT10aに適宜信号を出力し、行毎にフォトセンスする。
【0099】
ここで、図7を参照して、フォトセンスについて説明すると、バックライト37から照射される照射光は、ボトムゲート電極21により、直接、半導体膜23には入射されず、保護絶縁膜31に向かって進行する。
指先Fの凸部は、保護絶縁膜31に接触しており、指先Fに当たった照射光は乱反射し、凸部の直下に配置されたDG−TFT10aの半導体膜23に入射され、半導体膜23で光量に応じて電子−正孔対が生成される(図7矢印Q1参照)。
一方、指先Fの凹部は、保護絶縁膜31に接触していないので乱反射が起こらず、その直下のDG−TFT10aの半導体膜23に、充分なキャリアが生成される程の光が入射されることはない(図7矢印Q2参照)。
【0100】
DG−TFT10aは、生成された電子−正孔対のうちの正孔を、トップゲート電極TGに印加されたキャリア蓄積電圧(−15〔V〕)により、半導体膜23及びトップゲート絶縁膜29に蓄積させ、この正孔による電荷がキャリア蓄積電圧の影響を緩和させる。
一定時間経過後、ボトムゲート電極BGの電位は、チャネル非形成電圧(0〔V〕)からチャネル形成電圧(+10〔V〕)に変わると、蓄積された正孔の量が多い程、言い換えると、入射された光の量が多い程、DG−TFT10aでドレイン電流値が大きくなり、DLの電位の変位も大きくなる。
そして、ドレインドライバ13は、DLの電位を行毎に読み取り、データ信号DATAに変換してコントローラ14に出力し、その結果、被験者の指紋パターンが読み取られるようになっている。
【0101】
上述した指紋パターンを読み取る動作において、フォトセンサ部10に備えられているDG−TFT10aの具体的な動作について、図11(a)〜(i)に示す模式図を参照して説明する。なお、以下の説明において、1Tの期間は、図10に示す1T分の一選択期間と同じ長さを有するものとし、各タイミングは図10に示すタイミングと同様である。また、説明を簡単にするため、フォトセンサ部10に配置されているDG−TFT10aのうち、最初の三行のみを考えることとする。
【0102】
まず、タイミングT1からT2までの1Tの期間において、図11(a)に示すように、トップゲートドライバ11は、一行目のTGLに+25〔V〕を印加し、二、三行目(他の全行)のTGLに−15〔V〕を印加する。すなわち、トップゲートドライバ11の段RS(1)からハイレベルの出力信号が出力され、段RS(2),RS(3)からローレベルの出力信号が出力される。一方、ボトムゲートドライバ12は、すべてのBGLに0〔V〕を印加する。すなわち、ボトムゲートドライバ12の段RS(1)〜RS(3)からローレベルの出力信号が出力される。この期間において、一行目のDG−TFT10aがリセット状態(図6(a)参照)となり、二、三行目のDG−TFT10aが前の垂直期間での読み出し状態を終了した状態(フォトセンスに影響しない状態)となる。
【0103】
次に、タイミングT2からT3までの1Tの期間において、図11(b)に示すように、ハイレベルの出力信号がトップゲートドライバ11の段RS(2)にシフトして、トップゲートドライバ11は、二行目のTGLに+25〔V〕を印加し、他のTGLに−15〔V〕を印加する。一方、ボトムゲートドライバ12は、すべてのBGLに0〔V〕を印加する。この期間において、一行目のDG−TFT10aがフォトセンス状態(図6(e)参照)となり、二行目のDG−TFT10aがリセット状態(図6(a)参照)となり、三行目のDG−TFT10aが前の垂直期間での読み出し状態を終了した状態(フォトセンスに影響しない状態)となる。
【0104】
次に、タイミングT3からT4までの1Tの期間において、図11(c)に示すように、ハイレベルの出力信号がトップゲートドライバ11の段RS(3)にシフトして、トップゲートドライバ4は、三行目のTGLに+25〔V〕を印加し、他のTGLに−15〔V〕を印加する。一方、ボトムゲートドライバ12は、すべてのBGLに0〔V〕を印加する。この期間において、一、二行目のDG−TFT10aがフォトセンス状態(図6(e)参照)となり、三行目のDG−TFT10aがリセット状態(図6(a)参照)となる。
【0105】
次に、タイミングT4からT4.5までの0.5Tの期間において、図11(d)に示すように、トップゲートドライバ11は、すべてのTGLに−15〔V〕を印加する。一方、ボトムゲートドライバ12は、すべてのBGLに0〔V〕を印加する。また、ドレインドライバ13は、すべてのDLに+10〔V〕を印加する。この期間において、すべての行のDG−TFT10aがフォトセンス状態(図6(e)参照)となる。
【0106】
次に、タイミングT4.5からT5までの0.5Tの期間において、図11(e)に示すように、トップゲートドライバ11は、すべてのTGLに−15〔V〕を印加する。一方、ボトムゲートドライバ5は、一行目のBGLに+10〔V〕を印加し、他のBGLに0〔V〕を印加する。すなわち、ボトムゲートドライバ12の段RS(1)からハイレベルの出力信号が出力され、段RS(2),RS(3)からローレベルの出力信号が出力される。この期間において、一行目のDG−TFT10aが第一または第二の読み出し状態(図6(d)又は(f)参照)となり、二、三行目のDG−TFT10aがフォトセンス状態(図6(e)参照)のままとなる。
【0107】
ここで、一行目のDG−TFT10aでは、フォトセンス状態となっていたタイミングT2からT4.5までの期間で十分な光が半導体膜23に照射されていると、第二の読み出し状態(図6(f)参照)となって半導体膜23内にnチャネルが形成されるため、対応するDL上の電荷がディスチャージされる。一方、タイミングT2からT4.5までの期間で十分な光が半導体膜23に照射されていないと、第一の読み出し状態(図6(d)参照)となって半導体膜23内のnチャネルがピンチオフされるため、対応するDL上の電荷はディスチャージされない。ドレインドライバ13は、タイミングT4.5からT5までの期間で各DL上の電位を読み出して、データ信号DATAに変換し、一行目のDG−TFT10aが検出したデータとしてコントローラ14に供給する。
【0108】
次に、タイミングT5からT5.5までの0.5Tの期間において、図11(f)に示すように、トップゲートドライバ11は、すべてのTGLに−15〔V〕を印加する。一方、ボトムゲートドライバ12は、すべてのBGLに0〔V〕を印加する。また、ドレインドライバ13は、すべてのDLに+10〔V〕を印加する。この期間において、一行目のDG−TFT10aが読み出しを終了した状態となり、二、三行目のDG−TFT10aがフォトセンス状態(図6(e)参照)となる。なお、タイミングT5からT5.5の間では、ボトムゲートドライバ12の段RS(1)のハイレベルの出力信号が段RS(2)に入力されるが、段RS(2)に入力されるクロック信号CK2がハイレベルになっていないため、二行目のBGLが0〔V〕に印加されている。
【0109】
次に、タイミングT5.5からT6までの0.5Tの期間において、図11(g)に示すように、トップゲートドライバ11は、すべてのTGLに−15〔V〕を印加する。一方、ハイレベルの出力信号がボトムゲートドライバ12の段RS(2)にシフトして、ボトムゲートドライバ12は、二行目のBGLに+10〔V〕を印加し、他のBGLに0〔V〕を印加する。この期間において、一行目のDG−TFT10aが読み出しを終了した状態となり、二行目のDG−TFT10aが第一または第二の読み出し状態(図6(d)または(f)参照)となり、三行目のDG−TFT10aがフォトセンス状態(図6(e)参照)となる。
【0110】
ここで、二行目のDG−TFT10aでは、フォトセンス状態となっていたタイミングT3からT5.5までの期間で十分な光が半導体膜23に照射されていると、第二の読み出し状態(図6(f)参照)となって半導体膜23内にnチャネルが形成されるため、対応するDL上の電荷がディスチャージされる。一方、タイミングT3からT5.5までの期間で十分な光が半導体膜23に照射されていないと、第一の読み出し状態(図6(d)参照)となって半導体膜23内のnチャネルがピンチオフされるため、対応するDL上の電荷はディスチャージされない。ドレインドライバ13は、タイミングT5.5からT6までの期間で各DL上の電位を読み出して、データ信号DATAに変換し、二行目のDG−TFT10aが検出したデータとしてコントローラ14に供給する。
【0111】
次に、タイミングT6からT6.5までの0.5Tの期間において、図11(h)に示すように、トップゲートドライバ11は、すべてのTGLに−15〔V〕を印加する。一方、ボトムゲートドライバ12は、すべてのBGLに0〔V〕を印加する。また、ドレインドライバ13は、すべてのDLに+10〔V〕を印加する。この期間において、一、二行目のDG−TFT10aが読み出しを終了した状態となり、三行目のDG−TFT10aがフォトセンス状態(図6(e)参照)となる。
【0112】
次に、タイミングT6.5からT7までの0.5Tの期間において、図11(i)に示すように、トップゲートドライバ11は、すべてのTGLに−15〔V〕を印加する。一方、ハイレベルの出力信号がボトムゲートドライバ12の段RS(3)にシフトして、ボトムゲートドライバ12は、三行目のBGLに+10〔V〕を印加し、他のBGLに0〔V〕を印加する。この期間において、一、二行目のDG−TFT10aが読み出しを終了した状態となり、三行目のDG−TFT10aが第一または第二の読み出し状態(図6(d)または(f)参照)となる。
【0113】
ここで、三行目のDG−TFT10aでは、フォトセンス状態となっていたタイミングT4からT6.5までの期間で十分な光が半導体膜23に照射されていると、第二の読み出し状態(図6(f)参照)となって半導体膜23内にnチャネルが形成されるため、対応するDL上の電荷がディスチャージされる。一方、タイミングT4からT6.5までの期間で十分な光が半導体膜23に照射されていないと、第一の読み出し状態(図6(d)参照)となって半導体膜23内のnチャネルがピンチオフされるため、対応するDL上の電荷はディスチャージされない。ドレインドライバ13は、タイミングT6.5からT7までの期間で各DL上の電位を読み出して、データ信号DATAに変換し、三行目のDG−TFT10aが検出したデータとしてコントローラ14に供給する。
【0114】
こうしてドレインドライバ13から行毎に供給されたデータ信号DATAに対して、コントローラ14が所定の処理を行うことで、被験者の指先Fの指紋パターンが読み取られるようになっている。
【0115】
[第二の実施の形態]
次に、本発明のDG−TFTの製造方法の第二の実施の形態について、図12を参照して説明する。なお、本実施の形態に係るDG−TFTの構造は、第一の実施の形態で説明した構造と略同様であるので、同一の構成要素に同一の符号を付して詳細な説明を省略する。また、本実施の形態におけるDG−TFTの製造方法に関して、第一の実施の形態で説明したDG−TFTの製造方法と略同様であるので、特徴的な工程だけを中心に説明する。なお、後述する第三及び第四の実施の形態についても、同様に特徴的な工程だけを説明する。
【0116】
本実施の形態では、第一の実施の形態で説明した不純物半導体膜分割工程とトランジスタ領域形成工程において、トランジスタ領域形成工程が先に行われ、その後に、不純物半導体膜分割工程が行われることを特徴としている。
【0117】
具体的に説明すると、トランジスタ領域形成工程では、図12(a),(b)に示すように、絶縁性基板20上に、パターニングされて所定の形状に加工形成されたボトムゲート電極BG,ボトムゲート絶縁膜22,半導体膜23,パターニングされて所定の形状に加工形成されたチャネル保護膜24a,及び不純物膜25aが順次成膜された状態において、トランジスタ領域28がレジストR2で覆われる。そして、プラズマエッチングにより、トランジスタ領域28以外の(レジストR2で覆われていない)不純物膜25a及び半導体膜23が除去され、不純物膜25aの外側の端面25f及び半導体膜23の外側の端面23aを露出させる。この工程では、不純物膜25a及び半導体膜23を除去するのに必要な時間/露光量だけ紫外線が照射されるが、パターニング後に残される不純物膜25a、チャネル保護膜24a及びチャネル保護膜24a下方の半導体膜23は、レジストR2により覆われているので紫外線から保護されている。そしてレジストR2を残した状態で酸素プラズマアッシングを行い、露出された不純物膜25aの端面25f及び半導体膜23の端面23aを酸化膜とし、その後レジストR2が除去され、図12(c),(d)に示す状態とされる。この状態においては、トランジスタ領域28内に半導体膜23,チャネル保護膜24a及び不純物膜25aが、ボトムゲート絶縁膜22上に除去されずに島状に残された状態とされている。
【0118】
上述のトランジスタ領域形成工程の後に、不純物半導体膜分割工程が行われる。不純物半導体膜分割工程では、図12(e),(f)に示すように、半導体膜23及びチャネル保護膜24a上に成膜された不純物膜25aを、ソース電極側とドレイン電極側に分割するために、スリット状の除去部27を設け、この除去部27を除く部分がレジストR1で覆われる。そして、プラズマエッチングにより不純物膜25aの除去部27が除去されるが、プラズマエッチングでの紫外線照射時間/露光量は不純物膜25aを除去するのに必要な時間/露光量のみでよい。次いでレジストR1を残した状態で酸素プラズマアッシングにより、露出された不純物膜25a、26の端面25e、26eを酸化膜とする。その後ウェットエッチングにより、レジストR1が除去され、図12(g),(h)に示す状態とされる。この状態においては、不純物膜25aがソース電極及びドレイン電極の下部に配置されるように分割された不純物膜25a,26とされ、この不純物膜25a,26間にスリット状にチャネル保護膜24aが露出した状態となっている。
【0119】
以上、第二の実施の形態に係るDG−TFTの製造方法によれば、第一の実施の形態で説明した製造方法と同様に、不純物半導体膜分割工程とトランジスタ領域形成工程とが別々に行われるので紫外線照射部35(図12(e),(g)参照)に与えるプラズマダメージを大幅に低減することができる。
ここで、第一の実施の形態で説明した製造方法では、不純物半導体膜分割工程が先に行われ、その後にトランジスタ領域形成工程が行われるが、不純物半導体膜分割工程においてエッチング時間/露光量が短時間であった場合に、エッチング時の反応生成物が充分に除去されない状態で、この反応生成物が、レジストR1で覆われていない不純物膜25aの除去部27の端部に付着して残る可能性がある。この場合に、完成されたDG−TFT10aを駆動させると、チャネル部間が完全に分離されないことにより、チャネル部間でリーク電流が流れ、DG−TFT10aの加工不良を招く可能性がある。
しかしながら、本実施の形態に係る製造方法によれば、トランジスタ領域形成工程が先に行われ、その後に、不純物半導体膜分割工程が行われるので、トランジスタ領域形成工程において充分な時間/露光量のエッチングを行うことができ、エッチング時の反応生成物を充分に除去することができる。これにより、加工不良の要因となるチャネル部間のリーク電流を防止でき、加工精度の高いDG−TFT10aを製造することができる。
【0120】
[第三の実施の形態]
以下、本発明のDG−TFTの製造方法の第三の実施の形態について、図13を参照して説明する。本実施の形態においては、第二の実施の形態と同様に、トランジスタ領域形成工程の後に、不純物半導体膜分割工程が行われる。トランジスタ領域形成工程(図13(a)〜図13(d)参照)は、第二の実施の形態で説明した工程(図12(a)〜図12(d)参照)と同様である。ただしこの工程中で、露出された不純物膜25aの外側の端面25f及び半導体膜23の外側の端面23aを酸化させる酸素プラズマアッシングを行わなくてもよい。
【0121】
そして、不純物半導体膜分割工程では、図13(e),(f)に示すように、トランジスタ領域形成工程においてボトムゲート絶縁膜22上に島状に残されたトランジスタ領域28(図13(a)〜(d)参照)の不純物膜25aのうち、ソース電極及びドレイン電極に覆われる電極形成領域36のみが、レジストR1a,R1bにより二箇所について覆われる。言い換えると、図13(a)〜(d)に示すトランジスタ領域28の不純物膜25aは、平面視して略エ字状(図13(f)参照)に露出した部分が残されて、レジストR1a,R1bで覆われる。なお、電極形成領域36は、長方形状の領域が二箇所について略平行に配列されているものであって、この電極形成領域36上にソース電極及びドレイン電極が設けられるようになっている。
その後、プラズマエッチングにより、略エ字状に露出した不純物膜25aが除去されるが、プラズマエッチングでの紫外線照射時間/露光量は不純物膜25aを除去するのに必要な時間/露光量のみでよい。そしてレジストR1a,R1bを残した状態で酸素プラズマアッシングを行い、露出された不純物膜25a、26の端面25e、25f、26e、26f及び半導体膜23の端面23aを酸化膜とする。次いでウェットエッチングにより、レジストR1a,R1bが除去され、図13(g),(h)に示す状態とされる。この状態においては、不純物膜25aがソース電極及びドレイン電極の下部に配置されるように分割された不純物膜25a,26とされるとともに、チャネル保護膜24aが、この不純物膜25a,26の一端部側に重なり、平面視して略I字状(図13(h)参照)に露出した状態となっている。
【0122】
以上、第三の実施の形態に係るDG−TFTの製造方法によれば、電極形成領域36の不純物膜25aがレジストR1a,R1bにより覆われるので、不純物半導体膜分割工程においては、トランジスタ領域28のうち電極形成領域36以外の不純物膜25aが除去される。この場合、第一乃至第二の実施の形態で説明した不純物膜25aの除去部27だけの除去とは異なり、トランジスタ領域28の端部の不純物膜25a、すなわち、チャネル部を形成するのに無関係な不純物膜25a(図13(f)中、符号25c参照)を除去することができる。従って、DG−TFT10aを駆動させた際のリーク電流を確実に防止でき、より確実に加工不良の少ないDG−TFT10aを提供することができる。
【0123】
[第四の実施の形態]
以下、本発明のDG−TFTの製造方法の第四の実施の形態について、図14を参照して説明する。本実施の形態では、まず、絶縁性基板20上に、パターニングされたボトムゲート電極BGと、ボトムゲート絶縁膜22と、半導体膜23と、パターニングされたチャネル保護膜24aと、不純物膜25aとが順次成膜された状態で、不純物膜25aがソース電極及びドレイン電極の下部に配置されるように、半導体膜23を残した状態で不純物膜25aをパターニングする不純物膜パターニング工程が行われる。
【0124】
具体的に説明すると、不純物膜パターニング工程では、図14(a),(b)に示すように、成膜された不純物膜25aのうち、ソース電極とドレイン電極の下部に配置される電極形成領域36の不純物膜25aが、レジストR3により覆われる。そして、プラズマエッチングにより、電極形成領域36以外の(レジストR3で覆われていない)不純物膜25aだけを除去する。プラズマエッチングでの紫外線照射時間/露光量は不純物膜25aを除去するのに必要な時間/露光量のみでよい。そしてレジストR3を残した状態で酸素プラズマアッシングを行い、露出された不純物膜25a、26の端面25e、25f、26e、26fを酸化膜とする。次いでウェットエッチングにより、レジストR3を除去し、図14(c),(d)に示す状態とする。この状態においては、不純物膜25aがソース電極及びドレイン電極の下部に配置されるようにパターニングされて、電極形成領域36に所定形状に加工形成された不純物膜25a,26とされるとともに、チャネル保護膜24aが、この不純物膜25a,26の一端部側に重なり、平面視して略I字状に露出した状態となっている。それ以外の領域については、半導体膜23が露出した状態となっている。
【0125】
そして、不純物膜パターニング工程の後に、該不純物膜パターニング工程で残された半導体膜23及びパターニングされた不純物膜25a,26をトランジスタ領域28内に残すように、前記残された半導体膜23をパターニングする半導体膜パターニング工程が行われる。この半導体膜パターニング工程では、図14(e),(f)に示すように、電極形成領域36を含むトランジスタ領域28の不純物膜25a,26及びチャネル保護膜24aをレジストR4で覆う。その後、プラズマエッチングにより、トランジスタ領域28以外の(レジストR4で覆われていない)半導体膜23を除去する。この工程では、半導体膜23を除去するのに必要な時間/露光量だけ紫外線が照射されるが、パターニング後に残される不純物膜25a、26、チャネル保護膜24a及びチャネル保護膜24a下方の半導体膜23は、レジストR4により覆われているので紫外線から保護されている。そしてレジストR4を残した状態で酸素プラズマアッシングにより露出された不純物膜25a、26の端面25f、26f及び半導体膜23の端面23aを酸化膜とし、ウェットエッチングによりレジストR4を除去し、図14(g),(h)に示す状態とする。この状態においては、不純物膜25a,26は、不純物膜パターニング工程によりパターニングされた状態を保持しており、チャネル保護膜24aは、不純物膜25a,26の一端部側に重なり、平面視して略I字状に露出した状態となっている。
【0126】
以上、第四の実施の形態に係るDG−TFTの製造方法によれば、不純物膜パターニング工程では不純物膜25a一膜だけが除去され、半導体膜パターニング工程では半導体膜23一膜だけが除去される。従って、不純物膜パターニング工程においては、不純物膜25aをパターニングする際に不純物膜25a一膜だけのエッチング時間/露光量で足りるので、紫外線照射部35への余計な時間/露光量分の紫外線が照射されることはなく、紫外線照射部35に与えるプラズマダメージを低減することができる。
また、不純物膜パターニング工程及び半導体膜パターニング工程の両工程においてエッチングが行われる際に、半導体膜23の下部に成膜されたボトムゲート絶縁膜22が露出された状態でエッチングが行われることはないので、このボトムゲート絶縁膜22に対するエッチングダメージを低減することができる。
【0127】
なお、上記各実施の形態では光学的なセンサに関する読取装置について説明したが、これに限らず指先の凹凸の差による容量の差により指紋を検知するセンサにおいても同様の効果をもたらすことができる。この場合、トップゲートドライバ11、ボトムゲートドライバ12,ドレインドライバ13の代わりに、マトリクス状に設けられた複数の容量検出型センサからの電位を読み取る駆動回路が設けられればよい。
【0128】
本実施の形態では、指先保持部Bは接地されていたが、基準電位を接地電位とし、定期的に上及び/又は下に振れる微弱な波形信号が印加されるようにして、コントローラ14が、指先の接触による波形信号の乱れを検知して、フォトセンスを開始するように制御信号群Tcnt,Bcnt,Dcntを出力するとともに、バックライト37に発光信号を出力するようにしてもよい。
【0129】
本実施の形態に係る読取装置は、携帯電話等の情報端末、パーソナルコンピュータに付属して未登録者のアクセス制限するため、またドアや出入り口に配置することで予め登録されていない者の侵入防止を行うため、の個人認証デバイスに適用することができる。
【0130】
【発明の効果】
本発明によれば、不純物半導体膜分割工程とトランジスタ領域形成工程が別々に行われるので、チャネル保護膜と半導体膜との界面及びその近傍の半導体膜に与える不必要なプラズマダメージを防ぐことができる。また、不純物膜パターニング工程と半導体膜パターニング工程とを別々に行うことにより、半導体膜の下に成膜されたボトムゲート絶縁膜へのエッチングダメージを低減することができる。
【図面の簡単な説明】
【図1】本実施の形態に係る指紋読取装置のフォトセンサデバイスの回路構成を示す図である。
【図2】図1におけるX−X断面を示す断面図である。
【図3】前記指紋読取装置に設けられたフォトセンサ部のダブルゲート型薄膜トランジスタの具体的な態様を示す平面図である。
【図4】前記ダブルゲート型薄膜トランジスタの具体的な態様を示す図であり、図3におけるY−Y断面を示す断面図である。
【図5】第一の実施の形態に係るダブルゲート型薄膜トランジスタの製造方法を説明するための(a),(c),(e),(g)断面図、(b),(d),(f),(h)平面図である。
【図6】前記フォトセンサ部を構成するダブルゲート型薄膜トランジスタの駆動原理を説明するための模式図である。
【図7】前記指紋読取装置において、指先の凹凸をフォトセンスする場合を説明するための図である。
【図8】本実施の形態に係るドライバ回路部を構成するトップゲートドライバ又はボトムゲートドライバの全体構成を示す図である。
【図9】前記トップゲートドライバ又はボトムゲートドライバの各段の回路構成を示す図である。
【図10】前記トップゲートドライバ又はボトムゲートドライバの動作を示すタイミングチャートである。
【図11】前記指紋読取装置において、被験者の指紋読取動作を説明するための模式図である。
【図12】第二の実施の形態に係るダブルゲート型薄膜トランジスタの製造方法を説明するための(a),(c),(e),(g)断面図、(b),(d),(f),(h)平面図である。
【図13】第三の実施の形態に係るダブルゲート型薄膜トランジスタの製造方法を説明するための(a),(c),(e),(g)断面図、(b),(d),(f),(h)平面図である。
【図14】第四の実施の形態に係るダブルゲート型薄膜トランジスタの製造方法を説明するための(a),(c),(e),(g)断面図、(b),(d),(f),(h)平面図である。
【図15】従来のダブルゲート型薄膜トランジスタの積層構造を示す断面図である。
【図16】従来のダブルゲート型薄膜トランジスタの製造方法を説明するための(a),(c),(e)断面図、(b),(d),(f)平面図である。
【符号の説明】
DG−TFT ダブルゲート型薄膜トランジスタ
A 指紋読取装置(読取装置)
B 指先保持部
C フォトセンサデバイス
S ソース電極
D ドレイン電極
TG トップゲート電極
BG ボトムゲート電極
R1 レジスト(第一のレジスト)
R2 レジスト(第二のレジスト)
10 フォトセンサ部(センサ部)
20 絶縁性基板
22 ボトムゲート絶縁膜(ゲート絶縁膜)
23 半導体膜
24a(24b) チャネル保護膜
25a(25b) 不純物半導体膜
27 除去部
28 トランジスタ領域(各トランジスタの領域)
36 電極形成領域
Claims (8)
- チャネル部を形成する半導体膜の両端に積層されるソース電極及びドレイン電極と、前記チャネル部を形成する半導体膜を挟んで互いに対向して配置されるボトムゲート電極及びトップゲート電極とを備える薄膜トランジスタの製造方法であって、
絶縁性基板上に、パターニングされたボトムゲート電極と、ゲート絶縁膜と、半導体膜と、パターニングされたチャネル保護膜と、不純物半導体膜とが順次成膜された状態で、前記チャネル保護膜上に成膜された前記不純物半導体膜を前記ソース電極及びドレイン電極のそれぞれの下部に配置されるように分割する不純物半導体膜分割工程と、前記半導体膜及び前記不純物半導体膜を各トランジスタの領域内に残すように各トランジスタの前記領域以外の部分の前記不純物半導体膜及び前記半導体膜を除去してパターニングするトランジスタ領域形成工程とを備え、
前記トランジスタ領域形成工程と前記不純物半導体膜分割工程とが別々に行われ、それぞれプラズマエッチングを含むことを特徴とする薄膜トランジスタの製造方法。 - 請求項1記載の薄膜トランジスタの製造方法において、
前記不純物半導体膜分割工程では、チャネル保護膜上の不純物半導体膜を前記ソース電極側と前記ドレイン電極側に分割するために除去される不純物半導体膜の除去部を除く不純物半導体膜を第一のレジストで覆い、前記除去部を除去するとともに、前記第一のレジストを除去し、
前記トランジスタ領域形成工程では、各トランジスタの領域内に残される半導体膜上の不純物半導体膜及びチャネル保護膜を第二のレジストで覆い、該第二のレジストに覆われていない不純物半導体膜及び半導体膜を除去するとともに、前記第二のレジストを除去し、
前記不純物半導体膜分割工程の後に、前記トランジスタ領域形成工程が行われることを特徴とする薄膜トランジスタの製造方法。 - 請求項1記載の薄膜トランジスタの製造方法において、
前記不純物半導体膜分割工程では、チャネル保護膜上の不純物半導体膜を前記ソース電極側と前記ドレイン電極側に分割するために除去される不純物半導体膜の除去部を除く不純物半導体膜を第一のレジストで覆い、前記除去部を除去するとともに、前記第一のレジストを除去し、
前記トランジスタ領域形成工程では、各トランジスタの領域内に残される半導体膜上の不純物半導体膜及びチャネル保護膜を第二のレジストで覆い、該第二のレジストに覆われていない不純物半導体膜及び半導体膜を除去するとともに、前記第二のレジストを除去し、
前記トランジスタ領域形成工程の後に、前記不純物半導体膜分割工程が行われることを特徴とする薄膜トランジスタの製造方法。 - 請求項3記載の薄膜トランジスタの製造方法において、
前記不純物半導体膜分割工程に用いられる第一のレジストは、前記各トランジスタの領域内のうち、ソース電極及びドレイン電極の下部に配置される電極形成領域の不純物半導体膜のみを覆うことを特徴とする薄膜トランジスタの製造方法。 - チャネル部を形成する半導体膜の両端に積層されるソース電極及びドレイン電極と、前記チャネル部を形成する半導体膜を挟んで互いに対向して配置されるボトムゲート電極及びトップゲート電極とを備える薄膜トランジスタの製造方法であって、
絶縁性基板上に、パターニングされたボトムゲート電極と、ゲート絶縁膜と、半導体膜と、パターニングされたチャネル保護膜と、不純物半導体膜とが順次成膜された状態で、
前記不純物半導体膜が前記ソース電極及びドレイン電極の下部に配置されるように、前記半導体膜を残した状態で前記不純物半導体膜をパターニングする不純物膜パターニング工程が行われ、
該不純物膜パターニング工程の後に、該不純物膜パターニング工程で残された半導体膜及びパターニングされた不純物半導体膜を各トランジスタの領域内に残すように、前記残された半導体膜をパターニングする半導体膜パターニング工程が行われることを特徴とする薄膜トランジスタの製造方法。 - 請求項5に記載の薄膜トランジスタの製造方法において、前記不純物膜パターニング工程及び前記半導体膜パターニング工程はそれぞれプラズマエッチングを含むことを特徴とする薄膜トランジスタの製造方法。
- 請求項1〜6のいずれか一つに記載の薄膜トランジスタの製造方法により製造された薄膜トランジスタを用いることを特徴とするフォトセンサ。
- 請求項7記載のフォトセンサを備える読取装置において、
前記フォトセンサをマトリクス状に配置して被検体を読み取るセンサ部と、
該センサ部を駆動させるために駆動信号を送るドライバ回路部とを備えることを特徴とする読取装置。
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