JP3893806B2 - 撮像装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、撮像装置及びその製造方法に関し、特に撮像素子とこれを駆動する駆動回路の構造及びそのような構造の装置を製造する方法に関する。
【０００２】
【従来の技術】
従来より、指紋センサ等に適用される撮像装置として、半導体層の上下にゲート絶縁膜を介しそれぞれゲート電極が設けられ、光の入射の有無を検出するいわゆるダブルゲートトランジスタをマトリクス状に配置した撮像素子を用い、画像を撮影する撮像装置が知られている。このような撮像装置では、ダブルゲートトランジスタのトップゲート電極上に形成された絶縁膜上に撮像対象物を載置し、トップゲート電極に所定の電圧を印加するトップゲートドライバ、ボトムゲート電極に所定の電圧を印加するボトムゲートドライバ、及びドレイン電極に接続されたドレインライン上の電圧を読み出すドライバという３つのドライバが、ダブルゲートトランジスタを配置した撮像素子を駆動する。
【０００３】
ところで、このような撮像装置において、撮像素子を駆動するためのトップゲートドライバ及びボトムゲートドライバは、従来、信号の減衰を防ぐために撮像素子への出力電圧を一定のレベルまで増幅するアンプを備えていなければならなかった。一方、ドレインドライバは、従来、同時に読み出した１ライン分の信号をコントローラに順次転送するための回路を備えていなければならなかった。
【０００４】
このため、従来の撮像装置では、トップゲートドライバ、ボトムゲートドライバ及びドレインドライバは、それぞれ撮像素子とは別個の半導体装置によって構成する必要があった。そして、図１１に示すように、各ドライバを構成する半導体装置６２〜６４を、撮像素子６１が形成された基板６５上に実装しなければならなかった。これにより、従来の撮像装置は、次のような問題点を生じさせていた。
【０００５】
第１に、撮像素子６１の周辺に半導体装置６２〜６４が実装されているが、撮像対象物に合わせてマトリクス状に配置した撮像素子アレイの面積を小さくしてしまうと、撮像対象物が半導体装置６２〜６４に接触しやすくなり、撮像対象物を基板６５を介さずに直接撮像素子６１に密着させることが困難となる。これに対して、各ドライバを構成する半導体装置６２〜６４を基板６５上の撮像素子６１のエリアから離れたエリアに実装すれば、半導体装置６２〜６４が邪魔になることなく、撮像対象物を撮像素子６１に密着させることができる。しかしながら、この場合には、撮像装置全体のサイズが大きくなってしまうという問題があった。
【０００６】
第２に、撮像素子６１の外部接続端子と半導体装置６２〜６４の端子とを、それぞれ接続しなければならない。このため、端子間の接続不良によって不良品が発生する比率が高くなり、撮像装置の製造コストを増加させる原因となっていた。さらに、製造後に撮像装置が故障してしまう原因ともなっていた。また、撮像素子６１とは別に３つもの半導体装置６２〜６４を形成し、基板６５上に実装すること自体が、そもそも撮像装置の製造コストを増加させる原因となっていた。
【０００７】
【発明が解決しようとする課題】
本発明は、撮像素子とこれを駆動するための駆動回路を同一の基板上に形成した撮像装置と、その製造方法とを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかる撮像装置の製造方法は、
撮像素子と該撮像素子を駆動するための第１、第２の駆動回路を備える撮像装置を製造する方法であって、
前記撮像素子は、光の入射により内部にキャリアを蓄積すると共に電界に従ってチャネルを形成する半導体層と、前記半導体層に電界を生じさせるための電圧が印加される第１、第２ゲート電極と、前記半導体層に接続されたドレイン電極及びソース電極とを含むダブルゲートトランジスタを配置して構成され、
前記第１、第２の駆動回路は、それぞれ電界に従ってチャネルを形成する半導体層と、前記半導体層に電界を生じさせるための電圧が印加されるゲート電極と、前記半導体層に接続されたドレイン電極及びソース電極とを含むトランジスタの組み合わせによって構成され、外部からの制御信号に従ってそれぞれ前記ダブルゲートトランジスタの第１、第２ゲート電極に電圧を供給し、
前記撮像装置の製造方法は、
基板上に、前記ダブルゲートトランジスタの第１ゲート電極と、前記トランジスタのゲート電極とを形成する工程と、
形成された第１ゲート電極とゲート電極とを覆うように、前記基板上に第１絶縁膜を形成する工程と、
第１絶縁膜上の第１ゲート電極と対向する位置に前記ダブルゲートトランジスタの半導体層を、第１絶縁膜上のゲート電極と対向する位置に前記トランジスタの半導体層をそれぞれ形成する工程と、
前記ダブルゲートトランジスタの半導体層に接続するように第１絶縁膜上に前記ダブルゲートトランジスタのドレイン電極及びソース電極を形成すると共に、前記トランジスタの半導体層に接続するように第１絶縁膜上に前記トランジスタのドレイン電極及びソース電極を形成する工程と、
形成された前記ダブルゲートトランジスタ及び前記トランジスタの半導体層、ドレイン電極及びソース電極を覆うように、第１絶縁膜上に第２絶縁膜を形成する工程と、
第２絶縁膜上の前記ダブルゲートトランジスタの半導体層と対向する位置に第２ゲート電極を形成する工程と
を含むことを特徴とする。
【０００９】
上記の第１の観点にかかる撮像装置の製造方法によれば、ダブルゲートトランジスタを配置して構成された撮像素子と、トランジスタの組み合わせによって構成される第１、第２駆動回路とを、同一の基板上に、しかも同一のプロセスで形成することが可能となる。
【００１２】
上記撮像素子において、行毎に前記第１のゲート電極を接続した第１ゲートラインと、行毎に前記第２のゲート電極を接続した第２ゲートラインと、を備え、前記第１、第２の駆動回路は、例えば、それぞれ第１、第２ゲートラインと同数の段から構成され、それぞれ順次所定の電圧を第１、第２ゲートラインに出力することによって、前記撮像素子の第１、第２のゲート電極に第１の状態の電圧と第２の状態の電圧とを順次印加するものとすることができる。
【００１３】
上記撮像装置は、前記ダブルゲートトランジスタの第１または第２のゲート電極を除いた構造を有するトランジスタの組み合わせによって構成され、前記ダブルゲートトランジスタの前記ドレイン電極とソース電極との間が導通したことによって変化した前記撮像素子のデータライン上の電位を読み取る、前記撮像素子と同一の基板上に形成された第３の駆動回路をさらに備えるものとしてもよい。
【００１４】
この場合には、さらに第３の駆動回路もダブルゲートトランジスタの第１または第２のゲート電極を除いた構造を有するトランジスタの組み合わせで構成されている。このため、さらに第３の駆動回路も撮像素子とは別モジュールとして形成することなく、撮像素子を基板上に形成するときに同時に基板上に形成することが可能となる。
【００１５】
この場合において、前記第３の駆動回路は、例えば、前記撮像素子に形成されたデータラインにドレイン電極またはソース電極が接続され、外部からゲート電極に供給された制御信号によってグループ単位でドレイン電極とソース電極との間を導通させる複数のトランジスタから構成されるものとすることができる。
【００１６】
上記撮像装置は、また、前記撮像素子と同一の基板上に形成され、前記撮像素子の列毎に形成されたデータラインをそれぞれドレインドライバと接続する外部接続端子をさらに備えるものとしてもよい。
【００１７】
なお、上記撮像装置において、前記撮像素子に配されたダブルゲートトランジスタは、第１、第２のゲート電極の少なくとも一方が透明電極によって構成され、該透明電極を介して前記ダブルゲートトランジスタの半導体層にキャリアを蓄積するための光が入射するものとすることができる。
【００２１】
上記目的を達成するため、本発明の第２の観点にかかる撮像装置の製造方法は、
撮像素子と該撮像素子を駆動するための第１、第２の駆動回路を備える撮像装置を製造する方法であって、前記撮像素子は、光の入射により内部にキャリアを蓄積すると共に電界に従ってチャネルを形成する半導体層と、前記半導体層に電界を生じさせるための電圧が印加される第１、第２ゲート電極と、前記半導体層に接続されたドレイン電極及びソース電極とを含むダブルゲートトランジスタを配置して構成され、
前記第１、第２の駆動回路は、それぞれ電界に従ってチャネルを形成する半導体層と、前記半導体層に電界を生じさせるための電圧が印加されるゲート電極と、前記半導体層に接続されたドレイン電極及びソース電極とを含むトランジスタの組み合わせによって構成され、外部からの制御信号に従ってそれぞれ前記ダブルゲートトランジスタの第１、第２ゲート電極に電圧を供給し、
前記撮像装置の製造方法は、
基板上に、前記ダブルゲートトランジスタの第１ゲート電極を形成する工程と、
形成された第１ゲート電極を覆うように、前記基板上に第１絶縁膜を形成する工程と、
第１絶縁膜上の第１ゲート電極と対向する位置に前記ダブルゲートトランジスタの半導体層を形成すると共に、前記トランジスタの半導体層を形成する工程と、
前記ダブルゲートトランジスタの半導体層に接続するように第１絶縁膜上に前記ダブルゲートトランジスタのドレイン電極及びソース電極を形成すると共に、前記トランジスタの半導体層に接続するように第１絶縁膜上に前記トランジスタのドレイン電極及びソース電極を形成する工程と、
形成された前記ダブルゲートトランジスタ及び前記トランジスタの半導体層、ドレイン電極及びソース電極を覆うように、第１絶縁膜上に第２絶縁膜を形成する工程と、
第２絶縁膜上の前記ダブルゲートトランジスタの半導体層と対向する位置に第２ゲート電極を、第２絶縁膜上の前記トランジスタの半導体層と対向する位置にゲート電極をそれぞれ形成する工程と
を含むことを特徴とする。
【００２２】
上記の第２の観点にかかる撮像装置の製造方法によれば、ダブルゲートトランジスタを配置して構成された撮像素子と、トランジスタの組み合わせによって構成される第１、第２駆動回路とを、同一の基板上に、しかも同一のプロセスで形成することが可能となる。
【００２３】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【００２４】
図１は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、画像を撮影する撮像素子１、並びにコントローラからの制御信号に従って撮像素子１を駆動するためのトップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４から構成されている。
【００２５】
撮像素子１は、トップゲート電極がトップゲートラインＴＧＬに、ボトムゲート電極がボトムゲートラインＢＧＬに、ドレイン電極がドレインラインＤＬに、ソース電極がグラウンドラインＧＬにそれぞれ接続されたダブルゲートトランジスタ１０がマトリクス状に配置されて構成される。ダブルゲートトランジスタ１０のソース電極は、接地されている。
【００２６】
図２は、撮像素子１に使用されているダブルゲートトランジスタ１０の構造を示す断面図である。まず、透明のガラスやプラスチックプレートで構成される基板５上に、ボトムゲート電極１１がボトムゲートラインＢＧＬと一体で形成されている。ボトムゲート電極１１は、Ｃｒ等の金属から構成され、１００nm程度の厚さを有する。
【００２７】
ボトムゲート電極１１を覆うように、基板５上には、ＳｉＮからなり、２５０nm程度の厚さを有するボトムゲートゲート絶縁膜１２が形成されている。ボトムゲート絶縁膜１２上の、ボトムゲート電極１１と対向する位置には、アモルファスシリコン（ａ−Ｓｉ）またはポリシリコン（ｐ−Ｓｉ）からなり、５０nm程度の厚さを有する半導体層１３が形成されている。半導体層１３の上には、ＳｉＮからなり、１００nm程度の厚さを有するＢＬ（BLocking）絶縁膜１４が形成されている。さらにＢＬ絶縁膜１４を挟むようにして、ｎ型の不純物が混在したｎ−Ｓｉからなり、２５nm程度の厚さを有するコンタクト層１５ａ、１５ｂが形成されている。半導体層１３は、励起光となる可視光が入射されるとキャリアとなる電子−正孔対を生成する性質を有する。
【００２８】
また、ボトムゲート絶縁膜１２上には、それぞれコンタクト層１５ａ、１５ｂを介して半導体層１３に接続されるドレイン電極１６ａとソース電極１６ｂとが、半導体層１３を挟むようにして形成されている。ドレイン電極１６ａ及びソース電極１６ｂは、Ｃｒ等の金属から構成され、５０nm程度の厚さを有する。ドレイン電極１６ａは、ドレインラインＤＬと一体で形成され、ソース電極１６ｂは、接地されているグラウンドラインＧＬと一体で形成されている。
【００２９】
そして、ＢＬ絶縁膜１４、ドレイン電極１６ａ及びソース電極１６ｂを覆うようにして、ＳｉＮからなり、１５０nm程度の厚さを有するトップゲート絶縁膜１７が形成されている。トップゲート絶縁膜１７上の、半導体層１３と対向する位置には、透明のＩＴＯ（Indium Tin Oxide）からなり、５０nm程度の厚さを有するトップゲート電極１８がトップゲートラインＴＧＬと一体で形成されている。
【００３０】
以上示したボトムゲート電極１１、半導体層１３、ドレイン電極１６ａ、ソース電極１６ｂ及びトップゲート電極１８等により、ダブルゲートトランジスタ１０が構成されている。そして、トップゲート電極１８を覆うようにして、トップゲート絶縁膜１７上にＳｉＮからなる、２００nm〜４００nm程度の厚さを有する絶縁保護膜１９が形成されている。
【００３１】
次に、上記の構造を有するダブルゲートトランジスタ１０の駆動原理について、図３（ａ）〜（ｆ）の模式図を参照して説明する。
【００３２】
ダブルゲートトランジスタ１０の半導体層１３は、そのチャネルの一部となる両端部が、ドレイン電極（Ｄ）１６ａ及びソース電極（Ｓ）１６ｂ等を介してトップゲート電極（ＴＧ）１８に重畳している。図３（ａ）に示すように、トップゲート電極（ＴＧ）１８に印加されている電圧が＋１５（Ｖ）であり、ボトムゲート電極（ＢＧ）１１に印加されている電圧が０（Ｖ）であるときは、半導体層１３の端部に接続されたソース電極（Ｓ）１６ｂに印加されている電圧０（Ｖ）によってトップゲート電極（ＴＧ）１８から半導体層１３の端部への電界を打ち消してしまうため、半導体層１３にはｎチャネルが形成されず、ドレイン電極１６ａ（Ｄ）に＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）１６ａとソース電極（Ｓ）１６ｂとの間に電流は流れない。また、この状態では、後述するように半導体層１３に蓄積された正孔が吐出される。以下、この状態をリセット状態という。
【００３３】
図３（ｂ）に示すように、トップゲート電極（ＴＧ）１８に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）１１に印加されている電圧が０（Ｖ）であるときは、半導体層１３にはｎチャネルが形成されず、ドレイン電極１６ａ（Ｄ）に＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）１６ａとソース電極（Ｓ）１６ｂとの間に電流は流れない。
【００３４】
このように、ドレイン電極（Ｄ）１６ａとソース電極（Ｓ）１６ｂとのそれぞれ下方の半導体層１３は、トップゲート電極（ＴＧ）１８との間に配置されているドレイン電極（Ｄ）１６ａとソース電極（Ｓ）１６ｂとの電界に影響されるため、トップゲート電極（ＴＧ）１８のみの電界では連続したチャネルを形成することができないので、ボトムゲート電極（ＢＧ）１１に印加されている電圧が０（Ｖ）である場合には、トップゲート電極（ＴＧ）１８に印加されている電圧の如何に関わらず、半導体層１３にｎチャネルが形成されることはない。
【００３５】
図３（ｃ）に示すように、トップゲート電極（ＴＧ）１８に印加されている電圧が＋１５（Ｖ）であり、ボトムゲート電極（ＢＧ）１１に印加されている電圧が＋１０（Ｖ）であるときは、半導体層１３のボトムゲート電極（ＢＧ）１１側にｎチャネルが形成される。これにより、半導体層１３が低抵抗化し、ドレイン電極１６ａに＋１０（Ｖ）の電圧が供給されると、ドレイン電極（Ｄ）１６ａとソース電極（Ｓ）１６ｂとの間に電流が流れる。また、この状態でも、後述するように半導体層１３に蓄積された正孔が吐出され、リセット状態となる。
【００３６】
図３（ｄ）に示すように、後述するように半導体層１３内に十分な量の正孔が蓄積されず、トップゲート電極（ＴＧ）１８に印加されている電圧が−１５（Ｖ）であると、ボトムゲート電極（ＢＧ）１１に印加されている電圧が＋１０（Ｖ）であっても、半導体層１３の内部に空乏層が広がり、ｎチャネルがピンチオフされて、半導体層１３が高抵抗化する。このため、ドレイン電極１６ａに＋１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）１６ａとソース電極（Ｓ）１６ｂとの間に電流が流れない。
【００３７】
図３（ｅ）に示すように、トップゲート電極（ＴＧ）１８に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）１１に印加されている電圧が０（Ｖ）で、かつ半導体層１３に励起光が照射されている場合には、半導体層１３に励起光の光量に応じた量の電子−正孔対が生じ、このうちの正孔がトップゲート電極（ＴＧ）の電界により半導体層１３内部及びＢＬ絶縁膜１４内部の半導体層１３の界面近傍に局在化する。以下、この状態をフォトセンス状態という。なお、こうしてトップゲート電極（ＴＧ）１８の電界に応じて半導体層１３内に蓄積された正孔は、リセット状態となるまで半導体層１３から吐出されることはない。
【００３８】
図３（ｆ）に示すように、トップゲート電極（ＴＧ）１８に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）１１に印加されている電圧が＋１０（Ｖ）であるが、半導体層１３内に正孔が蓄積されている場合には、蓄積されている正孔が負電圧の印加されているトップゲート電極１８に引き寄せられて保持され、トップゲート電極１８に印加されている負電圧が半導体層１３に及ぼす影響を緩和する方向に働く。このため、半導体層１３のボトムゲート電極（ＢＧ）１１側にｎチャネルが形成され、半導体層１３が低抵抗化して、ドレイン電極１６ａに＋１０（Ｖ）の電圧が供給されると、ドレイン電極（Ｄ）１６ａとソース電極（Ｓ）１６ｂとの間に、正孔の量すなわち励起光の光量に応じた電流が流れる。
【００３９】
図１に戻って説明を続けると、トップゲートドライバ２は、撮像素子１のトップゲートラインＴＧＬに接続され、コントローラからの制御信号Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋１５（Ｖ）または−１５（Ｖ）の信号を出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋１５（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力する。
【００４０】
ボトムゲートドライバ３は、撮像素子１のボトムゲートラインＢＧＬに接続され、コントローラからの制御信号Ｂｃｎｔに従って、各トップゲートラインＴＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋１０（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力する。
【００４１】
ドレインドライバ４は、撮像素子１のドレインラインＤＬに接続され、コントローラからの制御信号Ｄｃｎｔに従って、後述する所定の期間において全てのデータラインＤＬに定電圧（＋１０（Ｖ））を出力し、電荷をプリチャージさせる。ドレインドライバ４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ１０の半導体層１３にチャネルが形成されているか否かによって変化する各データラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラに供給する。
【００４２】
次に、図１のトップゲートドライバ２及びボトムゲートドライバ３について、詳しく説明する。図４（ａ）は、トップゲートドライバ２及びボトムゲートドライバ３の回路構成及びその回路レイアウトを示す図である。トップゲートドライバ２の場合、制御信号Ｔｃｎｔとしてスタート信号ＩＮ、信号Φ１、信号Φ２、信号ＣＫ１及び信号ＣＫ２と、定電圧Ｖｓｓ（−１５（Ｖ））がコントローラから入力される。一方、ボトムゲートドライバ３の場合、制御信号Ｂｃｎｔとしてスタート信号ｉｎ、信号φ１、信号φ２、信号ｃｋ１及び信号ｃｋ２と、定電圧ｖｓｓ（０（Ｖ））がコントローラから入力される。信号ＣＫ１及び信号ＣＫ２はハイレベルが＋１５（Ｖ）、ローレベルが−１５（Ｖ）であり、信号ｃｋ１及び信号ｃｋ２はハイレベルが＋１０（Ｖ）、ローレベルが０（Ｖ）である。
【００４３】
ここで、図４（ａ）に示す構成の回路を、トップゲートドライバ２として用いた場合とボトムゲートドライバ３として用いた場合の違いは、後述するように入力信号及び出力信号のタイミング及びレベルだけなので、以下ではこの図に示す構成の回路を、トップゲートドライバ２を例として説明する。
【００４４】
トップゲートドライバ２は、撮像素子１に配されたダブルゲートトランジスタ１０の行数、すなわちトップゲートラインＴＧＬの数と同数の段ＲＳ（１），ＲＳ（２）,・・・から構成されている。各段ＲＳ（１），ＲＳ（２），・・・は、それぞれ５つのＴＦＴ（Thin Film Transistor）２１〜２５から構成されている。ＴＦＴ２１〜２５は、ｎチャネルＭＯＳ型電界効果トランジスタである。
【００４５】
但し、奇数番目の段ＲＳ（１），ＲＳ（３），・・・と偶数番目の段ＲＳ（２），ＲＳ（４），・・・とでは、ＴＦＴ２１のゲート電極及びＴＦＴ２４のドレイン電極への入力信号が互いに異なる。すなわち、奇数番目の段ＲＳ（１），ＲＳ（３），・・・においては、ＴＦＴ２１のゲート電極には信号Φ１が、ＴＦＴ２４のドレイン電極には信号ＣＫ１が入力する。一方、偶数番目の段ＲＳ（２），ＲＳ（４），・・・においては、ＴＦＴ２１のゲート電極には信号Φ２が、ＴＦＴ２４のドレイン電極には信号ＣＫ２が入力する。
【００４６】
また、１番目の段ＲＳ（１）のＴＦＴ２１のドレイン電極には、コントローラからのスタート信号ＩＮが入力する。一方、２番目以降の段ＲＳ（２），ＲＳ（３），・・・のＴＦＴ２１のドレイン電極には、前の段ＲＳ（１），ＲＳ（２），・・・からの出力信号であるＯＵＴ１，ＯＵＴ２，・・・が入力する。
【００４７】
それ以外の構成は、各段ＲＳ（１），ＲＳ（２），・・・とも同じであり、次のように構成されている。ＴＦＴ２１は、コントローラからの信号Φ１または信号Φ２によってオンしているときに、コントローラからのスタート信号ＩＮまたは前の段からの出力信号ＯＵＴ１，ＯＵＴ２，・・・によって配線容量Ｃ２、Ｃ４に電荷をチャージする。
【００４８】
ＴＦＴ２２は、配線容量Ｃ２に電荷がチャージされておらず、オフしているときに、負荷として用いられるＴＦＴ２３を介して供給される電源電圧Ｖｄｄによって配線容量Ｃ５に電荷をチャージする。ＴＦＴ２２は、また、配線容量Ｃ２に電荷がチャージされ、オンしているときに、配線容量Ｃ５に蓄積されている電荷をディスチャージする。
【００４９】
ＴＦＴ２４は、配線容量Ｃ４に電荷がチャージされ、オンしているときに、コントローラから供給される信号ＣＫ１または信号ＣＫ２を出力信号ＯＵＴ１，ＯＵＴ２，・・・としてトップゲートラインＴＧＬに出力する。ＴＦＴ２４では、入力された信号ＣＫ１または信号ＣＫ２によりゲート電極３１及びソース電極３６ｂとそれらの間のゲート絶縁膜３２からなる寄生容量へのチャージアップや、オン電流によりチャージアップされるゲート電極３１及びドレイン電極３６ａとそれらの間のゲート絶縁膜３２による寄生容量により、配線容量Ｃ４の電位が上昇してゲート飽和電圧にまで達するとソース−ドレイン電流が飽和する。これにより、出力信号ＯＵＴ１，ＯＵＴ２，・・・は、実質的に信号ＣＫ１または信号ＣＫ２とほぼ同電位となる。なお、ＴＦＴ２４がオンしているときは、ＴＦＴ２２もオンしているので、ＴＦＴ２５はオフしており、コントローラから供給されている定電圧Ｖｓｓ（−１５（Ｖ））は、出力信号ＯＵＴ１，ＯＵＴ２，・・・として出力されない。
【００５０】
ＴＦＴ２５は、配線容量Ｃ５に電荷がチャージされ、オンしているときに、コントローラから供給されている定電圧Ｖｓｓ（−１５（Ｖ））を出力信号ＯＵＴ１，ＯＵＴ２，・・・としてトップゲートラインＴＧＬに出力する。なお、ＴＦＴ２５がオンしているときは、ＴＦＴ２４はオフしており、コントローラからの信号ＣＫ１または信号ＣＫ２は、出力信号ＯＵＴ１，ＯＵＴ２，・・・として出力されない。
【００５１】
図４（ｂ）は、トップゲートドライバ２及びボトムゲートドライバ３に使用されているＴＦＴ２１〜２５の構造を示す断面図である。図示するように、ＴＦＴ２１〜２５は、ゲート電極３１、ゲート絶縁膜３２、半導体層３３、ＢＬ絶縁膜３４、コンタクト層３５ａ、３５ｂ、ドレイン電極３６ａ及びソース電極３６ｂ、層間絶縁膜３７（トップゲート絶縁膜１７に対応）、並びに絶縁保護膜３９が順に積層されて形成されている。
【００５２】
つまり、トップゲートドライバ２及びボトムゲートドライバ３に使用されているＴＦＴ２１〜２５は、それぞれ図２に示したダブルゲートトランジスタ１０のトップゲート電極１８を除いた構造を有するものとなっており、ダブルゲートトランジスタ１０と同一プロセスで形成することができる。従って、この実施の形態にかかる撮像装置は、図５に示すように、撮像素子１が形成されている基板５上にトップゲートドライバ２及びボトムゲートドライバ３を形成した構造とすることができる。
【００５３】
また、図５に示すように、撮像素子１が形成されている基板５上には、撮像素子１のデータラインＤＬをドレインドライバ４と接続するための外部接続端子４０が形成されている。そして、撮像素子１、トップゲートドライバ２及びボトムゲートドライバ３とは別個の半導体装置で形成されたドレインドライバ４が、その端子を外部接続端子４０と接続させるようにして、基板５上に実装されている。
【００５４】
以下、図１の撮像素子１、トップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４に接続するための外部接続端子４０を同一の基板５上に形成する工程について説明する。図６（ａ）〜（ｈ）は、撮像素子１、トップゲートドライバ２、ボトムゲートドライバ３及び外部接続端子４０を基板５上に形成する工程を示す図である。
【００５５】
ここで、図６（ａ）〜（ｈ）に示すように、撮像素子１を形成する工程は、ダブルゲートトランジスタ１０を形成する工程と、トップゲートドライバ２及びボトムゲートドライバ３を形成する工程は、ＴＦＴ２１〜２５を形成する工程とみることができる。また、トップゲートラインＴＧＬをトップゲートドライバ２と接続する工程、及びボトムゲートラインＢＧＬをボトムゲートドライバ３と接続する工程も必要となる。さらに、外部接続端子４０と一体のドレインラインＤＬを形成する工程も必要となる。
【００５６】
まず、図６（ａ）に示すように、用意した基板５の全域に、スパッタリング法を用いてＣｒ等の金属からなる膜を形成する。そして、ボトムゲート電極１１、ゲート電極３１、ボトムゲートラインＢＧＬ及び外部接続端子４０の下層部４１を残して、フォトリソグラフィー法により基板５上に形成した金属膜を取り除く。なお、外部接続端子４０の下層部４１は、島状に形成されており、撮像素子１の位置に伸延しない。
【００５７】
次に、図６（ｂ）に示すように、基板５の全域にボトムゲート絶縁膜１２及びゲート絶縁膜３２となるＳｉＮからなる膜をプラズマＣＶＤ法によって形成し、その上全体にａ−Ｓｉまたはｐ−Ｓｉからなる膜をプラズマＣＶＤ法によって形成し、さらにその上全体にＢＬ絶縁膜１４、３４となるＳｉＮからなる膜をプラズマＣＶＤ法によって形成する。ここで３番目に形成されたＳｉＮからなる膜は、ＢＬ絶縁膜１４、３４となる部分を残してフォトリソグラフィー法により取り除かれる。
【００５８】
次に、図６（ｃ）に示すように、基板５の全域に、プラズマＣＶＤ法を用いてｎ−Ｓｉからなる膜を形成する。そして、このｎ−Ｓｉからなる膜を、図６（ｂ）の工程で２番目に形成されたａ−Ｓｉまたはｐ−Ｓｉからなる膜と共に、半導体層１３、３３、コンタクト層１５ａ、１５ｂ、３５ａ、３５ｂとなる部分を残して、フォトリソグラフィー法により取り除く。
【００５９】
次に、図６（ｄ）に示すように、ボトムゲートドライバ３内のＴＦＴ２４、２５のソース電極３６ｂを、図６（ａ）の工程でボトムゲート電極１１と共に形成されたボトムゲートラインＢＧＬと接続するために、ボトムゲートドライバ３内のゲート絶縁膜３２の所定の部分をフォトリソグラフィー法により取り除き、コンタクトホール３２ａを形成するとともに、ゲート絶縁膜３２と同時形成されている下層部４１上のＳｉＮからなる膜を一括してフォトリソグラフィー法により取り除く。
【００６０】
次に、図６（ｅ）に示すように、基板５の全域にスパッタリング法を用いてＣｒ等の金属からなる膜を形成する。そして、この金属膜を、ダブルゲートトランジスタ１０のドレイン電極１６ａ及びソース電極１６ｂ、並びにＴＦＴ２１〜２５のドレイン電極３６ａ及びソース電極３６ｂ、並びにドレインラインＤＬ及び外部接続端子４０の中層部４６となる部分を残して、フォトリソグラフィー法により取り除く。なお、外部接続端子４０の中層部４６は、ドレインラインＤＬの一部となり、ドレインラインＤＬを介してダブルゲートトランジスタ１０のドレイン電極１６ａと接続される。
【００６１】
次に、図６（ｆ）に示すように、図６（ｅ）までの工程で形成された全てのものを覆うように、基板５の全域にプラズマＣＶＤ法を用いて、トップゲート絶縁膜１７及び層間絶縁膜３７となるＳｉＮからなる膜を形成する。そして、トップゲートラインＴＧＬと接続するために、トップゲートドライバ２内の層間絶縁膜３７の所定の部分をフォトリソグラフィー法により取り除き、コンタクトホール３７ａを形成するとともに、ゲート絶縁膜３２と同時形成されている中層部４６上のＳｉＮからなる膜を一括してフォトリソグラフィー法により取り除き、コンタクトホール４７を形成する。
【００６２】
次に、図６（ｇ）に示すように、基板５の全域にスパッタリング法を用いてＩＴＯからなる膜を形成する。そして、このＩＴＯからなる膜を、ダブルゲートトランジスタ１０の半導体層１３と対向するトップゲート電極１８、トップゲートラインＴＧＬ、及び外部接続端子４０の上層部４８の部分を残してフォトリソグラフィー法により取り除く。ここで、トップゲートラインＴＧＬは、図６（ｆ）で形成されたコンタクトホール３７ａを介してトップゲートドライバ２内のＴＦＴ２４、２５のソース電極３６ｂと接続される。なお、外部接続端子４０の上層部４８は、島状に形成されており、撮像素子１の位置に伸延しない。
【００６３】
最後に、図６（ｈ）に示すように、図６（ｇ）までの工程で形成された全てのものを覆うように、基板５の全域にプラズマＣＶＤ法を用いて絶縁保護膜１９、３９となるＳｉＮからなる膜を形成する。そして、この膜の上層部４８上の位置をフォトリソグラフィー法により取り除き、ドレインドライバ４の端子と接続するための外部接続端子４０を形成する。以上の工程を経て、撮像素子１、トップゲートドライバ２及びボトムゲートドライバ３が、同一の基板５上に同一のプロセスで形成される。
【００６４】
以下、この実施の形態にかかる撮像装置の動作について、図７のタイミングチャート及び図８（ａ）〜（ｉ）の模式図を参照して、撮像素子１を駆動し、画像を撮影するための動作について説明する。図８（ａ）〜（ｉ）のそれぞれにおいて、中央には模式的に１列×４行分の撮像素子１の状態を、左側に書かれている電圧は各行のトップゲート電極１８に印加される電圧を、右側に書かれている電圧は各行のボトムゲート電極１１に印加される電圧を意味しているものとする。
【００６５】
１垂直期間がタイミングＴ０で開始すると、１水平期間であるタイミングＴ０からＴ１の期間、トップゲートドライバ２にコントローラから＋１５（Ｖ）のスタート信号ＩＮが供給される。このスタート信号ＩＮは、トップゲートドライバ２の１番目の段ＲＳ（１）のＴＦＴ２１のドレインに供給される。
【００６６】
このタイミングＴ０からＴ１の期間は、ボトムゲートドライバ３のいずれの段においてもＴＦＴ２４がオフ、ＴＦＴ２５がオンしており、ボトムゲートドライバ３からボトムゲートラインＢＧＬの全てに出力電圧ｏｕｔ１，ｏｕｔ２，・・・として定電圧ｖｓｓによる０（Ｖ）の電圧が出力される。また、タイミングＴ０から中間タイミングＴ０．５の期間は、トップゲートドライバ２のいずれの段においてもＴＦＴ２４がオフ、ＴＦＴ２５がオンしており、トップゲートドライバ２からトップゲートラインＴＧＬの全てに、出力電圧ＯＵＴ１，ＯＵＴ２，・・・として定電圧Ｖｓｓによる−１５（Ｖ）の電圧が出力される。
【００６７】
次に、中間タイミングＴ０．５からタイミングＴ１までの一定の期間、制御信号Φ１が立ち上がり、トップゲートドライバ２の奇数番目の段ＲＳ（１），ＲＳ（３），・・・のＴＦＴ２１をオンする。これにより、トップゲートドライバ２の１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ４に電荷がチャージされる。
【００６８】
これにより、ＴＦＴ２３を介して供給されている電源電圧Ｖｄｄによってハイレベルとなっている１番目の段ＲＳ（１）の配線容量Ｃ５は、定電圧Ｖｓｓとなる。これにより、トップゲートドライバ２の１番目の段ＲＳ（１）のＴＦＴ２５は、ゲート電極３１の電位がローレベルになってオフする。
【００６９】
また、同時にトップゲートドライバ２の１番目の段ＲＳ（１）のＴＦＴ２４も、ゲート電極３１の電位がハイレベルになってオンする。これにより、中間タイミングＴ０．５からＴ１までの期間は、トップゲートドライバ２の１番目の段ＲＳ（１）の出力信号ＯＵＴ１として、コントローラから供給された信号ＣＫ１の−１５（Ｖ）が撮像素子１の１行目のトップゲートラインＴＧＬに出力される。トップゲートドライバ２の２段目以降ではＴＦＴ２４がオフ、ＴＦＴ２５がオンしており、トップゲートドライバ２から出力電圧ＯＵＴ２，ＯＵＴ３，・・・として２行目以降のトップゲートラインＴＧＬの定電圧Ｖｓｓによる−１５（Ｖ）の電圧が出力される。
【００７０】
なお、トップゲートドライバ２の１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ４の電位がハイレベル、配線容量Ｃ５の電位がローレベルとなっている状態は、次に中間タイミングＴ２．５からタイミングＴ３までの一定の期間で制御信号Φ１が再び立ち上がるまで続く。
【００７１】
次に、タイミングＴ１からＴ２までの期間、コントローラから供給される信号ＣＫ１のレベルが＋１５（Ｖ）に変位する。この期間において、トップゲートドライバ２の１番目の段ＲＳ（１）のＴＦＴ２４がオン、ＴＦＴ２５がオフしているため、信号ＣＫ１による＋１５（Ｖ）が出力信号ＯＵＴ１として１行目のトップゲートラインＴＧＬに出力され、また、トップゲートドライバ２の２番目の段ＲＳ（２）のＴＦＴ２１のドレインに供給される。
【００７２】
タイミングＴ１から中間タイミングＴ１．５までの間は、トップゲートドライバ２の２番目以降の段からは、ＴＦＴ２４がオフ、ＴＦＴ２５がオンしているため、定電圧Ｖｓｓによる−１５（Ｖ）が出力信号ＯＵＴ２，ＯＵＴ３，・・・として２行目以降のトップゲートラインＴＧＬに出力される。一方、ボトムゲートドライバ３の全ての段からは、ＴＦＴ２４がオフ、ＴＦＴ２５がオンしているため、定電圧ｖｓｓによる０（Ｖ）が出力信号ｏｕｔ１，ｏｕｔ２，・・・として全てのボトムゲートラインＢＧＬに出力される。
【００７３】
中間タイミングＴ１．５からタイミングＴ２までの一定の期間、コントローラからの信号Φ２が立ち上がると、１番目の段ＲＳ（１）と同様の動作により、トップゲートドライバ２の２番目の段ＲＳ（２）のＴＦＴ２４がオン、ＴＦＴ２５がオフとなる。従って、中間タイミングＴ１．５からＴ２までの間は、トップゲートドライバ２の２番目の段ＲＳ（２）からは、信号ＣＫ２のローレベル電圧による−１５（Ｖ）が出力信号ＯＵＴ２として２行目のトップゲートラインＴＧＬに出力される。
【００７４】
さらにこの期間においては、トップゲートドライバ２の３番目以降の段からは、ＴＦＴ２４がオフ、ＴＦＴ２５がオンしているため、定電圧Ｖｓｓによる−１５（Ｖ）が出力信号ＯＵＴ３，ＯＵＴ４，・・・として３行目以降のトップゲートラインＴＧＬに出力される。また、ボトムゲートドライバ３の全ての段からは、ＴＦＴ２４がオフ、ＴＦＴ２５がオンしているため、定電圧ｖｓｓによる０（Ｖ）が出力信号ｏｕｔ１，ｏｕｔ２，・・・として全てのボトムゲートラインＢＧＬに出力される。
【００７５】
従って、タイミングＴ１からＴ２までの期間において、撮像素子１を構成するダブルゲートトランジスタ１０のトップゲート電極１８及びボトムゲート電極１１に供給される電圧は、それぞれ図８（ａ）に示すようになる。すなわち、図８（ａ）に示すように、この期間において１行目のダブルゲートトランジスタ１０がリセットされる。なお、図８（ａ）において「済」とあるのは、当該行のデータの読み出しが終了してからリセットされる直前までの状態にあることを示している（以下、同じ）。
【００７６】
次に、タイミングＴ２からＴ３までの期間では、同様にしてトップゲートドライバ２の２番目の段ＲＳ（２）から出力信号ＯＵＴ２として＋１５（Ｖ）が、他の段から出力信号ＯＵＴ１，ＯＵＴ３，ＯＵＴ４，・・・として−１５（Ｖ）がそれぞれ対応するトップゲートラインＴＧＬに出力される。また、ボトムゲートドライバ３の全ての段から出力信号ｏｕｔ１，ｏｕｔ２，・・・として０（Ｖ）が対応するボトムゲートラインＢＧＬに出力される。
【００７７】
従って、タイミングＴ２からＴ３までの期間において、撮像素子１を構成するダブルゲートトランジスタ１０のトップゲート電極１８及びボトムゲート電極１１に供給される電圧は、それぞれ図８（ｂ）に示すようになる。すなわち、図８（ｂ）に示すように、この期間において２行目のダブルゲートトランジスタ１０がリセットされる。また、１行目のダブルゲートトランジスタ１０は、図３（ｅ）に示したフォトセンス状態となり、励起光の入射量によって内部にキャリア（正孔）を蓄積する。
【００７８】
次に、タイミングＴ３からＴ４までの期間では、同様にしてトップゲートドライバ２の３番目の段ＲＳ（３）から出力信号ＯＵＴ３として＋１５（Ｖ）が、他の段から出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ４，ＯＵＴ５，・・・として−１５（Ｖ）がそれぞれ対応するトップゲートラインＴＧＬに出力される。
【００７９】
また、タイミングＴ３から中間タイミングＴ３．５までの期間では、ボトムゲートドライバ３は、全ての段においてＴＦＴ２４がオフ、ＴＦＴ２５がオンとなっており、ボトムゲートドライバ３の全ての段から出力信号ｏｕｔ１，ｏｕｔ２，・・・として定電圧ｖｓｓによる０（Ｖ）が対応するボトムゲートラインＢＧＬに出力される。中間タイミングＴ３．５からタイミングＴ４までの期間でも、ボトムゲートドライバ３の２段目以降は、ＴＦＴ２４がオフ、ＴＦＴ２５がオンとなっており、ボトムゲートドライバ３の２番目以降の段から出力信号ｏｕｔ２，ｏｕｔ３，・・・として定電圧ｖｓｓによる０（Ｖ）が対応するボトムゲートラインＢＧＬに出力される。
【００８０】
また、中間タイミングＴ３．５からタイミングＴ４までの期間では、コントローラからボトムゲートドライバ３にスタート信号ｉｎが供給され、１番目の段のＴＦＴ２１に供給される。この期間において、コントローラからの信号φ１も立ち上がる。これにより、ボトムゲートドライバ３の１番目の段のＴＦＴ２１がオンし、トップゲートドライバ２の場合と同様に、１番目の段のＴＦＴ２４がオン、ＴＦＴ２５がオフする。従って、この期間は、ボトムゲートドライバ３の１番目の段から出力信号ｏｕｔ１として信号ｃｋ１による０（Ｖ）が１行目のボトムゲートラインＢＧＬに出力される。
【００８１】
従って、タイミングＴ３からＴ４までの期間において、撮像素子１を構成するダブルゲートトランジスタ１０のトップゲート電極１８及びボトムゲート電極１１に供給される電圧は、それぞれ図８（ｃ）に示すようになる。すなわち、図８（ｃ）に示すように、この期間において３行目のダブルゲートトランジスタ１０がリセットされる。また、１行目及び２行目のダブルゲートトランジスタ１０は、フォトセンス状態となり、励起光の入射量によって内部にキャリア（正孔）を蓄積する。
【００８２】
次に、タイミングＴ４からＴ５までの期間では、同様にしてトップゲートドライバ２の４番目の段ＲＳ（４）から出力信号ＯＵＴ４として＋１５（Ｖ）が、他の段から出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ５，・・・として−１５（Ｖ）がそれぞれ対応するトップゲートラインＴＧＬに出力される。
【００８３】
また、タイミングＴ４から中間タイミングＴ４．５までの期間では、ボトムゲートドライバ３は、２段目以降の段においてＴＦＴ２４がオフ、ＴＦＴ２５がオンとなっており、ボトムゲートドライバ３の２段目以降の段から出力信号ｏｕｔ２，ｏｕｔ３，・・・として定電圧ｖｓｓによる０（Ｖ）が対応するボトムゲートラインＢＧＬに出力される。一方、１段目の段ではＴＦＴ２４がオン、ＴＦＴ２５がオフとなっているが、この期間は、信号ｃｋ１が０（Ｖ）となっているので、１行目のボトムゲートラインＢＧＬに出力信号ｏｕｔ１として０（Ｖ）が出力される。
【００８４】
次の中間タイミングＴ４．５からタイミングＴ５までの期間でも、ボトムゲートドライバ３の２段目以降は、ＴＦＴ２４がオフ、ＴＦＴ２５がオンとなっており、ボトムゲートドライバ３の２番目以降の段から出力信号ｏｕｔ２，ｏｕｔ３，・・・として定電圧ｖｓｓによる０（Ｖ）が対応するボトムゲートラインＢＧＬに出力される。一方、１段目の段ではＴＦＴ２４がオン、ＴＦＴ２５がオフとなっており、また、信号ｃｋ１が＋１０（Ｖ）となることにより、１行目のボトムゲートラインＢＧＬに出力信号ｏｕｔ１として＋１０（Ｖ）が出力される。なお、この期間においては、同様にしてボトムゲートライン３の２段目のＴＦＴ２４がオン、ＴＦＴ２５がオンされる。
【００８５】
従って、タイミングＴ４から中間タイミングＴ４．５までの期間において、撮像素子１を構成するダブルゲートトランジスタ１０のトップゲート電極１８及びボトムゲート電極１１に供給される電圧は、それぞれ図８（ｄ）に示すようになる。すなわち、図８（ｄ）に示すように、この期間において４行目のダブルゲートトランジスタ１０はリセットされる。また、１行目から３行目のダブルゲートトランジスタ１０は、フォトセンス状態となり、励起光の入射量によって内部にキャリア（正孔）を蓄積する。さらに、各ドレインラインＤＬがプリチャージされて、その電位が＋１０（Ｖ）となる。
【００８６】
また、中間タイミングＴ４．５からタイミングＴ５までの期間において、撮像素子１を構成するダブルゲートトランジスタ１０のトップゲート電極１８及びボトムゲート電極１１に供給される電圧は、それぞれ図８（ｅ）に示すようになる。すなわち、図８（ｅ）に示すように、この期間において４行目のダブルゲートトランジスタ１０はリセットされる。また、２行目及び３行目のダブルゲートトランジスタ１０は、フォトセンス状態となり、光の入射量によって内部にキャリアを蓄積する。
【００８７】
１行目のダブルゲートトランジスタ１０は、タイミングＴ２から中間タイミングＴ４．５までで十分な励起光が入射されていれば、ボトムゲート電極１１に供給された電圧＋１０（Ｖ）により半導体層１３にチャネルが形成され、ドレイン電流が流れることによって対応するドレインラインＤＬの電位を降下させる。一方、十分な励起光が入射されていなければ、半導体層１３のチャネルがピンチオフされ、対応するドレインラインＤＬの電位は降下しない。ドレインドライバ４は、中間タイミングＴ４．５からタイミングＴ５までの期間において各ドレインラインＤＬの電位を読み出し、それを１行目の画素の画像データＤＡＴＡとしてコントローラに供給する。
【００８８】
次に、タイミングＴ５からＴ６までの期間では、同様にしてトップゲートドライバ２の５番目の段ＲＳ（５）から出力信号ＯＵＴ５として＋１５（Ｖ）が、他の段から出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４，・・・として−１５（Ｖ）がそれぞれ対応するトップゲートラインＴＧＬに出力される。
【００８９】
タイミングＴ５から中間タイミング５．５までの期間では、同様にしてボトムゲートドライバ３の全ての段から出力信号ｏｕｔ１，ｏｕｔ２，・・・として０（Ｖ）が対応するボトムゲートラインＢＧＬに出力される。一方、中間タイミングＴ５．５からタイミングＴ６までの期間では、同様にしてボトムゲートドライバ３の２番目の段から出力信号ｏｕｔ２として＋１０（Ｖ）が、それ以外の段から出力信号ｏｕｔ１，ｏｕｔ３，ｏｕｔ４，・・・として０（Ｖ）がボトムゲートラインＢＧＬに出力される。
【００９０】
従って、タイミングＴ５から中間タイミングＴ５．５までの期間において、撮像素子１を構成するダブルゲートトランジスタ１０のトップゲート電極１８及びボトムゲート電極１１に供給される電圧は、それぞれ図８（ｆ）に示すようになる。すなわち、図８（ｆ）に示すように、２行目から４行目のダブルゲートトランジスタ１０は、フォトセンス状態となり、励起光の入射量によって内部にキャリアを蓄積する。さらに、各ドレインラインＤＬがプリチャージされて、その電位が＋１０（Ｖ）となる。なお、１行目のダブルゲートトランジスタ１０は、実際にはフォトセンス状態となっているが、次の垂直期間でリセットされるまで、ドレインドライバ４によって読み出される画像データＤＡＴＡに影響を及ぼさない。
【００９１】
また、中間タイミングＴ５．５からタイミングＴ６までの期間において、撮像素子１を構成するダブルゲートトランジスタ１０のトップゲート電極１８及びボトムゲート電極１１に供給される電圧は、それぞれ図８（ｇ）に示すようになる。すなわち、図８（ｇ）に示すように、３行目及び４行目のダブルゲートトランジスタ１０は、フォトセンス状態となり、励起光の入射量によって内部にキャリアを蓄積する。
【００９２】
２行目のダブルゲートトランジスタ１０は、タイミングＴ３から中間タイミングＴ５．５までで十分な励起光が入射されていれば、半導体層１３にチャネルが形成され、ドレイン電流が流れることによって対応するドレインラインＤＬの電位を降下させる。一方、十分な励起光が入射されていなければ、半導体層１３のチャネルがピンチオフされ、対応するドレインラインＤＬの電位は降下しない。ドレインドライバ４は、中間タイミングＴ５．５からタイミングＴ６までの期間において各ドレインラインＤＬの電位を読み出し、それを２行目の画素の画像データＤＡＴＡとしてコントローラに供給する。
【００９３】
次に、タイミングＴ６からＴ７までの期間では、同様にしてトップゲートドライバ２の６番目の段ＲＳ（６）から出力信号ＯＵＴ６として＋１５（Ｖ）が、他の段から出力信号ＯＵＴ１，・・・，ＯＵＴ５，・・・，ＯＵＴ７，・・・として−１５（Ｖ）がそれぞれ対応するトップゲートラインＴＧＬに出力される。
【００９４】
タイミングＴ６から中間タイミング６．５までの期間では、同様にしてボトムゲートドライバ３の全ての段から出力信号ｏｕｔ１，ｏｕｔ２，・・・として０（Ｖ）が対応するボトムゲートラインＢＧＬに出力される。一方、中間タイミングＴ６．５からタイミングＴ７までの期間では、同様にしてボトムゲートドライバ３の３番目の段から出力信号ｏｕｔ３として＋１０（Ｖ）が、それ以外の段から出力信号ｏｕｔ１，ｏｕｔ２，ｏｕｔ３，・・・，ｏｕｔ４，・・・として０（Ｖ）がボトムゲートラインＢＧＬに出力される。
【００９５】
従って、タイミングＴ６から中間タイミングＴ６．５までの期間において、撮像素子１を構成するダブルゲートトランジスタ１０のトップゲート電極１８及びボトムゲート電極１１に供給される電圧は、それぞれ図８（ｈ）に示すようになる。すなわち、図８（ｈ）に示すように、３行目及び４行目のダブルゲートトランジスタ１０は、フォトセンス状態となり、励起光の入射量によって内部にキャリアを蓄積する。さらに、各ドレインラインＤＬがプリチャージされて、その電位が＋１０（Ｖ）となる。なお、１行目及び２行目のダブルゲートトランジスタ１０は、実際にはフォトセンス状態となっているが、次の垂直期間でリセットされるまで、ドレインドライバ４によって読み出される画像データＤＡＴＡに影響を及ぼさない。
【００９６】
また、中間タイミングＴ６．５からタイミングＴ７までの期間において、撮像素子１を構成するダブルゲートトランジスタ１０のトップゲート電極１８及びボトムゲート電極１１に供給される電圧は、それぞれ図８（ｉ）に示すようになる。すなわち、図８（ｉ）に示すように、４行目のダブルゲートトランジスタ１０は、フォトセンス状態となり、光の入射量によって内部にキャリアを蓄積する。
【００９７】
３行目のダブルゲートトランジスタ１０は、タイミングＴ４から中間タイミングＴ６．５までで十分な励起光が入射されていれば、半導体層１３にチャネルが形成され、ドレイン電流が流れることによって対応するドレインラインＤＬの電位を降下させる。一方、十分な励起光が入射されていなければ、半導体層１３のチャネルがピンチオフされ、対応するドレインラインＤＬの電位は降下しない。ドレインドライバ４は、中間タイミングＴ６．５からタイミングＴ７までの期間において各ドレインラインＤＬの電位を読み出し、それを３行目の画素の画像データＤＡＴＡとしてコントローラに供給する。
【００９８】
以下、同様の動作によって、撮像素子１を構成するダブルゲートトランジスタ１０を最終行まで行毎に、リセットし、フォトセンスさせていき、フォトセンス時に半導体層１３に蓄積されるキャリアの量によるドレインラインＤＬの電位の変化をドレインドライバ４が読み出していく。そして、最終行のダブルゲートトランジスタ１０に関してドレインラインＤＬの電位の読み出しが終了すると、次の垂直期間におけるタイミングＴ０から同様の動作が繰り返される。
【００９９】
以上説明したように、この実施の形態にかかる撮像装置では、撮像素子１がダブルゲートトランジスタ１０をマトリクス状に配置して構成され、トップゲートドライバ２及びボトムゲートドライバ３をＴＦＴ２１〜２５によって構成している。ここで、ＴＦＴ２１〜２５は、ダブルゲートトランジスタ１０のトップゲート電極１８を除いた構造とすることができる。このため、トップゲートドライバ２とボトムゲートドライバ３とを、撮像素子１を形成したのと同一の基板５上に、しかも撮像素子１を形成するのと同時に形成することができる。
【０１００】
従って、トップゲートドライバ２とボトムゲートドライバ３とは、撮像素子１とほぼ同じ厚さで形成することができる。これにより、トップゲートドライバ２とボトムゲートドライバ３とが邪魔することなく、撮像対象物を容易に撮像素子１に密着させることができる。しかも、トップゲートドライバ２とボトムゲートドライバ３を撮像素子１と離れた位置に形成する必要がないので、撮像装置全体を小型に形成することができる。
【０１０１】
また、トップゲートドライバ２とボトムゲートドライバ３とが撮像素子１と同一の基板５上に形成されることにより、撮像素子１とトップゲートドライバ２またはボトムゲートドライバ３との間の接続不良が生じにくい。このため、不良品の発生を抑えることができ、撮像装置を低コストで製造することができる。しかも、製造後における故障の発生も抑えることができる。さらには、トップゲートドライバ２とボトムゲートドライバ３とを撮像素子１と同時に形成できることで、撮像装置全体の製造コストを低くすることができる。
【０１０２】
［第２の実施の形態］
この実施の形態にかかる撮像装置の構成は、第１の実施の形態のものとほぼ同じである。但し、この実施の形態にかかる撮像装置では、ドレインドライバ４の構成が第１の実施の形態のものと異なり、これにより撮像素子１、トップゲートドライバ２及びボトムゲートドライバ３と同一の基板５上に形成することを可能としている。
【０１０３】
図９は、この実施の形態の撮像装置に適用されるドレインドライバ４の回路構成を示す図である。図示するように、このドレインドライバは、それぞれゲート電極にコントローラからの制御信号ｃ１〜ｃｎが供給されることでオンするグループ分けされたＴＦＴ５１〜５ｎを備えている。ＴＦＴ５１〜５ｎは、同一の参照符号が付されているもの同士が同一のグループに分類される。
【０１０４】
ＴＦＴ５１〜５ｎの総数は、撮像素子１に形成されたドレインラインＤＬの数と同じであり、ＴＦＴ５１〜５ｎは、それぞれ各ドレインラインＤＬにソース電極が接続されている。ＴＦＴ５１〜５ｎは、各グループから１つずつ選ばれたもの同士で、ドレイン電極がそれぞれコントローラに接続された同一の信号線（以下、単位信号線という）に接続されている。
【０１０５】
ドレインドライバ４は、ドレインラインＤＬをプリチャージする場合には、その期間においてコントローラからの制御信号ｃ１〜ｃｎに従って全てのＴＦＴ５１〜５ｎをオンし、ドレイン電極とソース電極との間が導通状態となっているときに、コントローラから供給された定電圧（＋１０（Ｖ））を各ドレインラインＤＬに出力する。
【０１０６】
ドレインドライバ４は、ドレインラインＤＬ上の電位を読み出す場合には、コントローラから制御信号ｃ１〜ｃｎを順次供給してグループ毎にＴＦＴ５１〜５ｎを順次オンする。ドレインドライバ４は、各データラインＤＬからのデータｄ１〜ｄｍ（データラインＤＬ上の電位）を、オンすることでドレイン電極とソース電極との間が導通状態となっているＴＦＴ５１〜５ｎを介して、グループ別の信号ｓ１〜ｓｋとしてコントローラに供給する。なお、グループ別の信号ｓ１〜ｓｋは、その供給タイミングによってどのデータラインＤＬから供給されたものであるかがコントローラ内で処理される。
【０１０７】
この実施の形態にかかる撮像装置では、ドレインドライバ４に使用されているＴＦＴ５１〜５ｎも、図４（ｂ）に示す構造を有し、ダブルゲートトランジスタ１０と同一のプロセスで形成することができる。従って、この実施の形態にかかる撮像装置は、図１０に示すように、撮像素子１が形成されている基板５上にトップゲートドライバ２、ボトムゲートドライバ３、さらにはドレインドライバ４を形成した構造とすることができる。
【０１０８】
なお、この実施の形態にかかる撮像装置において、ドレインドライバ４は、図４（ｂ）に示す構造を有するＴＦＴ５１〜５ｎによって構成されていることから、第１の実施の形態で説明したトップゲートドライバ２及びボトムゲートドライバ３を基板５上に形成するのと同様にして、撮像素子１を形成するプロセスで同時に基板５上に形成することができる。
【０１０９】
以下、この実施の形態にかかる撮像装置の動作について説明する。ここでは、ドレインドライバ４についての特有の動作である、ドレインラインＤＬに電荷をプリチャージさせるときの動作（図８（ｄ）、（ｆ）、（ｈ））と、ドレインラインＤＬ上の電位を読み出すときの動作（図８（ｅ）、（ｇ）、（ｉ））についてのみ説明することとする。
【０１１０】
まず、ドレインラインＤＬをプリチャージさせるときは、コントローラから全てのＴＦＴ５１〜５ｎのゲート電極に、制御信号ｃ１〜ｃｎが供給される。これにより、ドレインドライバ４内の全てのＴＦＴ５１〜５ｎがオンし、ドレイン電極とソース電極との間が導通状態となる。
【０１１１】
次に、コントローラ内に設けられた定電圧発生回路から単位信号線に定電圧（＋１０（Ｖ））を出力する。これにより、オンしてドレイン電極とソース電極との間が導通状態となっているＴＦＴ５１〜５ｎを介して、各データラインＤＬに＋１０（Ｖ）の定電圧が出力され、各データラインＤＬに電荷がチャージされる。なお、プリチャージの期間を終了すると、コントローラの定電圧発生回路は、単位信号線への定電圧の出力を停止する。
【０１１２】
一方、ドレインラインＤＬ上の電位を読み出すときは、その読み出しの期間内において、コントローラからグループ毎のＴＦＴ５１〜５ｎに順次制御信号ｃ１〜ｃｎが供給される。これにより、ドレインドライバ４内のＴＦＴ５１〜５ｎは、グループ毎に所定の期間ずつ順次オンして、ドレイン電極とソース電極との間が導通状態となる。
【０１１３】
ドレイン電極とソース電極との間が導通状態となっているグループのＴＦＴ５１〜５ｎは、対応するデータラインＤＬ上のデータｄ１〜ｄｍ（電位）を各単位信号線にグループ別の信号ｓ１〜ｓｋとして出力する。そして、各単位信号線に出力されたグループ別の信号ｓ１〜ｓｋは、コントローラに供給される。こうして供給されたグループ別の信号ｓ１〜ｓｋは、その供給タイミングによってどのデータラインＤＬからのものであるかがコントローラによって判断され、所定の信号処理が行われる。
【０１１４】
以上説明したように、この実施の形態にかかる撮像装置では、トップゲートドライバ２及びボトムゲートドライバ３に加えて、さらにドレインドライバ４も撮像素子１を形成した基板５上に、しかも撮像素子１と同時に形成することができる。
【０１１５】
従って、この実施の形態にかかる撮像装置では、さらにドレインドライバ４も、撮像対象物を撮像素子１に密着させるために邪魔になることがない。また、撮像素子１とドレインドライバ４との間の接続不良も生じにくくなる。さらには、ドレインドライバ４も撮像素子１と同時に形成することができるため、第１の実施の形態の撮像装置に比べて、さらに低コストで製造することができるようになる。
【０１１６】
さらに、このドレインドライバ４では、コントローラと接続するための信号線を（単位信号線の数）＋（グループの数）とすることができる。すなわち、コントローラと接続するための信号線の数は、（ドレインラインの数）÷（グループの数）＋（グループの数）となる。このため、全てのデータラインＤＬから読み出したデータを並列にコントローラに送る場合に比べて、ドレインドライバ４とコントローラとの間の信号線の数を大幅に少なくすることができる。
【０１１７】
従来、信号線とコントローラとの間を接続するＦＰＣ（フレキシブルプリントサーキット）基板の配線ピッチは、高解像度のファインピッチの撮像素子１のピッチより大幅に長いため、撮像素子１の列数に合わせたＦＰＣ基板となると撮像素子アレイより幅広になってしまい、特により省スペース化が要求される指紋センサに適用した場合に大きな障害となっていた。これに対して、本実施形態ではＦＰＣ基板の配線数は、信号線の数ｍをグループの数ｎで分割した数ｋにグループの数ｎを加えた線の数だけでよいため、撮像装置自体をより縮小化することができる。
【０１１８】
一方、このドレインドライバ４は、データラインＤＬから読み出した各データを、（読み出し期間）÷（グループの数）の期間内でコントローラに転送すればよい。このため、読み出したデータを直列に変換してコントローラに送る場合ほど、高速でデータ転送をする必要がない。すなわち、このドレインドライバ４は、読み出したデータを直列に変換して送るもののように、複雑なタイミング制御のための回路が必要ない。
【０１１９】
［実施の形態の変形］
本発明は、上記の第１、第２の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。
【０１２０】
上記の第１、第２の実施の形態では、ダブルゲートトランジスタ１０は、トップゲート電極１８を透明電極によって構成し、トップゲート電極１８を介して半導体層１３に励起光を入射させていた。しかしながら、ダブルゲートトランジスタ１０は、ボトムゲート電極１１が透明電極で構成されたものとしてもよく、この場合には、基板５及びトップゲート電極１１を介して半導体層１３に光を入射させればよい。
【０１２１】
上記の第１、第２の実施の形態では、トップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４を構成するＴＦＴ２１〜２５、５１〜５ｎは、ダブルゲートトランジスタ１０のトップゲート電極１８を除いた構造のものであった。しかしながら、ダブルゲートトランジスタ１０のボトムゲート電極１１を除いた構造のＴＦＴも、トップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４に適用することができる。この場合は、ソース電極１６ｂの端部がＢＬ絶縁膜１４の端部にかかる程度で形成すればよい。
【０１２２】
この場合には、図６（ａ）に示す工程で、ＴＦＴ２１〜２５及びＴＦＴ５１〜５ｎのゲート電極３１を形成せず、図６（ｆ）に示すダブルゲートトランジスタ１０のトップゲート電極１８を形成する工程で、層間絶縁膜３７の上にＴＦＴ２１〜２５及びＴＦＴ５１〜５ｎのゲート電極を形成するものとすればよい。
【０１２３】
上記の第１、第２の実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３は、各段が５つのＴＦＴ２１〜２５によって構成されるものとしていた。しかしながら、トップゲートドライバ２及びボトムゲートドライバ３は、この構成に限られるものではなく、撮像素子１のトップゲートラインＴＧＬ及びボトムゲートラインＢＧＬに、ダブルゲートトランジスタ１０を駆動するための電圧を順次出力できるのであれば、これより多いまたは少ない数のＴＦＴで各段が構成されるものとしてもよい。
【０１２４】
上記の第１、第２の実施の形態では、ダブルゲートトランジスタ１０を基板５上にマトリクス状に配置して、撮像素子１を形成していた。しかしながら、ダブルゲートトランジスタの基板上への配置は、これに限られるものではなく、種々の配置のダブルゲートトランジスタを順次駆動して画像を撮影するドライバをダブルゲートトランジスタと同一の基板上に配置する場合にも適用することができる。
【０１２５】
上記の、第１、第２の実施の形態の撮像装置を指紋センサに応用した場合、指の凹凸での光の吸収、散乱による２階調でよい。が、ａ−Ｓｉからなる半導体層３４を有する撮像素子１は可視光に対する感度がきわめて良好なため、コントローラがドレインラインＤＬ上のプリチャージ電圧の降下すなわち可視光の輝度（光量）を多階調で識別することができる。また、撮像素子１の画素（ダブルゲートトランジスタ１０）毎に、例えば、デルタ配列などで色分けされたＲＧＢのカラーフィルタを設け、上記の撮像装置をフルカラーの光センサに応用することもできる
【０１２６】
【発明の効果】
以上説明したように、本発明によれば、撮像素子を形成した基板と同一の基板上に、この撮像素子を駆動するための回路も形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる撮像装置の構成を示すブロック図である。
【図２】図１の撮像素子に使用されているダブルゲートトランジスタの構造を示す断面図である。
【図３】（ａ）〜（ｆ）は、図１の撮像素子を構成するダブルゲートトランジスタの駆動原理を説明する模式図である。
【図４】（ａ）は、図１のトップゲートドライバ及びボトムゲートドライバの回路構成及び回路レイアウトを示す図、（ｂ）は、これらに使用されているＴＦＴの構造を示す断面図である。
【図５】本発明の第１の実施の形態にかかる撮像装置の構造を示す斜視図である。
【図６】（ａ）〜（ｈ）は、図１の撮像装置における撮像素子、トップゲートドライバ及びボトムゲートドライバの製造工程を模式的に示す図である。
【図７】図１の撮像装置の動作を示すタイミングチャートである。
【図８】（ａ）〜（ｉ）は、図１の撮像装置の動作を説明する模式図である。
【図９】本発明の第２の実施の形態の撮像装置に適用されるデータドライバの回路構成を示す図である。
【図１０】本発明の第２の実施の形態にかかる撮像装置の構造を示す斜視図である。
【図１１】従来例にかかる撮像装置の構造を示す斜視図である。
【符号の説明】
１…撮像素子、２…トップゲートドライバ、３…ボトムゲートドライバ、４…ドレインドライバ、５…基板、１０…ダブルゲートトランジスタ、１１…ボトムゲート電極、１２…ボトムゲート絶縁膜、１３…半導体層、１４…ＢＬ絶縁膜、１５ａ、１５ｂ…コンタクト層、１６ａ…ドレイン電極、１６ｂ…ソース電極、１７…トップゲート絶縁膜、１８…トップゲート電極、１９…絶縁保護膜、２１〜２５…ＴＦＴ、３１…ゲート電極、３２…ゲート絶縁膜、３３…ａ−Ｓｉ半導体層、３４…ＢＬ絶縁膜、３５ａ、３５ｂ…コンタクト層、３６ａ…ドレイン電極、３６ｂ…ソース電極、３７…層間絶縁膜、３９…絶縁保護膜、４０…外部接続端子、５１〜５ｎ…ＴＦＴ、ＴＧＬ…トップゲートライン、ＢＧＬ…ボトムゲートライン、ＤＬ…ドレインライン、ＧＬ…グラウンドライン

Claims (9)

1. 撮像素子と該撮像素子を駆動するための第１、第２の駆動回路を備える撮像装置を製造する方法であって、
   前記撮像素子は、光の入射により内部にキャリアを蓄積すると共に電界に従ってチャネルを形成する半導体層と、前記半導体層に電界を生じさせるための電圧が印加される第１、第２ゲート電極と、前記半導体層に接続されたドレイン電極及びソース電極とを含むダブルゲートトランジスタを配置して構成され、
   前記第１、第２の駆動回路は、それぞれ電界に従ってチャネルを形成する半導体層と、前記半導体層に電界を生じさせるための電圧が印加されるゲート電極と、前記半導体層に接続されたドレイン電極及びソース電極とを含むトランジスタの組み合わせによって構成され、外部からの制御信号に従ってそれぞれ前記ダブルゲートトランジスタの第１、第２ゲート電極に電圧を供給し、
   前記撮像装置の製造方法は、
   基板上に、前記ダブルゲートトランジスタの第１ゲート電極と、前記トランジスタのゲート電極とを形成する工程と、
   形成された第１ゲート電極とゲート電極とを覆うように、前記基板上に第１絶縁膜を形成する工程と、
   第１絶縁膜上の第１ゲート電極と対向する位置に前記ダブルゲートトランジスタの半導体層を、第１絶縁膜上のゲート電極と対向する位置に前記トランジスタの半導体層をそれぞれ形成する工程と、
   前記ダブルゲートトランジスタの半導体層に接続するように第１絶縁膜上に前記ダブルゲートトランジスタのドレイン電極及びソース電極を形成すると共に、前記トランジスタの半導体層に接続するように第１絶縁膜上に前記トランジスタのドレイン電極及びソース電極を形成する工程と、
   形成された前記ダブルゲートトランジスタ及び前記トランジスタの半導体層、ドレイン電極及びソース電極を覆うように、第１絶縁膜上に第２絶縁膜を形成する工程と、
   第２絶縁膜上の前記ダブルゲートトランジスタの半導体層と対向する位置に第２ゲート電極を形成する工程と
   を含むことを特徴とする撮像装置の製造方法。
2. 請求項１記載の撮像装置の製造方法によって製造されることを特徴とする撮像装置。
3. 前記撮像素子は、行毎に前記第１のゲート電極を接続した第１ゲートラインと、行毎に前記第２のゲート電極を接続した第２ゲートラインと、を備え、
   前記第１、第２の駆動回路は、それぞれ前記第１、第２ゲートラインと同数の段から構成され、それぞれ順次所定の電圧を前記第１、第２ゲートラインに出力することによって、前記撮像素子の前記第１、第２のゲート電極に第１の状態の電圧と第２の状態の電圧とを順次印加する
   ことを特徴とする請求項２に記載の撮像装置。
4. 前記ダブルゲートトランジスタの前記第１または第２のゲート電極を除いた構造を有するトランジスタの組み合わせによって構成され、前記ダブルゲートトランジスタの前記ドレイン電極と前記ソース電極との間が導通したことによって変化した前記撮像素子のデータライン上の電位を読み取る、前記撮像素子と同一の基板上に形成された第３の駆動回路をさらに備える
   ことを特徴とする請求項２又は３に記載の撮像装置。
5. 前記第３の駆動回路は、前記撮像素子に形成されたデータラインにドレイン電極またはソース電極が接続され、外部からゲート電極に供給された制御信号によってグループ単位でドレイン電極とソース電極との間を導通させる複数のトランジスタから構成される
   ことを特徴とする請求項４に記載の撮像装置。
6. 前記撮像素子と同一の基板上に形成され、前記撮像素子の列毎に形成されたデータラインをそれぞれドレインドライバと接続する外部接続端子をさらに備える
   ことを特徴とする請求項２又は３のいずれか１項に記載の撮像装置。
7. 前記撮像素子に配されたダブルゲートトランジスタは、前記第１、第２のゲート電極の少なくとも一方が透明電極によって構成され、該透明電極を介して前記ダブルゲートトランジスタの半導体層にキャリアを蓄積するための光が入射する
   ことを特徴とする請求項２乃至６のいずれか１項に記載の撮像装置。
8. 撮像素子と該撮像素子を駆動するための第１、第２の駆動回路を備える撮像装置を製造する方法であって、
   前記撮像素子は、光の入射により内部にキャリアを蓄積すると共に電界に従ってチャネルを形成する半導体層と、前記半導体層に電界を生じさせるための電圧が印加される第１、第２ゲート電極と、前記半導体層に接続されたドレイン電極及びソース電極とを含むダブルゲートトランジスタを配置して構成され、
   前記第１、第２の駆動回路は、それぞれ電界に従ってチャネルを形成する半導体層と、前記半導体層に電界を生じさせるための電圧が印加されるゲート電極と、前記半導体層に接続されたドレイン電極及びソース電極とを含むトランジスタの組み合わせによって構成され、外部からの制御信号に従ってそれぞれ前記ダブルゲートトランジスタの第１、第２ゲート電極に電圧を供給し、
   前記撮像装置の製造方法は、
   基板上に、前記ダブルゲートトランジスタの第１ゲート電極を形成する工程と、
   形成された第１ゲート電極を覆うように、前記基板上に第１絶縁膜を形成する工程と、
   第１絶縁膜上の第１ゲート電極と対向する位置に前記ダブルゲートトランジスタの半導体層を形成すると共に、前記トランジスタの半導体層を形成する工程と、
   前記ダブルゲートトランジスタの半導体層に接続するように第１絶縁膜上に前記ダブルゲートトランジスタのドレイン電極及びソース電極を形成すると共に、前記トランジスタの半導体層に接続するように第１絶縁膜上に前記トランジスタのドレイン電極及びソース電極を形成する工程と、
   形成された前記ダブルゲートトランジスタ及び前記トランジスタの半導体層、ドレイン電極及びソース電極を覆うように、第１絶縁膜上に第２絶縁膜を形成する工程と、
   第２絶縁膜上の前記ダブルゲートトランジスタの半導体層と対向する位置に第２ゲート電極を、第２絶縁膜上の前記トランジスタの半導体層と対向する位置にゲート電極をそれぞれ形成する工程と
   を含むことを特徴とする撮像装置の製造方法。
9. 請求項８記載の撮像装置の製造方法によって製造されることを特徴とする撮像装置。

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