JP2001036060A - 撮像装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 撮像素子とこれを駆動するためのドライバを
同一の基板上に形成して撮像装置を構成する。 【解決手段】 本発明に適用される撮像素子は、ダブル
ゲートトランジスタをマトリクス状に配置して構成され
る。ダブルゲートトランジスタは、ボトムゲート電極、
ゲート絶縁膜、半導体層、ＢＬ絶縁膜、コンタクト層、
ドレイン電極及びソース電極、ゲート絶縁膜、トップゲ
ート電極、並びに絶縁保護膜が順に積層されて形成され
る。ダブルゲートトランジスタのトップゲート電極及び
ボトムゲート電極に電圧を印加し、撮像素子を駆動する
ドライバは、ゲート電極３１、ゲート絶縁膜３２、半導
体層３３、ＢＬ絶縁膜３４、コンタクト層３５ａ、３５
ｂ、ドレイン電極３６ａ及びソース電極３６ｂ、層間絶
縁膜３７、並びに絶縁保護膜３９が順に積層されて形成
されたＴＦＴ２１〜２５を、各段ＲＳ（１），ＲＳ
（２），・・・に設けて構成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、撮像装置及びその
製造方法に関し、特に撮像素子とこれを駆動する駆動回
路の構造及びそのような構造の装置を製造する方法に関
する。

【０００２】

【従来の技術】従来より、指紋センサ等に適用される撮
像装置として、半導体層の上下にゲート絶縁膜を介しそ
れぞれゲート電極が設けられ、光の入射の有無を検出す
るいわゆるダブルゲートトランジスタをマトリクス状に
配置した撮像素子を用い、画像を撮影する撮像装置が知
られている。このような撮像装置では、ダブルゲートト
ランジスタのトップゲート電極上に形成された絶縁膜上
に撮像対象物を載置し、トップゲート電極に所定の電圧
を印加するトップゲートドライバ、ボトムゲート電極に
所定の電圧を印加するボトムゲートドライバ、及びドレ
イン電極に接続されたドレインライン上の電圧を読み出
すドライバという３つのドライバが、ダブルゲートトラ
ンジスタを配置した撮像素子を駆動する。

【０００３】ところで、このような撮像装置において、
撮像素子を駆動するためのトップゲートドライバ及びボ
トムゲートドライバは、従来、信号の減衰を防ぐために
撮像素子への出力電圧を一定のレベルまで増幅するアン
プを備えていなければならなかった。一方、ドレインド
ライバは、従来、同時に読み出した１ライン分の信号を
コントローラに順次転送するための回路を備えていなけ
ればならなかった。

【０００４】このため、従来の撮像装置では、トップゲ
ートドライバ、ボトムゲートドライバ及びドレインドラ
イバは、それぞれ撮像素子とは別個の半導体装置によっ
て構成する必要があった。そして、図１１に示すよう
に、各ドライバを構成する半導体装置６２〜６４を、撮
像素子６１が形成された基板６５上に実装しなければな
らなかった。これにより、従来の撮像装置は、次のよう
な問題点を生じさせていた。

【０００５】第１に、撮像素子６１の周辺に半導体装置
６２〜６４が実装されているが、撮像対象物に合わせて
マトリクス状に配置した撮像素子アレイの面積を小さく
してしまうと、撮像対象物が半導体装置６２〜６４に接
触しやすくなり、撮像対象物を基板６５を介さずに直接
撮像素子６１に密着させることが困難となる。これに対
して、各ドライバを構成する半導体装置６２〜６４を基
板６５上の撮像素子６１のエリアから離れたエリアに実
装すれば、半導体装置６２〜６４が邪魔になることな
く、撮像対象物を撮像素子６１に密着させることができ
る。しかしながら、この場合には、撮像装置全体のサイ
ズが大きくなってしまうという問題があった。

【０００６】第２に、撮像素子６１の外部接続端子と半
導体装置６２〜６４の端子とを、それぞれ接続しなけれ
ばならない。このため、端子間の接続不良によって不良
品が発生する比率が高くなり、撮像装置の製造コストを
増加させる原因となっていた。さらに、製造後に撮像装
置が故障してしまう原因ともなっていた。また、撮像素
子６１とは別に３つもの半導体装置６２〜６４を形成
し、基板６５上に実装すること自体が、そもそも撮像装
置の製造コストを増加させる原因となっていた。

【０００７】

【発明が解決しようとする課題】本発明は、撮像素子と
これを駆動するための駆動回路を同一の基板上に形成し
た撮像装置と、その製造方法とを提供することを目的と
する。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる撮像装置は、マトリク
ス状に配置され、それぞれ第１のゲート電極と、入射さ
れた励起光に応じてキャリアを生成する半導体層と、該
半導体層に接続するドレイン電極及びソース電極と、第
２のゲート電極とを積層した構造を有するダブルゲート
トランジスタと、行毎に第１のゲート電極を接続した第
１ゲートラインと、行毎に第２のゲート電極を接続した
第２デートラインと、列毎にドレイン電極またはソース
電極を接続したデータラインとを基板上に形成した撮像
素子と、前記ダブルゲートトランジスタの第１または第
２のゲート電極を除いた構造を有するトランジスタの組
み合わせによって構成され、外部から供給された制御信
号に従って前記撮像素子の第１または第２のゲートライ
ンに順次所定の電圧を出力する、前記撮像素子と同一の
基板上に形成された第１の駆動回路と、を備えることを
特徴とする。

【０００９】上記撮像装置では、第１の駆動回路は、撮
像素子に適用されているダブルゲートトランジスタの第
１または第２のゲート電極を除いた構造を有するトラン
ジスタの組み合わせで構成されている。このため、第１
の駆動回路を撮像素子とは別モジュールとして形成する
ことなく、撮像素子を基板上に形成するときに同時に基
板上に形成することが可能となる。

【００１０】上記撮像装置は、前記ダブルゲートトラン
ジスタの第１または第２のゲート電極を除いた構造を有
するトランジスタの組み合わせによって構成され、外部
から供給された制御信号に従って前記撮像素子の第２ま
たは第１のゲートラインに順次所定の電圧を出力する、
前記撮像素子と同一の基板上に形成された第２の駆動回
路をさらに備えてもよい。

【００１１】この第２の駆動回路も、撮像素子とは別モ
ジュールとして形成することなく、撮像素子を基板上に
形成するときに同時に基板上に形成することができる。

【００１２】上記撮像素子において、前記第１、第２の
駆動回路は、例えば、それぞれ第１、第２ゲートライン
と同数の段から構成され、それぞれ順次所定の電圧を第
１、第２ゲートラインに出力することによって、前記撮
像素子の第１、第２のゲート電極に第１の状態の電圧と
第２の状態の電圧とを順次印加するものとすることがで
きる。

【００１３】上記撮像装置は、前記ダブルゲートトラン
ジスタの第１または第２のゲート電極を除いた構造を有
するトランジスタの組み合わせによって構成され、ドレ
イン電極とソース電極との間が導通したことによって変
化した前記撮像素子のデータライン上の電位を読み取
る、前記撮像素子と同一の基板上に形成された第３の駆
動回路をさらに備えるものとしてもよい。

【００１４】この場合には、さらに第３の駆動回路もダ
ブルゲートトランジスタの第１または第２のゲート電極
を除いた構造を有するトランジスタの組み合わせで構成
されている。このため、さらに第３の駆動回路も撮像素
子とは別モジュールとして形成することなく、撮像素子
を基板上に形成するときに同時に基板上に形成すること
が可能となる。

【００１５】この場合において、前記第３の駆動回路
は、例えば、前記撮像素子に形成されたデータラインに
ドレイン電極またはソース電極が接続され、外部からゲ
ート電極に供給された制御信号によってグループ単位で
ドレイン電極とソース電極との間を導通させる複数のト
ランジスタから構成されるものとすることができる。

【００１６】上記撮像装置は、また、前記撮像素子と同
一の基板上に形成され、前記撮像素子の列毎に形成され
たデータラインをそれぞれ外部と接続する外部接続端子
をさらに備えるものとしてもよい。

【００１７】なお、上記撮像装置において、前記撮像素
子に配されたダブルゲートトランジスタは、第１、第２
のゲート電極の少なくとも一方が透明電極によって構成
され、該透明電極を介して半導体層にキャリアを蓄積す
るための光が入射するものとすることができる。

【００１８】上記目的を達成するため、本発明の第２の
観点にかかる撮像装置は、第１のゲート電極と、半導体
層と、該半導体層に接続するドレイン電極及びソース電
極と、第２のゲート電極とを基板上に積層して形成した
構造を有し、第１、第２のゲート電極に第１状態の電圧
が印加されているときに入射された光により半導体層に
蓄積されたキャリアによって、第１、第２のゲート電極
に第２の状態の電圧が印加されているときに半導体層内
に電流路を形成して、ドレイン電極とソース電極との間
を導通させるダブルゲートトランジスタと、前記ダブル
ゲートトランジスタの第１または第２のゲート電極を除
いた構造を有するトランジスタの組み合わせによって構
成され、外部から供給された制御信号に従って前記ダブ
ルゲートトランジスタの第１のゲート電極に電圧を印加
する、前記ダブルゲートトランジスタと同一の基板上に
形成された第１の駆動回路と、前記ダブルゲートトラン
ジスタの第１または第２のゲート電極を除いた構造を有
するトランジスタの組み合わせによって構成され、外部
から供給された制御信号に従って前記ダブルゲートトラ
ンジスタの第２のゲート電極に電圧を印加する、前記ダ
ブルゲートトランジスタと同一の基板上に形成された第
２の駆動回路とを備えることを特徴とする。

【００１９】上記撮像装置は、前記ダブルゲートトラン
ジスタの第１または第２のゲート電極を除いた構造を有
するトランジスタの組み合わせによって構成され、ドレ
イン電極とソース電極との間が導通したことによる電位
の変化を読み取る、前記ダブルゲートトランジスタと同
一の基板上に形成された第３の駆動回路をさらに備える
ものとしてもよい。

【００２０】上記目的を達成するため、本発明の第３の
観点にかかる撮像装置の製造方法は、撮像素子と該撮像
素子を駆動するための第１、第２の駆動回路を備える撮
像装置を製造する方法であって、前記撮像素子は、光の
入射により内部にキャリアを蓄積すると共に電界に従っ
てチャネルを形成する半導体層と、前記半導体層に電界
を生じさせるための電圧が印加される第１、第２ゲート
電極と、前記半導体層に接続されたドレイン電極及びソ
ース電極とを含むダブルゲートトランジスタを配置して
構成され、前記第１、第２の駆動回路は、それぞれ電界
に従ってチャネルを形成する半導体層と、前記半導体層
に電界を生じさせるための電圧が印加されるゲート電極
と、前記半導体層に接続されたドレイン電極及びソース
電極とを含むトランジスタの組み合わせによって構成さ
れ、外部からの制御信号に従ってそれぞれ前記ダブルゲ
ートトランジスタの第１、第２ゲート電極に電圧を供給
し、前記撮像装置の製造方法は、基板上に、前記ダブル
ゲートトランジスタの第１ゲート電極と、前記トランジ
スタのゲート電極とを形成する工程と、形成された第１
ゲート電極とゲート電極とを覆うように、前記基板上に
第１絶縁膜を形成する工程と、第１絶縁膜上の第１ゲー
ト電極と対向する位置に前記ダブルゲートトランジスタ
の半導体層を、第１絶縁膜上のゲート電極と対向する位
置に前記トランジスタの半導体層をそれぞれ形成する工
程と、前記ダブルゲートトランジスタの半導体層に接続
するように第１絶縁膜上に前記ダブルゲートトランジス
タのドレイン電極及びソース電極を形成すると共に、前
記トランジスタの半導体層に接続するように第１絶縁膜
上に前記トランジスタのドレイン電極及びソース電極を
形成する工程と、形成された前記ダブルゲートトランジ
スタ及び前記トランジスタの半導体層、ドレイン電極及
びソース電極を覆うように、第１絶縁膜上に第２絶縁膜
を形成する工程と、第２絶縁膜上の前記ダブルゲートト
ランジスタの半導体層と対向する位置に第２ゲート電極
を形成する工程とを含むことを特徴とする。

【００２１】上記目的を達成するため、本発明の第４の
観点にかかる撮像装置の製造方法は、撮像素子と該撮像
素子を駆動するための第１、第２の駆動回路を備える撮
像装置を製造する方法であって、前記撮像素子は、光の
入射により内部にキャリアを蓄積すると共に電界に従っ
てチャネルを形成する半導体層と、前記半導体層に電界
を生じさせるための電圧が印加される第１、第２ゲート
電極と、前記半導体層に接続されたドレイン電極及びソ
ース電極とを含むダブルゲートトランジスタを配置して
構成され、前記第１、第２の駆動回路は、それぞれ電界
に従ってチャネルを形成する半導体層と、前記半導体層
に電界を生じさせるための電圧が印加されるゲート電極
と、前記半導体層に接続されたドレイン電極及びソース
電極とを含むトランジスタの組み合わせによって構成さ
れ、外部からの制御信号に従ってそれぞれ前記ダブルゲ
ートトランジスタの第１、第２ゲート電極に電圧を供給
し、前記撮像装置の製造方法は、基板上に、前記ダブル
ゲートトランジスタの第１ゲート電極を形成する工程
と、形成された第１ゲート電極を覆うように、前記基板
上に第１絶縁膜を形成する工程と、第１絶縁膜上の第１
ゲート電極と対向する位置に前記ダブルゲートトランジ
スタの半導体層を形成すると共に、前記トランジスタの
半導体層を形成する工程と、前記ダブルゲートトランジ
スタの半導体層に接続するように第１絶縁膜上に前記ダ
ブルゲートトランジスタのドレイン電極及びソース電極
を形成すると共に、前記トランジスタの半導体層に接続
するように第１絶縁膜上に前記トランジスタのドレイン
電極及びソース電極を形成する工程と、形成された前記
ダブルゲートトランジスタ及び前記トランジスタの半導
体層、ドレイン電極及びソース電極を覆うように、第１
絶縁膜上に第２絶縁膜を形成する工程と、第２絶縁膜上
の前記ダブルゲートトランジスタの半導体層と対向する
位置に第２ゲート電極を、第２絶縁膜上の前記トランジ
スタの半導体層と対向する位置にゲート電極をそれぞれ
形成する工程とを含むことを特徴とする。

【００２２】上記の第３、第４の観点にかかる撮像装置
の製造方法によれば、ダブルゲートトランジスタを配置
して構成された撮像素子と、トランジスタの組み合わせ
によって構成される第１、第２駆動回路とを、同一の基
板上に、しかも同一のプロセスで形成することが可能と
なる。

【００２３】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。

【００２４】図１は、この実施の形態にかかる撮像装置
の構成を示すブロック図である。図示するように、この
撮像装置は、画像を撮影する撮像素子１、並びにコント
ローラからの制御信号に従って撮像素子１を駆動するた
めのトップゲートドライバ２、ボトムゲートドライバ３
及びドレインドライバ４から構成されている。

【００２５】撮像素子１は、トップゲート電極がトップ
ゲートラインＴＧＬに、ボトムゲート電極がボトムゲー
トラインＢＧＬに、ドレイン電極がドレインラインＤＬ
に、ソース電極がグラウンドラインＧＬにそれぞれ接続
されたダブルゲートトランジスタ１０がマトリクス状に
配置されて構成される。ダブルゲートトランジスタ１０
のソース電極は、接地されている。

【００２６】図２は、撮像素子１に使用されているダブ
ルゲートトランジスタ１０の構造を示す断面図である。
まず、透明のガラスやプラスチックプレートで構成され
る基板５上に、ボトムゲート電極１１がボトムゲートラ
インＢＧＬと一体で形成されている。ボトムゲート電極
１１は、Ｃｒ等の金属から構成され、１００nm程度の厚
さを有する。

【００２７】ボトムゲート電極１１を覆うように、基板
５上には、ＳｉＮからなり、２５０nm程度の厚さを有す
るボトムゲートゲート絶縁膜１２が形成されている。ボ
トムゲート絶縁膜１２上の、ボトムゲート電極１１と対
向する位置には、アモルファスシリコン（ａ−Ｓｉ）ま
たはポリシリコン（ｐ−Ｓｉ）からなり、５０nm程度の
厚さを有する半導体層１３が形成されている。半導体層
１３の上には、ＳｉＮからなり、１００nm程度の厚さを
有するＢＬ（BLocking）絶縁膜１４が形成されている。
さらにＢＬ絶縁膜１４を挟むようにして、ｎ型の不純物
が混在したｎ−Ｓｉからなり、２５nm程度の厚さを有す
るコンタクト層１５ａ、１５ｂが形成されている。半導
体層１３は、励起光となる可視光が入射されるとキャリ
アとなる電子−正孔対を生成する性質を有する。

【００２８】また、ボトムゲート絶縁膜１２上には、そ
れぞれコンタクト層１５ａ、１５ｂを介して半導体層１
３に接続されるドレイン電極１６ａとソース電極１６ｂ
とが、半導体層１３を挟むようにして形成されている。
ドレイン電極１６ａ及びソース電極１６ｂは、Ｃｒ等の
金属から構成され、５０nm程度の厚さを有する。ドレイ
ン電極１６ａは、ドレインラインＤＬと一体で形成さ
れ、ソース電極１６ｂは、接地されているグラウンドラ
インＧＬと一体で形成されている。

【００２９】そして、ＢＬ絶縁膜１４、ドレイン電極１
６ａ及びソース電極１６ｂを覆うようにして、ＳｉＮか
らなり、１５０nm程度の厚さを有するトップゲート絶縁
膜１７が形成されている。トップゲート絶縁膜１７上
の、半導体層１３と対向する位置には、透明のＩＴＯ
（Indium Tin Oxide）からなり、５０nm程度の厚さを有
するトップゲート電極１８がトップゲートラインＴＧＬ
と一体で形成されている。

【００３０】以上示したボトムゲート電極１１、半導体
層１３、ドレイン電極１６ａ、ソース電極１６ｂ及びト
ップゲート電極１８等により、ダブルゲートトランジス
タ１０が構成されている。そして、トップゲート電極１
８を覆うようにして、トップゲート絶縁膜１７上にＳｉ
Ｎからなる、２００nm〜４００nm程度の厚さを有する絶
縁保護膜１９が形成されている。

【００３１】次に、上記の構造を有するダブルゲートト
ランジスタ１０の駆動原理について、図３（ａ）〜
（ｆ）の模式図を参照して説明する。

【００３２】ダブルゲートトランジスタ１０の半導体層
１３は、そのチャネルの一部となる両端部が、ドレイン
電極（Ｄ）１６ａ及びソース電極（Ｓ）１６ｂ等を介し
てトップゲート電極（ＴＧ）１８に重畳している。図３
（ａ）に示すように、トップゲート電極（ＴＧ）１８に
印加されている電圧が＋１５（Ｖ）であり、ボトムゲー
ト電極（ＢＧ）１１に印加されている電圧が０（Ｖ）で
あるときは、半導体層１３の端部に接続されたソース電
極（Ｓ）１６ｂに印加されている電圧０（Ｖ）によって
トップゲート電極（ＴＧ）１８から半導体層１３の端部
への電界を打ち消してしまうため、半導体層１３にはｎ
チャネルが形成されず、ドレイン電極１６ａ（Ｄ）に＋
１０（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）
１６ａとソース電極（Ｓ）１６ｂとの間に電流は流れな
い。また、この状態では、後述するように半導体層１３
に蓄積された正孔が吐出される。以下、この状態をリセ
ット状態という。

【００３３】図３（ｂ）に示すように、トップゲート電
極（ＴＧ）１８に印加されている電圧が−１５（Ｖ）で
あり、ボトムゲート電極（ＢＧ）１１に印加されている
電圧が０（Ｖ）であるときは、半導体層１３にはｎチャ
ネルが形成されず、ドレイン電極１６ａ（Ｄ）に＋１０
（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）１６
ａとソース電極（Ｓ）１６ｂとの間に電流は流れない。

【００３４】このように、ドレイン電極（Ｄ）１６ａと
ソース電極（Ｓ）１６ｂとのそれぞれ下方の半導体層１
３は、トップゲート電極（ＴＧ）１８との間に配置され
ているドレイン電極（Ｄ）１６ａとソース電極（Ｓ）１
６ｂとの電界に影響されるため、トップゲート電極（Ｔ
Ｇ）１８のみの電界では連続したチャネルを形成するこ
とができないので、ボトムゲート電極（ＢＧ）１１に印
加されている電圧が０（Ｖ）である場合には、トップゲ
ート電極（ＴＧ）１８に印加されている電圧の如何に関
わらず、半導体層１３にｎチャネルが形成されることは
ない。

【００３５】図３（ｃ）に示すように、トップゲート電
極（ＴＧ）１８に印加されている電圧が＋１５（Ｖ）で
あり、ボトムゲート電極（ＢＧ）１１に印加されている
電圧が＋１０（Ｖ）であるときは、半導体層１３のボト
ムゲート電極（ＢＧ）１１側にｎチャネルが形成され
る。これにより、半導体層１３が低抵抗化し、ドレイン
電極１６ａに＋１０（Ｖ）の電圧が供給されると、ドレ
イン電極（Ｄ）１６ａとソース電極（Ｓ）１６ｂとの間
に電流が流れる。また、この状態でも、後述するように
半導体層１３に蓄積された正孔が吐出され、リセット状
態となる。

【００３６】図３（ｄ）に示すように、後述するように
半導体層１３内に十分な量の正孔が蓄積されず、トップ
ゲート電極（ＴＧ）１８に印加されている電圧が−１５
（Ｖ）であると、ボトムゲート電極（ＢＧ）１１に印加
されている電圧が＋１０（Ｖ）であっても、半導体層１
３の内部に空乏層が広がり、ｎチャネルがピンチオフさ
れて、半導体層１３が高抵抗化する。このため、ドレイ
ン電極１６ａに＋１０（Ｖ）の電圧が供給されても、ド
レイン電極（Ｄ）１６ａとソース電極（Ｓ）１６ｂとの
間に電流が流れない。

【００３７】図３（ｅ）に示すように、トップゲート電
極（ＴＧ）１８に印加されている電圧が−１５（Ｖ）で
あり、ボトムゲート電極（ＢＧ）１１に印加されている
電圧が０（Ｖ）で、かつ半導体層１３に励起光が照射さ
れている場合には、半導体層１３に励起光の光量に応じ
た量の電子−正孔対が生じ、このうちの正孔がトップゲ
ート電極（ＴＧ）の電界により半導体層１３内部及びＢ
Ｌ絶縁膜１４内部の半導体層１３の界面近傍に局在化す
る。以下、この状態をフォトセンス状態という。なお、
こうしてトップゲート電極（ＴＧ）１８の電界に応じて
半導体層１３内に蓄積された正孔は、リセット状態とな
るまで半導体層１３から吐出されることはない。

【００３８】図３（ｆ）に示すように、トップゲート電
極（ＴＧ）１８に印加されている電圧が−１５（Ｖ）で
あり、ボトムゲート電極（ＢＧ）１１に印加されている
電圧が＋１０（Ｖ）であるが、半導体層１３内に正孔が
蓄積されている場合には、蓄積されている正孔が負電圧
の印加されているトップゲート電極１８に引き寄せられ
て保持され、トップゲート電極１８に印加されている負
電圧が半導体層１３に及ぼす影響を緩和する方向に働
く。このため、半導体層１３のボトムゲート電極（Ｂ
Ｇ）１１側にｎチャネルが形成され、半導体層１３が低
抵抗化して、ドレイン電極１６ａに＋１０（Ｖ）の電圧
が供給されると、ドレイン電極（Ｄ）１６ａとソース電
極（Ｓ）１６ｂとの間に、正孔の量すなわち励起光の光
量に応じた電流が流れる。

【００３９】図１に戻って説明を続けると、トップゲー
トドライバ２は、撮像素子１のトップゲートラインＴＧ
Ｌに接続され、コントローラからの制御信号Ｔｃｎｔに
従って、各トップゲートラインＴＧＬに＋１５（Ｖ）ま
たは−１５（Ｖ）の信号を出力する。トップゲートドラ
イバ２は、コントローラから供給される信号に従って、
＋１５（Ｖ）の信号を各トップゲートラインＴＧＬに順
次選択的に出力する。

【００４０】ボトムゲートドライバ３は、撮像素子１の
ボトムゲートラインＢＧＬに接続され、コントローラか
らの制御信号Ｂｃｎｔに従って、各トップゲートライン
ＴＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力す
る。トップゲートドライバ２は、コントローラから供給
される信号に従って、＋１０（Ｖ）の信号を各トップゲ
ートラインＴＧＬに順次選択的に出力する。

【００４１】ドレインドライバ４は、撮像素子１のドレ
インラインＤＬに接続され、コントローラからの制御信
号Ｄｃｎｔに従って、後述する所定の期間において全て
のデータラインＤＬに定電圧（＋１０（Ｖ））を出力
し、電荷をプリチャージさせる。ドレインドライバ４
は、プリチャージの後の所定の期間においてダブルゲー
トトランジスタ１０の半導体層１３にチャネルが形成さ
れているか否かによって変化する各データラインＤＬの
電位を読み出し、画像データＤＡＴＡとしてコントロー
ラに供給する。

【００４２】次に、図１のトップゲートドライバ２及び
ボトムゲートドライバ３について、詳しく説明する。図
４（ａ）は、トップゲートドライバ２及びボトムゲート
ドライバ３の回路構成及びその回路レイアウトを示す図
である。トップゲートドライバ２の場合、制御信号Ｔｃ
ｎｔとしてスタート信号ＩＮ、信号Φ１、信号Φ２、信
号ＣＫ１及び信号ＣＫ２と、定電圧Ｖｓｓ（−１５
（Ｖ））がコントローラから入力される。一方、ボトム
ゲートドライバ３の場合、制御信号Ｂｃｎｔとしてスタ
ート信号ｉｎ、信号φ１、信号φ２、信号ｃｋ１及び信
号ｃｋ２と、定電圧ｖｓｓ（０（Ｖ））がコントローラ
から入力される。信号ＣＫ１及び信号ＣＫ２はハイレベ
ルが＋１５（Ｖ）、ローレベルが−１５（Ｖ）であり、
信号ｃｋ１及び信号ｃｋ２はハイレベルが＋１０
（Ｖ）、ローレベルが０（Ｖ）である。

【００４３】ここで、図４（ａ）に示す構成の回路を、
トップゲートドライバ２として用いた場合とボトムゲー
トドライバ３として用いた場合の違いは、後述するよう
に入力信号及び出力信号のタイミング及びレベルだけな
ので、以下ではこの図に示す構成の回路を、トップゲー
トドライバ２を例として説明する。

【００４４】トップゲートドライバ２は、撮像素子１に
配されたダブルゲートトランジスタ１０の行数、すなわ
ちトップゲートラインＴＧＬの数と同数の段ＲＳ
（１），ＲＳ（２）,・・・から構成されている。各段
ＲＳ（１），ＲＳ（２），・・・は、それぞれ５つのＴ
ＦＴ（Thin Film Transistor）２１〜２５から構成され
ている。ＴＦＴ２１〜２５は、ｎチャネルＭＯＳ型電界
効果トランジスタである。

【００４５】但し、奇数番目の段ＲＳ（１），ＲＳ
（３），・・・と偶数番目の段ＲＳ（２），ＲＳ
（４），・・・とでは、ＴＦＴ２１のゲート電極及びＴ
ＦＴ２４のドレイン電極への入力信号が互いに異なる。
すなわち、奇数番目の段ＲＳ（１），ＲＳ（３），・・
・においては、ＴＦＴ２１のゲート電極には信号Φ１
が、ＴＦＴ２４のドレイン電極には信号ＣＫ１が入力す
る。一方、偶数番目の段ＲＳ（２），ＲＳ（４），・・
・においては、ＴＦＴ２１のゲート電極には信号Φ２
が、ＴＦＴ２４のドレイン電極には信号ＣＫ２が入力す
る。

【００４６】また、１番目の段ＲＳ（１）のＴＦＴ２１
のドレイン電極には、コントローラからのスタート信号
ＩＮが入力する。一方、２番目以降の段ＲＳ（２），Ｒ
Ｓ（３），・・・のＴＦＴ２１のドレイン電極には、前
の段ＲＳ（１），ＲＳ（２），・・・からの出力信号で
あるＯＵＴ１，ＯＵＴ２，・・・が入力する。

【００４７】それ以外の構成は、各段ＲＳ（１），ＲＳ
（２），・・・とも同じであり、次のように構成されて
いる。ＴＦＴ２１は、コントローラからの信号Φ１また
は信号Φ２によってオンしているときに、コントローラ
からのスタート信号ＩＮまたは前の段からの出力信号Ｏ
ＵＴ１，ＯＵＴ２，・・・によって配線容量Ｃ２、Ｃ４
に電荷をチャージする。

【００４８】ＴＦＴ２２は、配線容量Ｃ２に電荷がチャ
ージされておらず、オフしているときに、負荷として用
いられるＴＦＴ２３を介して供給される電源電圧Ｖｄｄ
によって配線容量Ｃ５に電荷をチャージする。ＴＦＴ２
２は、また、配線容量Ｃ２に電荷がチャージされ、オン
しているときに、配線容量Ｃ５に蓄積されている電荷を
ディスチャージする。

【００４９】ＴＦＴ２４は、配線容量Ｃ４に電荷がチャ
ージされ、オンしているときに、コントローラから供給
される信号ＣＫ１または信号ＣＫ２を出力信号ＯＵＴ
１，ＯＵＴ２，・・・としてトップゲートラインＴＧＬ
に出力する。ＴＦＴ２４では、入力された信号ＣＫ１ま
たは信号ＣＫ２によりゲート電極３１及びソース電極３
６ｂとそれらの間のゲート絶縁膜３２からなる寄生容量
へのチャージアップや、オン電流によりチャージアップ
されるゲート電極３１及びドレイン電極３６ａとそれら
の間のゲート絶縁膜３２による寄生容量により、配線容
量Ｃ４の電位が上昇してゲート飽和電圧にまで達すると
ソース−ドレイン電流が飽和する。これにより、出力信
号ＯＵＴ１，ＯＵＴ２，・・・は、実質的に信号ＣＫ１
または信号ＣＫ２とほぼ同電位となる。なお、ＴＦＴ２
４がオンしているときは、ＴＦＴ２２もオンしているの
で、ＴＦＴ２５はオフしており、コントローラから供給
されている定電圧Ｖｓｓ（−１５（Ｖ））は、出力信号
ＯＵＴ１，ＯＵＴ２，・・・として出力されない。

【００５０】ＴＦＴ２５は、配線容量Ｃ５に電荷がチャ
ージされ、オンしているときに、コントローラから供給
されている定電圧Ｖｓｓ（−１５（Ｖ））を出力信号Ｏ
ＵＴ１，ＯＵＴ２，・・・としてトップゲートラインＴ
ＧＬに出力する。なお、ＴＦＴ２５がオンしているとき
は、ＴＦＴ２４はオフしており、コントローラからの信
号ＣＫ１または信号ＣＫ２は、出力信号ＯＵＴ１，ＯＵ
Ｔ２，・・・として出力されない。

【００５１】図４（ｂ）は、トップゲートドライバ２及
びボトムゲートドライバ３に使用されているＴＦＴ２１
〜２５の構造を示す断面図である。図示するように、Ｔ
ＦＴ２１〜２５は、ゲート電極３１、ゲート絶縁膜３
２、半導体層３３、ＢＬ絶縁膜３４、コンタクト層３５
ａ、３５ｂ、ドレイン電極３６ａ及びソース電極３６
ｂ、層間絶縁膜３７（トップゲート絶縁膜１７に対
応）、並びに絶縁保護膜３９が順に積層されて形成され
ている。

【００５２】つまり、トップゲートドライバ２及びボト
ムゲートドライバ３に使用されているＴＦＴ２１〜２５
は、それぞれ図２に示したダブルゲートトランジスタ１
０のトップゲート電極１８を除いた構造を有するものと
なっており、ダブルゲートトランジスタ１０と同一プロ
セスで形成することができる。従って、この実施の形態
にかかる撮像装置は、図５に示すように、撮像素子１が
形成されている基板５上にトップゲートドライバ２及び
ボトムゲートドライバ３を形成した構造とすることがで
きる。

【００５３】また、図５に示すように、撮像素子１が形
成されている基板５上には、撮像素子１のデータライン
ＤＬをドレインドライバ４と接続するための外部接続端
子４０が形成されている。そして、撮像素子１、トップ
ゲートドライバ２及びボトムゲートドライバ３とは別個
の半導体装置で形成されたドレインドライバ４が、その
端子を外部接続端子４０と接続させるようにして、基板
５上に実装されている。

【００５４】以下、図１の撮像素子１、トップゲートド
ライバ２、ボトムゲートドライバ３及びドレインドライ
バ４に接続するための外部接続端子４０を同一の基板５
上に形成する工程について説明する。図６（ａ）〜
（ｈ）は、撮像素子１、トップゲートドライバ２、ボト
ムゲートドライバ３及び外部接続端子４０を基板５上に
形成する工程を示す図である。

【００５５】ここで、図６（ａ）〜（ｈ）に示すよう
に、撮像素子１を形成する工程は、ダブルゲートトラン
ジスタ１０を形成する工程と、トップゲートドライバ２
及びボトムゲートドライバ３を形成する工程は、ＴＦＴ
２１〜２５を形成する工程とみることができる。また、
トップゲートラインＴＧＬをトップゲートドライバ２と
接続する工程、及びボトムゲートラインＢＧＬをボトム
ゲートドライバ３と接続する工程も必要となる。さら
に、外部接続端子４０と一体のドレインラインＤＬを形
成する工程も必要となる。

【００５６】まず、図６（ａ）に示すように、用意した
基板５の全域に、スパッタリング法を用いてＣｒ等の金
属からなる膜を形成する。そして、ボトムゲート電極１
１、ゲート電極３１、ボトムゲートラインＢＧＬ及び外
部接続端子４０の下層部４１を残して、フォトリソグラ
フィー法により基板５上に形成した金属膜を取り除く。
なお、外部接続端子４０の下層部４１は、島状に形成さ
れており、撮像素子１の位置に伸延しない。

【００５７】次に、図６（ｂ）に示すように、基板５の
全域にボトムゲート絶縁膜１２及びゲート絶縁膜３２と
なるＳｉＮからなる膜をプラズマＣＶＤ法によって形成
し、その上全体にａ−Ｓｉまたはｐ−Ｓｉからなる膜を
プラズマＣＶＤ法によって形成し、さらにその上全体に
ＢＬ絶縁膜１４、３４となるＳｉＮからなる膜をプラズ
マＣＶＤ法によって形成する。ここで３番目に形成され
たＳｉＮからなる膜は、ＢＬ絶縁膜１４、３４となる部
分を残してフォトリソグラフィー法により取り除かれ
る。

【００５８】次に、図６（ｃ）に示すように、基板５の
全域に、プラズマＣＶＤ法を用いてｎ−Ｓｉからなる膜
を形成する。そして、このｎ−Ｓｉからなる膜を、図６
（ｂ）の工程で２番目に形成されたａ−Ｓｉまたはｐ−
Ｓｉからなる膜と共に、半導体層１３、３３、コンタク
ト層１５ａ、１５ｂ、３５ａ、３５ｂとなる部分を残し
て、フォトリソグラフィー法により取り除く。

【００５９】次に、図６（ｄ）に示すように、ボトムゲ
ートドライバ３内のＴＦＴ２４、２５のソース電極３６
ｂを、図６（ａ）の工程でボトムゲート電極１１と共に
形成されたボトムゲートラインＢＧＬと接続するため
に、ボトムゲートドライバ３内のゲート絶縁膜３２の所
定の部分をフォトリソグラフィー法により取り除き、コ
ンタクトホール３２ａを形成するとともに、ゲート絶縁
膜３２と同時形成されている下層部４１上のＳｉＮから
なる膜を一括してフォトリソグラフィー法により取り除
く。

【００６０】次に、図６（ｅ）に示すように、基板５の
全域にスパッタリング法を用いてＣｒ等の金属からなる
膜を形成する。そして、この金属膜を、ダブルゲートト
ランジスタ１０のドレイン電極１６ａ及びソース電極１
６ｂ、並びにＴＦＴ２１〜２５のドレイン電極３６ａ及
びソース電極３６ｂ、並びにドレインラインＤＬ及び外
部接続端子４０の中層部４６となる部分を残して、フォ
トリソグラフィー法により取り除く。なお、外部接続端
子４０の中層部４６は、ドレインラインＤＬの一部とな
り、ドレインラインＤＬを介してダブルゲートトランジ
スタ１０のドレイン電極１６ａと接続される。

【００６１】次に、図６（ｆ）に示すように、図６
（ｅ）までの工程で形成された全てのものを覆うよう
に、基板５の全域にプラズマＣＶＤ法を用いて、トップ
ゲート絶縁膜１７及び層間絶縁膜３７となるＳｉＮから
なる膜を形成する。そして、トップゲートラインＴＧＬ
と接続するために、トップゲートドライバ２内の層間絶
縁膜３７の所定の部分をフォトリソグラフィー法により
取り除き、コンタクトホール３７ａを形成するととも
に、ゲート絶縁膜３２と同時形成されている中層部４６
上のＳｉＮからなる膜を一括してフォトリソグラフィー
法により取り除き、コンタクトホール４７を形成する。

【００６２】次に、図６（ｇ）に示すように、基板５の
全域にスパッタリング法を用いてＩＴＯからなる膜を形
成する。そして、このＩＴＯからなる膜を、ダブルゲー
トトランジスタ１０の半導体層１３と対向するトップゲ
ート電極１８、トップゲートラインＴＧＬ、及び外部接
続端子４０の上層部４８の部分を残してフォトリソグラ
フィー法により取り除く。ここで、トップゲートライン
ＴＧＬは、図６（ｆ）で形成されたコンタクトホール３
７ａを介してトップゲートドライバ２内のＴＦＴ２４、
２５のソース電極３６ｂと接続される。なお、外部接続
端子４０の上層部４８は、島状に形成されており、撮像
素子１の位置に伸延しない。

【００６３】最後に、図６（ｈ）に示すように、図６
（ｇ）までの工程で形成された全てのものを覆うよう
に、基板５の全域にプラズマＣＶＤ法を用いて絶縁保護
膜１９、３９となるＳｉＮからなる膜を形成する。そし
て、この膜の上層部４８上の位置をフォトリソグラフィ
ー法により取り除き、ドレインドライバ４の端子と接続
するための外部接続端子４０を形成する。以上の工程を
経て、撮像素子１、トップゲートドライバ２及びボトム
ゲートドライバ３が、同一の基板５上に同一のプロセス
で形成される。

【００６４】以下、この実施の形態にかかる撮像装置の
動作について、図７のタイミングチャート及び図８
（ａ）〜（ｉ）の模式図を参照して、撮像素子１を駆動
し、画像を撮影するための動作について説明する。図８
（ａ）〜（ｉ）のそれぞれにおいて、中央には模式的に
１列×４行分の撮像素子１の状態を、左側に書かれてい
る電圧は各行のトップゲート電極１８に印加される電圧
を、右側に書かれている電圧は各行のボトムゲート電極
１１に印加される電圧を意味しているものとする。

【００６５】１垂直期間がタイミングＴ０で開始する
と、１水平期間であるタイミングＴ０からＴ１の期間、
トップゲートドライバ２にコントローラから＋１５
（Ｖ）のスタート信号ＩＮが供給される。このスタート
信号ＩＮは、トップゲートドライバ２の１番目の段ＲＳ
（１）のＴＦＴ２１のドレインに供給される。

【００６６】このタイミングＴ０からＴ１の期間は、ボ
トムゲートドライバ３のいずれの段においてもＴＦＴ２
４がオフ、ＴＦＴ２５がオンしており、ボトムゲートド
ライバ３からボトムゲートラインＢＧＬの全てに出力電
圧ｏｕｔ１，ｏｕｔ２，・・・として定電圧ｖｓｓによ
る０（Ｖ）の電圧が出力される。また、タイミングＴ０
から中間タイミングＴ０．５の期間は、トップゲートド
ライバ２のいずれの段においてもＴＦＴ２４がオフ、Ｔ
ＦＴ２５がオンしており、トップゲートドライバ２から
トップゲートラインＴＧＬの全てに、出力電圧ＯＵＴ
１，ＯＵＴ２，・・・として定電圧Ｖｓｓによる−１５
（Ｖ）の電圧が出力される。

【００６７】次に、中間タイミングＴ０．５からタイミ
ングＴ１までの一定の期間、制御信号Φ１が立ち上が
り、トップゲートドライバ２の奇数番目の段ＲＳ
（１），ＲＳ（３），・・・のＴＦＴ２１をオンする。
これにより、トップゲートドライバ２の１番目の段ＲＳ
（１）の配線容量Ｃ２、Ｃ４に電荷がチャージされる。

【００６８】これにより、ＴＦＴ２３を介して供給され
ている電源電圧Ｖｄｄによってハイレベルとなっている
１番目の段ＲＳ（１）の配線容量Ｃ５は、定電圧Ｖｓｓ
となる。これにより、トップゲートドライバ２の１番目
の段ＲＳ（１）のＴＦＴ２５は、ゲート電極３１の電位
がローレベルになってオフする。

【００６９】また、同時にトップゲートドライバ２の１
番目の段ＲＳ（１）のＴＦＴ２４も、ゲート電極３１の
電位がハイレベルになってオンする。これにより、中間
タイミングＴ０．５からＴ１までの期間は、トップゲー
トドライバ２の１番目の段ＲＳ（１）の出力信号ＯＵＴ
１として、コントローラから供給された信号ＣＫ１の−
１５（Ｖ）が撮像素子１の１行目のトップゲートライン
ＴＧＬに出力される。トップゲートドライバ２の２段目
以降ではＴＦＴ２４がオフ、ＴＦＴ２５がオンしてお
り、トップゲートドライバ２から出力電圧ＯＵＴ２，Ｏ
ＵＴ３，・・・として２行目以降のトップゲートライン
ＴＧＬの定電圧Ｖｓｓによる−１５（Ｖ）の電圧が出力
される。

【００７０】なお、トップゲートドライバ２の１番目の
段ＲＳ（１）の配線容量Ｃ２、Ｃ４の電位がハイレベ
ル、配線容量Ｃ５の電位がローレベルとなっている状態
は、次に中間タイミングＴ２．５からタイミングＴ３ま
での一定の期間で制御信号Φ１が再び立ち上がるまで続
く。

【００７１】次に、タイミングＴ１からＴ２までの期
間、コントローラから供給される信号ＣＫ１のレベルが
＋１５（Ｖ）に変位する。この期間において、トップゲ
ートドライバ２の１番目の段ＲＳ（１）のＴＦＴ２４が
オン、ＴＦＴ２５がオフしているため、信号ＣＫ１によ
る＋１５（Ｖ）が出力信号ＯＵＴ１として１行目のトッ
プゲートラインＴＧＬに出力され、また、トップゲート
ドライバ２の２番目の段ＲＳ（２）のＴＦＴ２１のドレ
インに供給される。

【００７２】タイミングＴ１から中間タイミングＴ１．
５までの間は、トップゲートドライバ２の２番目以降の
段からは、ＴＦＴ２４がオフ、ＴＦＴ２５がオンしてい
るため、定電圧Ｖｓｓによる−１５（Ｖ）が出力信号Ｏ
ＵＴ２，ＯＵＴ３，・・・として２行目以降のトップゲ
ートラインＴＧＬに出力される。一方、ボトムゲートド
ライバ３の全ての段からは、ＴＦＴ２４がオフ、ＴＦＴ
２５がオンしているため、定電圧ｖｓｓによる０（Ｖ）
が出力信号ｏｕｔ１，ｏｕｔ２，・・・として全てのボ
トムゲートラインＢＧＬに出力される。

【００７３】中間タイミングＴ１．５からタイミングＴ
２までの一定の期間、コントローラからの信号Φ２が立
ち上がると、１番目の段ＲＳ（１）と同様の動作によ
り、トップゲートドライバ２の２番目の段ＲＳ（２）の
ＴＦＴ２４がオン、ＴＦＴ２５がオフとなる。従って、
中間タイミングＴ１．５からＴ２までの間は、トップゲ
ートドライバ２の２番目の段ＲＳ（２）からは、信号Ｃ
Ｋ２のローレベル電圧による−１５（Ｖ）が出力信号Ｏ
ＵＴ２として２行目のトップゲートラインＴＧＬに出力
される。

【００７４】さらにこの期間においては、トップゲート
ドライバ２の３番目以降の段からは、ＴＦＴ２４がオ
フ、ＴＦＴ２５がオンしているため、定電圧Ｖｓｓによ
る−１５（Ｖ）が出力信号ＯＵＴ３，ＯＵＴ４，・・・
として３行目以降のトップゲートラインＴＧＬに出力さ
れる。また、ボトムゲートドライバ３の全ての段から
は、ＴＦＴ２４がオフ、ＴＦＴ２５がオンしているた
め、定電圧ｖｓｓによる０（Ｖ）が出力信号ｏｕｔ１，
ｏｕｔ２，・・・として全てのボトムゲートラインＢＧ
Ｌに出力される。

【００７５】従って、タイミングＴ１からＴ２までの期
間において、撮像素子１を構成するダブルゲートトラン
ジスタ１０のトップゲート電極１８及びボトムゲート電
極１１に供給される電圧は、それぞれ図８（ａ）に示す
ようになる。すなわち、図８（ａ）に示すように、この
期間において１行目のダブルゲートトランジスタ１０が
リセットされる。なお、図８（ａ）において「済」とあ
るのは、当該行のデータの読み出しが終了してからリセ
ットされる直前までの状態にあることを示している（以
下、同じ）。

【００７６】次に、タイミングＴ２からＴ３までの期間
では、同様にしてトップゲートドライバ２の２番目の段
ＲＳ（２）から出力信号ＯＵＴ２として＋１５（Ｖ）
が、他の段から出力信号ＯＵＴ１，ＯＵＴ３，ＯＵＴ
４，・・・として−１５（Ｖ）がそれぞれ対応するトッ
プゲートラインＴＧＬに出力される。また、ボトムゲー
トドライバ３の全ての段から出力信号ｏｕｔ１，ｏｕｔ
２，・・・として０（Ｖ）が対応するボトムゲートライ
ンＢＧＬに出力される。

【００７７】従って、タイミングＴ２からＴ３までの期
間において、撮像素子１を構成するダブルゲートトラン
ジスタ１０のトップゲート電極１８及びボトムゲート電
極１１に供給される電圧は、それぞれ図８（ｂ）に示す
ようになる。すなわち、図８（ｂ）に示すように、この
期間において２行目のダブルゲートトランジスタ１０が
リセットされる。また、１行目のダブルゲートトランジ
スタ１０は、図３（ｅ）に示したフォトセンス状態とな
り、励起光の入射量によって内部にキャリア（正孔）を
蓄積する。

【００７８】次に、タイミングＴ３からＴ４までの期間
では、同様にしてトップゲートドライバ２の３番目の段
ＲＳ（３）から出力信号ＯＵＴ３として＋１５（Ｖ）
が、他の段から出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ
４，ＯＵＴ５，・・・として−１５（Ｖ）がそれぞれ対
応するトップゲートラインＴＧＬに出力される。

【００７９】また、タイミングＴ３から中間タイミング
Ｔ３．５までの期間では、ボトムゲートドライバ３は、
全ての段においてＴＦＴ２４がオフ、ＴＦＴ２５がオン
となっており、ボトムゲートドライバ３の全ての段から
出力信号ｏｕｔ１，ｏｕｔ２，・・・として定電圧ｖｓ
ｓによる０（Ｖ）が対応するボトムゲートラインＢＧＬ
に出力される。中間タイミングＴ３．５からタイミング
Ｔ４までの期間でも、ボトムゲートドライバ３の２段目
以降は、ＴＦＴ２４がオフ、ＴＦＴ２５がオンとなって
おり、ボトムゲートドライバ３の２番目以降の段から出
力信号ｏｕｔ２，ｏｕｔ３，・・・として定電圧ｖｓｓ
による０（Ｖ）が対応するボトムゲートラインＢＧＬに
出力される。

【００８０】また、中間タイミングＴ３．５からタイミ
ングＴ４までの期間では、コントローラからボトムゲー
トドライバ３にスタート信号ｉｎが供給され、１番目の
段のＴＦＴ２１に供給される。この期間において、コン
トローラからの信号φ１も立ち上がる。これにより、ボ
トムゲートドライバ３の１番目の段のＴＦＴ２１がオン
し、トップゲートドライバ２の場合と同様に、１番目の
段のＴＦＴ２４がオン、ＴＦＴ２５がオフする。従っ
て、この期間は、ボトムゲートドライバ３の１番目の段
から出力信号ｏｕｔ１として信号ｃｋ１による０（Ｖ）
が１行目のボトムゲートラインＢＧＬに出力される。

【００８１】従って、タイミングＴ３からＴ４までの期
間において、撮像素子１を構成するダブルゲートトラン
ジスタ１０のトップゲート電極１８及びボトムゲート電
極１１に供給される電圧は、それぞれ図８（ｃ）に示す
ようになる。すなわち、図８（ｃ）に示すように、この
期間において３行目のダブルゲートトランジスタ１０が
リセットされる。また、１行目及び２行目のダブルゲー
トトランジスタ１０は、フォトセンス状態となり、励起
光の入射量によって内部にキャリア（正孔）を蓄積す
る。

【００８２】次に、タイミングＴ４からＴ５までの期間
では、同様にしてトップゲートドライバ２の４番目の段
ＲＳ（４）から出力信号ＯＵＴ４として＋１５（Ｖ）
が、他の段から出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ
３，ＯＵＴ５，・・・として−１５（Ｖ）がそれぞれ対
応するトップゲートラインＴＧＬに出力される。

【００８３】また、タイミングＴ４から中間タイミング
Ｔ４．５までの期間では、ボトムゲートドライバ３は、
２段目以降の段においてＴＦＴ２４がオフ、ＴＦＴ２５
がオンとなっており、ボトムゲートドライバ３の２段目
以降の段から出力信号ｏｕｔ２，ｏｕｔ３，・・・とし
て定電圧ｖｓｓによる０（Ｖ）が対応するボトムゲート
ラインＢＧＬに出力される。一方、１段目の段ではＴＦ
Ｔ２４がオン、ＴＦＴ２５がオフとなっているが、この
期間は、信号ｃｋ１が０（Ｖ）となっているので、１行
目のボトムゲートラインＢＧＬに出力信号ｏｕｔ１とし
て０（Ｖ）が出力される。

【００８４】次の中間タイミングＴ４．５からタイミン
グＴ５までの期間でも、ボトムゲートドライバ３の２段
目以降は、ＴＦＴ２４がオフ、ＴＦＴ２５がオンとなっ
ており、ボトムゲートドライバ３の２番目以降の段から
出力信号ｏｕｔ２，ｏｕｔ３，・・・として定電圧ｖｓ
ｓによる０（Ｖ）が対応するボトムゲートラインＢＧＬ
に出力される。一方、１段目の段ではＴＦＴ２４がオ
ン、ＴＦＴ２５がオフとなっており、また、信号ｃｋ１
が＋１０（Ｖ）となることにより、１行目のボトムゲー
トラインＢＧＬに出力信号ｏｕｔ１として＋１０（Ｖ）
が出力される。なお、この期間においては、同様にして
ボトムゲートライン３の２段目のＴＦＴ２４がオン、Ｔ
ＦＴ２５がオンされる。

【００８５】従って、タイミングＴ４から中間タイミン
グＴ４．５までの期間において、撮像素子１を構成する
ダブルゲートトランジスタ１０のトップゲート電極１８
及びボトムゲート電極１１に供給される電圧は、それぞ
れ図８（ｄ）に示すようになる。すなわち、図８（ｄ）
に示すように、この期間において４行目のダブルゲート
トランジスタ１０はリセットされる。また、１行目から
３行目のダブルゲートトランジスタ１０は、フォトセン
ス状態となり、励起光の入射量によって内部にキャリア
（正孔）を蓄積する。さらに、各ドレインラインＤＬが
プリチャージされて、その電位が＋１０（Ｖ）となる。

【００８６】また、中間タイミングＴ４．５からタイミ
ングＴ５までの期間において、撮像素子１を構成するダ
ブルゲートトランジスタ１０のトップゲート電極１８及
びボトムゲート電極１１に供給される電圧は、それぞれ
図８（ｅ）に示すようになる。すなわち、図８（ｅ）に
示すように、この期間において４行目のダブルゲートト
ランジスタ１０はリセットされる。また、２行目及び３
行目のダブルゲートトランジスタ１０は、フォトセンス
状態となり、光の入射量によって内部にキャリアを蓄積
する。

【００８７】１行目のダブルゲートトランジスタ１０
は、タイミングＴ２から中間タイミングＴ４．５までで
十分な励起光が入射されていれば、ボトムゲート電極１
１に供給された電圧＋１０（Ｖ）により半導体層１３に
チャネルが形成され、ドレイン電流が流れることによっ
て対応するドレインラインＤＬの電位を降下させる。一
方、十分な励起光が入射されていなければ、半導体層１
３のチャネルがピンチオフされ、対応するドレインライ
ンＤＬの電位は降下しない。ドレインドライバ４は、中
間タイミングＴ４．５からタイミングＴ５までの期間に
おいて各ドレインラインＤＬの電位を読み出し、それを
１行目の画素の画像データＤＡＴＡとしてコントローラ
に供給する。

【００８８】次に、タイミングＴ５からＴ６までの期間
では、同様にしてトップゲートドライバ２の５番目の段
ＲＳ（５）から出力信号ＯＵＴ５として＋１５（Ｖ）
が、他の段から出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ
３，ＯＵＴ４，・・・として−１５（Ｖ）がそれぞれ対
応するトップゲートラインＴＧＬに出力される。

【００８９】タイミングＴ５から中間タイミング５．５
までの期間では、同様にしてボトムゲートドライバ３の
全ての段から出力信号ｏｕｔ１，ｏｕｔ２，・・・とし
て０（Ｖ）が対応するボトムゲートラインＢＧＬに出力
される。一方、中間タイミングＴ５．５からタイミング
Ｔ６までの期間では、同様にしてボトムゲートドライバ
３の２番目の段から出力信号ｏｕｔ２として＋１０
（Ｖ）が、それ以外の段から出力信号ｏｕｔ１，ｏｕｔ
３，ｏｕｔ４，・・・として０（Ｖ）がボトムゲートラ
インＢＧＬに出力される。

【００９０】従って、タイミングＴ５から中間タイミン
グＴ５．５までの期間において、撮像素子１を構成する
ダブルゲートトランジスタ１０のトップゲート電極１８
及びボトムゲート電極１１に供給される電圧は、それぞ
れ図８（ｆ）に示すようになる。すなわち、図８（ｆ）
に示すように、２行目から４行目のダブルゲートトラン
ジスタ１０は、フォトセンス状態となり、励起光の入射
量によって内部にキャリアを蓄積する。さらに、各ドレ
インラインＤＬがプリチャージされて、その電位が＋１
０（Ｖ）となる。なお、１行目のダブルゲートトランジ
スタ１０は、実際にはフォトセンス状態となっている
が、次の垂直期間でリセットされるまで、ドレインドラ
イバ４によって読み出される画像データＤＡＴＡに影響
を及ぼさない。

【００９１】また、中間タイミングＴ５．５からタイミ
ングＴ６までの期間において、撮像素子１を構成するダ
ブルゲートトランジスタ１０のトップゲート電極１８及
びボトムゲート電極１１に供給される電圧は、それぞれ
図８（ｇ）に示すようになる。すなわち、図８（ｇ）に
示すように、３行目及び４行目のダブルゲートトランジ
スタ１０は、フォトセンス状態となり、励起光の入射量
によって内部にキャリアを蓄積する。

【００９２】２行目のダブルゲートトランジスタ１０
は、タイミングＴ３から中間タイミングＴ５．５までで
十分な励起光が入射されていれば、半導体層１３にチャ
ネルが形成され、ドレイン電流が流れることによって対
応するドレインラインＤＬの電位を降下させる。一方、
十分な励起光が入射されていなければ、半導体層１３の
チャネルがピンチオフされ、対応するドレインラインＤ
Ｌの電位は降下しない。ドレインドライバ４は、中間タ
イミングＴ５．５からタイミングＴ６までの期間におい
て各ドレインラインＤＬの電位を読み出し、それを２行
目の画素の画像データＤＡＴＡとしてコントローラに供
給する。

【００９３】次に、タイミングＴ６からＴ７までの期間
では、同様にしてトップゲートドライバ２の６番目の段
ＲＳ（６）から出力信号ＯＵＴ６として＋１５（Ｖ）
が、他の段から出力信号ＯＵＴ１，・・・，ＯＵＴ５，
・・・，ＯＵＴ７，・・・として−１５（Ｖ）がそれぞ
れ対応するトップゲートラインＴＧＬに出力される。

【００９４】タイミングＴ６から中間タイミング６．５
までの期間では、同様にしてボトムゲートドライバ３の
全ての段から出力信号ｏｕｔ１，ｏｕｔ２，・・・とし
て０（Ｖ）が対応するボトムゲートラインＢＧＬに出力
される。一方、中間タイミングＴ６．５からタイミング
Ｔ７までの期間では、同様にしてボトムゲートドライバ
３の３番目の段から出力信号ｏｕｔ３として＋１０
（Ｖ）が、それ以外の段から出力信号ｏｕｔ１，ｏｕｔ
２，ｏｕｔ３，・・・，ｏｕｔ４，・・・として０
（Ｖ）がボトムゲートラインＢＧＬに出力される。

【００９５】従って、タイミングＴ６から中間タイミン
グＴ６．５までの期間において、撮像素子１を構成する
ダブルゲートトランジスタ１０のトップゲート電極１８
及びボトムゲート電極１１に供給される電圧は、それぞ
れ図８（ｈ）に示すようになる。すなわち、図８（ｈ）
に示すように、３行目及び４行目のダブルゲートトラン
ジスタ１０は、フォトセンス状態となり、励起光の入射
量によって内部にキャリアを蓄積する。さらに、各ドレ
インラインＤＬがプリチャージされて、その電位が＋１
０（Ｖ）となる。なお、１行目及び２行目のダブルゲー
トトランジスタ１０は、実際にはフォトセンス状態とな
っているが、次の垂直期間でリセットされるまで、ドレ
インドライバ４によって読み出される画像データＤＡＴ
Ａに影響を及ぼさない。

【００９６】また、中間タイミングＴ６．５からタイミ
ングＴ７までの期間において、撮像素子１を構成するダ
ブルゲートトランジスタ１０のトップゲート電極１８及
びボトムゲート電極１１に供給される電圧は、それぞれ
図８（ｉ）に示すようになる。すなわち、図８（ｉ）に
示すように、４行目のダブルゲートトランジスタ１０
は、フォトセンス状態となり、光の入射量によって内部
にキャリアを蓄積する。

【００９７】３行目のダブルゲートトランジスタ１０
は、タイミングＴ４から中間タイミングＴ６．５までで
十分な励起光が入射されていれば、半導体層１３にチャ
ネルが形成され、ドレイン電流が流れることによって対
応するドレインラインＤＬの電位を降下させる。一方、
十分な励起光が入射されていなければ、半導体層１３の
チャネルがピンチオフされ、対応するドレインラインＤ
Ｌの電位は降下しない。ドレインドライバ４は、中間タ
イミングＴ６．５からタイミングＴ７までの期間におい
て各ドレインラインＤＬの電位を読み出し、それを３行
目の画素の画像データＤＡＴＡとしてコントローラに供
給する。

【００９８】以下、同様の動作によって、撮像素子１を
構成するダブルゲートトランジスタ１０を最終行まで行
毎に、リセットし、フォトセンスさせていき、フォトセ
ンス時に半導体層１３に蓄積されるキャリアの量による
ドレインラインＤＬの電位の変化をドレインドライバ４
が読み出していく。そして、最終行のダブルゲートトラ
ンジスタ１０に関してドレインラインＤＬの電位の読み
出しが終了すると、次の垂直期間におけるタイミングＴ
０から同様の動作が繰り返される。

【００９９】以上説明したように、この実施の形態にか
かる撮像装置では、撮像素子１がダブルゲートトランジ
スタ１０をマトリクス状に配置して構成され、トップゲ
ートドライバ２及びボトムゲートドライバ３をＴＦＴ２
１〜２５によって構成している。ここで、ＴＦＴ２１〜
２５は、ダブルゲートトランジスタ１０のトップゲート
電極１８を除いた構造とすることができる。このため、
トップゲートドライバ２とボトムゲートドライバ３と
を、撮像素子１を形成したのと同一の基板５上に、しか
も撮像素子１を形成するのと同時に形成することができ
る。

【０１００】従って、トップゲートドライバ２とボトム
ゲートドライバ３とは、撮像素子１とほぼ同じ厚さで形
成することができる。これにより、トップゲートドライ
バ２とボトムゲートドライバ３とが邪魔することなく、
撮像対象物を容易に撮像素子１に密着させることができ
る。しかも、トップゲートドライバ２とボトムゲートド
ライバ３を撮像素子１と離れた位置に形成する必要がな
いので、撮像装置全体を小型に形成することができる。

【０１０１】また、トップゲートドライバ２とボトムゲ
ートドライバ３とが撮像素子１と同一の基板５上に形成
されることにより、撮像素子１とトップゲートドライバ
２またはボトムゲートドライバ３との間の接続不良が生
じにくい。このため、不良品の発生を抑えることがで
き、撮像装置を低コストで製造することができる。しか
も、製造後における故障の発生も抑えることができる。
さらには、トップゲートドライバ２とボトムゲートドラ
イバ３とを撮像素子１と同時に形成できることで、撮像
装置全体の製造コストを低くすることができる。

【０１０２】［第２の実施の形態］この実施の形態にか
かる撮像装置の構成は、第１の実施の形態のものとほぼ
同じである。但し、この実施の形態にかかる撮像装置で
は、ドレインドライバ４の構成が第１の実施の形態のも
のと異なり、これにより撮像素子１、トップゲートドラ
イバ２及びボトムゲートドライバ３と同一の基板５上に
形成することを可能としている。

【０１０３】図９は、この実施の形態の撮像装置に適用
されるドレインドライバ４の回路構成を示す図である。
図示するように、このドレインドライバは、それぞれゲ
ート電極にコントローラからの制御信号ｃ１〜ｃｎが供
給されることでオンするグループ分けされたＴＦＴ５１
〜５ｎを備えている。ＴＦＴ５１〜５ｎは、同一の参照
符号が付されているもの同士が同一のグループに分類さ
れる。

【０１０４】ＴＦＴ５１〜５ｎの総数は、撮像素子１に
形成されたドレインラインＤＬの数と同じであり、ＴＦ
Ｔ５１〜５ｎは、それぞれ各ドレインラインＤＬにソー
ス電極が接続されている。ＴＦＴ５１〜５ｎは、各グル
ープから１つずつ選ばれたもの同士で、ドレイン電極が
それぞれコントローラに接続された同一の信号線（以
下、単位信号線という）に接続されている。

【０１０５】ドレインドライバ４は、ドレインラインＤ
Ｌをプリチャージする場合には、その期間においてコン
トローラからの制御信号ｃ１〜ｃｎに従って全てのＴＦ
Ｔ５１〜５ｎをオンし、ドレイン電極とソース電極との
間が導通状態となっているときに、コントローラから供
給された定電圧（＋１０（Ｖ））を各ドレインラインＤ
Ｌに出力する。

【０１０６】ドレインドライバ４は、ドレインラインＤ
Ｌ上の電位を読み出す場合には、コントローラから制御
信号ｃ１〜ｃｎを順次供給してグループ毎にＴＦＴ５１
〜５ｎを順次オンする。ドレインドライバ４は、各デー
タラインＤＬからのデータｄ１〜ｄｍ（データラインＤ
Ｌ上の電位）を、オンすることでドレイン電極とソース
電極との間が導通状態となっているＴＦＴ５１〜５ｎを
介して、グループ別の信号ｓ１〜ｓｋとしてコントロー
ラに供給する。なお、グループ別の信号ｓ１〜ｓｋは、
その供給タイミングによってどのデータラインＤＬから
供給されたものであるかがコントローラ内で処理され
る。

【０１０７】この実施の形態にかかる撮像装置では、ド
レインドライバ４に使用されているＴＦＴ５１〜５ｎ
も、図４（ｂ）に示す構造を有し、ダブルゲートトラン
ジスタ１０と同一のプロセスで形成することができる。
従って、この実施の形態にかかる撮像装置は、図１０に
示すように、撮像素子１が形成されている基板５上にト
ップゲートドライバ２、ボトムゲートドライバ３、さら
にはドレインドライバ４を形成した構造とすることがで
きる。

【０１０８】なお、この実施の形態にかかる撮像装置に
おいて、ドレインドライバ４は、図４（ｂ）に示す構造
を有するＴＦＴ５１〜５ｎによって構成されていること
から、第１の実施の形態で説明したトップゲートドライ
バ２及びボトムゲートドライバ３を基板５上に形成する
のと同様にして、撮像素子１を形成するプロセスで同時
に基板５上に形成することができる。

【０１０９】以下、この実施の形態にかかる撮像装置の
動作について説明する。ここでは、ドレインドライバ４
についての特有の動作である、ドレインラインＤＬに電
荷をプリチャージさせるときの動作（図８（ｄ）、
（ｆ）、（ｈ））と、ドレインラインＤＬ上の電位を読
み出すときの動作（図８（ｅ）、（ｇ）、（ｉ））につ
いてのみ説明することとする。

【０１１０】まず、ドレインラインＤＬをプリチャージ
させるときは、コントローラから全てのＴＦＴ５１〜５
ｎのゲート電極に、制御信号ｃ１〜ｃｎが供給される。
これにより、ドレインドライバ４内の全てのＴＦＴ５１
〜５ｎがオンし、ドレイン電極とソース電極との間が導
通状態となる。

【０１１１】次に、コントローラ内に設けられた定電圧
発生回路から単位信号線に定電圧（＋１０（Ｖ））を出
力する。これにより、オンしてドレイン電極とソース電
極との間が導通状態となっているＴＦＴ５１〜５ｎを介
して、各データラインＤＬに＋１０（Ｖ）の定電圧が出
力され、各データラインＤＬに電荷がチャージされる。
なお、プリチャージの期間を終了すると、コントローラ
の定電圧発生回路は、単位信号線への定電圧の出力を停
止する。

【０１１２】一方、ドレインラインＤＬ上の電位を読み
出すときは、その読み出しの期間内において、コントロ
ーラからグループ毎のＴＦＴ５１〜５ｎに順次制御信号
ｃ１〜ｃｎが供給される。これにより、ドレインドライ
バ４内のＴＦＴ５１〜５ｎは、グループ毎に所定の期間
ずつ順次オンして、ドレイン電極とソース電極との間が
導通状態となる。

【０１１３】ドレイン電極とソース電極との間が導通状
態となっているグループのＴＦＴ５１〜５ｎは、対応す
るデータラインＤＬ上のデータｄ１〜ｄｍ（電位）を各
単位信号線にグループ別の信号ｓ１〜ｓｋとして出力す
る。そして、各単位信号線に出力されたグループ別の信
号ｓ１〜ｓｋは、コントローラに供給される。こうして
供給されたグループ別の信号ｓ１〜ｓｋは、その供給タ
イミングによってどのデータラインＤＬからのものであ
るかがコントローラによって判断され、所定の信号処理
が行われる。

【０１１４】以上説明したように、この実施の形態にか
かる撮像装置では、トップゲートドライバ２及びボトム
ゲートドライバ３に加えて、さらにドレインドライバ４
も撮像素子１を形成した基板５上に、しかも撮像素子１
と同時に形成することができる。

【０１１５】従って、この実施の形態にかかる撮像装置
では、さらにドレインドライバ４も、撮像対象物を撮像
素子１に密着させるために邪魔になることがない。ま
た、撮像素子１とドレインドライバ４との間の接続不良
も生じにくくなる。さらには、ドレインドライバ４も撮
像素子１と同時に形成することができるため、第１の実
施の形態の撮像装置に比べて、さらに低コストで製造す
ることができるようになる。

【０１１６】さらに、このドレインドライバ４では、コ
ントローラと接続するための信号線を（単位信号線の
数）＋（グループの数）とすることができる。すなわ
ち、コントローラと接続するための信号線の数は、（ド
レインラインの数）÷（グループの数）＋（グループの
数）となる。このため、全てのデータラインＤＬから読
み出したデータを並列にコントローラに送る場合に比べ
て、ドレインドライバ４とコントローラとの間の信号線
の数を大幅に少なくすることができる。

【０１１７】従来、信号線とコントローラとの間を接続
するＦＰＣ（フレキシブルプリントサーキット）基板の
配線ピッチは、高解像度のファインピッチの撮像素子１
のピッチより大幅に長いため、撮像素子１の列数に合わ
せたＦＰＣ基板となると撮像素子アレイより幅広になっ
てしまい、特により省スペース化が要求される指紋セン
サに適用した場合に大きな障害となっていた。これに対
して、本実施形態ではＦＰＣ基板の配線数は、信号線の
数ｍをグループの数ｎで分割した数ｋにグループの数ｎ
を加えた線の数だけでよいため、撮像装置自体をより縮
小化することができる。

【０１１８】一方、このドレインドライバ４は、データ
ラインＤＬから読み出した各データを、（読み出し期
間）÷（グループの数）の期間内でコントローラに転送
すればよい。このため、読み出したデータを直列に変換
してコントローラに送る場合ほど、高速でデータ転送を
する必要がない。すなわち、このドレインドライバ４
は、読み出したデータを直列に変換して送るもののよう
に、複雑なタイミング制御のための回路が必要ない。

【０１１９】［実施の形態の変形］本発明は、上記の第
１、第２の実施の形態に限られず、種々の変形、応用が
可能である。以下、本発明に適用可能な上記の実施の形
態の変形態様について、説明する。

【０１２０】上記の第１、第２の実施の形態では、ダブ
ルゲートトランジスタ１０は、トップゲート電極１８を
透明電極によって構成し、トップゲート電極１８を介し
て半導体層１３に励起光を入射させていた。しかしなが
ら、ダブルゲートトランジスタ１０は、ボトムゲート電
極１１が透明電極で構成されたものとしてもよく、この
場合には、基板５及びトップゲート電極１１を介して半
導体層１３に光を入射させればよい。

【０１２１】上記の第１、第２の実施の形態では、トッ
プゲートドライバ２、ボトムゲートドライバ３及びドレ
インドライバ４を構成するＴＦＴ２１〜２５、５１〜５
ｎは、ダブルゲートトランジスタ１０のトップゲート電
極１８を除いた構造のものであった。しかしながら、ダ
ブルゲートトランジスタ１０のボトムゲート電極１１を
除いた構造のＴＦＴも、トップゲートドライバ２、ボト
ムゲートドライバ３及びドレインドライバ４に適用する
ことができる。この場合は、ソース電極１６ｂの端部が
ＢＬ絶縁膜１４の端部にかかる程度で形成すればよい。

【０１２２】この場合には、図６（ａ）に示す工程で、
ＴＦＴ２１〜２５及びＴＦＴ５１〜５ｎのゲート電極３
１を形成せず、図６（ｆ）に示すダブルゲートトランジ
スタ１０のトップゲート電極１８を形成する工程で、層
間絶縁膜３７の上にＴＦＴ２１〜２５及びＴＦＴ５１〜
５ｎのゲート電極を形成するものとすればよい。

【０１２３】上記の第１、第２の実施の形態では、トッ
プゲートドライバ２及びボトムゲートドライバ３は、各
段が５つのＴＦＴ２１〜２５によって構成されるものと
していた。しかしながら、トップゲートドライバ２及び
ボトムゲートドライバ３は、この構成に限られるもので
はなく、撮像素子１のトップゲートラインＴＧＬ及びボ
トムゲートラインＢＧＬに、ダブルゲートトランジスタ
１０を駆動するための電圧を順次出力できるのであれ
ば、これより多いまたは少ない数のＴＦＴで各段が構成
されるものとしてもよい。

【０１２４】上記の第１、第２の実施の形態では、ダブ
ルゲートトランジスタ１０を基板５上にマトリクス状に
配置して、撮像素子１を形成していた。しかしながら、
ダブルゲートトランジスタの基板上への配置は、これに
限られるものではなく、種々の配置のダブルゲートトラ
ンジスタを順次駆動して画像を撮影するドライバをダブ
ルゲートトランジスタと同一の基板上に配置する場合に
も適用することができる。

【０１２５】上記の、第１、第２の実施の形態の撮像装
置を指紋センサに応用した場合、指の凹凸での光の吸
収、散乱による２階調でよい。が、ａ−Ｓｉからなる半
導体層３４を有する撮像素子１は可視光に対する感度が
きわめて良好なため、コントローラがドレインラインＤ
Ｌ上のプリチャージ電圧の降下すなわち可視光の輝度
（光量）を多階調で識別することができる。また、撮像
素子１の画素（ダブルゲートトランジスタ１０）毎に、
例えば、デルタ配列などで色分けされたＲＧＢのカラー
フィルタを設け、上記の撮像装置をフルカラーの光セン
サに応用することもできる

【０１２６】

【発明の効果】以上説明したように、本発明によれば、
撮像素子を形成した基板と同一の基板上に、この撮像素
子を駆動するための回路も形成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる撮像装置の
構成を示すブロック図である。

【図２】図１の撮像素子に使用されているダブルゲート
トランジスタの構造を示す断面図である。

【図３】（ａ）〜（ｆ）は、図１の撮像素子を構成する
ダブルゲートトランジスタの駆動原理を説明する模式図
である。

【図４】（ａ）は、図１のトップゲートドライバ及びボ
トムゲートドライバの回路構成及び回路レイアウトを示
す図、（ｂ）は、これらに使用されているＴＦＴの構造
を示す断面図である。

【図５】本発明の第１の実施の形態にかかる撮像装置の
構造を示す斜視図である。

【図６】（ａ）〜（ｈ）は、図１の撮像装置における撮
像素子、トップゲートドライバ及びボトムゲートドライ
バの製造工程を模式的に示す図である。

【図７】図１の撮像装置の動作を示すタイミングチャー
トである。

【図８】（ａ）〜（ｉ）は、図１の撮像装置の動作を説
明する模式図である。

【図９】本発明の第２の実施の形態の撮像装置に適用さ
れるデータドライバの回路構成を示す図である。

【図１０】本発明の第２の実施の形態にかかる撮像装置
の構造を示す斜視図である。

【図１１】従来例にかかる撮像装置の構造を示す斜視図
である。

【符号の説明】

１…撮像素子、２…トップゲートドライバ、３…ボトム
ゲートドライバ、４…ドレインドライバ、５…基板、１
０…ダブルゲートトランジスタ、１１…ボトムゲート電
極、１２…ボトムゲート絶縁膜、１３…半導体層、１４
…ＢＬ絶縁膜、１５ａ、１５ｂ…コンタクト層、１６ａ
…ドレイン電極、１６ｂ…ソース電極、１７…トップゲ
ート絶縁膜、１８…トップゲート電極、１９…絶縁保護
膜、２１〜２５…ＴＦＴ、３１…ゲート電極、３２…ゲ
ート絶縁膜、３３…ａ−Ｓｉ半導体層、３４…ＢＬ絶縁
膜、３５ａ、３５ｂ…コンタクト層、３６ａ…ドレイン
電極、３６ｂ…ソース電極、３７…層間絶縁膜、３９…
絶縁保護膜、４０…外部接続端子、５１〜５ｎ…ＴＦ
Ｔ、ＴＧＬ…トップゲートライン、ＢＧＬ…ボトムゲー
トライン、ＤＬ…ドレインライン、ＧＬ…グラウンドラ
イン

Claims (11)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配置され、それぞれ第１の
   ゲート電極と、入射された励起光に応じてキャリアを生
   成する半導体層と、該半導体層に接続するドレイン電極
   及びソース電極と、第２のゲート電極とを積層した構造
   を有するダブルゲートトランジスタと、行毎に第１のゲ
   ート電極を接続した第１ゲートラインと、行毎に第２の
   ゲート電極を接続した第２デートラインと、列毎にドレ
   イン電極またはソース電極を接続したデータラインとを
   基板上に形成した撮像素子と、 前記ダブルゲートトランジスタの第１または第２のゲー
   ト電極を除いた構造を有するトランジスタの組み合わせ
   によって構成され、外部から供給された制御信号に従っ
   て前記撮像素子の第１または第２のゲートラインに順次
   所定の電圧を出力する、前記撮像素子と同一の基板上に
   形成された第１の駆動回路と、 を備えることを特徴とする撮像装置。
2. 【請求項２】前記ダブルゲートトランジスタの第１また
   は第２のゲート電極を除いた構造を有するトランジスタ
   の組み合わせによって構成され、外部から供給された制
   御信号に従って前記撮像素子の第２または第１のゲート
   ラインに順次所定の電圧を出力する、前記撮像素子と同
   一の基板上に形成された第２の駆動回路をさらに備える
   ことを特徴とする請求項１に記載の撮像装置。
3. 【請求項３】前記第１、第２の駆動回路は、それぞれ第
   １、第２ゲートラインと同数の段から構成され、それぞ
   れ順次所定の電圧を第１、第２ゲートラインに出力する
   ことによって、前記撮像素子の第１、第２のゲート電極
   に第１の状態の電圧と第２の状態の電圧とを順次印加す
   ることを特徴とする請求項２に記載の撮像装置。
4. 【請求項４】前記ダブルゲートトランジスタの第１また
   は第２のゲート電極を除いた構造を有するトランジスタ
   の組み合わせによって構成され、ドレイン電極とソース
   電極との間が導通したことによって変化した前記撮像素
   子のデータライン上の電位を読み取る、前記撮像素子と
   同一の基板上に形成された第３の駆動回路をさらに備え
   ることを特徴とする請求項１乃至３のいずれか１項に記
   載の撮像装置。
5. 【請求項５】前記第３の駆動回路は、前記撮像素子に形
   成されたデータラインにドレイン電極またはソース電極
   が接続され、外部からゲート電極に供給された制御信号
   によってグループ単位でドレイン電極とソース電極との
   間を導通させる複数のトランジスタから構成されること
   を特徴とする請求項４に記載の撮像装置。
6. 【請求項６】前記撮像素子と同一の基板上に形成され、
   前記撮像素子の列毎に形成されたデータラインをそれぞ
   れ外部と接続する外部接続端子をさらに備えることを特
   徴とする請求項１乃至３のいずれか１項に記載の撮像装
   置。
7. 【請求項７】前記撮像素子に配されたダブルゲートトラ
   ンジスタは、第１、第２のゲート電極の少なくとも一方
   が透明電極によって構成され、該透明電極を介して半導
   体層にキャリアを蓄積するための光が入射することを特
   徴とする請求項１乃至５のいずれか１項に記載の撮像装
   置。
8. 【請求項８】第１のゲート電極と、半導体層と、該半導
   体層に接続するドレイン電極及びソース電極と、第２の
   ゲート電極とを基板上に積層して形成した構造を有し、
   第１、第２のゲート電極に第１状態の電圧が印加されて
   いるときに入射された光により半導体層に蓄積されたキ
   ャリアによって、第１、第２のゲート電極に第２の状態
   の電圧が印加されているときに半導体層内に電流路を形
   成して、ドレイン電極とソース電極との間を導通させる
   ダブルゲートトランジスタと、 前記ダブルゲートトランジスタの第１または第２のゲー
   ト電極を除いた構造を有するトランジスタの組み合わせ
   によって構成され、外部から供給された制御信号に従っ
   て前記ダブルゲートトランジスタの第１のゲート電極に
   電圧を印加する、前記ダブルゲートトランジスタと同一
   の基板上に形成された第１の駆動回路と、 前記ダブルゲートトランジスタの第１または第２のゲー
   ト電極を除いた構造を有するトランジスタの組み合わせ
   によって構成され、外部から供給された制御信号に従っ
   て前記ダブルゲートトランジスタの第２のゲート電極に
   電圧を印加する、前記ダブルゲートトランジスタと同一
   の基板上に形成された第２の駆動回路とを備えることを
   特徴とする撮像装置。
9. 【請求項９】前記ダブルゲートトランジスタの第１また
   は第２のゲート電極を除いた構造を有するトランジスタ
   の組み合わせによって構成され、ドレイン電極とソース
   電極との間が導通したことによる電位の変化を読み取
   る、前記ダブルゲートトランジスタと同一の基板上に形
   成された第３の駆動回路をさらに備えることを特徴とす
   る請求項８に記載の撮像装置。
10. 【請求項１０】撮像素子と該撮像素子を駆動するための
    第１、第２の駆動回路を備える撮像装置を製造する方法
    であって、前記撮像素子は、光の入射により内部にキャ
    リアを蓄積すると共に電界に従ってチャネルを形成する
    半導体層と、前記半導体層に電界を生じさせるための電
    圧が印加される第１、第２ゲート電極と、前記半導体層
    に接続されたドレイン電極及びソース電極とを含むダブ
    ルゲートトランジスタを配置して構成され、 前記第１、第２の駆動回路は、それぞれ電界に従ってチ
    ャネルを形成する半導体層と、前記半導体層に電界を生
    じさせるための電圧が印加されるゲート電極と、前記半
    導体層に接続されたドレイン電極及びソース電極とを含
    むトランジスタの組み合わせによって構成され、外部か
    らの制御信号に従ってそれぞれ前記ダブルゲートトラン
    ジスタの第１、第２ゲート電極に電圧を供給し、 前記撮像装置の製造方法は、 基板上に、前記ダブルゲートトランジスタの第１ゲート
    電極と、前記トランジスタのゲート電極とを形成する工
    程と、 形成された第１ゲート電極とゲート電極とを覆うよう
    に、前記基板上に第１絶縁膜を形成する工程と、 第１絶縁膜上の第１ゲート電極と対向する位置に前記ダ
    ブルゲートトランジスタの半導体層を、第１絶縁膜上の
    ゲート電極と対向する位置に前記トランジスタの半導体
    層をそれぞれ形成する工程と、 前記ダブルゲートトランジスタの半導体層に接続するよ
    うに第１絶縁膜上に前記ダブルゲートトランジスタのド
    レイン電極及びソース電極を形成すると共に、前記トラ
    ンジスタの半導体層に接続するように第１絶縁膜上に前
    記トランジスタのドレイン電極及びソース電極を形成す
    る工程と、 形成された前記ダブルゲートトランジスタ及び前記トラ
    ンジスタの半導体層、ドレイン電極及びソース電極を覆
    うように、第１絶縁膜上に第２絶縁膜を形成する工程
    と、 第２絶縁膜上の前記ダブルゲートトランジスタの半導体
    層と対向する位置に第２ゲート電極を形成する工程とを
    含むことを特徴とする撮像装置の製造方法。
11. 【請求項１１】撮像素子と該撮像素子を駆動するための
    第１、第２の駆動回路を備える撮像装置を製造する方法
    であって、 前記撮像素子は、光の入射により内部にキャリアを蓄積
    すると共に電界に従ってチャネルを形成する半導体層
    と、前記半導体層に電界を生じさせるための電圧が印加
    される第１、第２ゲート電極と、前記半導体層に接続さ
    れたドレイン電極及びソース電極とを含むダブルゲート
    トランジスタを配置して構成され、 前記第１、第２の駆動回路は、それぞれ電界に従ってチ
    ャネルを形成する半導体層と、前記半導体層に電界を生
    じさせるための電圧が印加されるゲート電極と、前記半
    導体層に接続されたドレイン電極及びソース電極とを含
    むトランジスタの組み合わせによって構成され、外部か
    らの制御信号に従ってそれぞれ前記ダブルゲートトラン
    ジスタの第１、第２ゲート電極に電圧を供給し、 前記撮像装置の製造方法は、 基板上に、前記ダブルゲートトランジスタの第１ゲート
    電極を形成する工程と、 形成された第１ゲート電極を覆うように、前記基板上に
    第１絶縁膜を形成する工程と、 第１絶縁膜上の第１ゲート電極と対向する位置に前記ダ
    ブルゲートトランジスタの半導体層を形成すると共に、
    前記トランジスタの半導体層を形成する工程と、 前記ダブルゲートトランジスタの半導体層に接続するよ
    うに第１絶縁膜上に前記ダブルゲートトランジスタのド
    レイン電極及びソース電極を形成すると共に、前記トラ
    ンジスタの半導体層に接続するように第１絶縁膜上に前
    記トランジスタのドレイン電極及びソース電極を形成す
    る工程と、 形成された前記ダブルゲートトランジスタ及び前記トラ
    ンジスタの半導体層、ドレイン電極及びソース電極を覆
    うように、第１絶縁膜上に第２絶縁膜を形成する工程
    と、 第２絶縁膜上の前記ダブルゲートトランジスタの半導体
    層と対向する位置に第２ゲート電極を、第２絶縁膜上の
    前記トランジスタの半導体層と対向する位置にゲート電
    極をそれぞれ形成する工程とを含むことを特徴とする撮
    像装置の製造方法。