JPH1056184A - 半導体集積回路およびその作製方法 - Google Patents
半導体集積回路およびその作製方法Info
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- JPH1056184A JPH1056184A JP9157651A JP15765197A JPH1056184A JP H1056184 A JPH1056184 A JP H1056184A JP 9157651 A JP9157651 A JP 9157651A JP 15765197 A JP15765197 A JP 15765197A JP H1056184 A JPH1056184 A JP H1056184A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
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Abstract
(57)【要約】
【課題】 薄膜トランジスタ（ＴＦＴ）の回路におい
て、高耐圧のＴＦＴと高速動作が可能なＴＦＴを有する
半導体集積回路およびそのような回路を作製するための
方法を提供する。 【解決手段】 高速動作の必要なＴＦＴ（例えば論理回
路に用いられるＴＦＴ）と高耐圧の必要なＴＦＴ（例え
ば高電圧信号のスイッチングに用いられるＴＦＴ）のゲ
イト絶縁膜とチャネル長を調節する。
て、高耐圧のＴＦＴと高速動作が可能なＴＦＴを有する
半導体集積回路およびそのような回路を作製するための
方法を提供する。 【解決手段】 高速動作の必要なＴＦＴ（例えば論理回
路に用いられるＴＦＴ）と高耐圧の必要なＴＦＴ（例え
ば高電圧信号のスイッチングに用いられるＴＦＴ）のゲ
イト絶縁膜とチャネル長を調節する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）を複数個有する半導体集積回路、特にアクティブ
マトリクス回路と、これを駆動するための論理回路（周
辺回路ともいう）とを同一基板上に有するモノリシック
型アクティブマトリクス回路とその作製方法に関するも
のである。本発明によって作製される半導体集積回路
は、ガラス等の絶縁基板上、単結晶シリコン等の半導体
基板の上に形成された絶縁被膜上、いずれにも形成され
る。特に本発明は、液晶ディスプレー等のように、低速
動作の大きなマトリクスと、それを駆動する高速動作の
要求される論理回路を有する半導体集積回路において効
果を発揮する。
ＦＴ）を複数個有する半導体集積回路、特にアクティブ
マトリクス回路と、これを駆動するための論理回路（周
辺回路ともいう）とを同一基板上に有するモノリシック
型アクティブマトリクス回路とその作製方法に関するも
のである。本発明によって作製される半導体集積回路
は、ガラス等の絶縁基板上、単結晶シリコン等の半導体
基板の上に形成された絶縁被膜上、いずれにも形成され
る。特に本発明は、液晶ディスプレー等のように、低速
動作の大きなマトリクスと、それを駆動する高速動作の
要求される論理回路を有する半導体集積回路において効
果を発揮する。
【０００２】
【従来の技術】最近、絶縁基板上に、薄膜状の半導体層
（活性層ともいう）を有する絶縁ゲイト型の半導体装置
の研究がなされている。特に、薄膜状の絶縁ゲイトトラ
ンジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心
に研究されている。利用する半導体の材料・結晶状態に
よって、アモルファスシリコンＴＦＴや結晶性シリコン
ＴＦＴというように区別されている。
（活性層ともいう）を有する絶縁ゲイト型の半導体装置
の研究がなされている。特に、薄膜状の絶縁ゲイトトラ
ンジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心
に研究されている。利用する半導体の材料・結晶状態に
よって、アモルファスシリコンＴＦＴや結晶性シリコン
ＴＦＴというように区別されている。
【０００３】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。そこで、最近では、より高性能な
回路を作製するため結晶性シリコンＴＦＴの研究・開発
が進められている。
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。そこで、最近では、より高性能な
回路を作製するため結晶性シリコンＴＦＴの研究・開発
が進められている。
【０００４】これらのＴＦＴでは個々の薄膜トランジス
タの薄膜半導体領域は隔離され、従来の半導体チップ上
の半導体集積回路のようにチャネル部分が接地されるこ
とはなかった。このためＴＦＴ特有の劣化・障害が発生
することがあった。例えばホットキャリヤの注入現象に
ついてみても、チャネルが浮遊電位状態であるため蓄積
した電荷を除去することが著しく困難であった。
タの薄膜半導体領域は隔離され、従来の半導体チップ上
の半導体集積回路のようにチャネル部分が接地されるこ
とはなかった。このためＴＦＴ特有の劣化・障害が発生
することがあった。例えばホットキャリヤの注入現象に
ついてみても、チャネルが浮遊電位状態であるため蓄積
した電荷を除去することが著しく困難であった。
【０００５】
【発明が解決しようとする課題】このようなキャリヤ注
入による劣化等を防止するにはゲイト絶縁膜を厚くする
か、印加電圧を下げることが採用される。しかしなが
ら、ゲイト絶縁膜を厚くすると動作速度が低下する。ま
た、印加電圧は装置の要請によって低下させることが困
難でもあった。特に液晶ディスプレーに用いるモノリシ
ック型アクティブマトリクス回路では、マトリクス回路
の駆動電圧は液晶材料によって決定されるので、それを
任意に変更することは困難である。
入による劣化等を防止するにはゲイト絶縁膜を厚くする
か、印加電圧を下げることが採用される。しかしなが
ら、ゲイト絶縁膜を厚くすると動作速度が低下する。ま
た、印加電圧は装置の要請によって低下させることが困
難でもあった。特に液晶ディスプレーに用いるモノリシ
ック型アクティブマトリクス回路では、マトリクス回路
の駆動電圧は液晶材料によって決定されるので、それを
任意に変更することは困難である。
【０００６】しかしながら、ゲイト絶縁膜を厚くすると
論理回路の動作速度が低下してしまう。動作速度を維持
するためには、駆動電圧を上げなければならず、消費電
力が増大する。図１１（Ａ）には、液晶ディスプレーに
用いられるモノリシック型アクティブマトリクス回路の
ブロック図を示す。基板７上には周辺ドライバー回路と
して、列ドライバー１、行ドライバー２が設けられ、ま
た、マトリクス領域３にはトランジスタとキャパシタか
らなる画素回路（ｐｉｘｅｌ）４が形成され、マトリク
ス領域と周辺回路とは、配線５、６によって接続され
る。
論理回路の動作速度が低下してしまう。動作速度を維持
するためには、駆動電圧を上げなければならず、消費電
力が増大する。図１１（Ａ）には、液晶ディスプレーに
用いられるモノリシック型アクティブマトリクス回路の
ブロック図を示す。基板７上には周辺ドライバー回路と
して、列ドライバー１、行ドライバー２が設けられ、ま
た、マトリクス領域３にはトランジスタとキャパシタか
らなる画素回路（ｐｉｘｅｌ）４が形成され、マトリク
ス領域と周辺回路とは、配線５、６によって接続され
る。
【０００７】ドライバー回路に用いるＴＦＴのうち、シ
フトレジスタ等の論理回路を構成するＴＦＴには高速動
作が、また、画素回路に用いるＴＦＴは高耐圧が要求さ
れる。ドライバー回路においても一部のスイッチング回
路（バッファー回路等）トランジスタには、高速動作よ
りも高耐圧が要求される。高速動作と高耐圧は上述した
ように矛盾する要求であり、さらに消費電力の低減を求
めるとすると、同一基板上に同一プロセスで形成するこ
とは困難であった。本発明はこのような困難な課題に対
して解答を与えんとするものである。
フトレジスタ等の論理回路を構成するＴＦＴには高速動
作が、また、画素回路に用いるＴＦＴは高耐圧が要求さ
れる。ドライバー回路においても一部のスイッチング回
路（バッファー回路等）トランジスタには、高速動作よ
りも高耐圧が要求される。高速動作と高耐圧は上述した
ように矛盾する要求であり、さらに消費電力の低減を求
めるとすると、同一基板上に同一プロセスで形成するこ
とは困難であった。本発明はこのような困難な課題に対
して解答を与えんとするものである。
【０００８】
【課題を解決するための手段】本発明においては、高速
動作を優先する回路と高耐圧を優先する回路とでゲイト
絶縁膜の厚さを変えることを特徴とする。すなわち、後
者のゲイト絶縁膜より前者のゲイト絶縁膜を薄くするこ
とにより、前者を低電圧駆動・高速動作、後者を高耐圧
とするものである。この場合、高速動作を優先する回路
としては論理回路、高耐圧を優先する回路としてはマト
リクス回路や高耐圧スイッチング回路、バッファー回路
等が含まれる。
動作を優先する回路と高耐圧を優先する回路とでゲイト
絶縁膜の厚さを変えることを特徴とする。すなわち、後
者のゲイト絶縁膜より前者のゲイト絶縁膜を薄くするこ
とにより、前者を低電圧駆動・高速動作、後者を高耐圧
とするものである。この場合、高速動作を優先する回路
としては論理回路、高耐圧を優先する回路としてはマト
リクス回路や高耐圧スイッチング回路、バッファー回路
等が含まれる。
【０００９】一般にこれらの相違は、ゲイト電極に印加
される電圧の変動幅によって区別され、ゲイト電極に印
加される電圧の変動幅は、前者の方が後者より小さい。
本発明の第１は、高速動作を優先する回路の薄膜トラン
ジスタの少なくとも１つのゲイト絶縁膜の厚さが高耐圧
を優先する回路の薄膜トランジスタの少なくとも１つの
ゲイト絶縁膜の厚さの８０％以下であることを特徴とす
る半導体集積回路である。
される電圧の変動幅によって区別され、ゲイト電極に印
加される電圧の変動幅は、前者の方が後者より小さい。
本発明の第１は、高速動作を優先する回路の薄膜トラン
ジスタの少なくとも１つのゲイト絶縁膜の厚さが高耐圧
を優先する回路の薄膜トランジスタの少なくとも１つの
ゲイト絶縁膜の厚さの８０％以下であることを特徴とす
る半導体集積回路である。
【００１０】本発明の第２は、高耐圧を優先する回路の
薄膜トランジスタの少なくとも１つのゲイト絶縁膜に
は、高速動作を優先する回路の薄膜トランジスタの少な
くとも１つのゲイト絶縁膜を構成する絶縁層に加えて、
少なくとも１層の他の絶縁層が用いられることを特徴と
する半導体集積回路である。
薄膜トランジスタの少なくとも１つのゲイト絶縁膜に
は、高速動作を優先する回路の薄膜トランジスタの少な
くとも１つのゲイト絶縁膜を構成する絶縁層に加えて、
少なくとも１層の他の絶縁層が用いられることを特徴と
する半導体集積回路である。
【００１１】本発明の第３は、高速動作を優先する回路
の薄膜トランジスタの少なくとも１つのゲイト絶縁膜を
第１の絶縁層とするとき、高耐圧を優先する回路の薄膜
トランジスタの少なくとも１つのゲイト絶縁膜は第１の
絶縁層に加えて、第１の絶縁層と異なるプロセスで形成
された第２の絶縁層とによって構成されたことを特徴と
する半導体集積回路である。
の薄膜トランジスタの少なくとも１つのゲイト絶縁膜を
第１の絶縁層とするとき、高耐圧を優先する回路の薄膜
トランジスタの少なくとも１つのゲイト絶縁膜は第１の
絶縁層に加えて、第１の絶縁層と異なるプロセスで形成
された第２の絶縁層とによって構成されたことを特徴と
する半導体集積回路である。
【００１２】本発明の第４は、基板上に、ゲイト絶縁膜
の膜厚の異なる第１の薄膜トランジスタと第２の薄膜ト
ランジスタを有する半導体集積回路において、前記第１
の薄膜トランジスタのゲイト絶縁膜の膜厚は、前記第２
の薄膜トランジスタのゲイト絶縁膜の膜厚の８０％以下
であり、且つ、前記第１の薄膜トランジスタのチャネル
の長さは、前記第２の薄膜トランジスタのチャネルの長
さの８０％以下であることを特徴とする半導体集積回路
である。
の膜厚の異なる第１の薄膜トランジスタと第２の薄膜ト
ランジスタを有する半導体集積回路において、前記第１
の薄膜トランジスタのゲイト絶縁膜の膜厚は、前記第２
の薄膜トランジスタのゲイト絶縁膜の膜厚の８０％以下
であり、且つ、前記第１の薄膜トランジスタのチャネル
の長さは、前記第２の薄膜トランジスタのチャネルの長
さの８０％以下であることを特徴とする半導体集積回路
である。
【００１３】前記本発明の第４は、高速動作の要求され
る周辺回路に用いられる薄膜トランジスタをスケ─リン
グ則に従って微細化することを特徴とする半導体集積回
路である。特に、本発明においては、高速動作を優先す
る回路と高耐圧を優先する回路とでチャネルの長さを変
えることを特徴とする。すなわち、後者のチャネルの長
さより前者のチャネルの長さを短く、または、前者のチ
ャネルの長さより後者のチャネルの長さを長くすること
により、前者を低電圧駆動・高速動作、後者を高耐圧と
するものである。ここでのスケーリング則とは、ＴＦ
Ｔ、またはそれを構成する配線、層間膜などの物理的な
寸法を一定の係数に反比例して縮小することである。そ
うすることで、素子分離の高密度化と同時に高性能化が
達成できる。本発明では、特にチャネル長及びゲイト絶
縁膜の厚さを微細化することで、高速動作の要求される
周辺回路の電気的特性を向上させる。上記チャネル長の
微細化は、ゲイト電極形成時のマスクの形状を調節する
ことによって行うことができる。
る周辺回路に用いられる薄膜トランジスタをスケ─リン
グ則に従って微細化することを特徴とする半導体集積回
路である。特に、本発明においては、高速動作を優先す
る回路と高耐圧を優先する回路とでチャネルの長さを変
えることを特徴とする。すなわち、後者のチャネルの長
さより前者のチャネルの長さを短く、または、前者のチ
ャネルの長さより後者のチャネルの長さを長くすること
により、前者を低電圧駆動・高速動作、後者を高耐圧と
するものである。ここでのスケーリング則とは、ＴＦ
Ｔ、またはそれを構成する配線、層間膜などの物理的な
寸法を一定の係数に反比例して縮小することである。そ
うすることで、素子分離の高密度化と同時に高性能化が
達成できる。本発明では、特にチャネル長及びゲイト絶
縁膜の厚さを微細化することで、高速動作の要求される
周辺回路の電気的特性を向上させる。上記チャネル長の
微細化は、ゲイト電極形成時のマスクの形状を調節する
ことによって行うことができる。
【００１４】上記第１乃至第４の発明において、高耐圧
を優先する回路の薄膜トランジスタはゲイト絶縁膜の厚
さの違いを利用して形成された低濃度不純物領域を有せ
しめてもよい。かくするとさらに高耐圧特性を得られ
る。また、上記第３の発明において、第１の絶縁層と第
２の絶縁層とは、その化学的組成が異ならせてもよい。
かくするとそれを作製する上で有利である。同じく、上
記第３の発明において、第１の絶縁層もしくは第２の絶
縁層のいずれか一方のみを熱酸化法によって形成しても
よい。もちろん、双方を熱酸化によって形成してもよ
い。
を優先する回路の薄膜トランジスタはゲイト絶縁膜の厚
さの違いを利用して形成された低濃度不純物領域を有せ
しめてもよい。かくするとさらに高耐圧特性を得られ
る。また、上記第３の発明において、第１の絶縁層と第
２の絶縁層とは、その化学的組成が異ならせてもよい。
かくするとそれを作製する上で有利である。同じく、上
記第３の発明において、第１の絶縁層もしくは第２の絶
縁層のいずれか一方のみを熱酸化法によって形成しても
よい。もちろん、双方を熱酸化によって形成してもよ
い。
【００１５】また、本発明の半導体集積回路を作製する
方法に関しては、以下のような発明がある。本発明の第
５は以下の工程を有する。 高耐圧を優先する回路の薄膜トランジスタに用いる薄
膜半導体領域と高速動作を優先する回路の薄膜トランジ
スタに用いる薄膜半導体領域とを形成する工程 前記両薄膜半導体領域を覆って第１の絶縁層を形成す
る工程 前記第１の絶縁層を選択的に除去して、少なくとも高
速動作を優先する回路の薄膜トランジスタの少なくとも
１つを構成する薄膜半導体領域を覆う第１の絶縁層を全
て除去する工程 前記両薄膜半導体領域を覆って第２の絶縁層を形成す
る工程
方法に関しては、以下のような発明がある。本発明の第
５は以下の工程を有する。 高耐圧を優先する回路の薄膜トランジスタに用いる薄
膜半導体領域と高速動作を優先する回路の薄膜トランジ
スタに用いる薄膜半導体領域とを形成する工程 前記両薄膜半導体領域を覆って第１の絶縁層を形成す
る工程 前記第１の絶縁層を選択的に除去して、少なくとも高
速動作を優先する回路の薄膜トランジスタの少なくとも
１つを構成する薄膜半導体領域を覆う第１の絶縁層を全
て除去する工程 前記両薄膜半導体領域を覆って第２の絶縁層を形成す
る工程
【００１６】本発明の第６は以下の工程を有する。 高耐圧を優先する回路の薄膜トランジスタに用いる薄
膜半導体領域と高速動作を優先する回路の薄膜トランジ
スタに用いる薄膜半導体領域とを形成する工程 前記両薄膜半導体領域を覆って第１の絶縁層を形成す
る工程 前記第１の絶縁層を覆って第２の絶縁層を形成する工
程 前記第２の絶縁層を選択的に除去して、少なくとも高
速動作を優先する回路の薄膜トランジスタの少なくとも
１つを構成する薄膜半導体領域を覆う第１の絶縁層を全
て除去する工程
膜半導体領域と高速動作を優先する回路の薄膜トランジ
スタに用いる薄膜半導体領域とを形成する工程 前記両薄膜半導体領域を覆って第１の絶縁層を形成す
る工程 前記第１の絶縁層を覆って第２の絶縁層を形成する工
程 前記第２の絶縁層を選択的に除去して、少なくとも高
速動作を優先する回路の薄膜トランジスタの少なくとも
１つを構成する薄膜半導体領域を覆う第１の絶縁層を全
て除去する工程
【００１７】本発明の第７は以下の工程を有する。 高耐圧を優先する回路の薄膜トランジスタに用いる薄
膜半導体領域と高速動作を優先する回路の薄膜トランジ
スタに用いる薄膜半導体領域とを形成する工程 前記両薄膜半導体領域を覆って、少なくとも高速動作
を優先する回路の薄膜トランジスタの少なくとも１つを
構成する薄膜半導体領域以外の部分に選択的に第１の絶
縁層を形成する工程 前記両薄膜半導体領域を覆って第２の絶縁層を形成す
る工程 上記の第５乃至第７の発明において、第１の絶縁層を熱
酸化法によって形成してもよい。もちろん、第２の絶縁
層をも熱酸化法によって形成してもよい。
膜半導体領域と高速動作を優先する回路の薄膜トランジ
スタに用いる薄膜半導体領域とを形成する工程 前記両薄膜半導体領域を覆って、少なくとも高速動作
を優先する回路の薄膜トランジスタの少なくとも１つを
構成する薄膜半導体領域以外の部分に選択的に第１の絶
縁層を形成する工程 前記両薄膜半導体領域を覆って第２の絶縁層を形成す
る工程 上記の第５乃至第７の発明において、第１の絶縁層を熱
酸化法によって形成してもよい。もちろん、第２の絶縁
層をも熱酸化法によって形成してもよい。
【００１８】上記の第５乃至第７の発明において、ゲイ
ト電極のマスク形状により、幅の異なるゲイト電極を形
成して、第２の薄膜トランジスタのゲイト電極の幅を第
１の薄膜トランジスタのゲイト電極の幅より広くする工
程を有する。そして、活性層にドーピングする工程で、
ゲイト電極の下に該ゲイト電極の幅と概略同じチャネル
領域の幅を形成する工程を有する。
ト電極のマスク形状により、幅の異なるゲイト電極を形
成して、第２の薄膜トランジスタのゲイト電極の幅を第
１の薄膜トランジスタのゲイト電極の幅より広くする工
程を有する。そして、活性層にドーピングする工程で、
ゲイト電極の下に該ゲイト電極の幅と概略同じチャネル
領域の幅を形成する工程を有する。
【００１９】第１の薄膜トランジスタのチャネルの長さ
は、前記第２の薄膜トランジスタのチャネルの長さの８
０％以下であるとしたが、好ましくは、チャネルの長さ
を第１の薄膜トランジスタ／第２のトランジスタ＝０．
１〜０．５とすると、動作速度等の電気特性が向上する
ことが分かった。そのために、第１の薄膜トランジスタ
のゲイト電極の幅／第２の薄膜トランジスタのゲイト電
極の幅＝０．１〜０．５とした。また、この比率に合わ
せて、第１の薄膜トランジスタと第２の薄膜トランジス
タのゲイト絶縁膜の膜厚も調整すると、さらに動作速度
等の電気特性が向上する。
は、前記第２の薄膜トランジスタのチャネルの長さの８
０％以下であるとしたが、好ましくは、チャネルの長さ
を第１の薄膜トランジスタ／第２のトランジスタ＝０．
１〜０．５とすると、動作速度等の電気特性が向上する
ことが分かった。そのために、第１の薄膜トランジスタ
のゲイト電極の幅／第２の薄膜トランジスタのゲイト電
極の幅＝０．１〜０．５とした。また、この比率に合わ
せて、第１の薄膜トランジスタと第２の薄膜トランジス
タのゲイト絶縁膜の膜厚も調整すると、さらに動作速度
等の電気特性が向上する。
【００２０】かくすることにより高速動作の要求される
回路（例えば、モノリシック型アクティブマトリクス回
路の論理回路）と高耐圧の要求される回路（例えば、モ
ノリシック型アクティブマトリクス回路のマトリクス回
路）とでゲイト絶縁膜の厚さを変えることができる。そ
の結果、モノリシック型アクティブマトリクス回路に関
しては、本発明の目的とする低電圧駆動・高速動作の論
理回路と高耐圧のマトリクス回路とを同一基板上に得る
ことができる。なお、例えば特開平７−１３５３２３に
開示されるように論理回路として、各種メモリーや演算
装置をも同一基板上に設けた半導体集積回路（図１１
（Ｂ）参照）にも本発明は応用できる。以下に実施例を
用いて、より詳細に本発明を説明する。
回路（例えば、モノリシック型アクティブマトリクス回
路の論理回路）と高耐圧の要求される回路（例えば、モ
ノリシック型アクティブマトリクス回路のマトリクス回
路）とでゲイト絶縁膜の厚さを変えることができる。そ
の結果、モノリシック型アクティブマトリクス回路に関
しては、本発明の目的とする低電圧駆動・高速動作の論
理回路と高耐圧のマトリクス回路とを同一基板上に得る
ことができる。なお、例えば特開平７−１３５３２３に
開示されるように論理回路として、各種メモリーや演算
装置をも同一基板上に設けた半導体集積回路（図１１
（Ｂ）参照）にも本発明は応用できる。以下に実施例を
用いて、より詳細に本発明を説明する。
【００２１】
〔実施例１〕 図１に本実施例の作製工程の断面図を示
す。まず、基板（コーニング７０５９）１１上にスパッ
タリング法によって厚さ２０００Åの酸化珪素の下地膜
（図示せず）を形成した。さらに、プラズマＣＶＤ法に
よって、厚さ５００〜１５００Å、例えば５００Åの真
性（Ｉ型）のアモルファスシリコン膜を堆積した。そし
て、公知の熱アニール法によって、これを結晶化させ
た。熱アニールの代わりにレーザー光またはランプ光等
の光エネルギービームを照射する方法によって結晶化さ
せてもよい。ランプ光照射の方法はＲａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌｉｎｇ（ＲＴＡ）と呼ばれてい
る。また、これらを併用してもよい。
す。まず、基板（コーニング７０５９）１１上にスパッ
タリング法によって厚さ２０００Åの酸化珪素の下地膜
（図示せず）を形成した。さらに、プラズマＣＶＤ法に
よって、厚さ５００〜１５００Å、例えば５００Åの真
性（Ｉ型）のアモルファスシリコン膜を堆積した。そし
て、公知の熱アニール法によって、これを結晶化させ
た。熱アニールの代わりにレーザー光またはランプ光等
の光エネルギービームを照射する方法によって結晶化さ
せてもよい。ランプ光照射の方法はＲａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌｉｎｇ（ＲＴＡ）と呼ばれてい
る。また、これらを併用してもよい。
【００２２】このようにして得られたシリコン膜をフォ
トリソグラフィー法によってパターニングし、島状に分
離し、論理回路のＴＦＴ用の島状領域１２ａ、１２ｂと
マトリクス回路のＴＦＴ用の島状領域１２ｃを形成し
た。さらに、スパッタリング法によって厚さ１０００Å
の酸化珪素膜１３を第１のゲイト絶縁層として堆積し
た。スパッタリングには、ターゲットとして酸化珪素を
用い、スパッタリング時の基板温度は２００〜４００
℃、例えば３５０℃、スパッタリング雰囲気は酸素とア
ルゴンで、アルゴン／酸素＝０〜０．５、例えば０．１
以下とした。（図１（Ａ））
トリソグラフィー法によってパターニングし、島状に分
離し、論理回路のＴＦＴ用の島状領域１２ａ、１２ｂと
マトリクス回路のＴＦＴ用の島状領域１２ｃを形成し
た。さらに、スパッタリング法によって厚さ１０００Å
の酸化珪素膜１３を第１のゲイト絶縁層として堆積し
た。スパッタリングには、ターゲットとして酸化珪素を
用い、スパッタリング時の基板温度は２００〜４００
℃、例えば３５０℃、スパッタリング雰囲気は酸素とア
ルゴンで、アルゴン／酸素＝０〜０．５、例えば０．１
以下とした。（図１（Ａ））
【００２３】さらに、プラズマＣＶＤ法によって、厚さ
１５００〜３０００Åの窒化珪素膜を堆積した。そし
て、マトリクス回路のＴＦＴのチャネル近傍の部分以外
をエッチングした。こうして、第２のゲイト絶縁層１４
を得た。（図１（Ｂ）） 引き続いて、減圧ＣＶＤ法によって、厚さ３０００〜８
０００Å、例えば６０００Åのシリコン膜（０．１〜２
％の燐を含む）を堆積した。そして、シリコン膜をエッ
チングして、ゲイト電極１５ａ、１５ｂ、１５ｃを形成
した。（図１（Ｃ））
１５００〜３０００Åの窒化珪素膜を堆積した。そし
て、マトリクス回路のＴＦＴのチャネル近傍の部分以外
をエッチングした。こうして、第２のゲイト絶縁層１４
を得た。（図１（Ｂ）） 引き続いて、減圧ＣＶＤ法によって、厚さ３０００〜８
０００Å、例えば６０００Åのシリコン膜（０．１〜２
％の燐を含む）を堆積した。そして、シリコン膜をエッ
チングして、ゲイト電極１５ａ、１５ｂ、１５ｃを形成
した。（図１（Ｃ））
【００２４】さらに、第１のゲイト絶縁層および第２の
ゲイト絶縁層を、それぞれのゲイト電極をマスクとして
エッチングし、島状半導体領域表面を露出させた。この
結果第１のゲイト絶縁層１３ａ、１３ｂよりなるゲイト
絶縁膜（いずれも論理回路に用いる）と第１のゲイト絶
縁層１３ｃと第２のゲイト絶縁層１４ｃよりなるゲイト
絶縁膜（マトリクス回路に用いる）とを得た。（図１
（Ｄ））
ゲイト絶縁層を、それぞれのゲイト電極をマスクとして
エッチングし、島状半導体領域表面を露出させた。この
結果第１のゲイト絶縁層１３ａ、１３ｂよりなるゲイト
絶縁膜（いずれも論理回路に用いる）と第１のゲイト絶
縁層１３ｃと第２のゲイト絶縁層１４ｃよりなるゲイト
絶縁膜（マトリクス回路に用いる）とを得た。（図１
（Ｄ））
【００２５】次に、公知のイオンドーピング法によっ
て、シリコン領域にゲイト電極をマスクとして不純物
（燐およびホウ素）を注入した。ドーピングガスとし
て、フォスフィン（ＰＨ3 ）およびジボラン（Ｂ2 Ｈ
6 ）を用い、ドーズ量は１×１０15〜８×１０15ｃ
ｍ-2、例えば、燐を２×１０15ｃｍ-2、ホウ素を５×１
０15ｃｍ-2とした。この結果、Ｐ型の不純物領域１６
ａ、Ｎ型の不純物領域１６ｂおよび１６ｃが形成され
た。
て、シリコン領域にゲイト電極をマスクとして不純物
（燐およびホウ素）を注入した。ドーピングガスとし
て、フォスフィン（ＰＨ3 ）およびジボラン（Ｂ2 Ｈ
6 ）を用い、ドーズ量は１×１０15〜８×１０15ｃ
ｍ-2、例えば、燐を２×１０15ｃｍ-2、ホウ素を５×１
０15ｃｍ-2とした。この結果、Ｐ型の不純物領域１６
ａ、Ｎ型の不純物領域１６ｂおよび１６ｃが形成され
た。
【００２６】その後、レーザーアニールによって、不純
物を活性化させた。レーザーとしてはＫｒＦエキシマー
レーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を
用いたが、その他のレーザー、例えば、ＸｅＦエキシマ
ーレーザー（波長３５３ｎｍ）、ＸｅＣｌエキシマーレ
ーザー（波長３０８ｎｍ）、ＡｒＦエキシマーレーザー
（波長１９３ｎｍ）等を用いてもよい。レーザーのエネ
ルギー密度は、２００〜４００ｍＪ／ｃｍ2 、例えば２
５０ｍＪ／ｃｍ2 とし、１か所につき２〜１０ショッ
ト、例えば２ショット照射した。レーザー照射時に、基
板を１００〜４５０℃、例えば、２５０℃に加熱した。
更に、この活性化は、ＲＴＡによっても行うことができ
る。
物を活性化させた。レーザーとしてはＫｒＦエキシマー
レーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を
用いたが、その他のレーザー、例えば、ＸｅＦエキシマ
ーレーザー（波長３５３ｎｍ）、ＸｅＣｌエキシマーレ
ーザー（波長３０８ｎｍ）、ＡｒＦエキシマーレーザー
（波長１９３ｎｍ）等を用いてもよい。レーザーのエネ
ルギー密度は、２００〜４００ｍＪ／ｃｍ2 、例えば２
５０ｍＪ／ｃｍ2 とし、１か所につき２〜１０ショッ
ト、例えば２ショット照射した。レーザー照射時に、基
板を１００〜４５０℃、例えば、２５０℃に加熱した。
更に、この活性化は、ＲＴＡによっても行うことができ
る。
【００２７】こうして不純物領域１６ａ〜１６ｃを活性
化した。また、この工程は熱アニール法によってもよ
い。（図１（Ｅ）） 続いて、厚さ６０００Åの酸化珪素膜１７を層間絶縁物
としてプラズマＣＶＤ法によって形成し、これにコンタ
クトホールを形成した。次に、金属材料、例えば、窒化
チタンとアルミニウムの多層膜によって論理回路用の電
極・配線１８ａ、１８ｂ、マトリクス回路の電極・配
線、１８ｃを形成した。
化した。また、この工程は熱アニール法によってもよ
い。（図１（Ｅ）） 続いて、厚さ６０００Åの酸化珪素膜１７を層間絶縁物
としてプラズマＣＶＤ法によって形成し、これにコンタ
クトホールを形成した。次に、金属材料、例えば、窒化
チタンとアルミニウムの多層膜によって論理回路用の電
極・配線１８ａ、１８ｂ、マトリクス回路の電極・配
線、１８ｃを形成した。
【００２８】さらに、スパッタリング法によって厚さ５
００〜１０００Å、例えば８００Åのインジウム錫酸化
膜（ＩＴＯ）を形成し、これをパターニングして画素電
極１９を形成した。最後に、１気圧の水素雰囲気で３５
０℃、３０分のアニールをおこなった。以上の工程によ
って、論理回路のＰチャネル型ＴＦＴ２０ａ、Ｎチャネ
ル型ＴＦＴ２０ｂ、マトリクス回路のＴＦＴ２０ｃを有
する半導体集積回路が完成した。なお、ドライバー回路
のバッファートランジスタも上記の実施例に示したマト
リクス回路のトランジスタと同様に作製すればよい。
（図１（Ｆ））
００〜１０００Å、例えば８００Åのインジウム錫酸化
膜（ＩＴＯ）を形成し、これをパターニングして画素電
極１９を形成した。最後に、１気圧の水素雰囲気で３５
０℃、３０分のアニールをおこなった。以上の工程によ
って、論理回路のＰチャネル型ＴＦＴ２０ａ、Ｎチャネ
ル型ＴＦＴ２０ｂ、マトリクス回路のＴＦＴ２０ｃを有
する半導体集積回路が完成した。なお、ドライバー回路
のバッファートランジスタも上記の実施例に示したマト
リクス回路のトランジスタと同様に作製すればよい。
（図１（Ｆ））
【００２９】〔実施例２〕 図２に本実施例の作製工程
の断面図を示す。まず、基板（コーニング７０５９）２
１上に厚さ２０００Åの酸化珪素の下地膜（図示せず）
を形成した。さらに、厚さ５００〜１５００Å、例えば
５００Åの真性（Ｉ型）の結晶性シリコン膜を堆積し
た。そして、シリコン膜を島状に分離し、論理回路のＴ
ＦＴ用の島状領域２２ａ、２２ｂとマトリクス回路のＴ
ＦＴ用の島状領域２２ｃを形成した。
の断面図を示す。まず、基板（コーニング７０５９）２
１上に厚さ２０００Åの酸化珪素の下地膜（図示せず）
を形成した。さらに、厚さ５００〜１５００Å、例えば
５００Åの真性（Ｉ型）の結晶性シリコン膜を堆積し
た。そして、シリコン膜を島状に分離し、論理回路のＴ
ＦＴ用の島状領域２２ａ、２２ｂとマトリクス回路のＴ
ＦＴ用の島状領域２２ｃを形成した。
【００３０】さらに、プラズマＣＶＤ法によって厚さ１
０００Åの酸化珪素膜２３を第１のゲイト絶縁層として
堆積した。（図２（Ａ）） さらに、プラズマＣＶＤ法によって、厚さ１０００Åの
窒化珪素膜を堆積した。そして、マトリクス回路のＴＦ
Ｔのチャネル近傍の部分以外の窒化珪素膜をエッチング
した。ここでは、後に形成されるゲイト電極の端から５
μｍの幅を有する部分までを残した。こうして、第２の
ゲイト絶縁層２４を得た。（図２（Ｂ））
０００Åの酸化珪素膜２３を第１のゲイト絶縁層として
堆積した。（図２（Ａ）） さらに、プラズマＣＶＤ法によって、厚さ１０００Åの
窒化珪素膜を堆積した。そして、マトリクス回路のＴＦ
Ｔのチャネル近傍の部分以外の窒化珪素膜をエッチング
した。ここでは、後に形成されるゲイト電極の端から５
μｍの幅を有する部分までを残した。こうして、第２の
ゲイト絶縁層２４を得た。（図２（Ｂ））
【００３１】引き続いて、減圧ＣＶＤ法によって、厚さ
３０００〜８０００Å、例えば６０００Åのシリコン膜
（０．１〜２％の燐を含む）を堆積し、これをエッチン
グして、ゲイト電極２５ａ、２５ｂ、２５ｃを形成し
た。（図２（Ｃ）） 次に、公知のイオンドーピング法によって、シリコン領
域にゲイト電極をマスクとして不純物（燐およびホウ
素）を注入した。ドーピングガスとして、フォスフィン
（ＰＨ3 ）およびジボラン（Ｂ2 Ｈ6 ）を用いた。本実
施例ではゲイト絶縁膜を透過してドーピングをおこなう
スルードーピングであるので、加速電圧を実施例１のと
きより高くした。
３０００〜８０００Å、例えば６０００Åのシリコン膜
（０．１〜２％の燐を含む）を堆積し、これをエッチン
グして、ゲイト電極２５ａ、２５ｂ、２５ｃを形成し
た。（図２（Ｃ）） 次に、公知のイオンドーピング法によって、シリコン領
域にゲイト電極をマスクとして不純物（燐およびホウ
素）を注入した。ドーピングガスとして、フォスフィン
（ＰＨ3 ）およびジボラン（Ｂ2 Ｈ6 ）を用いた。本実
施例ではゲイト絶縁膜を透過してドーピングをおこなう
スルードーピングであるので、加速電圧を実施例１のと
きより高くした。
【００３２】また、特にゲイト絶縁層２４の下の部分
は、他の部分よりもゲイト絶縁膜が厚いのでより高い加
速電圧でドーピングをおこなったが、ドーズ量は１〜２
桁低くした。この結果、Ｐ型の高濃度不純物領域２６
ａ、Ｎ型の高濃度不純物領域２６ｂおよび２６ｃに加
え、Ｎ型の低濃度不純物領域２６ｄが形成された。この
ようにゲイト絶縁膜の厚さの差を利用して不純物濃度を
変える技術については、特開平７−１６９９７４、同７
−１６９９７５、同７−２１８９３２等に開示されてい
る。（図２（Ｄ））
は、他の部分よりもゲイト絶縁膜が厚いのでより高い加
速電圧でドーピングをおこなったが、ドーズ量は１〜２
桁低くした。この結果、Ｐ型の高濃度不純物領域２６
ａ、Ｎ型の高濃度不純物領域２６ｂおよび２６ｃに加
え、Ｎ型の低濃度不純物領域２６ｄが形成された。この
ようにゲイト絶縁膜の厚さの差を利用して不純物濃度を
変える技術については、特開平７−１６９９７４、同７
−１６９９７５、同７−２１８９３２等に開示されてい
る。（図２（Ｄ））
【００３３】不純物を活性化させた後、厚さ４０００Å
の窒化珪素膜２７を第１の層間絶縁物としてプラズマＣ
ＶＤ法によって形成し、これにコンタクトホールを形成
した。次に、アルミニウムによって論理回路用の電極・
配線２８ａ、２８ｂ、マトリクス回路の電極・配線、２
８ｃを形成した。（図２（Ｅ））
の窒化珪素膜２７を第１の層間絶縁物としてプラズマＣ
ＶＤ法によって形成し、これにコンタクトホールを形成
した。次に、アルミニウムによって論理回路用の電極・
配線２８ａ、２８ｂ、マトリクス回路の電極・配線、２
８ｃを形成した。（図２（Ｅ））
【００３４】さらに、第２の層間絶縁物として有機樹脂
膜２９を形成し、これにコンタクトホールを形成したの
ち、スパッタリング法によって厚さ８００Åのインジウ
ム錫酸化膜（ＩＴＯ）を形成し、これをパターニングし
て画素電極３０を形成した。以上の工程によって、論理
回路のＰチャネル型ＴＦＴ３１ａ、Ｎチャネル型ＴＦＴ
３１ｂ、マトリクス回路のＴＦＴ３１ｃを有する半導体
集積回路が完成した。（図２（Ｆ））
膜２９を形成し、これにコンタクトホールを形成したの
ち、スパッタリング法によって厚さ８００Åのインジウ
ム錫酸化膜（ＩＴＯ）を形成し、これをパターニングし
て画素電極３０を形成した。以上の工程によって、論理
回路のＰチャネル型ＴＦＴ３１ａ、Ｎチャネル型ＴＦＴ
３１ｂ、マトリクス回路のＴＦＴ３１ｃを有する半導体
集積回路が完成した。（図２（Ｆ））
【００３５】〔実施例３〕 図３に本実施例の作製工程
の断面図を示す。まず、基板（石英）３２上に厚さ８０
０Åの真性（Ｉ型）の結晶性シリコン膜を堆積した。そ
して、シリコン膜を島状に分離し、論理回路のＴＦＴ用
の島状領域３３ａ、３３ｂとマトリクス回路のＴＦＴ用
の島状領域３３ｃを形成した。さらに、プラズマＣＶＤ
法によって厚さ１０００Åの酸化珪素膜３４を全面に堆
積した。（図３（Ａ））
の断面図を示す。まず、基板（石英）３２上に厚さ８０
０Åの真性（Ｉ型）の結晶性シリコン膜を堆積した。そ
して、シリコン膜を島状に分離し、論理回路のＴＦＴ用
の島状領域３３ａ、３３ｂとマトリクス回路のＴＦＴ用
の島状領域３３ｃを形成した。さらに、プラズマＣＶＤ
法によって厚さ１０００Åの酸化珪素膜３４を全面に堆
積した。（図３（Ａ））
【００３６】次に、論理回路の部分の酸化珪素膜３４を
エッチングし、マトリクス回路領域に第１のゲイト絶縁
層３４ａを形成した。（図３（Ｂ）） 続いて、８５０〜１１５０℃、例えば、９５０℃で熱酸
化をおこない、シリコン領域表面に酸化珪素のゲイト絶
縁膜を形成した。この際、シリコン層が露出した状態で
熱酸化された論理回路領域では、酸化珪素の厚さは５０
０Åとなるようにした。マトリクス回路では表面がプラ
ズマＣＶＤの酸化珪素膜によって被覆されているので熱
酸化の進行はより緩やかとなり、酸化珪素全体の厚さは
１５００Å以下である。かくして、ゲイト絶縁膜３５
ａ、３５ｂ、３５ｃを得ることができた。（図３
（Ｃ））
エッチングし、マトリクス回路領域に第１のゲイト絶縁
層３４ａを形成した。（図３（Ｂ）） 続いて、８５０〜１１５０℃、例えば、９５０℃で熱酸
化をおこない、シリコン領域表面に酸化珪素のゲイト絶
縁膜を形成した。この際、シリコン層が露出した状態で
熱酸化された論理回路領域では、酸化珪素の厚さは５０
０Åとなるようにした。マトリクス回路では表面がプラ
ズマＣＶＤの酸化珪素膜によって被覆されているので熱
酸化の進行はより緩やかとなり、酸化珪素全体の厚さは
１５００Å以下である。かくして、ゲイト絶縁膜３５
ａ、３５ｂ、３５ｃを得ることができた。（図３
（Ｃ））
【００３７】引き続いて、スパッタリング法によって、
厚さ４０００〜６０００Å、例えば５０００Åのアルミ
ニウム膜を堆積し、これをエッチングして、ゲイト電極
３６ａ、３６ｂ、３６ｃを形成した。さらに、ゲイト電
極をマスクとしてゲイト絶縁膜３５ａ〜ｃのエッチング
をおこなった。（図３（Ｄ）） 次に、公知のイオンドーピング法によって、シリコン領
域にゲイト電極をマスクとして不純物（燐およびホウ
素）を注入し、Ｐ型の不純物領域３７ａ、Ｎ型の不純物
領域３７ｂおよび３７ｃが形成された。（図３（Ｅ））
厚さ４０００〜６０００Å、例えば５０００Åのアルミ
ニウム膜を堆積し、これをエッチングして、ゲイト電極
３６ａ、３６ｂ、３６ｃを形成した。さらに、ゲイト電
極をマスクとしてゲイト絶縁膜３５ａ〜ｃのエッチング
をおこなった。（図３（Ｄ）） 次に、公知のイオンドーピング法によって、シリコン領
域にゲイト電極をマスクとして不純物（燐およびホウ
素）を注入し、Ｐ型の不純物領域３７ａ、Ｎ型の不純物
領域３７ｂおよび３７ｃが形成された。（図３（Ｅ））
【００３８】不純物を活性化させた後、厚さ４０００Å
の酸化珪素膜３８を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て論理回路用の電極・配線３９ａ、３９ｂ、マトリクス
回路の電極・配線３９ｃを形成した。以上の工程によっ
て、論理回路のＰチャネル型ＴＦＴ４０ａ、Ｎチャネル
型ＴＦＴ４０ｂ、マトリクス回路のＴＦＴ４０ｃを有す
る半導体集積回路が完成した。（図３（Ｆ）） 画素電極は実施例２のようにして追加すればよい。
の酸化珪素膜３８を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て論理回路用の電極・配線３９ａ、３９ｂ、マトリクス
回路の電極・配線３９ｃを形成した。以上の工程によっ
て、論理回路のＰチャネル型ＴＦＴ４０ａ、Ｎチャネル
型ＴＦＴ４０ｂ、マトリクス回路のＴＦＴ４０ｃを有す
る半導体集積回路が完成した。（図３（Ｆ）） 画素電極は実施例２のようにして追加すればよい。
【００３９】〔実施例４〕 図４に本実施例の作製工程
の断面図を示す。まず、基板（石英）４１上に厚さ６０
０Åの真性（Ｉ型）の結晶性シリコン膜を堆積した。そ
して、シリコン膜を島状に分離し、論理回路のＴＦＴ用
の島状領域４２ａ、４２ｂとマトリクス回路のＴＦＴ用
の島状領域４２ｃを形成した。さらに、プラズマＣＶＤ
法によって厚さ１０００Åの酸化珪素膜４３を全面に堆
積した。（図４（Ａ））
の断面図を示す。まず、基板（石英）４１上に厚さ６０
０Åの真性（Ｉ型）の結晶性シリコン膜を堆積した。そ
して、シリコン膜を島状に分離し、論理回路のＴＦＴ用
の島状領域４２ａ、４２ｂとマトリクス回路のＴＦＴ用
の島状領域４２ｃを形成した。さらに、プラズマＣＶＤ
法によって厚さ１０００Åの酸化珪素膜４３を全面に堆
積した。（図４（Ａ））
【００４０】次に、マトリクス回路のＴＦＴのチャネル
近傍の部分以外の酸化珪素膜４３をエッチングした。こ
こでは、後に形成されるゲイト電極の端から３μｍの幅
を有する部分までを残した。かくして、マトリクス回路
領域に第１のゲイト絶縁層４３ａを形成した。（図４
（Ｂ））
近傍の部分以外の酸化珪素膜４３をエッチングした。こ
こでは、後に形成されるゲイト電極の端から３μｍの幅
を有する部分までを残した。かくして、マトリクス回路
領域に第１のゲイト絶縁層４３ａを形成した。（図４
（Ｂ））
【００４１】続いて、９５０℃で熱酸化をおこない、シ
リコン領域表面に酸化珪素のゲイト絶縁膜を形成した。
この際、シリコン層が露出した状態で熱酸化された論理
回路領域では、酸化珪素の厚さは４００Åとなるように
した。かくして、ゲイト絶縁膜４４ａ、４４ｂ、４４ｃ
を得ることができた。（図４（Ｃ）） 引き続いて、スパッタリング法によって、厚さ４０００
Åのアルミニウム膜を堆積し、これをエッチングして、
ゲイト電極４５ａ、４５ｂ、４５ｃを形成した。（図４
（Ｄ））
リコン領域表面に酸化珪素のゲイト絶縁膜を形成した。
この際、シリコン層が露出した状態で熱酸化された論理
回路領域では、酸化珪素の厚さは４００Åとなるように
した。かくして、ゲイト絶縁膜４４ａ、４４ｂ、４４ｃ
を得ることができた。（図４（Ｃ）） 引き続いて、スパッタリング法によって、厚さ４０００
Åのアルミニウム膜を堆積し、これをエッチングして、
ゲイト電極４５ａ、４５ｂ、４５ｃを形成した。（図４
（Ｄ））
【００４２】次に、公知のイオンドーピング法によっ
て、シリコン領域にゲイト電極をマスクとして不純物
（燐およびホウ素）を注入した。この際には、実施例２
と同様に加速電圧を変えて２段階のドーピングをおこな
い、Ｐ型の高濃度不純物領域４６ａ、Ｎ型の高濃度不純
物領域４６ｂおよび４６ｃ、さらに、Ｎ型の低濃度不純
物領域４６ｄが形成された。（図４（Ｅ））
て、シリコン領域にゲイト電極をマスクとして不純物
（燐およびホウ素）を注入した。この際には、実施例２
と同様に加速電圧を変えて２段階のドーピングをおこな
い、Ｐ型の高濃度不純物領域４６ａ、Ｎ型の高濃度不純
物領域４６ｂおよび４６ｃ、さらに、Ｎ型の低濃度不純
物領域４６ｄが形成された。（図４（Ｅ））
【００４３】不純物を活性化させた後、厚さ６０００Å
の酸化珪素膜４７を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て論理回路用の電極・配線４８ａ、４８ｂ、マトリクス
回路の電極・配線４８ｃを形成した。以上の工程によっ
て、論理回路のＰチャネル型ＴＦＴ４９ａ、Ｎチャネル
型ＴＦＴ４９ｂ、マトリクス回路のＴＦＴ４９ｃを有す
る半導体集積回路が完成した。（図４（Ｆ））
の酸化珪素膜４７を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て論理回路用の電極・配線４８ａ、４８ｂ、マトリクス
回路の電極・配線４８ｃを形成した。以上の工程によっ
て、論理回路のＰチャネル型ＴＦＴ４９ａ、Ｎチャネル
型ＴＦＴ４９ｂ、マトリクス回路のＴＦＴ４９ｃを有す
る半導体集積回路が完成した。（図４（Ｆ））
【００４４】〔実施例５〕 図５に本実施例の作製工程
の断面図を示す。まず、基板（石英）５１上に厚さ６０
０Åの真性（Ｉ型）の結晶性シリコン膜を堆積した。そ
して、シリコン膜を島状に分離し、論理回路のＴＦＴ用
の島状領域５２ａ、５２ｂとマトリクス回路のＴＦＴ用
の島状領域５２ｃを形成した。さらに、熱酸化法によっ
て厚さ５００Åの酸化珪素膜５３ａ、５３ｂ、５３ｃを
形成した。（図５（Ａ））
の断面図を示す。まず、基板（石英）５１上に厚さ６０
０Åの真性（Ｉ型）の結晶性シリコン膜を堆積した。そ
して、シリコン膜を島状に分離し、論理回路のＴＦＴ用
の島状領域５２ａ、５２ｂとマトリクス回路のＴＦＴ用
の島状領域５２ｃを形成した。さらに、熱酸化法によっ
て厚さ５００Åの酸化珪素膜５３ａ、５３ｂ、５３ｃを
形成した。（図５（Ａ））
【００４５】次に、論理回路の部分に存在する酸化珪素
膜５３ａ、５３ｂをエッチングした。（図５（Ｂ））
膜５３ａ、５３ｂをエッチングした。（図５（Ｂ））
【００４６】ここまでの工程により、得られる図５
（Ｂ）の状態は、シリコン膜を島状に分離した後、論理
回路の部分以外にレジスト膜９３を形成し（図９
（Ａ））、そして、熱酸化を施し、（図９（Ｂ））その
後、レジスト膜を除去する（図９（Ｃ））ことによって
も得ることができる。
（Ｂ）の状態は、シリコン膜を島状に分離した後、論理
回路の部分以外にレジスト膜９３を形成し（図９
（Ａ））、そして、熱酸化を施し、（図９（Ｂ））その
後、レジスト膜を除去する（図９（Ｃ））ことによって
も得ることができる。
【００４７】続いて、９５０℃でさらに熱酸化をおこな
い、シリコン領域表面に酸化珪素のゲイト絶縁膜を形成
した。この際、シリコン層が露出した状態で熱酸化され
た論理回路領域では、酸化珪素の厚さが４００Åとなる
ようにした。かくして、ゲイト絶縁膜５４ａ、５４ｂ、
５４ｃを得ることができた。（図５（Ｃ））
い、シリコン領域表面に酸化珪素のゲイト絶縁膜を形成
した。この際、シリコン層が露出した状態で熱酸化され
た論理回路領域では、酸化珪素の厚さが４００Åとなる
ようにした。かくして、ゲイト絶縁膜５４ａ、５４ｂ、
５４ｃを得ることができた。（図５（Ｃ））
【００４８】引き続いて、スパッタリング法によって、
厚さ４０００Åのアルミニウム膜を堆積し、これをエッ
チングして、ゲイト電極５５ａ、５５ｂ、５５ｃを形成
した。さらに、このゲイト電極をマスクとして、ゲイト
絶縁膜５４ａ、５４ｂ、５４ｃをエッチングした。（図
５（Ｄ）） 次に、公知のイオンドーピング法によって、シリコン領
域にゲイト電極をマスクとして不純物（燐およびホウ
素）を注入した。かくして、Ｐ型の不純物領域５６ａ、
Ｎ型の不純物領域５６ｂおよび５６ｃが形成された。
（図５（Ｅ））
厚さ４０００Åのアルミニウム膜を堆積し、これをエッ
チングして、ゲイト電極５５ａ、５５ｂ、５５ｃを形成
した。さらに、このゲイト電極をマスクとして、ゲイト
絶縁膜５４ａ、５４ｂ、５４ｃをエッチングした。（図
５（Ｄ）） 次に、公知のイオンドーピング法によって、シリコン領
域にゲイト電極をマスクとして不純物（燐およびホウ
素）を注入した。かくして、Ｐ型の不純物領域５６ａ、
Ｎ型の不純物領域５６ｂおよび５６ｃが形成された。
（図５（Ｅ））
【００４９】不純物を活性化させた後、厚さ６０００Å
の酸化珪素膜５７を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て論理回路用の電極・配線５８ａ、５８ｂ、マトリクス
回路の電極・配線５８ｃを形成した。以上の工程によっ
て、論理回路のＰチャネル型ＴＦＴ５９ａ、Ｎチャネル
型ＴＦＴ５９ｂ、マトリクス回路のＴＦＴ５９ｃを有す
る半導体集積回路が完成した。（図５（Ｆ））
の酸化珪素膜５７を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て論理回路用の電極・配線５８ａ、５８ｂ、マトリクス
回路の電極・配線５８ｃを形成した。以上の工程によっ
て、論理回路のＰチャネル型ＴＦＴ５９ａ、Ｎチャネル
型ＴＦＴ５９ｂ、マトリクス回路のＴＦＴ５９ｃを有す
る半導体集積回路が完成した。（図５（Ｆ））
【００５０】〔実施例６〕 図６に本実施例の作製工程
の断面図を示す。まず、基板（石英）６１上に厚さ６０
０Åの真性（Ｉ型）の結晶性シリコン膜を堆積した。そ
して、シリコン膜を島状に分離し、論理回路のＴＦＴ用
の島状領域６２ａ、６２ｂとマトリクス回路のＴＦＴ用
の島状領域６２ｃを形成した。さらに、熱酸化法によっ
て厚さ５００Åの酸化珪素膜６３ａ、６３ｂ、６３ｃを
形成した。（図６（Ａ））
の断面図を示す。まず、基板（石英）６１上に厚さ６０
０Åの真性（Ｉ型）の結晶性シリコン膜を堆積した。そ
して、シリコン膜を島状に分離し、論理回路のＴＦＴ用
の島状領域６２ａ、６２ｂとマトリクス回路のＴＦＴ用
の島状領域６２ｃを形成した。さらに、熱酸化法によっ
て厚さ５００Åの酸化珪素膜６３ａ、６３ｂ、６３ｃを
形成した。（図６（Ａ））
【００５１】次に、論理回路の部分に存在する酸化珪素
膜６３ａ、６３ｂをエッチングした。マトリクス回路の
酸化珪素膜６３ｃは残存させた。次に、マトリクス回路
のＴＦＴのチャネル近傍の部分以外の酸化珪素膜６３ｄ
を残して、酸化珪素膜６３ａ、６３ｂ、６３ｃをエッチ
ングした。酸化珪素膜６３ｄは、後に形成されるゲイト
電極の端から３μｍの幅を有する部分までを残した。
（図６（Ｂ））
膜６３ａ、６３ｂをエッチングした。マトリクス回路の
酸化珪素膜６３ｃは残存させた。次に、マトリクス回路
のＴＦＴのチャネル近傍の部分以外の酸化珪素膜６３ｄ
を残して、酸化珪素膜６３ａ、６３ｂ、６３ｃをエッチ
ングした。酸化珪素膜６３ｄは、後に形成されるゲイト
電極の端から３μｍの幅を有する部分までを残した。
（図６（Ｂ））
【００５２】ここまでの工程により、得られる図６
（Ｂ）の状態は、シリコン膜を島状に分離した後、後に
形成されるゲイト電極の端から３μｍの幅を有する部分
以外にレジスト膜１０３を形成し（図１０（Ａ））、そ
して、熱酸化を施し、（図１０（Ｂ））その後、レジス
ト膜を除去する（図１０（Ｃ））ことによっても得るこ
とができる。
（Ｂ）の状態は、シリコン膜を島状に分離した後、後に
形成されるゲイト電極の端から３μｍの幅を有する部分
以外にレジスト膜１０３を形成し（図１０（Ａ））、そ
して、熱酸化を施し、（図１０（Ｂ））その後、レジス
ト膜を除去する（図１０（Ｃ））ことによっても得るこ
とができる。
【００５３】続いて、９５０℃でさらに熱酸化をおこな
い、シリコン領域表面に酸化珪素のゲイト絶縁膜を形成
した。この際、シリコン層が露出した部分では、酸化珪
素の厚さが４００Åとなるようにした。かくして、ゲイ
ト絶縁膜６４ａ、６４ｂ、６４ｃを得ることができた。
（図６（Ｃ））
い、シリコン領域表面に酸化珪素のゲイト絶縁膜を形成
した。この際、シリコン層が露出した部分では、酸化珪
素の厚さが４００Åとなるようにした。かくして、ゲイ
ト絶縁膜６４ａ、６４ｂ、６４ｃを得ることができた。
（図６（Ｃ））
【００５４】引き続いて、スパッタリング法によって、
厚さ４０００Åのアルミニウム膜を堆積し、これをエッ
チングして、ゲイト電極６５ａ、６５ｂ、６５ｃを形成
した。（図６（Ｄ）） 次に、公知のイオンドーピング法によって、シリコン領
域にゲイト電極をマスクとして不純物（燐およびホウ
素）を注入した。この際には、実施例２もしくは４と同
様に加速電圧を変えて２段階のドーピングをおこない、
Ｐ型の高濃度不純物領域６６ａ、Ｎ型の高濃度不純物領
域６６ｂおよび６６ｃ、さらに、Ｎ型の低濃度不純物領
域６６ｄが形成された。（図６（Ｅ））
厚さ４０００Åのアルミニウム膜を堆積し、これをエッ
チングして、ゲイト電極６５ａ、６５ｂ、６５ｃを形成
した。（図６（Ｄ）） 次に、公知のイオンドーピング法によって、シリコン領
域にゲイト電極をマスクとして不純物（燐およびホウ
素）を注入した。この際には、実施例２もしくは４と同
様に加速電圧を変えて２段階のドーピングをおこない、
Ｐ型の高濃度不純物領域６６ａ、Ｎ型の高濃度不純物領
域６６ｂおよび６６ｃ、さらに、Ｎ型の低濃度不純物領
域６６ｄが形成された。（図６（Ｅ））
【００５５】不純物を活性化させた後、厚さ６０００Å
の酸化珪素膜６７を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て論理回路用の電極・配線６８ａ、６８ｂ、マトリクス
回路の電極・配線６８ｃを形成した。以上の工程によっ
て、論理回路のＰチャネル型ＴＦＴ６９ａ、Ｎチャネル
型ＴＦＴ６９ｂ、マトリクス回路のＴＦＴ６９ｃを有す
る半導体集積回路が完成した。（図６（Ｆ））
の酸化珪素膜６７を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て論理回路用の電極・配線６８ａ、６８ｂ、マトリクス
回路の電極・配線６８ｃを形成した。以上の工程によっ
て、論理回路のＰチャネル型ＴＦＴ６９ａ、Ｎチャネル
型ＴＦＴ６９ｂ、マトリクス回路のＴＦＴ６９ｃを有す
る半導体集積回路が完成した。（図６（Ｆ））
【００５６】〔実施例７〕 実施例３では、マトリクス
回路のゲイト絶縁膜の厚さを厚くする例を示した。本実
施例では、周辺回路内において、シフトレジスター回
路、ＣＰＵ回路、デコーダー回路、メモリー回路等の高
速動作を優先する回路のゲイト絶縁膜を、高耐圧スイッ
チング回路、バッファー回路等の高耐圧を優先する回路
のゲイト絶縁膜よりも薄くする。実施例３と同様の工程
を用い、周辺回路において、高速動作を優先する回路の
ゲイト絶縁膜を薄くした。
回路のゲイト絶縁膜の厚さを厚くする例を示した。本実
施例では、周辺回路内において、シフトレジスター回
路、ＣＰＵ回路、デコーダー回路、メモリー回路等の高
速動作を優先する回路のゲイト絶縁膜を、高耐圧スイッ
チング回路、バッファー回路等の高耐圧を優先する回路
のゲイト絶縁膜よりも薄くする。実施例３と同様の工程
を用い、周辺回路において、高速動作を優先する回路の
ゲイト絶縁膜を薄くした。
【００５７】〔実施例８〕 実施例７では、高速動作を
優先する回路のゲイト絶縁膜の厚さを薄くした例を示し
た。本実施例では、さらに、薄いゲイト絶縁膜の回路の
ゲイト電極の幅を小さくすることで、チャネルの長さを
短くした。本実施例は、実施例３での、酸化珪素膜を形
成後のスパッタリング法によって、厚さ４０００〜６０
００Å、例えば５０００Åのアルミニウム膜を堆積する
工程までは同一の工程を有する。
優先する回路のゲイト絶縁膜の厚さを薄くした例を示し
た。本実施例では、さらに、薄いゲイト絶縁膜の回路の
ゲイト電極の幅を小さくすることで、チャネルの長さを
短くした。本実施例は、実施例３での、酸化珪素膜を形
成後のスパッタリング法によって、厚さ４０００〜６０
００Å、例えば５０００Åのアルミニウム膜を堆積する
工程までは同一の工程を有する。
【００５８】本実施例では、このエッチング工程で、シ
フトレジスター回路のような高速動作を優先する回路の
ゲイト電極７６ａ、７６ｂの幅を、バッファー回路のよ
うな高耐圧を優先する回路のゲイト電極７６ｃ（幅２μ
ｍ）より幅の狭い１μｍとした。（図７（Ａ）） ここで、本実施例では、高速動作を優先する回路のゲイ
ト電極の幅／高耐圧を優先する回路のゲイト電極の幅＝
０．５としたが、０．１〜０．５の範囲であれば、本実
施例の数値に限定されない。
フトレジスター回路のような高速動作を優先する回路の
ゲイト電極７６ａ、７６ｂの幅を、バッファー回路のよ
うな高耐圧を優先する回路のゲイト電極７６ｃ（幅２μ
ｍ）より幅の狭い１μｍとした。（図７（Ａ）） ここで、本実施例では、高速動作を優先する回路のゲイ
ト電極の幅／高耐圧を優先する回路のゲイト電極の幅＝
０．５としたが、０．１〜０．５の範囲であれば、本実
施例の数値に限定されない。
【００５９】次に、公知のイオンドーピング法によっ
て、シリコン領域にゲイト電極をマスクとして不純物
（燐およびホウ素）を注入し、Ｐ型の不純物領域７７
ａ、Ｎ型の不純物領域７７ｂおよび７７ｃが形成され
た。（図７（Ｂ）） この工程により、高速動作を優先する回路のチャネルの
長さを高耐圧を優先する回路のチャネルの長さの８０％
以下とした。また、この工程で形成されるゲイト電極と
接して形成されるチャネルの長さは、概略ゲイト電極の
幅と同じ長さを有する。よって、本実施例でのゲイト電
極の幅と同様に、高速動作を優先する回路のチャネルの
長さ／高耐圧を優先する回路のチャネルの長さ＝０．５
となった。チャネルの長さの比はゲイト電極の幅と同様
に、０．１〜０．５の範囲であれば、本実施例の数値に
限定されない。
て、シリコン領域にゲイト電極をマスクとして不純物
（燐およびホウ素）を注入し、Ｐ型の不純物領域７７
ａ、Ｎ型の不純物領域７７ｂおよび７７ｃが形成され
た。（図７（Ｂ）） この工程により、高速動作を優先する回路のチャネルの
長さを高耐圧を優先する回路のチャネルの長さの８０％
以下とした。また、この工程で形成されるゲイト電極と
接して形成されるチャネルの長さは、概略ゲイト電極の
幅と同じ長さを有する。よって、本実施例でのゲイト電
極の幅と同様に、高速動作を優先する回路のチャネルの
長さ／高耐圧を優先する回路のチャネルの長さ＝０．５
となった。チャネルの長さの比はゲイト電極の幅と同様
に、０．１〜０．５の範囲であれば、本実施例の数値に
限定されない。
【００６０】不純物を活性化させた後、厚さ４０００Å
の酸化珪素膜７８を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て高速動作を優先する回路用の電極・配線７９ａ、７９
ｂ、高耐圧を優先する回路の電極・配線７９ｃを形成し
た。以上の工程によって、高速動作を優先する回路のＰ
チャネル型ＴＦＴ８０ａ、Ｎチャネル型ＴＦＴ８０ｂ、
高耐圧を優先する回路のＴＦＴ８０ｃを有する半導体集
積回路が完成した。（図７（Ｃ））画素電極は実施例２
のようにして追加すればよい。
の酸化珪素膜７８を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て高速動作を優先する回路用の電極・配線７９ａ、７９
ｂ、高耐圧を優先する回路の電極・配線７９ｃを形成し
た。以上の工程によって、高速動作を優先する回路のＰ
チャネル型ＴＦＴ８０ａ、Ｎチャネル型ＴＦＴ８０ｂ、
高耐圧を優先する回路のＴＦＴ８０ｃを有する半導体集
積回路が完成した。（図７（Ｃ））画素電極は実施例２
のようにして追加すればよい。
【００６１】〔実施例９〕 実施例１では、マトリクス
回路において、第１と第２のゲイト絶縁膜を積層した例
を示した。本実施例では、さらに、第１のゲイト絶縁膜
のみを使用した回路のゲイト電極の幅を小さくすること
で、チャネル長（チャネルの長さ）を短くした。本実施
例は、実施例１での、ゲイト絶縁膜上に減圧ＣＶＤ法に
よって、厚さ３０００〜８０００Å、例えば６０００Å
のシリコン膜（０．１〜２％の燐を含む）を堆積する工
程までは同一の工程を有する。
回路において、第１と第２のゲイト絶縁膜を積層した例
を示した。本実施例では、さらに、第１のゲイト絶縁膜
のみを使用した回路のゲイト電極の幅を小さくすること
で、チャネル長（チャネルの長さ）を短くした。本実施
例は、実施例１での、ゲイト絶縁膜上に減圧ＣＶＤ法に
よって、厚さ３０００〜８０００Å、例えば６０００Å
のシリコン膜（０．１〜２％の燐を含む）を堆積する工
程までは同一の工程を有する。
【００６２】本実施例では、この後のエッチング工程
で、シフトレジスター回路のような高速動作を優先する
回路のゲイト電極８６ａ、８６ｂをバッファー回路のよ
うな高耐圧を優先する回路のゲイト電極８６ｃ（幅２μ
ｍ）より幅の狭い１μｍとした。（図８（Ａ）） ここで、本実施例では、高速動作を優先する回路のゲイ
ト電極の幅／高耐圧を優先する回路のゲイト電極の幅＝
０．５としたが、０．１〜０．５の範囲であれば、本実
施例の数値に限定されない。
で、シフトレジスター回路のような高速動作を優先する
回路のゲイト電極８６ａ、８６ｂをバッファー回路のよ
うな高耐圧を優先する回路のゲイト電極８６ｃ（幅２μ
ｍ）より幅の狭い１μｍとした。（図８（Ａ）） ここで、本実施例では、高速動作を優先する回路のゲイ
ト電極の幅／高耐圧を優先する回路のゲイト電極の幅＝
０．５としたが、０．１〜０．５の範囲であれば、本実
施例の数値に限定されない。
【００６３】さらに、第１のゲイト絶縁層および第２の
ゲイト絶縁層をそれぞれのゲイト電極をマスクとしてエ
ッチングし、島状半導体領域表面を露出させた。（図８
（Ｄ））
ゲイト絶縁層をそれぞれのゲイト電極をマスクとしてエ
ッチングし、島状半導体領域表面を露出させた。（図８
（Ｄ））
【００６４】次に、公知のイオンドーピング法によっ
て、シリコン領域にゲイト電極をマスクとして不純物
（燐およびホウ素）を注入した。ドーピングガスとし
て、フォスフィン（ＰＨ3 ）およびジボラン（Ｂ2 Ｈ
6 ）を用い、ドーズ量は１×１０15〜８×１０15ｃ
ｍ-2、例えば、燐を２×１０15ｃｍ-2、ホウ素を５×１
０15ｃｍ-2とした。この結果、Ｐ型の不純物領域８７
ａ、Ｎ型の不純物領域８７ｂおよび８７ｃが形成され
た。（図８（Ｅ））
て、シリコン領域にゲイト電極をマスクとして不純物
（燐およびホウ素）を注入した。ドーピングガスとし
て、フォスフィン（ＰＨ3 ）およびジボラン（Ｂ2 Ｈ
6 ）を用い、ドーズ量は１×１０15〜８×１０15ｃ
ｍ-2、例えば、燐を２×１０15ｃｍ-2、ホウ素を５×１
０15ｃｍ-2とした。この結果、Ｐ型の不純物領域８７
ａ、Ｎ型の不純物領域８７ｂおよび８７ｃが形成され
た。（図８（Ｅ））
【００６５】不純物を活性化させた後、厚さ４０００Å
の酸化珪素膜８８を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て高速動作を優先する回路用の電極・配線８９ａ、８９
ｂ、高耐圧を優先する回路の電極・配線８９ｃを形成し
た。以上の工程によって、高速動作を優先する回路のＰ
チャネル型ＴＦＴ９０ａ、Ｎチャネル型ＴＦＴ９０ｂ、
高耐圧を優先する回路のＴＦＴ９０ｃを有する半導体集
積回路が完成した。（図８（Ｆ））また、この工程で形
成されるゲイト電極と接して形成されるチャネルの長さ
は、概略ゲイト電極の幅と同じ幅を有する。よって、本
実施例でのゲイト電極の幅と同様に、高速動作を優先す
る回路のチャネルの長さ／高耐圧を優先する回路のチャ
ネルの長さ＝０．１〜０．５の範囲であれば、本実施例
の数値に限定されない。画素電極は実施例２のようにし
て追加すればよい。
の酸化珪素膜８８を層間絶縁物として形成し、これにコ
ンタクトホールを形成した。次に、アルミニウムによっ
て高速動作を優先する回路用の電極・配線８９ａ、８９
ｂ、高耐圧を優先する回路の電極・配線８９ｃを形成し
た。以上の工程によって、高速動作を優先する回路のＰ
チャネル型ＴＦＴ９０ａ、Ｎチャネル型ＴＦＴ９０ｂ、
高耐圧を優先する回路のＴＦＴ９０ｃを有する半導体集
積回路が完成した。（図８（Ｆ））また、この工程で形
成されるゲイト電極と接して形成されるチャネルの長さ
は、概略ゲイト電極の幅と同じ幅を有する。よって、本
実施例でのゲイト電極の幅と同様に、高速動作を優先す
る回路のチャネルの長さ／高耐圧を優先する回路のチャ
ネルの長さ＝０．１〜０．５の範囲であれば、本実施例
の数値に限定されない。画素電極は実施例２のようにし
て追加すればよい。
【００６６】〔実施例１０〕 本明細書を用いて作製さ
れる液晶ディスプレーは、フラットパネル型の表示装置
と呼ばれている。このような表示装置には、液晶の光学
特性を利用したものの他にＥＬ（エレクトロルミネセン
ス）発光材料を用いたもの、ＥＣ（エレクトロクロミッ
クス）材料を用いたものが知られている。本明細書で開
示する発明は、これらの材料を用い、かつ周辺駆動回路
等を集積化したアクティブマトリクス型のフラットパネ
ル型の表示装置に利用することができる。また、本発明
を用いた液晶ディスプレイ装置は、透過型にも反射型に
も応用できる。
れる液晶ディスプレーは、フラットパネル型の表示装置
と呼ばれている。このような表示装置には、液晶の光学
特性を利用したものの他にＥＬ（エレクトロルミネセン
ス）発光材料を用いたもの、ＥＣ（エレクトロクロミッ
クス）材料を用いたものが知られている。本明細書で開
示する発明は、これらの材料を用い、かつ周辺駆動回路
等を集積化したアクティブマトリクス型のフラットパネ
ル型の表示装置に利用することができる。また、本発明
を用いた液晶ディスプレイ装置は、透過型にも反射型に
も応用できる。
【００６７】これらの表示装置は、以下に示すような用
途に利用することができる。図１２（Ａ）に示すのは、
デジタルスチールカメラや電子カメラ、または動画を扱
うことができるビデオムービーと称される装置である。
途に利用することができる。図１２（Ａ）に示すのは、
デジタルスチールカメラや電子カメラ、または動画を扱
うことができるビデオムービーと称される装置である。
【００６８】この装置は、カメラ部２００２に配置され
たＣＣＤカメラ（または適当な撮影手段）で撮影した画
像を電子的に保存する機能を有している。そして撮影し
た画像を本体２００１に配置された表示装置２００３に
表示する機能を有している。装置の操作は、操作ボタン
２００４によって行われる。
たＣＣＤカメラ（または適当な撮影手段）で撮影した画
像を電子的に保存する機能を有している。そして撮影し
た画像を本体２００１に配置された表示装置２００３に
表示する機能を有している。装置の操作は、操作ボタン
２００４によって行われる。
【００６９】本明細書に開示する発明は、上記構成の表
示装置に利用される。本明細書に開示する発明を利用し
た場合、特に消費電力を軽減できるので、バッテリー駆
動を前提とした図１２（Ａ）に示すような携帯型の装置
には有用なものとなる。
示装置に利用される。本明細書に開示する発明を利用し
た場合、特に消費電力を軽減できるので、バッテリー駆
動を前提とした図１２（Ａ）に示すような携帯型の装置
には有用なものとなる。
【００７０】図１２（Ｂ）に示すのは、携帯型のパーソ
ナルコンピュータである。この装置は、本体２１０１に
装着された開閉可能なカバー（蓋）２１０２に表示装置
２１０４が備えられ、キーボード２１０３から各種情報
を入力したり、各種演算操作を行うことができる。
ナルコンピュータである。この装置は、本体２１０１に
装着された開閉可能なカバー（蓋）２１０２に表示装置
２１０４が備えられ、キーボード２１０３から各種情報
を入力したり、各種演算操作を行うことができる。
【００７１】図１２（Ｂ）に示すような構成においても
表示装置２１０４に本明細書で開示する発明を利用する
ことは有用である。
表示装置２１０４に本明細書で開示する発明を利用する
ことは有用である。
【００７２】図１２（Ｃ）に示すのは、カーナビゲーシ
ョンシステムにフラットパネルディスプレイを利用した
場合の例である。カーナビゲーションシステムは、アン
テナ部２３０４と表示装置２３０２を備えた本体から構
成されている。
ョンシステムにフラットパネルディスプレイを利用した
場合の例である。カーナビゲーションシステムは、アン
テナ部２３０４と表示装置２３０２を備えた本体から構
成されている。
【００７３】ナビゲーションに必要とされる各種情報の
切り換えは、操作ボタン２３０３によって行われる。一
般には図示しないリモートコントロール装置によって操
作が行われる。
切り換えは、操作ボタン２３０３によって行われる。一
般には図示しないリモートコントロール装置によって操
作が行われる。
【００７４】図１２（Ｄ）に示すのは、投射型の液晶表
示装置の例である。図において、光源２４０２から発せ
られた光は、液晶表示装置２４０３によって光学変調さ
れ、画像となる。画像は、ミラー２４０４、２４０５で
反射されてスクリーン２４０６に映し出される。
示装置の例である。図において、光源２４０２から発せ
られた光は、液晶表示装置２４０３によって光学変調さ
れ、画像となる。画像は、ミラー２４０４、２４０５で
反射されてスクリーン２４０６に映し出される。
【００７５】
【発明の効果】本発明によって、例えば、上記実施例に
示した如く、同一基板上に、低電圧で高速動作が可能な
ＴＦＴと高耐圧を特徴とするＴＦＴを形成することがで
きた。これを液晶ディスプレーに応用した場合には、全
体として信頼性および消費電力、特性の改善が図られ
る。
示した如く、同一基板上に、低電圧で高速動作が可能な
ＴＦＴと高耐圧を特徴とするＴＦＴを形成することがで
きた。これを液晶ディスプレーに応用した場合には、全
体として信頼性および消費電力、特性の改善が図られ
る。
【００７６】なお、従来の半導体集積回路技術において
は本発明のようにゲイト絶縁膜の厚さを積極的に変更す
ることは必要とされていなかったことに注意すると本発
明の特徴が理解できる。従来の半導体集積回路（特にデ
ジタル回路）においては使用される電圧は回路内で全て
同じであった。例えば、ＤＲＡＭではメモリー領域でも
周辺回路でも単一電圧で駆動された。
は本発明のようにゲイト絶縁膜の厚さを積極的に変更す
ることは必要とされていなかったことに注意すると本発
明の特徴が理解できる。従来の半導体集積回路（特にデ
ジタル回路）においては使用される電圧は回路内で全て
同じであった。例えば、ＤＲＡＭではメモリー領域でも
周辺回路でも単一電圧で駆動された。
【００７７】しかしながら、液晶ディスプレーでは複数
の電圧が必要とされる。すなわち、液晶ディスプレーに
おいては、液晶材料に適した電圧とトランジスタの駆動
に適した電圧が異なるからである。一般に前者の方が後
者よりも高い。電圧の種類が複数あれば、それに適した
トランジスタのディメンジョンも変更されねばならな
い。本発明はこの点に着目したものである。したがっ
て、従来の単一電圧駆動の半導体集積回路技術からは本
発明の思想は生まれないものである。このように本発明
は工業上有益な発明である。
の電圧が必要とされる。すなわち、液晶ディスプレーに
おいては、液晶材料に適した電圧とトランジスタの駆動
に適した電圧が異なるからである。一般に前者の方が後
者よりも高い。電圧の種類が複数あれば、それに適した
トランジスタのディメンジョンも変更されねばならな
い。本発明はこの点に着目したものである。したがっ
て、従来の単一電圧駆動の半導体集積回路技術からは本
発明の思想は生まれないものである。このように本発明
は工業上有益な発明である。
【図１】 実施例１の作製工程断面図を示す。
【図２】 実施例２の作製工程断面図を示す。
【図３】 実施例３の作製工程断面図を示す。
【図４】 実施例４の作製工程断面図を示す。
【図５】 実施例５の作製工程断面図を示す。
【図６】 実施例６の作製工程断面図を示す。
【図７】 実施例８の作製工程断面図を示す。
【図８】 実施例９の作製工程断面図を示す。
【図９】 熱酸化を選択的に得るためにレジストを用
いた実施例５の作製工程断面図を示す。
いた実施例５の作製工程断面図を示す。
【図１０】 熱酸化を選択的に得るためにレジストを
用いた実施例６の作製工程断面図を示す。
用いた実施例６の作製工程断面図を示す。
【図１１】 モノリシック型アクティブマトリクス回
路の構成例を示す。
路の構成例を示す。
【図１２】 フラットパネルディスプレイを利用した装
置の例を示す。
置の例を示す。
１１・・・基板 １２・・・島状シリコン領域 １３・・・第１のゲイト絶縁層 １４・・・第２のゲイト絶縁層 １５・・・ゲイト電極 １６・・・不純物領域 １７・・・層間絶縁物 １８・・・金属配線・電極 １９・・・画素電極（ＩＴＯ） ２０・・・ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１７Ｊ ６２７Ｆ
Claims (18)
- 【請求項１】 基板上に形成された第１および第２の薄
膜トランジスタを有し、第１の薄膜トランジスタのゲイ
ト電極に印加される電圧の変動幅が第２の薄膜トランジ
スタのゲイト電極に印加される電圧の変動幅より小さ
く、かつ、第１の薄膜トランジスタのゲイト絶縁膜の厚
さは第２の薄膜トランジスタのゲイト絶縁膜の厚さの８
０％以下であることを特徴とする半導体集積回路。 - 【請求項２】 基板上に形成された第１および第２の薄
膜トランジスタを有し、第１の薄膜トランジスタのゲイ
ト電極に印加される電圧の変動幅が第２の薄膜トランジ
スタのゲイト電極に印加される電圧の変動幅より小さ
く、かつ、第２の薄膜トランジスタのゲイト絶縁膜に
は、第１の薄膜トランジスタのゲイト絶縁膜を構成する
絶縁層に加えて、少なくとも１層の他の絶縁層が用いら
れることを特徴とする半導体集積回路。 - 【請求項３】 基板上に形成された第１および第２の薄
膜トランジスタを有し、第１の薄膜トランジスタのゲイ
ト電極に印加される電圧の変動幅が第２の薄膜トランジ
スタのゲイト電極に印加される電圧の変動幅より小さ
く、かつ、第１の薄膜トランジスタのゲイト絶縁膜を第
１の絶縁層とするとき、第２の薄膜トランジスタのゲイ
ト絶縁膜は第１の絶縁層に加えて、第１の絶縁層と異な
るプロセスで形成された第２の絶縁層とによって構成さ
れたことを特徴とする半導体集積回路。 - 【請求項４】 基板上に、ゲイト絶縁膜の膜厚の異なる
第１の薄膜トランジスタと第２の薄膜トランジスタを有
する半導体集積回路において、 前記第１の薄膜トランジスタのゲイト絶縁膜の膜厚は、
前記第２の薄膜トランジスタのゲイト絶縁膜の膜厚の８
０％以下であり、 且つ、前記第１の薄膜トランジスタのチャネルの長さ
は、前記第２の薄膜トランジスタのチャネルの長さの８
０％以下であることを特徴とする半導体集積回路。 - 【請求項５】 請求項１乃至４において、第１の薄膜ト
ランジスタは論理回路を構成するトランジスタであり、
第２の薄膜トランジスタはマトリクス回路を構成するト
ランジスタであることを特徴とするモノリシック型アク
ティブマトリクス回路。 - 【請求項６】 請求項１乃至４において、第１の薄膜ト
ランジスタは論理回路を構成するトランジスタであり、
第２の薄膜トランジスタは高耐圧スイッチング回路を構
成するトランジスタであることを特徴とする半導体集積
回路。 - 【請求項７】 請求項１乃至４において、第１の薄膜ト
ランジスタは論理回路を構成するトランジスタであり、
第２の薄膜トランジスタはバッファ回路を構成するトラ
ンジスタであることを特徴とする半導体集積回路。 - 【請求項８】 請求項１乃至４において、第２の薄膜ト
ランジスタはゲイト絶縁膜の厚さの違いを利用して形成
された低濃度不純物領域を有することを特徴とする半導
体集積回路。 - 【請求項９】 請求項３において、第１の絶縁層と第２
の絶縁層とは、その化学的組成が異なることを特徴とす
る半導体集積回路。 - 【請求項１０】 請求項３において、第１の絶縁層もし
くは第２の絶縁層のいずれか一方のみが熱酸化法によっ
て形成されたことを特徴とする半導体集積回路。 - 【請求項１１】 第１の薄膜トランジスタに用いる薄膜
半導体領域と第２の薄膜トランジスタに用いる薄膜半導
体領域とを形成する工程と、 前記両薄膜半導体領域を覆って第１の絶縁層を形成する
工程と、 前記第１の絶縁層を選択的に除去して、少なくとも第２
の薄膜トランジスタを構成する薄膜半導体領域を覆う第
１の絶縁層を全て除去する工程と、 前記両薄膜半導体領域を覆って第２の絶縁層を形成する
工程とを有することを特徴とする半導体集積回路の作製
方法。 - 【請求項１２】 第１の薄膜トランジスタに用いる薄膜
半導体領域と第２の薄膜トランジスタに用いる薄膜半導
体領域とを形成する工程と、 前記両薄膜半導体領域を覆って第１の絶縁層を形成する
工程と、 前記第１の絶縁層を覆って第２の絶縁層を形成する工程
と前記第２の絶縁層を選択的に除去して、少なくとも第
２の薄膜トランジスタを構成する薄膜半導体領域を覆う
第１の絶縁層を全て除去する工程と、を有することを特
徴とする半導体集積回路の作製方法。 - 【請求項１３】 第１の薄膜トランジスタに用いる薄膜
半導体領域と第２の薄膜トランジスタに用いる薄膜半導
体領域とを形成する工程と、 前記両薄膜半導体領域を覆って、少なくとも第２の薄膜
トランジスタを構成する薄膜半導体領域以外の部分に選
択的に第１の絶縁層を形成する工程と、 前記両薄膜半導体領域を覆って第２の絶縁層を形成する
工程とを有することを特徴とする半導体集積回路の作製
方法。 - 【請求項１４】 請求項１１乃至１３において、第１の
絶縁層が熱酸化法によって形成されることを特徴とする
半導体集積回路。 - 【請求項１５】 請求項１１乃至１３において、第２の
薄膜トランジスタは論理回路を構成するトランジスタで
あり、第１の薄膜トランジスタはマトリクス回路を構成
するトランジスタであることを特徴とするモノリシック
型アクティブマトリクス回路の作製方法。 - 【請求項１６】 請求項１１乃至１３において、第２の
薄膜トランジスタは論理回路を構成するトランジスタで
あり、第１の薄膜トランジスタは高耐圧スイッチング回
路を構成するトランジスタであることを特徴とする半導
体集積回路の作製方法。 - 【請求項１７】 請求項１１乃至１３において、第２の
薄膜トランジスタは論理回路を構成するトランジスタで
あり、第１の薄膜トランジスタはバッファ回路を構成す
るトランジスタであることを特徴とする半導体集積回路
の作製方法。 - 【請求項１８】 請求項１１乃至１３において、幅の異
なるゲイト電極を形成する工程と、 ド─ピングにより、ソ─ス領域と、ドレイン領域と、長
さの異なるチャネルを形成する工程とを有することを特
徴とする半導体集積回路の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9157651A JPH1056184A (ja) | 1996-06-04 | 1997-05-30 | 半導体集積回路およびその作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16527296 | 1996-06-04 | ||
| JP8-165272 | 1996-06-04 | ||
| JP9157651A JPH1056184A (ja) | 1996-06-04 | 1997-05-30 | 半導体集積回路およびその作製方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004169405A Division JP2004266295A (ja) | 1996-06-04 | 2004-06-08 | 表示装置、表示装置を用いたカメラ、ビデオムービー、携帯型の装置、パーソナルコンピュータ、カーナビゲーションシステム及び投影型の液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056184A true JPH1056184A (ja) | 1998-02-24 |
Family
ID=26485033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9157651A Withdrawn JPH1056184A (ja) | 1996-06-04 | 1997-05-30 | 半導体集積回路およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056184A (ja) |
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| EP1028469A2 (en) * | 1999-02-12 | 2000-08-16 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2001077373A (ja) * | 1999-07-06 | 2001-03-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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| JP2007533121A (ja) * | 2004-03-18 | 2007-11-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 複数誘電体のｆｉｎｆｅｔ構造および方法 |
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-
1997
- 1997-05-30 JP JP9157651A patent/JPH1056184A/ja not_active Withdrawn
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