KR100480678B1 - 표시장치 - Google Patents
표시장치 Download PDFInfo
- Publication number
- KR100480678B1 KR100480678B1 KR1020040021110A KR20040021110A KR100480678B1 KR 100480678 B1 KR100480678 B1 KR 100480678B1 KR 1020040021110 A KR1020040021110 A KR 1020040021110A KR 20040021110 A KR20040021110 A KR 20040021110A KR 100480678 B1 KR100480678 B1 KR 100480678B1
- Authority
- KR
- South Korea
- Prior art keywords
- display device
- gate insulating
- insulating film
- semiconductor layer
- cpu
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 85
- 239000011159 matrix material Substances 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000015654 memory Effects 0.000 claims abstract description 19
- 239000004973 liquid crystal related substance Substances 0.000 claims description 22
- 238000005401 electroluminescence Methods 0.000 claims description 18
- 239000010409 thin film Substances 0.000 abstract description 52
- 239000010408 film Substances 0.000 description 146
- 238000000034 method Methods 0.000 description 50
- 239000010410 layer Substances 0.000 description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 42
- 239000012535 impurity Substances 0.000 description 40
- 229910052814 silicon oxide Inorganic materials 0.000 description 38
- 230000015556 catabolic process Effects 0.000 description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- 229910052710 silicon Inorganic materials 0.000 description 28
- 239000010703 silicon Substances 0.000 description 28
- 230000008569 process Effects 0.000 description 27
- 238000004519 manufacturing process Methods 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 20
- 229910052782 aluminium Inorganic materials 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 17
- 230000002093 peripheral effect Effects 0.000 description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 13
- 229910052698 phosphorus Inorganic materials 0.000 description 13
- 239000011574 phosphorus Substances 0.000 description 13
- 238000004544 sputter deposition Methods 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 8
- 230000003213 activating effect Effects 0.000 description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 3
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000004335 scaling law Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Abstract
박막트랜지스터(TFT)들로 이루어진 회로에서 고내압(高耐壓)의 TFT와 고속으로 동작할 수 있는 TFT를 가지는 반도체 집적회로와, 그러한 회로를 제작하는 방법이 제공된다. 고속동작이 요구되는 TFT(예를 들어, 논리회로에 사용되는 TFT)의 게이트 절연막은 고내압을 필요로 하는 TFT(예를 들어, 고전압 신호의 스위칭에 사용되는 TFT)의 게이트 절연막보다 상대적으로 얇다.
Description
본 발명은 다수 개의 박막트랜지스터(TFT)를 가지는 반도체 집적회로에 관한 것으로, 더 구체적으로는, 하나의 동일 기판 상에 액티브 매트릭스 회로와 이것을 구동하기 위한 논리회로(주변 회로라고도 불림)를 가지는 모놀리식(monolithic)형 액티브 매트릭스 회로 및 그의 제작방법에 관한 것이다. 본 발명에 의해 제작되는 반도체 집적회로는 유리와 같은 절연 기판이나, 예를 들어, 단결정 실리콘과 같은 반도체 기판 상에 형성된 절연 피막 상에 형성될 수 있다. 특히, 본 발명은, 액정표시장치 등과 같이, 저속으로 동작하는 큰 매트릭스와 이것을 구동하는 고속동작이 요구되는 논리회로를 가지는 반도체 집적회로에서 효과를 발휘한다.
최근, 절연 기판 상에 박막 형상의 반도체층(활성층이라고도 불림)을 가지는 절연 게이트형 반도체장치에 대한 연구가 행해지고 있고, 특히 박막 형상의 절연 게이트형 트랜지스터, 소위 박막트랜지스터(TFT)가 열심히 연구되고 있다. 사용되는 반도체의 재료 및 결정 상태에 따라 비정질 실리콘 TFT와 결정성 실리콘 TFT로 구별되고 있다.
일반적으로, 비정질 상태의 반도체는 전계 이동도가 작기 때문에, 고속동작이 요구되는 TFT에는 사용될 수 없다. 따라서, 최근에는, 보다 고성능의 회로를 제작하기 위해 결정성 실리콘 TFT에 대한 연구와 개발이 행해지고 있다.
이러한 TFT에서는, 각각의 박막트랜지스터의 박막 반도체 영역이 격리되고, 종래의 반도체 칩 상의 반도체 집적회로와 같이 채널 영역이 접지되지 않는다. 이로 인해, TFT 특유의 열화(劣化) 또는 장해가 때때로 발생하였다. 예를 들어, 핫 캐리어 주입 현상에 관해서 보아도, 채널이 부유 전위 상태에 있기 때문에 축적된 전하를 제거하는 것이 매우 어려웠다.
따라서, 캐리어 주입에 의해 야기되는 열화 등을 방지하기 위해 게이트 절연막을 두껍게 하거나 인가 전압을 낮추었다. 그러나, 게이트 절연막을 두껍게 하면 동작속도가 저하한다. 또한, 장치의 필요요건 때문에 인가 전압을 저하시키는 것도 어려웠다. 특히 액정표시장치에 이용되는 모놀리식형 액티브 매트릭스 회로에서는 매트릭스 회로의 구동전압이 액정재료에 의해 결정되기 때문에, 그 전압을 임의로 변경하는 것은 어렵다.
그러나, 게이트 절연막을 두껍게 하면 논리회로의 동작속도가 저하한다. 따라서, 동작속도를 유지시키기 위해서는 구동전압을 증가시켜야 하는데, 이로 인해 소비전력이 증가하게 된다.
도 11(A)는 액정표시장치에 사용되는 모놀리식형 액티브 매트릭스 회로를 나타내는 블록도이다. 이 도면에서, 주변 구동회로로서 열(列) 드라이버(1)와 행(行) 드라이버(2)가 기판(7)상에 설치되고, 매트릭스 영역(3)에는 트랜지스터와 용량을 각각 포함하는 화소 회로(픽셀)(4)가 형성되며, 매트릭스 영역과 주변 회로는 배선(5, 6)에 의해 접속된다.
구동회로에 사용되는 TFT들 중, 시프트 레지스터와 같은 논리회로를 구성하는 TFT에는 고속동작이 요구되고, 화소 회로에 사용되는 TFT에는 높은 내압(耐壓)(withstand voltage)이 요구된다. 구동회로에서도, 일부의 스위칭 회로(예를 들어, 버퍼 회로)의 트랜지스터는 고속동작보다는 높은 내압을 가지는 것이 요구된다.
고속동작과 고내압은 상기한 바와 같이 모순되는 요건이기 때문에, 특히 소비전력을 줄이는 것이 요구될 때 이들 트랜지스터를 하나의 동일 공정에서 하나의 동일 기판 상에 형성하는 것이 어려웠다. 따라서, 본 발명의 목적은 그러한 문제들을 해결하는 데 있다.
본 발명은, 고속동작을 우선으로 하는 회로에 있어서의 게이트 절연막의 두께를 고내압을 우선으로 하는 회로에 있어서의 게이트 절연막의 두께와 다르게 하는 것을 특징으로 한다. 즉, 고속동작을 우선으로 하는 회로의 게이트 절연막의 두께를 고내압을 우선으로 하는 회로의 게이트 절연막의 두께에 비하여 얇게 함으로써, 고속동작을 우선으로 하는 회로는 낮은 전압에서 구동되고 고속으로 동작하는 회로가 되게 하고, 고내압을 우선으로 하는 회로는 고내압을 갖는 회로가 되게 한다.
이 경우, 주변 회로들 중, 고속동작을 우선으로 하는 회로에는, 시프트 레지스터, CPU, 메모리 회로 및 디코더 회로와 같은 논리회로가 포함된다. 또한, 주변 회로들 중, 고내압을 우선으로 하는 회로에는, 고내압의 스위칭 회로, 버퍼 회로 등이 포함된다. 매트릭스 회로도, 주변 회로는 아니지만, 고내압을 우선으로 하는 회로이다.
이들 회로의 차이는 일반적으로 게이트 전극에 인가되는 전압의 변동폭에 의해 구별된다. 즉, 고속동작을 우선으로 하는 회로에 있어서의 게이트 전극에 인가되는 전압의 변동폭이 고내압을 우선으로 하는 회로에서보다 작다.
그래서, 본 발명의 제1 실시형태의 반도체 집적회로는, 고속동작을 우선으로 하는 회로의 박막트랜지스터의 적어도 하나의 게이트 절연막의 두께가 고내압을 우선으로 하는 회로의 박막트랜지스터의 게이트 절연막의 두께의 80% 이하인 것을 특징으로 한다.
본 발명의 제2 실시형태의 반도체 집적회로는, 고속동작을 우선으로 하는 회로의 박막트랜지스터의 적어도 하나의 게이트 절연막을 구성하는 절연층에 추가하여, 고내압을 우선으로 하는 회로의 박막트랜지스터의 적어도 하나의 게이트 절연막에 적어도 한 층의 다른 절연층이 사용되는 것을 특징으로 한다.
본 발명의 제3 실시형태의 반도체 집적회로는, 고속동작을 우선으로 하는 회로의 박막트랜지스터의 적어도 하나의 게이트 절연막을 제1 절연층이라고 할 때, 고내압을 우선으로 하는 회로의 박막트랜지스터의 적어도 하나의 게이트 절연막이 상기 제1 절연층에 추가하여, 상기 제1 절연층과 다른 공정에서 형성되는 제2 절연층으로 구성되는 것을 특징으로 한다.
본 발명의 제4 실시형태의 반도체 집적회로는, 두께가 다른 게이트 절연막을 각각 가지는 제1 박막트랜지스터와 제2 박막트랜지스터를 가지는 반도체 집적회로에 있어서, 상기 제1 박막트랜지스터의 게이트 절연막의 두께가 상기 제2 박막트랜지스터의 게이트 절연막의 두께의 80% 이하이고, 상기 제1 박막트랜지스터의 채널의 길이가 상기 제2 박막트랜지스터의 채널의 길이의 80% 이하인 것을 특징으로 한다.
또한, 상기 제4 실시형태의 반도체 집적회로는, 고속동작이 요구되는 주변 회로에 사용되는 박막트랜지스터가 스케일링 법칙(scaling law)에 따라 미세화되는 것을 특징으로 한다.
특히, 본 발명은, 고속동작을 우선으로 하는 회로에 있어서의 채널의 길이를 고내압을 우선으로 하는 회로에 있어서의 채널의 길이와 다르게 하는 것을 특징으로 한다. 즉, 고속동작을 우선으로 하는 회로의 채널의 길이를 고내압을 우선으로 하는 회로의 채널의 길이에 비해 짧게 하거나, 또는, 고내압을 우선으로 하는 회로의 채널의 길이를 고속동작을 우선으로 하는 회로의 채널의 길이에 비해 길게 함으로써, 상기 고속동작을 우선으로 하는 회로를 낮은 전압으로 구동되고 고속으로 동작하는 트랜지스터가 되게 하고, 고내압을 우선으로 하는 회로를 고내압의 트랜지스터가 되게 하는 것을 특징으로 한다.
여기서, TFT 또는 이를 구성하는 배선, 층간절연막 등의 물리적 치수를 감소시키는 스케일링 법칙은 소정 계수에 반비례한다. 이에 따라, 회로의 성능이 향상됨과 더불어 고밀도화된 소자분리가 실현된다.
본 발명에 의하면, 특히 채널 길이와 게이트 절연막의 두께를 미세화함으로써 고속동작이 요구되는 주변 회로의 전기적 특성이 향상된다.
채널 길이의 미세화는 게이트 전극 형성시의 마스크의 형태를 변경함으로써 달성될 수 있다.
상기한 제1 내지 제4 실시형태에 있어서는, 고내압을 우선으로 하는 회로의 박막트랜지스터의 게이트 절연막들의 두께 차이를 이용하여 형성되는 저농도 불순물 영역이 포함될 수 있다. 이에 따라, 고내압 특성이 더욱 향상된다.
또한, 상기 제3 실시형태에서, 제1 절연층의 화학 조성은 제2 절연층의 화학 조성과 다를 수 있다. 그리하여, 제1 및 제2 절연층의 제작이 유리하게 된다.
상기 제3 실시형태에서, 제1 절연층과 제2 절연층 중 어느 하나만이 열산화에 의해 형성될 수 있다. 물론, 두 절연층 모두를 열산화에 의해 형성하는 것도 가능하다.
본 발명의 반도체 집적회로를 제작하는 방법에 관해서는 아래의 방법들이 있다. 본 발명의 제5 실시형태의 반도체 집적회로 제작방법은,
1) 고내압을 우선으로 하는 회로의 박막트랜지스터에 사용되는 박막 반도체 영역과, 고속동작을 우선으로 하는 회로의 박막트랜지스터에 사용되는 박막 반도체 영역을 형성하는 공정과,
2) 상기 박막 반도체 영역들을 덮는 제1 절연층을 형성하는 공정,
3) 고속동작을 우선으로 하는 회로의 적어도 하나의 박막트랜지스터를 구성하는 박막 반도체 영역을 덮는 제1 절연층을 모두 제거하기 위해 상기 제1 절연층을 선택적으로 제거하는 공정, 및
4) 상기 박막 반도체 영역들을 모두 덮는 제2 절연층을 형성하는 공정을 포함한다.
본 발명의 제6 실시형태의 반도체 집적회로 제작방법은,
1) 고내압을 우선으로 하는 회로의 박막트랜지스터에 사용되는 박막 반도체 영역과, 고속동작을 우선으로 하는 회로의 박막트랜지스터에 사용되는 박막 반도체 영역을 형성하는 공정과,
2) 상기 박막 반도체 영역들을 덮는 제1 절연층을 형성하는 공정,
3) 상기 제1 절연층을 덮는 제2 절연층을 형성하는 공정, 및
4) 고속동작을 우선으로 하는 회로의 적어도 하나의 박막트랜지스터를 구성하는 박막 반도체 영역을 덮는 제1 절연층을 모두 제거하기 위해 상기 제2 절연층을 선택적으로 제거하는 공정을 포함한다.
본 발명의 제7 실시형태의 반도체 집적회로 제작방법은,
1) 고내압을 우선으로 하는 회로의 박막트랜지스터에 사용되는 박막 반도체 영역과, 고속동작을 우선으로 하는 회로의 박막트랜지스터에 사용되는 박막 반도체 영역을 형성하는 공정과,
2) 적어도 고속동작을 우선으로 하는 회로의 적어도 하나의 박막트랜지스터를 구성하는 박막 반도체 영역의 부분을 제외한 박막 반도체 영역 모두를 덮는 제1 절연층을 선택적으로 형성하는 공정, 및
3) 상기 박막 반도체 영역을 전부 덮는 제2 절연층을 형성하는 공정을 포함한다.
상기 제5 내지 제7 실시형태에서, 제1 절연층은 열산화에 의해 형성될 수 있다. 물론, 제2 절연층도 열산화에 의해 형성될 수 있다.
상기 제5 내지 제7 실시형태는 제2 박막트랜지스터의 게이트 전극의 폭이 제1 박막트랜지스터의 게이트 전극의 폭보다 크게 되도록 게이트 전극의 마스크 형태에 따라 다른 폭을 갖는 게이트 전극들을 형성하는 공정을 더 포함한다.
또한, 활성층에의 도핑 공정에서 게이트 전극 아래에, 게이트 전극의 폭과 거의 동일한 길이를 갖는 채널 영역을 형성하는 공정을 더 포함한다.
제1 박막트랜지스터의 채널 길이를 제2 박막트랜지스터의 채널 길이의 80% 이하로 설정하였으나, 제1 박막트랜지스터의 채널 길이 대 제2 박막트랜지스터의 채널 길이의 비가 바람직하게는 0.1∼0.5로 설정될 때 동작속도와 같은 전기적 특성이 향상된다는 것이 밝혀졌다.
따라서, 제1 박막트랜지스터의 게이트 전극의 폭 대 제2 박막트랜지스터의 게이트 전극의 폭의 비는 0.1∼0.5의 범위 내로 설정되었다.
제1 박막트랜지스터와 제2 박막트랜지스터의 게이트 절연막의 두께가 상기 비율에 따라 조정될 때, 동작속도와 같은 전기적 특성이 더욱 향상된다.
따라서, 고속동작을 필요로 하는 회로(예를 들어, 모놀리식형 액티브 매트릭스 회로에 있어서의 논리회로)와, 고내압을 필요로 하는 회로(모놀리식형 액티브 매트릭스 회로에 있어서의 매트릭스 회로)에서 게이트 절연막의 두께 또는 채널 길이가 변경될 수 있다. 그 결과, 모놀리식형 액티브 매트릭스 회로에 대하여, 낮은 전압에서 구동되고 고속으로 동작하는 논리회로와 고내압의 매트릭스 회로가 하나의 동일 기판 상에서 얻어질 수 있고, 이것이 본 발명의 목적이다. 예를 들어, 일본 공개특허공고 평7-135323호 공보에 개시된 바와 같이, 각종 메모리와 연산장치들이 하나의 동일 기판 상에 논리회로로서 제공되는 반도체 집적회로(도 11(B) 참조)에 본 발명이 적용될 수 있다. 도 11(B)에서, 열 디코더/드라이버(1), 행 디코더/드라이버(2) 및 액티브 매트릭스(3)뿐만 아니라, 보정 메모리(8), 메모리(9), 입력 포트(10), CPU(11) 및 XY 분기(分岐)(branch)(12)가 하나의 기판(7)상에 형성되어 있다.
이하, 본 발명의 실시예들을 설명한다.
[실시예 1]
도 1(A)∼도 1(F)는 본 실시예의 제작공정을 나타내는 단면도이다. 이들 도면에서, 논리회로(101)가 도면의 좌측에 형성되고, 매트릭스 회로(102)가 우측에 형성된다. 먼저, 기판(코닝 7059)(11)상에 두께 2000 Å의 산화규소 하지막(下地膜)(도시하지 않음)을 스퍼터링법에 의해 성막한다. 그리고, 그 위에 플라즈마 CVD법에 의해 진성(I형)의 비정질 규소막을 500∼1500 Å, 예를 들어, 500 Å의 두께로 성막한 다음, 공지의 열어닐법에 의해 그 비정질 규소막을 결정화시킨다. 열어닐법 대신에, 레이저광 또는 램프광과 같은 광 에너지 빔을 조사하는 방법이나, 열어닐법과 광 에너지 빔 조사 방법의 조합에 의해 비정질 규소막을 결정화시킬 수도 있다. 램프를 이용한 광 조사방법을 급속 열어닐(RTA)법이라고 한다.
이렇게 하여 얻어진 규소막을 포토리소그래피법에 의해 패터닝하여, 논리회로의 TFT를 위한 섬형상 영역(12a, 12b)과 매트릭스 회로의 TFT를 위한 섬형상 영역(12c)을 형성한다.
이어서, 제1 게이트 절연층으로서 두께 1000 Å의 산화규소막(13)을 스퍼터링법에 의해 성막한다. 이 스퍼터링에서는, 산화규소가 타겟으로 사용되고, 스퍼터링 시의 기판 온도는 200∼400℃, 예를 들어, 350℃이고, 산소와 아르곤으로 이루어진 스퍼터링 분위기는 아르곤/산소의 비가 0∼0.5, 예를 들어, 0.1 이하이도록 설정된다.(도 1(A))
다음에, 플라즈마 CVD법에 의해 두께 1500∼3000 Å의 질화규소막을 성막한 후, 매트릭스 회로의 TFT의 채널 부근의 부분을 제외하고 그 질화규소막을 에칭하여 제2 게이트 절연층(14)을 형성한다.(도 1(B))
이어서, 감압 CVD법에 의해 두께 3000∼8000 Å, 예를 들어, 6000 Å의 규소막(인을 0.1∼2% 함유한다)을 성막한 다음, 그 규소막을 에칭하여 게이트 전극(15a, 15b, 15c)을 형성한다.(도 1(C))
다음에, 게이트 전극들을 마스크로 하여 제1 게이트 절연층과 제2 게이트 절연층을 에칭하여, 상기한 섬형상 반도체 영역들의 표면을 노출시킨다. 그 결과, 제1 게이트 절연층(13a, 13b)(이들 절연층 모두가 논리회로에 사용된다)을 포함하는 게이트 절연막과, 제1 게이트 절연층(13c)과 제2 게이트 절연층(14c)(매트릭스 회로에 사용된다)을 포함하는 게이트 절연막이 얻어진다.(도 1(D))
이어서, 게이트 전극들을 마스크로 하여 공지의 이온 도핑법에 의해 섬형상 규소 영역에 불순물(인과 붕소)을 주입한다. 이때, 도핑 가스로서 포스핀(PH3)과 디보란(B2H6)을 사용하고, 그의 도즈량은 1 ×1015∼8 ×1015
cm-2, 예를 들어, 인의 경우는 2 ×1015 cm-2, 붕소의 경우는 5 ×1015 cm-2으로 한다. 그 결과, P형 불순물 영역(16a)과 N형 불순물 영역(16b, 16c)이 형성된다.
그 후, 레이저 어닐에 의해 불순물을 활성화시킨다. 레이저로서는 KrF 엑시머 레이저(파장: 248 nm, 펄스폭: 20 nsec)를 사용하지만, XeF 엑시머 레이저(파장: 353 nm), XeCl 엑시머 레이저(파장: 308 nm), ArF 엑시머 레이저(파장: 193 nm) 등과 같은 다른 레이저도 사용할 수 있다. 레이저의 에너지 밀도는 200∼400 mJ/cm2, 예를 들어, 250 mJ/cm2이며, 1개소당 2∼10 쇼트(shot), 예를 들어, 2 쇼트로 레이저를 조사한다. 레이저가 조사되는 동안 기판을 100∼450℃, 예를 들어, 250℃까지 가열한다. 이러한 불순물 활성화는 RTA법에 의해서도 행할 수 있다.
이에 따라, 불순물 영역(16a∼16c)들이 활성화된다. 이 공정은 열어닐법에 의해서도 행해질 수 있고(도 1(E)), 또한 RTA법에 의해서도 행해질 수 있다.
다음에, 플라즈마 CVD법에 의해 층간절연막으로서 두께 6000 Å의 산화규소막(17)을 형성하고, 이 층간절연막에 콘택트 홀을 형성한 후, 질화티탄과 알루미늄의 다층 막과 같은 금속재료를 사용하여 논리회로를 위한 전극/배선(18a, 18b)과 매트릭스 회로를 위한 전극/배선(18c)을 형성한다.
이어서, 스퍼터링법에 의해 두께 500∼1000 Å, 예를 들어, 800 Å의 ITO(Indium Tin Oxide) 막을 형성한 다음, 패터닝하여 화소전극(19)을 형성한다.
마지막으로, 1 기압의 수소분위기에서 350℃로 30분간 어닐을 행한다. 상기한 공정들을 통해, 논리회로의 P채널형 TFT(20a) 및 N채널형 TFT(20b)와 매트릭스 회로의 TFT(20c)를 구비한 반도체 집적회로가 완성된다. 구동회로의 버퍼 트랜지스터도 상기한 매트릭스 회로의 트랜지스터로 동일한 방식으로 제작될 수 있다.(도 1(F))
[실시예 2]
도 2(A)∼도 2(F)는 본 실시예의 제작공정을 나타내는 단면도이다. 이들 도면에서, 논리회로(201)가 도면의 좌측에 형성되고, 매트릭스 회로(202)가 우측에 형성된다. 먼저, 기판(코닝 7059)(21)상에 스퍼터링법에 의해 두께 2000 Å의 산화규소 하지막(도시하지 않음)을 형성한다. 그 다음, 그 위에 플라즈마 CVD법에 의해 진성(I형)의 결정성 규소막을 500∼1500 Å, 예를 들어, 500 Å의 두께로 성막한다. 그리고, 이 규소막을 패터닝하여, 논리회로의 TFT를 위한 섬형상 영역(22a, 22b)과 매트릭스 회로의 TFT를 위한 섬형상 영역(22c)을 형성한다.
이어서, 플라즈마 CVD법에 의해 제1 게이트 절연층으로서 두께 1000 Å의 산화규소막(23)을 성막한다.(도 2(A))
다음에, 플라즈마 CVD법에 의해 두께 1000 Å의 질화규소막을 성막한 후, 매트릭스 회로의 TFT의 채널 부근의 부분을 제외하고 이 질화규소막을 에칭한다. 이때, 후에 형성될 게이트 전극의 가장자리로부터 5 μm의 폭을 갖는 부분이 남는다. 그리하여, 제2 게이트 절연층(24)이 얻어진다.(도 2(B))
이어서, 감압 CVD법에 의해 두께 3000∼8000 Å, 예를 들어, 6000 Å의 규소막(인을 0.1∼2% 함유한다)을 성막한 후, 이 규소막을 에칭하여 게이트 전극(25a, 25b, 25c)을 형성한다.(도 2(C))
이어서, 게이트 전극들을 마스크로 하여 공지의 이온 도핑법에 의해 상기 규소영역에 불순물(인과 붕소)을 주입한다. 이때, 도핑 가스로서 포스핀(PH3)과 디보란(B2H6)을 사용한다. 본 실시예에서는, 스루 도핑(through doping), 즉, 게이트 절연막을 투과하는 도핑이 수행되므로, 가속전압이 실시예 1에서보다 증가된다.
게이트 절연층(24) 아래 부분에서는 게이트 절연막이 다른 부분에 비하여 두껍기 때문에 그 부분에서는 높은 가속전압으로 도핑이 수행되지만, 도즈량은 1∼2 자리수 만큼 감소된다.
그 결과, P형의 고농도 불순물 영역(26a) 및 N형의 고농도 불순물 영역(26b, 26c)에 추가하여, N형의 저농도 불순물 영역(26d)이 형성된다. 게이트 절연막들의 두께 차이를 이용하여 불순물 농도를 변경하는 기술은 일본 공개특허공고 평7-169974호, 평7-169975호, 평7-218932호 공보에 개시되어 있다.(도 2(D))
불순물을 활성화한 후, 플라즈마 CVD법에 의해 제1 층간절연막으로서 두께 4000 Å의 질화규소막(27)을 형성하고, 이 층간절연막에 콘택트 홀을 형성한 후, 알루미늄을 사용하여 논리회로를 위한 전극/배선(28a, 28b)과 매트릭스 회로를 위한 전극/배선(28c)을 형성한다.(도 2(E)
이어서, 제2 층간절연막으로서 유기수지막(29)을 형성하고, 이 제2 층간절연막에 콘택트 홀을 형성한 다음, 스퍼터링법에 의해 두께 800 Å의 ITO막을 형성하고 이것을 패터닝하여 화소전극(30)을 형성한다.
상기한 공정들을 통해, 논리회로의 P채널형 TFT(31a) 및 N채널형 TFT(31b)와 매트릭스 회로의 TFT(31c)를 구비한 반도체 집적회로가 완성된다.(도 2(F))
[실시예 3]
도 3(A)∼도 3(F)는 본 실시예의 제작공정을 나타내는 단면도이다. 이들 도면에서, 논리회로(301)가 도면의 좌측에 형성되고, 매트릭스 회로(302)가 우측에 형성된다. 먼저, 기판(석영)(32)상에 두께 800 Å의 진성(I형)의 결정성 규소막을 형성한 후, 그 규소막을 패터닝하여, 논리회로의 TFT를 위한 섬형상 영역(33a, 33b)과 매트릭스 회로의 TFT를 위한 섬형상 영역(33c)을 형성한다.
이어서, 전면(全面)에 플라즈마 CVD법에 의해 두께 1000 Å의 산화규소막(34)을 성막한다.(도 3(A))
다음에, 논리회로의 부분의 산화규소막(34)을 에칭하여, 매트릭스 회로 영역에 제1 게이트 절연층(34a)을 형성한다.(도 3(B))
이어서, 850∼1150℃, 예를 들어, 950℃로 열산화를 행하여 상기 규소 영역의 표면에 산화규소의 게이트 절연막을 형성한다. 이때, 이 산화규소막은 상기 규소막이 노출된 상태에서 열산화된 논리회로 영역에서 500 Å의 두께가 되도록 형성된다. 매트릭스 회로의 표면이 플라즈마 CVD법에 의해 형성된 산화규소막에 의해 덮여 있기 때문에, 열산화의 진행이 서서히 수행되어 전체 산화규소막의 두께가 1500 Å 이하로 된다. 그리하여, 게이트 절연막(35a, 35b, 35c)이 얻어진다.(도 3(C))
다음에, 스퍼터링법에 의해 두께 4000∼6000 Å, 예를 들어, 5000 Å의 알루미늄막을 퇴적한 후, 그 알루미늄막을 에칭하여 게이트 전극(36a, 36b, 36c)을 형성한다. 이어서, 게이트 전극들을 마스크로 하여 게이트 절연막(35a, 35b, 35c)을 에칭한다.(도 3(D))
다음에, 게이트 전극들을 마스크로 하여 공지의 이온 도핑법에 의해 상기 규소 영역에 불순물(인과 붕소)을 주입하여, P형 불순물 영역(37a)과 N형 불순물 영역(37b, 37c)을 형성한다.(도 3(E))
불순물을 활성화한 후, 층간절연막으로서 두께 4000 Å의 산화규소막(38)을 형성하고, 이 층간절연막에 콘택트 홀을 형성하고, 알루미늄을 사용하여 논리회로를 위한 전극/배선(39a, 39b)과 매트릭스 회로를 위한 전극/배선(39c)을 형성한다.
상기한 공정들을 통해, 논리회로의 P채널형 TFT(40a) 및 N채널형 TFT(40b)와, 매트릭스 회로의 TFT(40c)를 구비한 반도체 집적회로가 완성된다.(도 3(F))
실시예 2에 설명된 방식으로 화소전극이 추가될 수 있다.
[실시예 4]
도 4(A)∼도 4(F)는 본 실시예의 제작공정을 나타내는 단면도이다. 이들 도면에서, 논리회로(401)가 도면의 좌측에 형성되고, 매트릭스 회로(402)가 우측에 형성된다. 먼저, 기판(석영)(41)상에 두께 600 Å의 진성(I형)의 결정성 규소막을 형성한 후, 이 규소막을 패터닝하여, 논리회로의 TFT를 위한 섬형상 영역(42a, 42b)과 매트릭스 회로의 TFT를 위한 섬형상 영역(42c)을 형성한다.
이어서, 전면에 플라즈마 CVD법에 의해 두께 1000 Å의 산화규소막(43)을 성막한다.(도 4(A))
다음에, 매트릭스 회로의 TFT의 채널 부근의 부분을 제외하고 상기 산화규소막(43)을 에칭한다. 이때, 후에 형성될 게이트 전극의 가장자리로부터 3 μm의 폭을 갖는 부분이 남는다. 그리하여, 제1 게이트 절연층(43a)이 매트릭스 회로 영역에 형성된다.(도 4(B))
이어서, 950℃로 열산화를 행하여 상기 규소 영역의 표면상에 산화규소의 게이트 절연막을 형성한다. 이때, 이 산화규소막은 상기 규소막이 노출된 상태에서 열산화된 논리회로 영역에서 400 Å의 두께가 되도록 형성된다. 그리하여, 게이트 절연막(44a, 44b, 44c)이 얻어진다.(도 4(C))
다음에, 스퍼터링법에 의해 두께 4000 Å의 알루미늄막을 퇴적한 후, 이 알루미늄막을 에칭하여 게이트 전극(45a, 45b, 45c)을 형성한다.(도 4(D))
이어서, 게이트 전극들을 마스크로 하여 공지의 이온 도핑법에 의해 상기 규소 영역에 불순물(인과 붕소)을 주입한다. 이때, 실시예 2와 마찬가지로 가속전압을 변경하여 2단계 도핑을 행하여, P형의 고농도 불순물 영역(46a)과 N형의 고농도 불순물 영역(46b, 46c)에 추가하여 N형의 저농도 불순물 영역(46d)을 형성한다.(도 4(E))
불순물을 활성화한 후, 층간절연막으로서 두께 6000 Å의 산화규소막(47)을 형성하고, 이 층간절연막에 콘택트 홀을 형성하고, 알루미늄을 사용하여 논리회로를 위한 전극/배선(48a, 48b)과 매트릭스 회로를 위한 전극/배선(48c)을 형성한다.
상기한 공정들을 통해, 논리회로의 P채널형 TFT(49a) 및 N채널형 TFT(49b)와 매트릭스 회로의 TFT(49c)를 구비한 반도체 집적회로가 완성된다.(도 4(F))
[실시예 5]
도 5(A)∼도 5(F)는 본 실시예의 제작공정을 나타내는 단면도이다. 이들 도면에서, 논리회로(501)가 도면의 좌측에 형성되고, 매트릭스 회로(502)가 우측에 형성된다. 먼저, 기판(석영)(51)상에 두께 600 Å의 진성(I형)의 결정성 규소막을 형성한 후, 이 규소막을 패터닝하여 논리회로의 TFT를 위한 섬형상 영역(52a, 52b)과 매트릭스 회로의 TFT를 위한 섬형상 영역(52c)을 형성한다.
이어서, 열산화법에 의해 두께 500 Å의 산화규소막(53a, 53b, 53c)을 형성한다.(도 5(A))
다음에, 논리회로의 부분 상에 존재하는 산화규소막(53a, 53b)을 에칭한다.(도 5(B))
지금까지의 공정에 의해 얻어진 도 5(B)에 도시된 상태는, 규소막을 섬들로 분리한 후 논리회로의 부분을 제외하고 레지스트 막(93)을 형성하고(도 9(A)), 열산화를 행한 다음(도 9(B)), 레지스트 막을 제거하는 것(도 9(C))에 의해서도 얻어질 수 있다.
이어서, 950℃로 또 다른 열산화를 행하여 상기 규소 영역의 표면에 산화규소의 게이트 절연막을 형성한다. 이때, 그 산화규소막은 상기 규소막이 노출된 상태에서 열산화된 논리회로 영역에서 400 Å의 두께가 되도록 형성된다. 그리하여, 게이트 절연막(54a, 54b, 54c)이 얻어진다.(도 5(C))
다음에, 스퍼터링법에 의해 두께 4000 Å의 알루미늄막을 퇴적한 후, 이 알루미늄막을 에칭하여 게이트 전극(55a, 55b, 55c)을 형성한다. 이어서, 그 게이트 전극들을 마스크로 하여 게이트 절연막(54a, 54b, 54c)을 에칭한다.(도 5(D))
다음에, 게이트 전극들을 마스크로 하여 공지의 이온 도핑법에 의해 상기 규소 영역에 불순물(인과 붕소)을 주입하여, P형 불순물 영역(56a)과 N형 불순물 영역(56b, 56c)을 형성한다.(도 5(E))
불순물을 활성화한 후, 층간절연막으로서 두께 6000 Å의 산화규소막(57)을 형성하고, 이 층간절연막에 콘택트 홀을 형성하고, 알루미늄을 사용하여 논리회로를 위한 전극/배선(58a, 58b)과 매트릭스 회로를 위한 전극/배선(58c)을 형성한다.
상기한 공정들을 통해, 논리회로의 P채널형 TFT(59a) 및 N채널형 TFT(59b)와, 매트릭스 회로의 TFT(59c)를 구비한 반도체 집적회로가 완성된다.(도 5(F))
[실시예 6]
도 6(A)∼도 6(F)는 본 실시예의 제작공정을 나타내는 단면도이다. 이들 도면에서, 논리회로(601)가 도면의 좌측에 형성되고, 매트릭스 회로(602)가 우측에 형성된다. 먼저, 기판(석영)(61)상에 두께 600 Å의 진성(I형)의 결정성 규소막을 형성한 후, 이 규소막을 패터닝하여, 논리회로의 TFT를 위한 섬형상 영역(62a, 62b)과 매트릭스 회로의 TFT를 위한 섬형상 영역(62c)을 형성한다.
이어서, 열산화법에 의해 두께 500 Å의 산화규소막(63a, 63b, 63c)을 형성한다.(도 6(A))
다음에, 논리회로의 부분 상에 존재하는 산화규소막(63a, 63b)을 에칭한다. 매트릭스 회로의 산화규소막(63c)은 남는다.(도 6(B))
이어서, 매트릭스 회로의 TFT의 채널 부근의 부분의 산화규소막(63d)을 제외하고 산화규소막(63a, 63b, 63c)을 에칭한다. 산화규소막(63d)은 나중에 형성될 게이트 전극의 가장자리로부터 3 μm의 폭을 갖는 영역까지 남는다.(도 6(B))
지금까지의 공정에 의해 얻어진 도 6(B)에 도시된 상태는, 규소막을 섬들로 분리한 후, 후에 형성될 게이트 전극의 가장자리로부터 3 μm의 폭을 갖는 부분을 제외하고 레지스트 막(103)을 형성하고(도 10(A)), 열산화를 행한 다음(도 10(B)), 레지스트 막을 제거하는 것(도 10(C))에 의해서도 얻어질 수 있다.
이어서, 950℃로 또 다른 열산화를 행하여 상기 규소 영역의 표면에 산화규소의 게이트 절연막을 형성한다. 이때, 이 산화규소는 상기 규소막이 노출된 부분에서 400 Å의 두께가 되도록 형성된다. 그리하여, 게이트 절연막(64a, 64b, 64c)이 얻어진다.(도 6(C))
다음에, 스퍼터링법에 의해 두께 4000 Å의 알루미늄막을 퇴적한 후, 이 알루미늄막을 에칭하여 게이트 전극(65a, 65b, 65c)을 형성한다.(도 6(D))
다음에, 상기 게이트 전극들을 마스크로 하여 공지의 이온 도핑법에 의해 상기 규소 영역에 불순물(인 및 붕소)을 주입한다. 이때, 실시예 2 또는 4와 마찬가지로 가속전압을 변경하여 2단계 도핑을 행하여, P형의 고농도 불순물 영역(66a)과 N형의 고농도 불순물 영역(66b, 66c)에 추가하여 N형의 저농도 불순물 영역(66d)을 형성한다.(도 6(E))
불순물을 활성화한 후, 층간절연막으로서 두께 6000 Å의 산화규소막(67)을 형성하고, 이 층간절연막에 콘택트 홀을 형성하고, 알루미늄을 사용하여 논리회로를 위한 전극/배선(68a, 68b)과 매트릭스 회로를 위한 전극/배선(68c)을 형성한다.
상기한 공정들을 통해, 논리회로의 P채널형 TFT(69a) 및 N채널형 TFT(69b)와, 매트릭스 회로의 TFT(69c)를 구비한 반도체 집적회로가 완성된다.(도 6(F))
[실시예 7]
실시예 3에는 매트릭스 회로의 게이트 절연막을 두껍게 하는 경우를 나타내었으나, 본 실시예에서는, 주변 회로들 중, 시프트 레지스터 회로, CPU 회로, 디코더 회로 및 메모리 회로 등과 같은, 고속동작을 우선으로 하는 회로의 게이트 절연막을, 고내압의 스위칭 회로 및 버퍼 회로와 같은, 고내압을 우선으로 하는 회로의 게이트 절연막에 비해 얇게 한다.
주변 회로들 중, 고속동작을 우선으로 하는 회로의 게이트 절연막을 실시예 3에서와 동일한 공정을 이용하여 얇게 한다.
[실시예 8]
실시예 7에는 고속동작을 우선으로 하는 회로의 게이트 절연막을 얇게 하는 경우를 나타내었으나, 본 실시예에서는, 얇은 게이트 절연막을 갖는 회로의 게이트 전극의 폭을 더욱 감소시켜 채널 길이를 짧게 한다.
본 실시예는, 산화규소막을 형성한 후 스퍼터링법에 의해 두께 4000∼6000 Å, 예를 들어, 5000 Å의 알루미늄막을 퇴적하는 공정까지는 실시예 3과 동일하게 수행된다.
본 실시예에서는, 주변 회로(700)에 대하여, 그 후의 에칭공정에서, 예를 들어, 시프트 레지스터와 같은 고속동작을 우선으로 하는 회로(701)의 게이트 전극(76a, 76b)의 폭을, 예를 들어, 버퍼 회로와 같은 고내압을 우선으로 하는 회로(702)의 게이트 전극(76c)의 폭(2 μm)보다 좁은 1 μm로 감소시킨다.(도 7(A))
본 실시예에서는, 고속동작을 우선으로 하는 회로의 게이트 전극의 폭 대 고내압을 우선으로 하는 회로의 게이트 전극의 폭의 비를 0.5로 하였으나, 그 비가 0.1∼0.5의 범위 내에 있는 한, 본 실시예의 값에 한정되는 것은 아니다.
다음에, 게이트 전극들을 마스크로 하여 공지의 이온 도핑법에 의해 상기 규소 영역에 불순물(인 및 붕소)을 주입하여, P형의 고농도 불순물 영역(77a)과 N형의 고농도 불순물 영역(77b, 77c)을 형성한다.(도 7(B))
이 공정을 통해, 고속동작을 우선으로 하는 회로의 채널의 길이가 고내압을 우선으로 하는 회로의 채널의 길이의 80% 이하로 감소된다. 또한, 이 공정에서 형성된 게이트 전극과 접촉하여 형성된 채널의 길이는 게이트 전극의 폭과 거의 동일한 길이를 갖는다.
따라서, 본 실시예에서는, 고속동작을 우선으로 하는 회로의 채널 길이 대 고내압을 우선으로 하는 회로의 채널 길이의 비가 게이트 전극의 폭의 비와 마찬가지로 0.5가 된다. 채널 길이의 비는 게이트 전극의 폭과 마찬가지로 그 비가 0.1∼0.5의 범위 내에 있는 한 본 실시예의 값에 한정되는 것은 아니다.
불순물을 활성화한 후, 층간절연막으로서 두께 4000 Å의 산화규소막(78)을 형성하고, 이 층간절연막에 콘택트 홀을 형성하고, 고속동작을 우선으로 하는 회로를 위한 전극/배선(79a, 79b)과 고내압을 우선으로 하는 회로를 위한 전극/배선(79c)을 알루미늄으로 형성한다.
상기한 공정들을 통해, 고속동작을 우선으로 하는 회로의 P채널형 TFT(80a) 및 N채널형 TFT(80b)와 고내압을 우선으로 하는 회로의 TFT(80c)를 구비한 반도체 집적회로가 완성된다.(도 7(C))
실시예 2에 설명된 방식으로 화소전극이 추가될 수도 있다.
[실시예 9]
실시예 1에는 매트릭스 회로에 있어서의 제1 및 제2 게이트 절연막을 적층하는 경우를 나타내었으나, 본 실시예에서는 제1 게이트 절연막만이 사용되는 회로의 게이트 전극의 폭을 감소시켜 채널의 길이를 짧게 한다.
본 실시예는, 게이트 절연막 상에 감압 CVD법에 의해 두께 3000∼8000 Å, 예를 들어, 6000 Å의 산화규소막(인을 0.1∼2% 함유한다)을 형성하는 공정까지는 실시예 1과 동일한 공정들을 이용한다.
본 실시예에서는, 주변 회로(800)에 대하여, 그 후의 에칭공정에서, 예를 들어, 시프트 레지스터와 같은 고속동작을 우선으로 하는 회로(801)의 게이트 전극(86a, 86b)의 폭을, 예를 들어, 버퍼 회로와 같은 고내압을 우선으로 하는 회로(802)의 게이트 전극(86c)의 폭(2 μm)보다 좁은 1 μm로 감소시킨다.(도 8(A))
본 실시예에서는, 고속동작을 우선으로 하는 회로의 게이트 전극의 폭 대 고내압을 우선으로 하는 회로의 게이트 전극의 폭의 비를 0.5로 하였으나, 이 비는 0.1∼0.5의 범위 내에 있는 한 본 실시예의 값에 한정되는 것은 아니다.
이어서, 각각의 게이트 전극을 마스크로 하여 제1 게이트 절연막과 제2 게이트 절연막을 에칭하여, 섬형상의 반도체 영역을 노출시킨다.(도 8(A))
다음에, 게이트 전극들을 마스크로 하여 공지의 이온 도핑법에 의해 상기 규소 영역에 불순물(인 및 붕소)을 주입한다. 이때, 도핑 가스로서 포스핀(PH3)과 디보란(B2H6)을 사용하고, 그의 도즈량은 1 ×1015∼8 ×1015
cm-2, 예를 들어, 인의 경우는 2 ×1015 cm-2, 붕소의 경우는 5 ×1015 cm-2으로 한다. 그 결과, P형 불순물 영역(87a)과 N형 불순물 영역(87b, 87c)이 형성된다.(도 8(B))
불순물을 활성화한 후, 층간절연막으로서 두께 4000 Å의 산화규소막(88)을 형성하고, 이 층간절연막에 콘택트 홀을 형성하고, 고속동작을 우선으로 하는 회로를 위한 전극/배선(89a, 89b)과 고내압을 우선으로 하는 회로를 위한 전극/배선(89c)을 알루미늄으로 형성한다.
상기한 공정들을 통해, 고속동작을 우선으로 하는 회로의 P채널형 TFT(90a) 및 N채널형 TFT(90b)와 고내압을 우선으로 하는 회로의 TFT(90c)를 구비한 반도체 집적회로가 완성된다.(도 8(C))
또한, 이 공정에서 형성된 게이트 전극과 접촉하여 형성된 채널의 길이는 게이트 전극의 폭과 실질적으로 동일한 길이를 갖는다. 따라서, 고속동작을 우선으로 하는 회로의 채널 길이 대 고내압을 우선으로 하는 회로의 채널 길이의 비는 본 실시예의 게이트 전극의 폭과 마찬가지로 그 비가 0.1∼0.5의 범위 내에 있는 한 본 실시예의 값에 한정되지 않는다.
실시예 2에 설명된 방식으로 화소전극이 추가될 수도 있다.
[실시예 10]
본 명세서에 개시된 발명을 이용하여 제작되는 액정표시장치가 플랫 패널형 표시장치로 불린다. 그러한 표시장치로서는, 액정의 광학 특성을 이용하는 것 외에, EL(electro luminescence) 재료를 이용하는 것과 EC(electrochromic) 재료를 이용하는 것이 알려져 있다. 본 명세서에 개시된 발명은, 이들 재료를 이용하고 주변 구동회로 등이 집적화된 액티브 매트릭스형 플랫 패널 표시장치에 이용될 수 있다. 본 발명을 이용하여 제작되는 액정표시장치(LCD)는 투과형이나 반사형 어느 것에도 적용될 수 있다.
그러한 표시장치는 아래의 용도에 이용될 수 있다. 도 12(A)는 디지털 스틸 카메라, 전자 카메라 또는 동화상을 표시할 수 있는 비디오 무비라고 불리는 장치를 나타낸다.
이 장치는 카메라부(2002)에 배치된 CCD 카메라(또는 다른 적절한 촬영수단)에 의해 촬영된 화상을 전자적으로 보존하는 기능과 본체(2001)내에 배치된 표시장치(2003)상에 상기 화상을 표시하는 기능을 갖는다. 이 장치는 조작 버튼(2004)에 의해 조작될 수 있다.
본 명세서에 개시된 발명은 상기한 바와 같이 구성된 표시장치에 이용될 수 있다. 본 발명을 이용함으로써 소비전력이 절감되므로, 배터리에 의한 구동을 전제로 한 도 12(A)에 도시된 것과 같은 휴대형 장치에 유용하다.
도 12(B)는 휴대형 퍼스널 컴퓨터를 나타낸다. 이 장치는 본체(2101)에 부착된 개폐 가능한 커버(2102)상의 표시장치(2104)를 구비하고 있으며, 키보드(2103)로부터 각종 정보를 입력하고 각종 동작을 행하도록 되어 있다. 도 12(B)에 도시된 바와 같이 구성된 표시장치(2104)에 본 발명을 이용하는 것이 유용하다.
도 12(C)는 플랫 패널형 표시장치가 자동차 네비게이션 시스템에 이용되는 경우를 나타낸다. 이 자동차 네비게이션 시스템은 표시장치(2302)를 구비한 본체(2301)와 안테나부(2304)를 포함한다. 네비게이션에 요구되는 각종 정보의 스위칭은 조작 버튼(2303)에 의해 이루어질 수 있고, 일반적으로는 원격제어 유닛(도시되지 않음)에 의해 제어된다.
도 12(D)는 프로젝션형 액정표시장치의 경우를 나타낸다. 이 도면에서, 광원(2402)으로부터 방출되는 광은 액정표시장치(2403)에 의해 광학적으로 변조되어 화상으로 변환된다. 이 화상은 거울(2404, 2405)에 의해 반사되어 스크린(2406)상에 투사된다.
상기한 실시예들에 나타낸 바와 같이, 본 발명에 의하면, 저전압으로 고속동작 할 수 있는 TFT와 고내압을 특징으로 하는 TFT를 하나의 동일한 기판 상에 형성할 수 있다. 이것을 액정표시장치에 응용함으로써, 전체로서 신뢰성 및 소비전력, 특성이 향상된다.
종래의 반도체 집적회로 기술에서는 본 발명과 같이 게이트 절연막의 두께를 적극적으로 변화시키는 것이 필요하지 않는다는 점에 주목하면, 본 발명의 특징 및 이점을 명확하게 이해할 수 있다. 종래의 반도체 집적회로(특히 디지털 회로)에 있어서는, 사용되는 전압이 회로 내에서 모두 동일하였다. 예를 들어, DRAM에서는 메모리 영역과 주변 회로가 단일 전압에 의해 구동된다.
그러나, 액정표시장치에 있어서는, 액정재료에 적절한 전압과 액정표시장치의 트랜지스터들의 구동에 적절한 전압이 서로 다르기 때문에, 다수의 전압이 필요하다. 일반적으로, 액정재료에 적절한 전압이 트랜지스터들의 구동에 적절한 전압보다 높다.
다수의 전압이 존재할 경우, 이에 적합한 트랜지스터들의 치수도 변경되어야 한다. 본 발명은 이 점에 착안한 것이다. 따라서, 본 발명의 사상은 단일 전압에 의해 구동되는 종래의 반도체 집적회로의 기술로부터 나온 것이 아니다. 따라서, 본 발명은 공업적으로 유익한 발명이다.
도 1(A)∼도 1(F)는 실시예 1에 따른 제작공정을 나타내는 단면도,
도 2(A)∼도 2(F)는 실시예 2에 따른 제작공정을 나타내는 단면도,
도 3(A)∼도 3(F)는 실시예 3에 따른 제작공정을 나타내는 단면도,
도 4(A)∼도 4(F)는 실시예 4에 따른 제작공정을 나타내는 단면도,
도 5(A)∼도 5(F)는 실시예 5에 따른 제작공정을 나타내는 단면도,
도 6(A)∼도 6(F)는 실시예 6에 따른 제작공정을 나타내는 단면도,
도 7(A)∼도 7(C)는 실시예 8에 따른 제작공정을 나타내는 단면도,
도 8(A)∼도 8(C)는 실시예 9에 따른 제작공정을 나타내는 단면도,
도 9(A)∼도 9(C)는 열산화막을 선택적으로 얻기 위해 레지스트막을 사용하여 실시예 5의 제작공정을 나타내는 단면도,
도 10(A)∼도 10(C)는 열산화막을 선택적으로 얻기 위해 레지스트막을 사용하여 실시예 6의 제작공정을 나타내는 단면도,
도 11(A) 및 도 11(B)는 모놀리식형 액티브 매트릭스 회로의 구성예를 나타내는 도면,
도 12(A)∼도 12(D)는 실시예 10에 따른 플랫 패널 디스플레이를 사용하는 장치의 예를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
11: 기판 12a∼12c: 섬형상 영역
13: 제1 게이트 절연층(산화규소막) 14: 제2 게이트 절연층
15a∼15c: 게이트 전극 16a∼16c: 불순물영역
17: 층간절연물(산화규소막) 18a∼18c: 전극/배선
19: 화소전극(ITO) 20a∼20c: TFT
101: 논리회로 102: 매트릭스 회로
Claims (24)
- 기판 위에 형성된 CPU;상기 CPU에 접속된 메모리;상기 CPU에 접속된 XY 분기(分岐);상기 XY 분기에 접속된 열(列) 드라이버;상기 XY 분기에 접속된 행(行) 드라이버; 및상기 열 드라이버 및 상기 행 드라이버에 접속된 액티브 매트릭스 회로를 포함하고;상기 CPU는 제1 반도체층과, 그 제1 반도체층상의 제1 게이트 절연막과, 그 제1 게이트 절연막상의 제1 게이트 전극을 포함하고,상기 액티브 매트릭스 회로는 제2 반도체층과, 그 제2 반도체층상의 제2 게이트 절연막과, 그 제2 게이트 절연막상의 제2 게이트 전극을 포함하며,상기 제1 게이트 절연막의 두께가 상기 제2 게이트 절연막의 두께보다 작은 것을 특징으로 하는 표시장치.
- 제 1 항에 있어서, 상기 표시장치가, 액정표시장치, 전계발광(EL) 표시장치 및 일렉트로크로믹(EC) 표시장치로 이루어진 군으로부터 선택되는 장치인 것을 특징으로 하는 표시장치.
- 제 1 항에 있어서, 상기 표시장치가, 카메라, 휴대형 퍼스널 컴퓨터, 프로젝터 및 자동차 네비게이션 시스템으로 이루어진 군으로부터 선택되는 전자장치에 설치되는 것을 특징으로 하는 표시장치.
- 기판 위에 형성된 CPU;상기 CPU에 접속된 메모리;상기 CPU에 접속된 XY 분기;상기 XY 분기에 접속된 열 드라이버;상기 XY 분기에 접속된 행 드라이버; 및상기 열 드라이버 및 상기 행 드라이버에 접속된 액티브 매트릭스 회로를 포함하고;상기 CPU는 제1 반도체층과, 그 제1 반도체층상의 제1 게이트 절연막과, 그 제1 게이트 절연막상의 제1 게이트 전극을 포함하고,상기 액티브 매트릭스 회로는 제2 반도체층과, 그 제2 반도체층상의 제2 게이트 절연막과, 그 제2 게이트 절연막상의 제2 게이트 전극을 포함하며,상기 제1 게이트 절연막의 두께가 상기 제2 게이트 절연막의 두께의 80% 이하인 것을 특징으로 하는 표시장치.
- 제 4 항에 있어서, 상기 표시장치가, 액정표시장치, 전계발광(EL) 표시장치 및 일렉트로크로믹(EC) 표시장치로 이루어진 군으로부터 선택되는 장치인 것을 특징으로 하는 표시장치.
- 제 4 항에 있어서, 상기 표시장치가, 카메라, 휴대형 퍼스널 컴퓨터, 프로젝터 및 자동차 네비게이션 시스템으로 이루어진 군으로부터 선택되는 전자장치에 설치되는 것을 특징으로 하는 표시장치.
- 기판 위에 형성된 CPU;상기 CPU에 접속된 메모리;상기 CPU에 접속된 XY 분기;상기 XY 분기에 접속된 열 드라이버;상기 XY 분기에 접속된 행 드라이버; 및상기 열 드라이버 및 상기 행 드라이버에 접속된 액티브 매트릭스 회로를 포함하고;상기 CPU는 제1 반도체층과, 그 제1 반도체층상의 제1 게이트 절연막과, 그 제1 게이트 절연막상의 제1 게이트 전극을 포함하고,상기 액티브 매트릭스 회로는 제2 반도체층과, 그 제2 반도체층상의 제2 게이트 절연막과, 그 제2 게이트 절연막상의 제2 게이트 전극을 포함하며,상기 제1 게이트 전극의 폭이 상기 제2 게이트 전극의 폭보다 작은 것을 특징으로 하는 표시장치.
- 제 7 항에 있어서, 상기 표시장치가, 액정표시장치, 전계발광(EL) 표시장치 및 일렉트로크로믹(EC) 표시장치로 이루어진 군으로부터 선택되는 장치인 것을 특징으로 하는 표시장치.
- 제 7 항에 있어서, 상기 표시장치가, 카메라, 휴대형 퍼스널 컴퓨터, 프로젝터 및 자동차 네비게이션 시스템으로 이루어진 군으로부터 선택되는 전자장치에 설치되는 것을 특징으로 하는 표시장치.
- 기판 위에 형성된 CPU;상기 CPU에 접속된 메모리;상기 CPU에 접속된 XY 분기;상기 XY 분기에 접속된 열 드라이버;상기 XY 분기에 접속된 행 드라이버; 및상기 열 드라이버 및 상기 행 드라이버에 접속된 액티브 매트릭스 회로를 포함하고;상기 CPU는 제1 반도체층과, 그 제1 반도체층상의 제1 게이트 절연막과, 그 제1 게이트 절연막상의 제1 게이트 전극을 포함하고,상기 액티브 매트릭스 회로는 제2 반도체층과, 그 제2 반도체층상의 제2 게이트 절연막과, 그 제2 게이트 절연막상의 제2 게이트 전극을 포함하며,상기 제1 게이트 전극의 폭이 상기 제2 게이트 전극의 폭의 80% 이하인 것을 특징으로 하는 표시장치.
- 제 10 항에 있어서, 상기 표시장치가, 액정표시장치, 전계발광(EL) 표시장치 및 일렉트로크로믹(EC) 표시장치로 이루어진 군으로부터 선택되는 장치인 것을 특징으로 하는 표시장치.
- 제 10 항에 있어서, 상기 표시장치가, 카메라, 휴대형 퍼스널 컴퓨터, 프로젝터 및 자동차 네비게이션 시스템으로 이루어진 군으로부터 선택되는 전자장치에 설치되는 것을 특징으로 하는 표시장치.
- 기판 위에 형성된 CPU;상기 CPU에 접속된 메모리;상기 CPU에 접속된 XY 분기;상기 XY 분기에 접속된 열 드라이버;상기 XY 분기에 접속된 행 드라이버; 및상기 열 드라이버 및 상기 행 드라이버에 접속된 액티브 매트릭스 회로를 포함하고;상기 메모리는 제1 반도체층과, 그 제1 반도체층상의 제1 게이트 절연막과, 그 제1 게이트 절연막상의 제1 게이트 전극을 포함하고,상기 액티브 매트릭스 회로는 제2 반도체층과, 그 제2 반도체층상의 제2 게이트 절연막과, 그 제2 게이트 절연막상의 제2 게이트 전극을 포함하며,상기 제1 게이트 절연막의 두께가 상기 제2 게이트 절연막의 두께보다 작은 것을 특징으로 하는 표시장치.
- 제 13 항에 있어서, 상기 표시장치가, 액정표시장치, 전계발광(EL) 표시장치 및 일렉트로크로믹(EC) 표시장치로 이루어진 군으로부터 선택되는 장치인 것을 특징으로 하는 표시장치.
- 제 13 항에 있어서, 상기 표시장치가, 카메라, 휴대형 퍼스널 컴퓨터, 프로젝터 및 자동차 네비게이션 시스템으로 이루어진 군으로부터 선택되는 전자장치에 설치되는 것을 특징으로 하는 표시장치.
- 기판 위에 형성된 CPU;상기 CPU에 접속된 메모리;상기 CPU에 접속된 XY 분기;상기 XY 분기에 접속된 열 드라이버;상기 XY 분기에 접속된 행 드라이버; 및상기 열 드라이버 및 상기 행 드라이버에 접속된 액티브 매트릭스 회로를 포함하고;상기 메모리는 제1 반도체층과, 그 제1 반도체층상의 제1 게이트 절연막과, 그 제1 게이트 절연막상의 제1 게이트 전극을 포함하고,상기 액티브 매트릭스 회로는 제2 반도체층과, 그 제2 반도체층상의 제2 게이트 절연막과, 그 제2 게이트 절연막상의 제2 게이트 전극을 포함하며,상기 제1 게이트 절연막의 두께가 상기 제2 게이트 절연막의 두께의 80% 이하인 것을 특징으로 하는 표시장치.
- 제 16 항에 있어서, 상기 표시장치가, 액정표시장치, 전계발광(EL) 표시장치 및 일렉트로크로믹(EC) 표시장치로 이루어진 군으로부터 선택되는 장치인 것을 특징으로 하는 표시장치.
- 제 16 항에 있어서, 상기 표시장치가, 카메라, 휴대형 퍼스널 컴퓨터, 프로젝터 및 자동차 네비게이션 시스템으로 이루어진 군으로부터 선택되는 전자장치에 설치되는 것을 특징으로 하는 표시장치.
- 기판 위에 형성된 CPU;상기 CPU에 접속된 메모리;상기 CPU에 접속된 XY 분기;상기 XY 분기에 접속된 열 드라이버;상기 XY 분기에 접속된 행 드라이버; 및상기 열 드라이버 및 상기 행 드라이버에 접속된 액티브 매트릭스 회로를 포함하고;상기 메모리는 제1 반도체층과, 그 제1 반도체층상의 제1 게이트 절연막과, 그 제1 게이트 절연막상의 제1 게이트 전극을 포함하고,상기 액티브 매트릭스 회로는 제2 반도체층과, 그 제2 반도체층상의 제2 게이트 절연막과, 그 제2 게이트 절연막상의 제2 게이트 전극을 포함하며,상기 제1 게이트 전극의 폭이 상기 제2 게이트 전극의 폭보다 작은 것을 특징으로 하는 표시장치.
- 제 19 항에 있어서, 상기 표시장치가, 액정표시장치, 전계발광(EL) 표시장치 및 일렉트로크로믹(EC) 표시장치로 이루어진 군으로부터 선택되는 장치인 것을 특징으로 하는 표시장치.
- 제 19 항에 있어서, 상기 표시장치가, 카메라, 휴대형 퍼스널 컴퓨터, 프로젝터 및 자동차 네비게이션 시스템으로 이루어진 군으로부터 선택되는 전자장치에 설치되는 것을 특징으로 하는 표시장치.
- 기판 위에 형성된 CPU;상기 CPU에 접속된 메모리;상기 CPU에 접속된 XY 분기;상기 XY 분기에 접속된 열 드라이버;상기 XY 분기에 접속된 행 드라이버; 및상기 열 드라이버 및 상기 행 드라이버에 접속된 액티브 매트릭스 회로를 포함하고;상기 메모리는 제1 반도체층과, 그 제1 반도체층상의 제1 게이트 절연막과, 그 제1 게이트 절연막상의 제1 게이트 전극을 포함하고,상기 액티브 매트릭스 회로는 제2 반도체층과, 그 제2 반도체층상의 제2 게이트 절연막과, 그 제2 게이트 절연막상의 제2 게이트 전극을 포함하며,상기 제1 게이트 전극의 폭이 상기 제2 게이트 전극의 폭의 80% 이하인 것을 특징으로 하는 표시장치.
- 제 22 항에 있어서, 상기 표시장치가, 액정표시장치, 전계발광(EL) 표시장치 및 일렉트로크로믹(EC) 표시장치로 이루어진 군으로부터 선택되는 장치인 것을 특징으로 하는 표시장치.
- 제 22 항에 있어서, 상기 표시장치가, 카메라, 휴대형 퍼스널 컴퓨터, 프로젝터 및 자동차 네비게이션 시스템으로 이루어진 군으로부터 선택되는 전자장치에 설치되는 것을 특징으로 하는 표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040021110A KR100480678B1 (ko) | 1996-06-04 | 2004-03-29 | 표시장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-1996-00165272 | 1996-06-04 | ||
| KR1020040021110A KR100480678B1 (ko) | 1996-06-04 | 2004-03-29 | 표시장치 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970022857A Division KR100453283B1 (ko) | 1996-06-04 | 1997-06-03 | 반도체장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100480678B1 true KR100480678B1 (ko) | 2005-04-07 |
Family
ID=37302179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040021110A KR100480678B1 (ko) | 1996-06-04 | 2004-03-29 | 표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100480678B1 (ko) |
-
2004
- 2004-03-29 KR KR1020040021110A patent/KR100480678B1/ko not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100453283B1 (ko) | 반도체장치 | |
| US7410847B2 (en) | Semiconductor device having semiconductor circuit formed by semiconductor elements and method for manufacturing the same | |
| US9362410B2 (en) | Semiconductor device, manufacturing method thereof, and display device | |
| US6700134B2 (en) | Semiconductor device provided with semiconductor circuit consisting of semiconductor element and method of manufacturing the same | |
| US7449376B2 (en) | Method of manufacturing a semiconductor device | |
| KR100659921B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
| US20080035927A1 (en) | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor | |
| US20020139978A1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH1056184A (ja) | 半導体集積回路およびその作製方法 | |
| US6919235B1 (en) | Semiconductor device having semiconductor circuit comprising semiconductor element, and method for manufacturing same | |
| JP4094179B2 (ja) | 半導体装置の作製方法 | |
| KR100480678B1 (ko) | 표시장치 | |
| JP2008098653A (ja) | 半導体装置の作製方法 | |
| JP2004266295A (ja) | 表示装置、表示装置を用いたカメラ、ビデオムービー、携帯型の装置、パーソナルコンピュータ、カーナビゲーションシステム及び投影型の液晶表示装置 | |
| JP2000058848A (ja) | 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法 | |
| JP2000150903A (ja) | 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130219 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140220 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150224 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |