JP2016527697A - アクティブ型有機ｅｌ素子バックパネル及びその製造方法 - Google Patents
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Abstract
【課題】本発明は、動作電圧を下げ、且つ回路動作速度を上げることが可能な、アクティブ型有機ＥＬ素子バックパネル及びその製造方法を提供する。【解決手段】バックパネルは、基板と、基板上の複数個のアクティブ薄膜トランジスタ画素列と、アクティブ薄膜トランジスタ画素列上の有機平坦層と、有機ＥＬ電極と、画素定義層と、支持体とからなる。アクティブ薄膜トランジスタ画素列は、駆動薄膜トランジスタと、スイッチ薄膜トランジスタとからなる。駆動薄膜トランジスタのゲート絶縁層は、スイッチ薄膜トランジスタのゲート絶縁層よりも厚い。駆動薄膜トランジスタのゲート絶縁層をより厚くすることで、駆動薄膜トランジスタのゲート容量を下げ、これにより駆動薄膜トランジスタのサブスレッショルド・スイングが大きくなるため、グレースケールの定義に優れる。同時にスイッチ薄膜トランジスタのサブスレッショルド・スイングも小さい値を保つ。【選択図】図２
Description
本発明は、平面表示の技術に関し、特に、アクティブ型有機ＥＬ素子バックパネル及びその製造方法に関する。
平面ディスプレイは、薄型ボディ・省エネ・放射がない等の数多の長所を備えており、幅広く活用されている。現在ある主要な平面ディスプレイは、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）であるか、有機ＥＬ素子（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｅｖｉｃｅ、ＯＥＬＤ）、或は有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）と呼ばれる素子からなる。
現在の液晶ディスプレイは、一般にバックライト式液晶ディスプレイであり、ケース体と、ケース体内に設けられた液晶表示パネルと、ケース体内に設けられたバックライトモジュール（Ｂａｃｋｌｉｇｈｔ Ｍｏｄｕｌｅ）とからなる。液晶表示パネルの動作原理は、並行する二枚のガラス基板の中に液晶分子が設けられるとともに、二枚のガラス基板上に駆動電圧を印加して液晶分子の回転を制御し、これによりバックライトモジュールの光線が屈折照射されて画面が生成されるというものである。
有機ＥＬ素子は、自発光・高輝度・広視野角・高コントラスト・可撓性・低エネルギー消費等の特性を備えているため、幅広く注目を集めている。また、新世代の表示方式として、徐々に従来の液晶ディスプレイに取って代わってきており、携帯電話モニター・パソコン用ディスプレイ・フルカラーテレビ等の分野で幅広く応用されている。従来の液晶ディスプレイと異なり、有機ＥＬ素子は、バックライト光源を必要とせず、ガラス基板上に極薄の有機材料層が直接設けられて、電流が流れた時に、これらの有機材料層が発光する。
現在の有機発光ダイオードは、駆動方式によって、パッシブ・マトリックス式有機発光ダイオード（Ｐａｓｓｉｖｅ−ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＰＭＯＬＥＤ）と、アクティブ・マトリックス式有機発光ダイオード（Ａｃｔｉｖｅ−ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＡＭＯＬＥＤ）に分類される。図１を参照する。前記アクティブ・マトリックス式有機発光ダイオードは、一般に、基板５０２と、基板５０２上に形成された薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）５０４と、薄膜トランジスタ５０４上に形成された有機発光ダイオード５０６とからなるとともに、薄膜トランジスタ５０４によって駆動した有機発光ダイオード５０６が発光することで、対応する画面が表示される。
薄膜トランジスタは、駆動薄膜トランジスタ（Ｄｒｉｖｉｎｇ ＴＦＴ）と、スイッチ薄膜トランジスタ（ｓｗｉｔｃｈ ＴＦＴ）と、その他回路の薄膜トランジスタとからなる。有機ＥＬ素子の調製時、前記駆動薄膜トランジスタと、スイッチ薄膜トランジスタと、その他回路の薄膜トランジスタにおけるゲート絶縁層（ＧＩ）は、同時に形成されるとともに、その厚さは同等である。これにより、駆動薄膜トランジスタと、スイッチ薄膜トランジスタと、その他回路の薄膜トランジスタにおけるゲート容量（Ｃｉ）の大きさが等しくなる。また、薄膜トランジスタのサブスレッショルド・スイング（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ、Ｓ．Ｓ．）については、公式：Ｓ．Ｓ．＝ｋＴ／ｑ ｌｎ１０（１＋Ｃｄ／Ｃｉ）に基づき、前記薄膜トランジスタのサブスレッショルド・スイングは、ゲート容量の大きさによって決まる。また、ゲート容量の大きさは、ゲート絶縁層の厚さ（Ｃ＝εＡ／ｄ）によって決まる。よって、駆動薄膜トランジスタと、スイッチ薄膜トランジスタと、その他回路の薄膜トランジスタにおけるゲート絶縁層の厚さが等しい時には、駆動薄膜トランジスタと、スイッチ薄膜トランジスタと、その他回路の薄膜トランジスタのサブスレッショルド・スイングの大きさも等しくなる。
薄膜トランジスタのサブスレッショルド・スイングの物理的な意味合いは、ゲート電圧とドレイン電流の間の波形曲線（Ｃｕｒｖｉｎｇ）がサブスレッショルド領域において示す傾きである。通常、傾きがサブスレッショルド領域において大きい曲線を描く場合、グレースケールに変化を反映させる制御電圧の入力制御に不利であるとされる。また、サブスレッショルド領域において傾きが小さい曲線を描く場合、グレースケールに変化を反映させる制御電圧の制御に有利である。つまり、駆動薄膜トランジスタのサブスレッショルド・スイングが小さい場合、有機ＥＬ素子のグレースケール定義が行いにくい。しかし、グレースケール定義を利するために、ゲート絶縁層の厚さを増して駆動薄膜トランジスタのサブスレッショルド・スイングを大きくした場合には、スイッチ薄膜トランジスタ及びその他回路の薄膜トランジスタのサブスレッショルド・スイングもこれに応じて大きくなるため、動作電圧が増して、回路の動作速度の低下を招いてしまう。
つまり、駆動薄膜トランジスタのサブスレッショルド・スイングと、スイッチ薄膜トランジスタ及びその他回路の薄膜トランジスタのサブスレッショルド・スイングの間には、矛盾が存在していると言える。よって、両者間の矛盾を解決する方法を発明することが、有機ＥＬ素子の品質の更なる向上にとって、必要不可欠である。
本発明は、構造が簡単でグレースケールの定義に優れ、且つ動作電圧が小さく、回路動作速度が速い、アクティブ型有機ＥＬ素子バックパネルを提供することを目的とする。
また、本発明は、製造工程が簡単で、且つスイッチ薄膜トランジスタのサブスレッショルド・スイングが比較的小さい値を保つという前提の下で、効果的に駆動薄膜トランジスタのサブスレッショルド・スイングを高めて、これにより、動作電圧及び回路動作速度に影響しない状況下で、より良好なグレースケール定義を可能にして、有機ＥＬ素子の品質を向上させることが出来る、アクティブ型有機ＥＬ素子バックパネルの製造方法を提供することを目的とする。
上述の目的を達成するために、本発明が提供するアクティブ型有機ＥＬ素子バックパネルは、基板と、基板上に設けられた複数個のアクティブ薄膜トランジスタ画素列と、前記アクティブ薄膜トランジスタ画素列上に設けられた有機平坦層と、有機ＥＬ電極と、画素定義層と、支持体とからなる。各アクティブ薄膜トランジスタ画素列は、それぞれ駆動薄膜トランジスタと、スイッチ薄膜トランジスタとからなる。前記駆動薄膜トランジスタのゲート絶縁層の厚さは、前記スイッチ薄膜トランジスタのゲート絶縁層の厚さよりも大きい。
前記駆動薄膜トランジスタは、基板上に設けられた結晶半導体層と、結晶半導体層上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層上に設けられたゲート絶縁構造と、ゲート絶縁構造上に設けられたゲートと、ゲート上に設けられた保護層と、保護層上に設けられたソース／ドレインとからなる。前記第一ゲート絶縁層とゲート絶縁構造は、共に前記駆動薄膜トランジスタのゲート絶縁層を形成する。前記ゲート絶縁構造は、駆動薄膜トランジスタのゲート容量を減少させるために用いられる。これにより、駆動薄膜トランジスタのサブスレッショルド・スイングが大きくなり、グレースケール定義が行いやすくなる。
前記スイッチ薄膜トランジスタのゲート絶縁層の厚さは、前記駆動薄膜トランジスタの第一ゲート絶縁層の厚さよりも小さいか、或は等しくなるように設けられる。
前記有機平坦化層は、ソース／ドレインの上に設けられる。
前記保護層は、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。前記有機ＥＬ電極の材料は、酸化インジウムスズ・銀の中の少なくとも一種、或はこれらの組合せである。
前記第一ゲート絶縁層は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。前記ゲート絶縁構造は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。
更に、本発明には、緩衝層が設けられる。前記緩衝層は、基板と前記アクティブ薄膜トランジスタ画素列の間に設けられる。
また、本発明が提供するアクティブ型有機ＥＬ素子バックパネルは、基板と、基板上に設けられた複数個のアクティブ薄膜トランジスタ画素列と、前記アクティブ薄膜トランジスタ画素列上に設けられた有機平坦層と、有機ＥＬ電極と、画素定義層と、支持体とからなる。各アクティブ薄膜トランジスタ画素列は、それぞれ駆動薄膜トランジスタと、スイッチ薄膜トランジスタとからなる。前記駆動薄膜トランジスタのゲート絶縁層の厚さは、前記スイッチ薄膜トランジスタのゲート絶縁層の厚さよりも大きい。
このうち、前記駆動薄膜トランジスタは、基板上に設けられた結晶半導体層と、結晶半導体層上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層上に設けられたゲート絶縁構造と、ゲート絶縁構造上に設けられたゲートと、ゲート上に設けられた保護層と、保護層上に設けられたソース／ドレインとからなる。前記第一ゲート絶縁層とゲート絶縁構造は、共に前記駆動薄膜トランジスタのゲート絶縁層を形成する。前記ゲート絶縁構造は、駆動薄膜トランジスタのゲート容量を減少させるために用いられる。これにより、駆動薄膜トランジスタのサブスレッショルド・スイングが大きくなり、グレースケール定義が行いやすくなる。
このうち、前記スイッチ薄膜トランジスタのゲート絶縁層の厚さは、前記駆動薄膜トランジスタの第一ゲート絶縁層の厚さよりも小さいか、或は等しくなるように設けられる。
前記有機平坦化層は、ソース／ドレインの上に設けられる。
前記保護層は、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。前記有機ＥＬ電極の材料は、酸化インジウムスズ・銀の中の少なくとも一種、或はこれらの組合せである。
前記第一ゲート絶縁層は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。前記ゲート絶縁構造は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。
更に、本発明には、緩衝層が設けられる。前記緩衝層は、基板と前記アクティブ薄膜トランジスタ画素列の間に設けられる。
また、本発明が提供するアクティブ型有機ＥＬ素子バックパネルの製造方法は、以下の工程を含む。
工程１、基板を用意する。
工程２、基板上に緩衝層を形成する。
工程３、緩衝層上に結晶半導体層を形成する。
工程４、結晶半導体層上に、下層ゲート絶縁層と上層ゲート絶縁層を順に積層させる。
工程５、前記上層ゲート絶縁層をパターン化して駆動薄膜トランジスタのゲート絶縁構造を形成する。前記下層ゲート絶縁層は、駆動薄膜トランジスタの第一ゲート絶縁層、及びスイッチ薄膜トランジスタのゲート絶縁層を形成する。前記第一ゲート絶縁層とゲート絶縁構造は、共に前記駆動薄膜トランジスタのゲート絶縁層を形成する。
工程６、駆動薄膜トランジスタのゲート絶縁層上に、駆動薄膜トランジスタのゲート・保護層・ソース／ドレインを形成する。また同時に、スイッチ薄膜トランジスタのゲート絶縁層に、スイッチ薄膜トランジスタのゲート・保護層・ソース／ドレインを形成する。
工程７、駆動薄膜トランジスタのソース／ドレイン、及びスイッチ薄膜トランジスタのソース／ドレインに、有機平坦化層を形成する。
工程８、有機平坦化層上に有機ＥＬ電極を形成する。前記有機ＥＬ電極は、前記駆動薄膜トランジスタのソース／ドレイン上に接続される。
工程１、基板を用意する。
工程２、基板上に緩衝層を形成する。
工程３、緩衝層上に結晶半導体層を形成する。
工程４、結晶半導体層上に、下層ゲート絶縁層と上層ゲート絶縁層を順に積層させる。
工程５、前記上層ゲート絶縁層をパターン化して駆動薄膜トランジスタのゲート絶縁構造を形成する。前記下層ゲート絶縁層は、駆動薄膜トランジスタの第一ゲート絶縁層、及びスイッチ薄膜トランジスタのゲート絶縁層を形成する。前記第一ゲート絶縁層とゲート絶縁構造は、共に前記駆動薄膜トランジスタのゲート絶縁層を形成する。
工程６、駆動薄膜トランジスタのゲート絶縁層上に、駆動薄膜トランジスタのゲート・保護層・ソース／ドレインを形成する。また同時に、スイッチ薄膜トランジスタのゲート絶縁層に、スイッチ薄膜トランジスタのゲート・保護層・ソース／ドレインを形成する。
工程７、駆動薄膜トランジスタのソース／ドレイン、及びスイッチ薄膜トランジスタのソース／ドレインに、有機平坦化層を形成する。
工程８、有機平坦化層上に有機ＥＬ電極を形成する。前記有機ＥＬ電極は、前記駆動薄膜トランジスタのソース／ドレイン上に接続される。
更に、工程９を含む。工程９では、有機平坦化層上に画素定義層を形成するとともに、画素定義層上に支持体を形成する。
前記第一ゲート絶縁層は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。前記ゲート絶縁構造は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。また、前記保護層は、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。前記有機ＥＬ電極の材料は、酸化インジウムスズ・銀の中の少なくとも一種、或はこれらの組合せである。
以上により、本発明のアクティブ型有機ＥＬ素子バックパネル及びその製造方法は、駆動薄膜トランジスタのゲート絶縁層の厚みを増すことを通して、駆動薄膜トランジスタのゲート容量を低下させ、これにより、駆動薄膜トランジスタのサブスレッショルド・スイングが大きくなり、良好なグレースケール定義が可能になる。また同時に、スイッチ薄膜トランジスタのゲート絶縁層の厚さは変わらずに保たれるため、スイッチ薄膜トランジスタのサブスレッショルド・スイングが比較的小さい値を維持し、これにより、動作電圧を下げ且つ回路動作速度を上げることが可能になる。以上により、効果的に有機ＥＬ素子の品質を向上させることが出来る。
本発明の特徴と技術内容の詳細については、以下の詳説と図を参照されたい。尚、図はあくまで参考及び説明用であり、これにより本発明を制限するものではない。
下記の図を合わせて、本発明の具体的実施形態について詳細に説明することで、本発明の技術手法及びその他の有益な効果を詳らかにする。
現在のアクティブ・マトリックス式有機発光ダイオードを示した概略図である。
本発明のアクティブ型有機ＥＬ素子バックパネルの内部構造を示した概略図である。
本発明のアクティブ型有機ＥＬ素子バックパネルの製造方法を示したフロー図である。
本発明の技術手法とその効果について詳述するために、以下で本発明の実施例と図を参照しつつ説明する。
図２を参照する。本発明が提供するアクティブ型有機ＥＬ素子バックパネルは、基板２０と、基板２０上に設けられた複数個のアクティブ薄膜トランジスタ画素列と、前記アクティブ薄膜トランジスタ画素列上に設けられた有機平坦層２２８と、有機ＥＬ電極２２９と、画素定義層２５と、支持体２８とからなる。各アクティブ薄膜トランジスタ画素列は、それぞれ駆動薄膜トランジスタ２２と、スイッチ薄膜トランジスタ２４とからなる。駆動薄膜トランジスタ２２のゲート絶縁層２２０の厚さは、スイッチ薄膜トランジスタ２４のゲート絶縁層２４０の厚さよりも大きいため、駆動薄膜トランジスタ２２のゲート容量値は、スイッチ薄膜トランジスタ２４のゲート容量値よりも小さくなる。これにより、駆動薄膜トランジスタ２２のサブスレッショルド・スイングは、スイッチ薄膜トランジスタ２４のサブスレッショルド・スイングよりも大きくなる。駆動薄膜トランジスタ２２のサブスレッショルド・スイングが比較的大きいため、良好なグレースケール定義が可能であり、また同時に、スイッチ薄膜トランジスタ２４のサブスレッショルド・スイングが比較的小さいため、動作電圧を減少させ且つ回路動作速度を上げることが出来る。
図２を参照する。具体的には、駆動薄膜トランジスタ２２は、基板２０上に設けられた結晶半導体層２２１と、結晶半導体層２２１上に設けられた第一ゲート絶縁層２２２と、第一ゲート絶縁層２２２上に設けられたゲート絶縁構造２２４と、ゲート絶縁構造２２４上に設けられたゲート２２５と、ゲート２２５上に設けられた保護層２２６と、保護層２２６上に設けられたソース／ドレイン２２７とからなる。第一ゲート絶縁層２２２とゲート絶縁構造２２４は、共に駆動薄膜トランジスタ２２のゲート絶縁層２２０を形成する。ゲート絶縁構造２２４は、駆動薄膜トランジスタ２２のゲート容量を減少させるために用いられる。これにより、駆動薄膜トランジスタ２２のサブスレッショルド・スイングが大きくなり、グレースケールの定義が行いやすくなる。
有機ＥＬ素子の生産過程において、スイッチ薄膜トランジスタ２４のゲート絶縁層２４０と駆動薄膜トランジスタ２２の第一ゲート絶縁層２２２は、同時に形成されるとともに、スイッチ薄膜トランジスタ２４のゲート絶縁層２４０の厚さは、駆動薄膜トランジスタ２２の第一ゲート絶縁層２２２の厚さよりも小さいか、或は等しくなるように設けられる。尚、ゲート絶縁構造２２４の厚さは、第一ゲート絶縁層２２２の厚さよりも大きいことが望ましい。これにより、駆動薄膜トランジスタ２２のサブスレッショルド・スイングが十分に大きくなると同時に、スイッチ薄膜トランジスタ２４のサブスレッショルド・スイングが十分に小さくなる。
第一ゲート絶縁層２２２は、単層或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。また、ゲート絶縁構造２２４は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。
保護層２２６は、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。また、有機ＥＬ電極２２９の材料は、酸化インジウムスズ・銀の中の少なくとも一種、或はこれらの組合せである。
更に、本発明の有機ＥＬ素子には、緩衝層２６が設けられる。緩衝層２６は、基板２０と前記アクティブ薄膜トランジスタ画素列の間に設けられることにより、不純物が前記アクティブ薄膜トランジスタ画素列まで拡散することを防止する。
図３を参照する。また、合わせて図２も参照する。本発明が提供するアクティブ型有機ＥＬ素子バックパネルの製造方法は、以下の工程を含む。
工程１では、基板２０を用意する。
基板２０は、透明基板であり、本実施例において、基板２０はガラス基板であることが望ましい。
工程２では、基板２０上に緩衝層２６を形成する。
緩衝層２６は、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せであるとともに、不純物が前記アクティブ薄膜トランジスタ画素列まで拡散することを防止する。
工程３では、緩衝層２６上に結晶半導体層２２１を形成する。
具体的には、まず緩衝層２６にアモルファスシリコン層を形成してから、レーザーアニール技術によって前記アモルファスシリコン層をポリシリコン層に変換するとともに、前記ポリシリコン層をパターン化する。最後に、ポリシリコン層に対してドーピングを行うことで、結晶半導体層２２１を形成する。
工程４では、結晶半導体層２２１上に、下層ゲート絶縁層と上層ゲート絶縁層を順に積層させる。
前記下層ゲート絶縁層と上層ゲート絶縁層は、いずれも単層或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。
工程５では、前記上層ゲート絶縁層をパターン化して駆動薄膜トランジスタ２２のゲート絶縁構造２２４を形成する。前記下層ゲート絶縁層は、駆動薄膜トランジスタ２２の第一ゲート絶縁層２２２、及びスイッチ薄膜トランジスタ２４のゲート絶縁層２４０を形成する。また、第一ゲート絶縁層２２２とゲート絶縁構造２２４は、共に前記駆動薄膜トランジスタ２２のゲート絶縁層２２０を形成する。
具体的には、駆動薄膜トランジスタ２２のゲート２２５下方における所定の位置に、ゲート絶縁構造２２４を形成する。前記ゲート絶縁構造２２４は、単層或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。
具体的には、以下の技術手法が可能である。例えば、上層ゲート絶縁層に一層の感光性（ｐｈｏｔｏ−ｓｅｎｓｉｔｉｖｅ）材料が設けられる。尚、前記感光性材料とは、即ちフォトレジストを指す。更に、光線がフォトマスクを通ってフォトレジスト上に照射されることで前記フォトレジストが露光される。フォトマスクはゲート絶縁構造２２４のパターンを有しているため、光線がフォトマスクを貫通してフォトレジスト上に照射される。つまり、フォトレジストの露光は選択性を備えると同時に、フォトマスク上のパターンがそのままフォトレジスト上に写される。この後、適切な現像液（ｄｅｖｅｌｏｐｅｒ）と用いて一部のフォトレジストを除去することにより、フォトレジストによって必要なパターンが具現化される。
駆動薄膜トランジスタ２２のゲート絶縁層２２０は、第一ゲート絶縁層２２２とゲート絶縁構造２２４によって共に形成されているため、厚さがスイッチ薄膜トランジスタ２４のゲート絶縁層２４０よりも厚くなる。よって、駆動薄膜トランジスタ２２のゲート容量値は、スイッチ薄膜トランジスタ２４のゲート容量値よりも小さくなり、これにより、駆動薄膜トランジスタ２２のサブスレッショルド・スイングがスイッチ薄膜トランジスタ２４のサブスレッショルド・スイングよりも大きくなる。駆動薄膜トランジスタ２２のサブスレッショルド・スイングが比較的大きいため、グレースケールの定義に優れており、また同時に、スイッチ薄膜トランジスタ２４のサブスレッショルド・スイングが比較的小さいため、動作電圧を下げ且つ回路動作速度を上げることが出来る。
工程６では、駆動薄膜トランジスタ２２のゲート絶縁層２２０上に、駆動薄膜トランジスタ２２のゲート２２５・保護層２２６・ソース／ドレイン２２７を形成する。また同時に、スイッチ薄膜トランジスタ２４のゲート絶縁層２４０に、スイッチ薄膜トランジスタ２４のゲート２４５・保護層２４６・ソース／ドレイン２４７を形成する。
保護層２２６は、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せである。
工程７では、駆動薄膜トランジスタ２２のソース／ドレイン２２７、及びスイッチ薄膜トランジスタ２４のソース／ドレイン２４７に、有機平坦化層２２８を形成する。
有機平坦化層２２８は、アクティブ薄膜トランジスタ画素列の構造全体を平坦化するために用いられ、これにより、後続工程が行いやすくなる。
工程８では、有機平坦化層２２８上に有機ＥＬ電極２２９を形成する。有機ＥＬ電極２２９は、駆動薄膜トランジスタ２２のソース／ドレイン２２７上に接続される。
有機ＥＬ電極２２９の材料は、酸化インジウムスズ・銀の中の少なくとも一種、或はこれらの組合せである。
工程９では、有機平坦化層２２８上に画素定義層２５を形成するとともに、画素定義層２５上に支持体２８を形成する。
支持体２８は、封止板（図示せず）を支持するために用いられるとともに、フォトマスク作成過程を通して形成されることが出来る。
以上を総じて言えば、本発明のアクティブ型有機ＥＬ素子バックパネル及びその製造方法は、駆動薄膜トランジスタのゲート絶縁層の厚みを増すことを通して、駆動薄膜トランジスタのゲート容量を低下させ、これにより、駆動薄膜トランジスタのサブスレッショルド・スイングが大きくなり、良好なグレースケール定義が可能になる。また同時に、スイッチ薄膜トランジスタのゲート絶縁層の厚さは変わらずに保たれるため、スイッチ薄膜トランジスタのサブスレッショルド・スイングが比較的小さい値を維持し、これにより、動作電圧を下げ且つ回路動作速度を上げることが可能になる。以上により、効果的に有機ＥＬ素子の品質を向上させることが出来る。
以上の記述により、関連領域の一般的な技術員は、本発明の技術手法と構想に基づいて各種の変更と変形を加えることが可能であり、これらの変更と変形は、いずれも本発明の権利要求の保護範囲に属する。
（従来技術）
５０２ 基板
５０４ 薄膜トランジスタ
５０６ 有機発光ダイオード
（本発明）
２０ 基板
２２ 駆動薄膜トランジスタ
２２０ ゲート絶縁層
２２１ 結晶半導体層
２２２ 第一ゲート絶縁層
２２４ ゲート絶縁構造
２２５ ゲート
２２６ 保護層
２２７ ソース／ドレイン
２２８ 有機平坦層
２２９ 有機ＥＬ電極
２４ スイッチ薄膜トランジスタ
２４０ ゲート絶縁層
２４５ ゲート
２４６ 保護層
２４７ ソース／ドレイン
２５ 画素定義層
２６ 緩衝層
２８ 支持体
５０２ 基板
５０４ 薄膜トランジスタ
５０６ 有機発光ダイオード
（本発明）
２０ 基板
２２ 駆動薄膜トランジスタ
２２０ ゲート絶縁層
２２１ 結晶半導体層
２２２ 第一ゲート絶縁層
２２４ ゲート絶縁構造
２２５ ゲート
２２６ 保護層
２２７ ソース／ドレイン
２２８ 有機平坦層
２２９ 有機ＥＬ電極
２４ スイッチ薄膜トランジスタ
２４０ ゲート絶縁層
２４５ ゲート
２４６ 保護層
２４７ ソース／ドレイン
２５ 画素定義層
２６ 緩衝層
２８ 支持体
Claims (15)
- 基板と、前記基板上に設けられた複数個のアクティブ薄膜トランジスタ画素列と、前記アクティブ薄膜トランジスタ画素列上に設けられた有機平坦層と、有機ＥＬ電極と、画素定義層と、支持体とからなる、アクティブ型有機ＥＬ素子バックパネルであって、
各前記アクティブ薄膜トランジスタ画素列は、それぞれ駆動薄膜トランジスタと、スイッチ薄膜トランジスタとからなり、
前記駆動薄膜トランジスタのゲート絶縁層の厚さは、前記スイッチ薄膜トランジスタのゲート絶縁層の厚さよりも大きいことを特徴とする、アクティブ型有機ＥＬ素子バックパネル。 - 更に、前記駆動薄膜トランジスタは、
前記基板上に設けられた結晶半導体層と、
前記結晶半導体層上に設けられた第一ゲート絶縁層と、
前記第一ゲート絶縁層上に設けられたゲート絶縁構造と、
前記ゲート絶縁構造上に設けられたゲートと、
前記ゲート上に設けられた保護層と、
前記保護層上に設けられたソース／ドレインとからなり、
前記第一ゲート絶縁層と前記ゲート絶縁構造は、共に前記駆動薄膜トランジスタのゲート絶縁層を形成し、
前記ゲート絶縁構造は、駆動薄膜トランジスタのゲート容量を減少させるために用いられ、
これにより、駆動薄膜トランジスタのサブスレッショルド・スイングが大きくなって、グレースケール定義が行いやすくなることを特徴とする、請求項１に記載のアクティブ型有機ＥＬ素子バックパネル。 - 更に、前記スイッチ薄膜トランジスタのゲート絶縁層の厚さは、前記駆動薄膜トランジスタの第一ゲート絶縁層の厚さよりも小さいか、或は等しくなるように設けられることを特徴とする、請求項２に記載のアクティブ型有機ＥＬ素子バックパネル。
- 更に、前記有機平坦化層は、ソース／ドレインの上に設けられることを特徴とする、請求項２に記載のアクティブ型有機ＥＬ素子バックパネル。
- 更に、前記保護層は、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せであり、
前記有機ＥＬ電極の材料は、酸化インジウムスズ・銀の中の少なくとも一種、或はこれらの組合せであることを特徴とする、請求項２に記載のアクティブ型有機ＥＬ素子バックパネル。 - 前記第一ゲート絶縁層は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せであり、
前記ゲート絶縁構造は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せであることを特徴とする、請求項２に記載のアクティブ型有機ＥＬ素子バックパネル。 - 更に、前記アクティブ型有機ＥＬ素子バックパネルには、緩衝層が設けられ、
前記緩衝層は、前記基板と前記アクティブ薄膜トランジスタ画素列の間に設けられることを特徴とする、請求項１に記載のアクティブ型有機ＥＬ素子バックパネル。 - 基板と、前記基板上に設けられた複数個のアクティブ薄膜トランジスタ画素列と、前記アクティブ薄膜トランジスタ画素列上に設けられた有機平坦層と、有機ＥＬ電極と、画素定義層と、支持体とからなる、アクティブ型有機ＥＬ素子バックパネルであって、
各前記アクティブ薄膜トランジスタ画素列は、それぞれ駆動薄膜トランジスタと、スイッチ薄膜トランジスタとからなり、
前記駆動薄膜トランジスタのゲート絶縁層の厚さは、前記スイッチ薄膜トランジスタのゲート絶縁層の厚さよりも大きく、
このうち、前記駆動薄膜トランジスタは、
前記基板上に設けられた結晶半導体層と、
前記結晶半導体層上に設けられた第一ゲート絶縁層と、
前記第一ゲート絶縁層上に設けられたゲート絶縁構造と、
前記ゲート絶縁構造上に設けられたゲートと、
前記ゲート上に設けられた保護層と、
前記保護層上に設けられたソース／ドレインとからなり、
前記第一ゲート絶縁層と前記ゲート絶縁構造は、共に前記駆動薄膜トランジスタのゲート絶縁層を形成し、
前記ゲート絶縁構造は、駆動薄膜トランジスタのゲート容量を減少させるために用いられ、
これにより、駆動薄膜トランジスタのサブスレッショルド・スイングが大きくなって、グレースケール定義が行いやすくなり、
このうち、前記スイッチ薄膜トランジスタのゲート絶縁層の厚さは、前記駆動薄膜トランジスタの第一ゲート絶縁層の厚さよりも小さいか、或は等しくなるように設けられることを特徴とする、アクティブ型有機ＥＬ素子バックパネル。 - 更に、前記有機平坦化層は、ソース／ドレインの上に設けられることを特徴とする、請求項８に記載のアクティブ型有機ＥＬ素子バックパネル。
- 更に、前記保護層は、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せであり、
前記有機ＥＬ電極の材料は、酸化インジウムスズ・銀の中の少なくとも一種、或はこれらの組合せであることを特徴とする、請求項８に記載のアクティブ型有機ＥＬ素子バックパネル。 - 前記第一ゲート絶縁層は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せであり、
前記ゲート絶縁構造は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せであることを特徴とする、請求項８に記載のアクティブ型有機ＥＬ素子バックパネル。 - 更に、前記アクティブ型有機ＥＬ素子バックパネルには、緩衝層が設けられ、
前記緩衝層は、前記基板と前記アクティブ薄膜トランジスタ画素列の間に設けられることを特徴とする、請求項８に記載のアクティブ型有機ＥＬ素子バックパネル。 - アクティブ型有機ＥＬ素子バックパネルの製造方法であって、
基板を用意する工程１と、
前記基板上に緩衝層を形成する工程２と、
前記緩衝層上に結晶半導体層を形成する工程３と、
前記結晶半導体層上に、下層ゲート絶縁層と上層ゲート絶縁層を順に積層させる工程４と、
前記上層ゲート絶縁層をパターン化して駆動薄膜トランジスタのゲート絶縁構造を形成する工程５と、
前記駆動薄膜トランジスタのゲート絶縁層上に、前記駆動薄膜トランジスタのゲート・保護層・ソース／ドレインを形成し、同時に、スイッチ薄膜トランジスタのゲート絶縁層に、前記スイッチ薄膜トランジスタのゲート・保護層・ソース／ドレインを形成する工程６と、
前記駆動薄膜トランジスタのソース／ドレイン、及び前記スイッチ薄膜トランジスタのソース／ドレインに、有機平坦化層を形成する工程７と、
前記有機平坦化層上に有機ＥＬ電極を形成する工程８とを含み、
更に、
前記工程５において、前記下層ゲート絶縁層は、前記駆動薄膜トランジスタの第一ゲート絶縁層、及び前記スイッチ薄膜トランジスタのゲート絶縁層を形成し、前記第一ゲート絶縁層とゲート絶縁構造は、共に前記駆動薄膜トランジスタのゲート絶縁層を形成し、
前記工程８において、前記有機ＥＬ電極は、前記駆動薄膜トランジスタのソース／ドレイン上に接続されることを特徴とする、アクティブ型有機ＥＬ素子バックパネルの製造方法。 - 更に、前記有機平坦化層上に画素定義層を形成するとともに、前記画素定義層上に支持体を形成する工程９を含むことを特徴とする、請求項１３に記載のアクティブ型有機ＥＬ素子バックパネルの製造方法。
- 更に、前記第一ゲート絶縁層は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せであり、
前記ゲート絶縁構造は、単層、或は多層構造をなすとともに、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せであり、
前記保護層は、酸化ケイ素層・窒化ケイ素層のいずれか、或はこれらの組合せであり、
前記有機ＥＬ電極の材料は、酸化インジウムスズ・銀の中の少なくとも一種、或はこれらの組合せであることを特徴とする、請求項１３に記載のアクティブ型有機ＥＬ素子バックパネルの製造方法。
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| CN105789318B (zh) * | 2014-12-26 | 2019-02-22 | 昆山国显光电有限公司 | 薄膜晶体管及其制备方法 |
| CN104659285A (zh) * | 2015-01-20 | 2015-05-27 | 深圳市华星光电技术有限公司 | 适用于amoled的tft背板制作方法及结构 |
| US10043829B2 (en) * | 2015-03-04 | 2018-08-07 | Shenzhen China Star Optoelectronics Technology Co., Ltd | TFT backplate structure and manufacture method thereof |
| CN105161516B (zh) * | 2015-08-13 | 2018-10-30 | 深圳市华星光电技术有限公司 | 有机发光显示器及其制造方法 |
| CN106558593B (zh) * | 2015-09-18 | 2019-12-17 | 鸿富锦精密工业（深圳）有限公司 | 阵列基板、显示面板、显示装置及阵列基板的制备方法 |
| CN105514118A (zh) * | 2015-12-24 | 2016-04-20 | 昆山国显光电有限公司 | 薄膜晶体管阵列基板及其制备方法、显示面板及显示装置 |
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| CN106384727A (zh) * | 2016-09-30 | 2017-02-08 | 昆山国显光电有限公司 | 薄膜晶体管装置制备方法和薄膜晶体管装置 |
| CN108231824B (zh) * | 2016-12-16 | 2024-04-23 | 京东方科技集团股份有限公司 | 一种oled显示面板及其制备方法 |
| CN106783921A (zh) * | 2016-12-22 | 2017-05-31 | 深圳市华星光电技术有限公司 | 有机发光显示面板及其制作方法 |
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| CN107134543B (zh) * | 2017-04-24 | 2019-05-07 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及制造方法、显示装置 |
| CN107170759B (zh) * | 2017-05-27 | 2020-02-28 | 武汉华星光电技术有限公司 | 一种阵列基板及其制作方法、显示装置 |
| CN107768306A (zh) * | 2017-10-12 | 2018-03-06 | 惠科股份有限公司 | 显示面板及其制造方法 |
| CN109872998A (zh) * | 2017-12-04 | 2019-06-11 | 京东方科技集团股份有限公司 | 一种阵列基板、其制备方法、显示面板及显示装置 |
| CN109994510B (zh) | 2018-01-03 | 2021-01-22 | 京东方科技集团股份有限公司 | 一种阵列基板的制作方法、阵列基板及显示装置 |
| TWI651698B (zh) * | 2018-01-17 | 2019-02-21 | 友達光電股份有限公司 | 可撓性顯示器及其製造方法 |
| CN108538898A (zh) * | 2018-04-28 | 2018-09-14 | 武汉华星光电半导体显示技术有限公司 | 柔性显示面板及其制作方法 |
| CN109256397B (zh) * | 2018-09-20 | 2021-09-21 | 合肥鑫晟光电科技有限公司 | 显示基板及其制备方法、显示装置 |
| CN109887973B (zh) * | 2019-02-27 | 2021-07-06 | 武汉华星光电半导体显示技术有限公司 | 有机发光显示阵列结构 |
| CN110021646B (zh) * | 2019-03-27 | 2021-06-22 | 武汉华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
| CN110880518B (zh) | 2019-11-28 | 2021-07-13 | 云谷（固安）科技有限公司 | 一种阵列基板及其制备方法和显示面板 |
| CN111785734A (zh) * | 2020-06-23 | 2020-10-16 | 合肥领盛电子有限公司 | 一种背板系统 |
| CN111834381B (zh) * | 2020-07-30 | 2023-10-27 | 合肥鑫晟光电科技有限公司 | 阵列基板、显示面板、显示装置及阵列基板的制作方法 |
| CN114420746A (zh) * | 2021-12-27 | 2022-04-29 | 长沙惠科光电有限公司 | 阵列基板、oled面板及oled面板的制作方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056184A (ja) * | 1996-06-04 | 1998-02-24 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその作製方法 |
| JP2004341144A (ja) * | 2003-05-15 | 2004-12-02 | Hitachi Ltd | 画像表示装置 |
| WO2007080672A1 (ja) * | 2006-01-12 | 2007-07-19 | Sharp Kabushiki Kaisha | 半導体装置及び表示装置 |
| JP2012068657A (ja) * | 2004-11-30 | 2012-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012238587A (ja) * | 2011-04-27 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 発光装置およびその作製方法 |
| US20140117320A1 (en) * | 2012-10-26 | 2014-05-01 | Samsung Display Co., Ltd. | Display apparatus and organic light-emitting display apparatus |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003903124A0 (en) | 2003-06-20 | 2003-07-10 | Mark Del Borgo | Analogues of heteromeric proteins |
| KR20050013705A (ko) | 2003-07-29 | 2005-02-05 | 삼성전자주식회사 | 휴대용 단말기의 내장형 안테나 장치 |
| KR101054341B1 (ko) * | 2004-04-30 | 2011-08-04 | 삼성전자주식회사 | 유기 발광 표시 장치 및 이의 제조 방법 |
| KR101152134B1 (ko) * | 2005-08-26 | 2012-06-15 | 삼성전자주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| CN102646595A (zh) * | 2011-11-11 | 2012-08-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、显示器件 |
| CN102881835A (zh) * | 2012-09-26 | 2013-01-16 | 深圳市华星光电技术有限公司 | 有源矩阵式有机电致发光二极管及其制备方法 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056184A (ja) * | 1996-06-04 | 1998-02-24 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその作製方法 |
| JP2004341144A (ja) * | 2003-05-15 | 2004-12-02 | Hitachi Ltd | 画像表示装置 |
| JP2012068657A (ja) * | 2004-11-30 | 2012-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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