KR100607619B1 - 화상 취득시의 누설 전류의 억제 - Google Patents
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Abstract
표시 장치의 제조 공정에 있어서, 광 다이오드 D1, D2의 I 층에서의 수소화가 화소 TFT의 채널부에서의 수소화보다 적게 진행되고, 광 다이오드 D1, D2의 I층에서 종단되지 않는 댕글링 본드로 인한 결함 밀도는 화소 TFT의 채널부에서의 결함 밀도보다 많게 된다. 따라서, 화소 TFT의 누설 전류가 억제되어, 광에 대한 광 다이오드 D1, D2의 감도를 향상시킬 수 있다. 또한, pin 형 광 센서용 다이오드의 i 영역 상측에 절연막을 개재하여 게이트 전극이 설치된다. 따라서, 광 센서용 다이오드에 전류가 흐르기 시작할 때의 바이어스 전압의 임계치를 게이트 전압에 의해 제어할 수 있어, 광 센서용 다이오드에 누설 전류가 흐르는 것을 방지한다.
표시 장치, 광 다이오드, 수소화, 화소 TFT, 댕글링 본드, 결함 밀도, 누설 전류, 광 센서용 다이오드
Description
도 1은 제1 실시예에 따른 표시 장치의 개략적인 구성을 도시하는 회로 블록도.
도 2는 도 1에 도시된 화소 어레이부의 일부를 상세히 도시한 회로 블록도.
도 3은 도 2의 일부를 상세히 도시한 회로도.
도 4는 도 3에 도시된 버퍼의 내부 구성을 도시하는 회로도.
도 5는 도 1의 표시 장치의 구조를 도시하는 간략화된 단면도.
도 6은 상기 제1 실시예의 표시 장치에서 화상 취득 시의 동작을 도시하는 타이밍도.
도 7a ~ 7e는 n 채널 TFT의 제조 공정도.
도 8a ~ 8e는 p 채널 TFT의 제조 공정도.
도 9a ~ 9e는 광 다이오드의 제조 공정도.
도 10은 게이트 길이와 누설 전류와의 관계를 나타내는 그래프.
도 11a는 광 다이오드의 구성을 도시하는 평면도, 도 11b는 도 11a의 단면도.
도 12a는 TFT의 구성을 도시하는 평면도, 도 12b는 도 12a의 단면도.
도 13a는 광 다이오드를 수소화하는 상태를 도시하는 단면도, 도 13b는 TFT를 수소화하는 상태를 도시하는 단면도.
도 14는 제2 실시예에 따른 광 센서용 다이오드의 구성을 나타내는 단면도.
도 15는 도 14의 상기 광 센서용 다이오드를 이용한 회로의 구성을 나타내는 회로도.
도 16은 도 15에 도시하는 회로도에 있어서, 게이트 전극 Vgn을 0V로 하였을 때의 광 센서용 다이오드의 전류 전압 특성을 나타내는 그래프.
도 17은 도 15에 도시하는 회로도에 있어서 게이트 전압 Vgn으로서 일정한 전압을 인가했을 때의 광 센서용 다이오드의 전류 전압 특성을 나타내는 그래프.
도 18은 광 센서용 다이오드의 다른 구성을 나타내는 단면도.
도 19는 제3 실시예에 따른 광 센서용 다이오드를 이용한 회로의 구성을 나타내는 회로도.
도 20은 도 19에 도시하는 회로도에 있어서, 게이트 전압 Vgp으로서 일정한 전압을 인가했을 때의 광 센서용 다이오드의 전류 전압 특성을 나타내는 그래프.
도 21은 상기 광 센서용 다이오드를 이용한 또 다른 회로의 구성을 나타내는 회로도.
도 22는 상기 광 센서용 다이오드를 이용한 또 다른 회로의 구성을 나타내는 회로도.
도 23은 상기 광 센서용 다이오드를 이용한 또 다른 회로의 구성을 나타내는 회로도.
도 24는 도 23에 도시하는 회로의 구조를 도시하는 평면도.
도 25는 도 24에서 ⅩⅩⅤ-ⅩⅩⅤ 부분의 단면도.
도 26은 도 24의 ⅩⅩⅥ-ⅩⅩⅥ 부분의 단면도.
도 27은 도 23에 도시되는 회로의 다른 구조를 도시하는 평면도.
도 28은 도 27의 ⅩⅩⅧ-ⅩⅩⅧ 부분의 단면도.
도 29는 도 27의 ⅩⅩⅨ-ⅩⅩⅨ 부분의 단면도.
도 30은 도 23에 도시하는 회로의 또 다른 구조를 도시하는 정전 용량 부분의 단면도.
도 31은 도 23에 도시하는 회로의 또 다른 구조를 도시하는 정전 용량 부분의 단면도.
도 32는 제4 실시예에 있어서의 상기 광 센서용 다이오드를 이용한 화상 취득 회로의 구성을 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 화소 어레이부
2 : 신호선 구동 회로
3 : 주사선 구동 회로
4 : 검출/출력 회로
5 : 센서 제어 회로
11 : 화소 TFT
12a, 12b : 센서
13 : 버퍼
21 : 어레이 기판
22 : 지면
23 : 백 라이트
24 : 대향 기판
100 : 광 센서용 다이오드
101 : 유리 기판
102 : 실리콘막
103, 104 : 산화 실리콘막
본 발명은 화상 취득 기능을 구비한 표시 장치 또는 화상 취득 회로에서 화상 취득시, 누설 전류를 억제하기 위한 기술에 관한 것이다.
액정 표시 장치는, 복수의 신호선과 복수의 주사선이 서로 교차하는 각 부분에 화소를 포함하는 화소 어레이부; 및 신호선 및 주사선을 구동하는 구동 회로를 포함한다. 최근의 집적 회로 기술의 진보 발전에 의해, 구동 회로의 일부를 화소 어레이부와 함께 어레이 기판 위에 형성하는 프로세스 기술이 실용화되고 있다. 따라서, 액정 표시 장치 전체를 무게 및 크기에 있어 줄일 수 있다. 결과적으로, 액정 표시 장치는 휴대 전화나 랩탑 컴퓨터 등의 각종의 휴대 기기의 표시 장치로 서 폭넓게 이용되고 있다.
그런데, 어레이 기판 위에, 화상 취득을 행하는 밀착형 에리어 센서를 배치한 표시 장치가 제안되고 있다. 이러한 기술에 대한 예로서, 일본 특허 공개 공보 제2001-292276호 및 일본 특허 공개 공보 제 2001-339640호에 개시되어 있다.
다결정 실리콘은, 비정질 실리콘보다 전자의 이동도가 크기 때문에, 구동 회로의 일부를 어레이 기판 위에 형성하기 위해서는 다결정 실리콘을 이용하는 것이 바람직하다.
그러나, 어레이 기판 위에 형성되는 각종 TFT(thin film transistors)의 활성층을 다결정 실리콘으로 형성하더라도, 활성층 중의 댕글링 본드(dangling bond)가 다수 존재하면, TFT에 누설 전류가 흐른다는 문제가 있다.
이러한 문제를 해결하기 위해, 활성층을 수소화하여 댕글링 본드를 종단시키는 기술이 고려된다. 그러나, 상술한 밀착형 에리어 센서인 경우에, 활성층 내의 댕글링 본드가 종단되면, 광에 대한 감도가 낮아진다는 문제가 있다.
또한, 종래의 화상 취득 회로에 사용된 광 센서용 다이오드에서는, 역 바이어스 전압이 0V이더라도, 광이 조사된다면 미약한 누설 전류가 발생되기 때문에, 화상 취득의 정밀도를 열화시키게 된다.
제1 발명의 표시 장치는, 신호선 및 주사선의 각 교차부에 형성되는 화소를 구동하는 스위칭 소자, 및 상기 스위칭 소자의 각각에 대응하여 적어도 한 개씩 설치되고, 각각이 지정된 범위 내에서 수신된 광을 전기 신호로 변환하는 광전 변환 소자를 구비한다. 상기 광전 변환 소자는, p 층과 n 층의 사이에 I 층을 갖고, 이 I 층의 결함 밀도는 상기 스위칭 소자의 채널부의 결함 밀도보다 높다.
본 발명에 따르면, 광전 변환 소자의 I 층 내의 결함 밀도를 스위칭 소자의 채널부의 결함 밀도보다 높게 한다. 결과적으로, 광에 대한 광전 변환 소자의 감도를 향상시킴과 함께, 스위칭 소자의 누설 전류를 억제할 수 있다.
제2 발명은 상기 제1 발명의 표시 장치를 제조하는 방법이다. 이 방법은, 절연 기판 상에 다결정 실리콘층을 형성하는 단계와; 상기 다결정 실리콘층 상에 제1 절연층을 형성하는 단계와; 상기 다결정 실리콘층에서 상기 스위칭 소자 및 상기 광전 변환 소자가 형성되는 영역 각각에 불순물 이온을 주입하는 단계와; 상기 제1 절연층 상에 제1 금속층을 형성하는 단계와; 상기 제1 금속층을 패터닝하여, 상기 광전 변환 소자용 제1 게이트 전극과 상기 스위치 소자용 제2 게이트 전극을 형성하는 단계와; 상기 다결정 실리콘층에서 상기 스위칭 소자 및 상기 광전 변환 소자가 형성되는 영역 각각에 불순물 이온을 주입하는 단계와; 상기 다결정 실리콘층을 수소화하여, 상기 광전 변환 소자를 형성하기 위한 영역 내의 결함 밀도가 상기 스위칭 소자를 형성하기 위한 영역 내의 결함 밀도보다 높게 설정하는 단계와; 상기 다결정 실리콘층에서 상기 스위칭 소자와 상기 광전 변환 소자의 전극 각각이 형성되는 영역을 노출하고, 상기 노출된 영역에 제2 금속층을 형성하는 단계를 포함한다.
본 발명에 따르면, 다결정 실리콘층의 수소화를 행하여, 광전 변환 소자를 형성하기 위한 영역 내의 결함 밀도가 스위칭 소자를 형성하기 위한 영역 내의 결 함 밀도 보다 높게 설정한다. 따라서, 스위칭 소자의 누설 전류를 억제할 수 있고, 광에 대한 광전 변환 소자의 감도를 향상시킬 수 있는 표시 장치를 제조할 수 있게 된다.
제3 발명에 따른 광 센서용 다이오드는, p형 불순물이 주입된 p 영역, n형 불순물이 주입된 n 영역, 상기 p 영역 및 상기 n 영역에 비해 불순물의 농도가 낮은 i 영역을 구비한 반도체층과, 상기 p 영역에 접속된 애노드 전극과, 상기 n 영역에 접속된 캐소드 전극과, 상기 i 영역 상측에 절연막을 개재하여 설치된 게이트 전극을 포함한다.
본 발명에 있어서는, pin-형 광 센서용 다이오드의 i 영역 상측에 절연막을 개재하여 게이트 전극을 설치하므로, 광 센서용 다이오드에 전류가 흐르기 시작할 때의 바이어스 전압의 임계치가 게이트 전압에 의해 제어 될 수 있다. 결과적으로, 광이 조사된 상태에서 게이트 전극보다 높은 바이어스 전압은 인가되지 않은 광 센서용 다이오드에 누설 전류가 흐르는 것을 방지할 수 있다.
제4 발명에 따른 화상 취득 회로는, 유리 절연 기판 위에 배선된 복수의 신호선과, 상기 신호선에 대하여 교차하도록 배선된 복수의 선택선과, 상기 선택선 각각에 대응하여 배선된 공통 제어선과, 상기 신호선의 각각에 설치된 선택 스위치와, 상기 신호선과 상기 선택선의 각 교차부에 설치되고, 상기 신호선에 상기 애노드 전극 또는 상기 캐소드 전극 중 하나가 접속되고, 상기 선택선에는 캐소드 전극 또는 애노드 전극 중 나머지 하나가 접속되어, 상기 공통 제어선에 상기 게이트 전극이 접속된 게이트 제어형 광 센서용 다이오드를 포함한다.
본 발명에 있어서는, 게이트 제어형 광 센서용 다이오드의 애노드 전극 또는 캐소드 전극 중 한 쪽을 화상 취득 회로의 신호선에 접속하고, 상기 캐소드 전극 및 애노드 전극 중 다른 쪽을 선택선에 접속하고, 게이트 전극을 공통 제어선에 접속한다. 따라서, 광 센서용 다이오드에 전류가 흐르기 시작하는 바이어스 전압의 임계치를, 공통 제어선을 통해 게이트 전극에 인가되는 전압에 의해 제어할 수 있다.
제5 발명은 상기 제4 발명에 따른 화상 취득 회로의 구동 방법이다. 이 방법은, 공통 제어선에 일정한 전압을 인가하는 단계와, 광량을 검출하기 위한 광 센서용 다이오드가 접속된 신호선의 선택 스위치를 턴온하는 단계와, 광량을 검출하기 위한 상기 광 센서용 다이오드가 접속된 선택선에 대하여 상기 일정 전압보다 큰 전압을 인가하는 단계를 포함한다.
본 발명에 있어서는, 공통 제어선을 통해 모든 광 센서용 다이오드의 게이트 전극에 일정한 전압을 인가함으로써, 전류가 흐르기 시작하는 바이어스 전압의 임계치를 결정한다. 광량을 검출하기 위한 광 센서용 다이오드가 접속된 신호선의 선택 스위치를 턴온하고, 게이트 전극에 인가한 전압보다 큰 바이어스 전압을, 광량이 검출될 상기 광 센서용 다이오드가 접속된 선택선에 인가한다. 따라서, 그 광 센서용 다이오드로부터의 전류만이 신호선에 흐른다.
[제1 실시예]
도 1의 회로 블록도에 도시된 바와 같이, 유리로 이루어진 절연 기판 상의 제1 실시예에 따른 표시 장치는, 신호선 및 주사선의 각 교차부에 화소가 배치되는 화소 어레이부(1)와; 신호선을 구동하는 신호선 구동 회로(2)와; 주사선을 구동하는 주사선 구동 회로(3)와; 화상을 취득하여 출력하는 검출/출력 회로(4)와; 화상 취득용 센서를 제어하는 센서 제어 회로(5)를 포함한다. 이러한 검출/출력 회로(4)는 화상 취득용 아날로그/디지털 변환 회로와 출력용 병렬/직렬 변환 회로를 포함한다. 이러한 상술한 회로는 어레이 기판을 구성한다.
도 2의 상세한 회로 블록도에 도시된 바와 같이, 화소 어레이부(1)는, 수직 및 수평으로 설치되는 신호선 및 주사선(게이트선)의 각 교차부에 형성되는 화소를 구동하는 스위칭 소자(11)와; 각각의 스위칭 소자(11)의 일단과 보조 용량선 사이에 접속되는 액정 용량 C1 및 보조 용량 C2과; 각 스위칭 소자(11)마다 2개씩 설치되는 화상 취득용 센서(12a, 12b)를 갖는다. 센서(12a, 12b)는 도시되지는 않지만, 전원선 및 제어선에 접속된다. 각 화소는 레드(R), 그린(G), 및 블루(B)에 대응하는 순서대로 배치된다. 여기서, 예로서, 스위칭 소자(11)는 박막 트랜지스터로 형성되는 것으로 가정하고, 이후, 화소 TFT라 칭한다.
도 3의 회로도에 도시된 바와 같이, 센서(12a, 12b)는 각각 광전 변환 소자로서의 광 다이오드 D1, D2와 센서 스위칭 트랜지스터 Q1, Q2를 갖는다. 광 다이오드 D1, D2는 수광한 광량에 따른 전기 신호를 각각 출력한다. 센서 스위칭 트랜지스터 Q1, Q2는 센서 스위칭선에 접속되고, 센서 스위칭선을 통해 제공된 신호 PAR에 따라, 1 화소 내에 있는 복수의 광 다이오드 D1, D2 중 어느 하나를 교대로 선택한다.
각 화소는, 2개의 센서(12a, 12b)와; 동일 화소 내의 2개의 센서(12a, 12b)에서 공용되는 캐패시터 C3와; 캐패시터 C3에 축적된 전하에 따른 2치 데이터를 저장하는 버퍼(13)와; 버퍼(13)로의 기입 제어를 행하는 트랜지스터 Q3와; 버퍼(13) 및 캐패시터 C3를 초기화하는 리세트용 트랜지스터 Q4를 갖는다. 트랜지스터 Q3의 온/오프는 신호 SPOLA에 의해 제어된다. 트랜지스터 Q4의 게이트는 리세트선에 접속되고, 트랜지스터 Q4의 온/오프는 신호 RST에 의해 제어된다.
버퍼(13)는, 스태틱 RAM(SRAM)을 포함한다. 도 4의 회로도에 도시한 바와 같이, 버퍼(13)는 예를 들면, 직렬 접속된 2개의 인버터 IV1, IV2와; 후단의 인버터 IV2의 출력 단자와 전단의 인버터 IV1의 입력 단자의 사이에 접속되는 트랜지스터 Q5와; 후단의 인버터 IV2의 출력 단자에 접속되는 출력용 트랜지스터 Q6를 갖는 구성을 갖는다.
신호 SP0LB가 하이 레벨일 때, 트랜지스터 Q5는 온되어, 2개의 인버터 IV1, IV2는 유지 동작(retention operation)을 행한다. 트랜지스터 Q6의 출력 단자는 검출선에 접속되고, 트랜지스터 Q6이 온일 때, 인버터 IV1, IV2에 의해 유지되는 데이터는 신호 OUTi로서 검출선에 출력된다.
본 실시 형태의 표시 장치는, 통상의 표시 동작을 행할 수도 있고, 스캐너에 의해 수행되는 것과 동일한 화상 취득을 행할 수도 있다. 통상의 표시 동작을 행하는 경우에, 트랜지스터 Q3는 오프 상태로 설정되고, 버퍼(13)에는 유효인 데이터는 저장되지 않는다. 신호선에는, 신호선 구동 회로(2)로부터 비디오 데이터에 대응하는 신호선 전압이 공급된다. 이러한 신호선 전압은 화소 TFT(11)을 통해 액정 에 인가되므로, 통상의 표시 동작이 행해진다.
한편, 화상 취득을 행하는 경우에, 도 5의 단면도에 도시한 바와 같이, 어레이 기판(21)의 상면측에 화상 취득 대상물(22), 예를 들면, 지면이 배치되고, 백 라이트(23)로부터의 광은 대향 기판(24), 액정 및 어레이 기판(21)을 통해 지면(22)에 조사된다. 지면(22)으로 반사된 광은 어레이 기판(21) 상의 센서(12a, 12b)에서 수광되어, 화상 취득이 행해진다. 취득된 화상 데이터는, 버퍼(13)에 일시적으로 저장된 뒤, 검출선을 통해 도시되지 않는 CPU에 보내진다. 이러한 CPU는, 본 실시예의 표시 장치로부터 출력되는 디지털 신호를 수신하여, 데이터의 재배열이나 데이터 중의 노이즈의 제거 등의 연산 처리를 행한다. 또, CPU는 하나의 반도체 칩을 포함할 수도 있고, 복수의 반도체 칩을 포함할 수도 있다.
다음으로, 화상 취득에 있어서의 동작은 도 6의 타이밍도를 이용하여 설명될 것이다. 여기에서, 예로서, 화소 어레이부(1)는 320×240 도트의 화소를 포함하고 여기에는 240 게이트선이 존재하는 것으로 가정된다.
우선, 시각 t1에서, 신호 PAR은 하이 레벨에 도달하고, 트랜지스터 Q1은 온되고, 센서(12a)가 선택된다.
시각 t1∼t2에서, 화소 어레이부(1)의 게이트선이 1 행씩 순서대로 구동되어, 전 화소를 동일색, 예를 들면 백색으로 설정된다.
시각 t3에서, 신호 RST, SPOLA, SPOLB은 모두 하이 레벨로 설정되고, 트랜지스터 Q3, Q4, Q5 모두는 온된다. 따라서, 버퍼(13)와 캐패시터 C3에 초기치가 설정된다.
시각 t4에서, 신호 RST는 로우 레벨에 도달하고, 센서(12a, 12b)는 화상 취득을 개시한다. 지면(22)으로부터의 반사광이 센서(12a, 12b) 내의 광 다이오드 D1, D2로 수광되면, 캐패시터 C3에 축적된 전하가 광 다이오드 D1, D2를 통해 접지 단자 GND에 흐른다. 구체적으로, 광 누설 전류가 흐른다. 따라서, 캐패시터 C3의 축적 전하가 감소한다.
시각 t5에서, 신호 SP0LA는 하이 레벨에 도달하고, 트랜지스터 Q3는 온되며, 이 시점에 캐패시터 C3의 축적 전하에 따른 2치 데이터가 버퍼(13)에 저장된다.
시각 t6에서, 신호 SPOLB가 하이 레벨에 도달하고, 트랜지스터 Q5는 온되며, 버퍼(13)가 유지 동작을 개시한다. 그 후, 시각 t7에서, 버퍼(13)에 저장된 데이터가 각 화소마다 순서대로 검출선에 공급되어 도시되지 않는 CPU에 보내진다.
도 3에 있어서, 각 화소마다 버퍼(13)를 설치하는 이유는 이하와 같다. 캐패시터 C3의 축적 전하는 센서(12a, 12b) 내의 광 다이오드 D1, D2를 통해 흐르는 전류에 의해 누설되고, 또한, 화소 내의 각 트랜지스터를 통해 흐르는 전류에 의해서도 누설된다. 이 때문에, 시간이 지남에 따라, 캐패시터 C3의 축적 전하는 감소하고, 캐패시터 C3의 양단 전압도 낮아진다. 결과적으로, 각 화소마다 버퍼(13)를 설치하여, 누설이 발생되기 전에 캐패시터 C3의 축적 전하가 버퍼(13)에 전송된다. 따라서, 누설에 의한 영향을 받지 않고 화상 취득을 행할 수 있다. 상술한 바와 같이, 버퍼(13)로서 SRAM을 이용하는 이유는, 수십만 룩스의 광이 조사되더라도, SRAM은 논리 반전 등의 오동작을 일으킬 우려가 없기 때문이다.
시각 t8 이후에는, 센서 스위칭 신호 PAR가 로우 레벨에 도달하고, 본 실시예의 표시 장치는 센서(12a, 12b)를 스위칭하여 화상 취득을 행한다.
본 실시예의 어레이 기판(21) 상에 모두 형성되는, 회로(2~5) 각각에 사용되는 화소 TFT(11)를 포함하는 화소 어레이부(1) 및 각각의 트랜지스터들은 n 채널 TFT과 p 채널 TFT이다. n 채널 및 p 채널 TFT(이하, 총괄하여 TFT라 칭함.)는 공통 제조 공정에서 형성된다.
이하, 도 7a ~ 7e 및 도 8a ~ 8e를 사용하여, n 채널 및 p 채널 TFT의 제조 공정을 설명할 것이다.
우선, 유리 절연 기판(31) 상에 SiNx나 Si0x 등으로 이루어지는 언더코트층을 CVD법에 의해 형성한다. 언더코트층을 형성하는 이유는, 유리 기판(31) 상에 형성되는 소자에 불순물이 확산되지 않도록 하기 위해서이다.
다음에, PECVD 법이나 스퍼터링법 등에 의해, 절연 기판(31) 상에 비정질 실리콘막을 형성한 후, 비정질 실리콘막에 레이저를 조사하여 결정화시켜, 다결정 실리콘막(32)을 형성한다.
다음에, 다결정 실리콘막(32)을 패터닝한 후, PECVD 법이나 ECR-CVD법 등으로 형성한 Si0x 막으로 이루어지는 제1 절연층(33)을 형성한다. 그 이후에, 다결정 실리콘막(32) 내에서 n 채널 및 p 채널 TFT가 형성되는 영역에 불순물로서 저농도의 붕소를 주입하여, p- 층을 형성한다(도 7a, 도 8a).
다음에, 레지스트 등(34)을 마스크로 이용하여, n 채널 TFT가 형성되는 영역에 인 이온을 주입하여, 다결정 실리콘막(32)의 일부에 n+ 층을 형성한다(도 7b). 레지스트(34)는 p 채널 TFT가 형성되는 영역에 인 이온이 주입되는 것을 막는다(도 8b).
다음에, 제1 절연층(33) 상에는 Mo-Ta나 Mo-W 등을 사용하여 제1 금속층이 형성되고, 제1 금속층을 패터닝하여, 제2 게이트 전극(35b)을 형성한다. 다음에, 레지스트 등(34)을 마스크로 사용하여, p 채널 TFT가 형성되는 영역에 불순물로서 붕소 이온이 주입된다(도 8c). 레지스트(34)는 n 채널 TFT가 형성되는 영역에 붕소 이온이 주입되는 것을 막는다.(도 7c)
다음에, 레지스트 등(34)을 마스크로 사용하여, n 채널 TFT가 형성되는 영역에 저농도의 인 이온을 주입한다(도 7d). 레지스트 등(34)으로 마스크되어 있는 개소의 바로 아래 위치하는 다결정 실리콘막은 p- 층으로서 남아 있는다. 레지스트(34)는 p 채널 TFT가 형성되는 영역에 인 이온이 주입되는 것을 막는다(도 8d). 레지스트(34)를 사용하는 대신, 소정 형상으로 패터닝한 제1 금속층을 이용해도 좋다. 레지스트(34)와 제1 금속층 모두 이온 주입을 차단하는 동일한 효과를 갖는다. 제조 공정의 여러 상황 등을 고려하여, 보다 유리한 쪽을 이용할 수 있다.
다음에, 소위 수소화를 행한다. 수소화란, 기판을 수소의 플라즈마 내에 노출시키는 공정이다. 이 공정은, CVD 장치를 이용하여 행해진다. 수소화에 의해, 다결정 실리콘막(32) 내에서, TFT의 채널이 형성되는 영역 내의 댕글링 본드를 종단시킬 수 있다. 이러한 수소화는 TFT의 누설 전류를 억제할 목적으로 행해진다. 기판을 수소의 플라즈마에 노출시키면, 수소는 게이트 전극(35b)에 의해 차단되고, 게이트 전극이 존재하지 않는 부분부터 돌아서, 다결정 실리콘막(32)에 들어간다. 이러한 수소화는 이하 상세히 설명될 것이다.
수소화에 이어, 동일한 CVD 장치 속에서, Si0x로 이루어지는 제2 절연층(36)이 제1 절연층(33) 상에 형성된다. 다음에, 컨택트 홀을 설치하여 n 채널 및 p 채널 TFT의 영역을 노출하고, 그 노출된 영역에 제2 금속층(37)이 형성된다. 제2 금속층(37)이 패터닝되어, 소스/드레인 전극이 형성된다(도 7e, 도 8e). 마지막으로, 패시베이션막으로서 SiN 막이 형성되어, n 채널 TFT과 p 채널 TFT가 완성된다.
이어서, 도 9a ~ 9e를 사용하여, PIN 구조를 갖는 광 다이오드 D1, D2의 제조 공정이 설명될 것이다. 기본적으로, 광 다이오드 D1, D2는, p+ 층, p- 층, n- 층 및 n+ 층을 포함하는 PIN 구조를 갖는 것이 바람직하다. 이는, PIN 구조가 넓은 공핍층을 갖고, 광의 전류 변환 효율이 좋기 때문이다. 여기서, I층은 p+ 층과 n+ 층 사이에 형성되는 p- 층과 n- 층을 포함하는 층과 동일하다. n- 층은 열 누설 전류를 억제하는 데 유효하다. 열 누설 전류를 억제하는 만큼, 광전류의 ON/OFF 비가 높아지게 된다.
광 다이오드 D1, D2의 제조 공정에 있어서, 우선, PECVD 법이나 스퍼터링법 등에 의해, 절연 기판(31) 상에 비정질 실리콘막을 형성한 후, 비정질 실리콘막에 레이저를 조사하여 결정화시켜, 다결정 실리콘막(32)을 형성한다. 그 다음, 다결정 실리콘막(32)이 패터닝되어, PECVD법이나 ECR-CVD법 등에 의해 SiOx막으로 이루어진 제1 절연층(33)이 형성된다. 그 이후에, 다결정 실리콘막(32) 내에서, 광 다이오드 D1, D2가 형성되는 영역에 불순물로서, 저농도의 붕소를 이온 주입하여 p- 층을 형성한다(도 9a).
다음에, 레지스트 등(34)을 마스크로 사용하여, 다결정 실리콘막(32)의 일부에 인 이온을 주입하여, n+ 층을 형성한다(도 9b).
다음에, 제1 절연층(33) 상에 제1 금속층이 형성되고, 이 제1 금속층을 패터닝하여, 제1 게이트 전극(35a)을 형성한다. 그 후에, 레지스트 등(34)을 마스크로 사용하여, 광 다이오드 D1, D2가 형성되는 영역에 불순물로서 붕소 이온을 주입하여, 다결정 실리콘막(32)의 일부에 p+ 층을 형성한다(도 9c).
다음에, 레지스트 등(34)을 마스크로 하여, 다결정 실리콘막(32) 중에 저농도의 인 이온을 주입한다(도 9d). 레지스트 등(34)으로 마스크되어 있는 개소의 바로 아래에 위치한 다결정 실리콘막은 p- 층으로 남아 있다. 레지스트 등(34)을 사용하는 대신, 소정 형상으로 패터닝한 제1 금속층을 이용해도 좋다. 레지스트와 제1 금속층 모두 이온 주입을 차단하는 동일한 효과를 갖는다. 제조 공정의 여러 상황 등을 고려하여, 보다 유리한 쪽을 이용할 수 있다. 이어서, I 층의 수소화가 행해진다. 이러한 수소화는 이하 상세히 설명될 것이다.
다음에, 제1 절연층(33) 상에 제2 절연층(36)이 형성된다. 이후, 컨택트 홀을 설치하여, 광 다이오드의 전극들이 형성되는 영역을 노출하여, 이러한 노출된 영역에 제2 금속층이 형성되고, 이러한 제2 금속층은 패터닝되어 소정의 형상을 갖는다(도 9e).
도 9a ~ 9e에 도시된 광 다이오드는, 도 7a ~ 7e 및 도 8a ~ 8e에 도시된 TFT와 동일한 제조 공정으로 형성할 수 있다. 구체적으로, 도 7a, 도 8a 및 도 9a는 동일한 공정으로 형성된다. 마찬가지로, 도 7b, 도 8b 및 도 9b와, 도 7c, 도 8c 및 도 9c와, 도 7d, 도 8d 및 도 9d와, 도 7e, 도 8e 및 도 9e는 각각 동일한 공정으로 형성된다. 이와 같이, 제조 공정을 공유함으로써, 제조 비용의 삭감을 도모할 수 있다.
상술한 바와 같이, 본 실시 형태에서는, TFT와 광 다이오드 중 어느 쪽을 형성하는 경우에도, 수소화를 행하고 있다. 그러나, TFT를 형성하는 경우에 비해, 광 다이오드를 형성하는 경우에 있어, 수소화의 진행이 억제된다. 그 이유는 다음과 같다. 구체적으로, TFT의 경우에, 다결정 실리콘막(32) 중의 댕글링 본드를 수소화에 의해 종단시키는 편이 누설 전류가 적어져 보다 바람직하다. 이에 반해, 광 다이오드의 경우에는, 다결정 실리콘막(32) 중의 댕글링 본드를 종단시키지 않는 편이 트랩 준위가 증가하여, 광전 변환 효율이 향상되기 때문이다. 이는 다음과 같은 이유 때문이다. 보다 상세하게, 빛 누설 전류는, 소정의 에너지 갭 Eg보다 큰 에너지의 빛이 입사했을 때, 전자와 정공이 발생함으로써 생긴다. 따라서, 광 다이오드에 댕글링 본드가 많이 존재하면, 트랩 준위가 증가하여, 소정의 에너지 갭보다 작은 에너지의 빛에 대해서도 광전 변환이 일어난다.
본 발명자는, 도 10에 도시한 바와 같이, 게이트 전극의 길이가 길어질수록 빛 누설 전류가 많아지는 경향이 있는 것을 실험에 의해 확인하였다. 따라서, 본 실시예에서는, 도 12a 및 도 12b에 도시된 TFT의 채널 상에 배치된 제2 게이트 전극의 길이 LT(이하, TFT의 게이트 길이라 칭함)는 도 11a 및 도 11b에 도시된 광 다이오드 D1, D2의 I 층 상에 배치되고 MoW로 이루어진 제1 게이트 전극의 길이 Lp(이하, 광 다이오드의 게이트 길이라 칭함)보다 짧게 구성된다. 도 11b는 광 다 이오드 D1, D2의 p- 층 상에서 제1 게이트 전극이 형성되는 상태를 도시하고, 도 12b는 TFT의 p- 층 상에서 제2 게이트 전극이 형성되는 상태를 도시한다는 것에 유의한다.
게이트 길이에 의해 광 누설 전류를 가변 제어할 수 있는 이유는 이하와 같다. 도 13a에 있어 광 다이오드 D1, D2의 단면도, 및 도 13b에 있어 TFT의 단면도에 도시한 바와 같이, 수소화는 게이트 전극의 단부로부터 게이트 전극을 돌아가도록 발생한다. 따라서, 게이트 길이가 길수록, 게이트 전극의 바로 아래 지점 부근에서는 수소화가 일어나기 어렵게 된다. 따라서, 광 다이오드 D1, D2의 게이트 길이는 TFT의 게이트 길이 보다 길게 구성되어, TFT에 대한 수소화에 비해 광 다이오드 D1, D2에 대한 수소화의 진행을 억제한다. 따라서, 광 다이오드에서 종단되는 댕글링 본드의 비율은 TFT에서 종단되는 댕글링 본드의 비율보다 작게 된다. 결과적으로, 광 다이오드 D1, D2의 I 층에서 종단되지 않는 댕글링 본드로 인한 결함 밀도는 TFT의 채널부에서의 결함 밀도 보다 높게 된다.
예를 들어, 도 11b에 도시된 광 다이오드의 p- 층에 배치된 제1 게이트 전극의 게이트 길이는 도 12b에 도시된 TFT의 채널부 상에 배치된 제2 게이트 전극의 게이트 길이 보다 길게 이루어진다. 따라서, 광 다이오드 D1, D2의 p- 층에서의 결함 밀도는 TFT의 채널부에서의 결함 밀도보다 크게 된다.
또한, 수소화의 시간을 제어함으로써도, 수소화의 진행에 차이를 만든다. 구체적으로, 수소화 시간이 짧을수록, 댕글링 본드가 종단되는 비율이 작아진다. 따라서, 광 다이오드 D1, D2의 I 층을 수소화하기 위해 취하는 시간은 TFT의 채널 부를 수소화하기 위해 취하는 시간보다 짧게 한다. 따라서, 광 다이오드에서 종단되는 댕글링 본드의 비율이 TFT에서 종단되는 댕글링 본드의 비율보다 작게 된다. 결과적으로, 광 다이오드 D1, D2의 I 층에서의 결함 밀도는 TFT(11)의 채널부에서의 결함 밀도보다 높아지게 된다.
상술한 바와 같이, 본 실시 형태에서는, 표시 장치의 제조 공정에서, 광 다이오드 D1, D2의 I 층에 대한 수소화는 화소 TFT(11)의 채널부에 대한 수소화에 비해 진행이 억제된다. 따라서, 광 다이오드 D1, D2에서 종단된 댕글링 본드의 비율이 TFT에서의 비율보다 작게 되어, 광 다이오드 D1, D2의 I 층에서의 결함 밀도가 화소 TFT(11)의 채널부에서의 결함 밀도보다 높게 된다. 결과적으로, 화소 TFT(11)의 누설 전류를 억제하면서, 광 다이오드 D1, D2의 빛에 대한 감도를 향상시킬 수 있다.
또한, 빛이 조사되지 않을 때에도, 열 누설 전류가 발생하는 것이 알려져 있다. 열 누설 전류는 LDD 층(도 9e의 n- 층 부분)에 의해 억제된다. 또한, 게이트 길이가 길어질수록, 열 누설 전류는 억제된다. 따라서, TFT에서, 광 누설 전류와 열 누설 전류 모두를 억제하기 위해, 짧은 게이트 길이를 갖는 복수의 게이트 전극이 설치되어, 소위 더블 게이트 구조 또는 트리플 게이트 구조가 채택된다. 결과적으로, 짧은 게이트 길이로 수소화의 진행을 용이하게 함으로써 광 누설 전류를 억제하고, 총 게이트 길이를 길게 함으로써 열 누설 전류를 억제하는 것이 바람직하다.
이상의 이유에 의해, 본 실시예에 있어, 단일 게이트 전극의 게이트 길이 Lp 는 광 다이오드 D1, D2 및 화소 TFT(11) 등의 TFT에서 6um이고(도 11a), 트랜지스터 Q1∼Q4는 3um의 게이트 길이 LT를 갖는 두 개의 게이트 전극을 사용하여 더블 게이트 구조를 갖는다(도 12a).
이러한 실시예에서는, 광전 변환 소자를 광 다이오드 D1, D2를 사용하여 구성하는 예를 설명하였다. 그러나, 이러한 소자는 TFT를 사용하여 구성해도 좋다. 이러한 경우에, 광전 변환 소자인 TFT의 게이트 길이는 또 다른 TFT의 게이트 길이 보다 길게 구성되고, 이로써, 본 실시예와 유사한 효과를 얻을 수 있다.
[제2 실시예]
도 14의 단면도에 도시된 바와 같이, 제2 실시예에 따른 광 센서용 다이오드에 있어, 실리콘막(102)은 플라즈마 CVD법에 의해 유리 절연 기판(101) 상에 약 150㎚ 정도의 두께로 형성된다. 실리콘막(102)은 질화 실리콘 또는 산화 실리콘, 혹은 이들의 적층에 의해 형성된다. 실리콘막(102) 상에는 다결정 실리콘으로 구성된 반도체층(110)이 50nm 정도의 두께로 형성된다. 이 반도체층(110)은 p형 불순물이 주입된 p 영역(111)과, 불순물을 거의 포함하지 않은 i 영역(112)과, n형 불순물이 주입된 n 영역(113)이 이러한 순서로 서로 인접 배치하여 형성된다. p 영역(111)에는, 예를 들어, 1×1O19[atm/cm3] 정도의 고농도로 붕소가 주입된다. n 영역(113)에는 1×1019[atm/cm3] 정도의 고농도로 인이 주입된다. i 영역(112)은, 예기치 않은 불순물에 의해 야기되는 특성 변동을 방지하기 위해, p 영역(111) 및 n 영역(113) 보다 1×1015[atm/cm3] 정도 낮은 농도로 붕소 또는 인이 주입된 영역일 수 있다.
반도체층(110)이 형성되는 실리콘막(102) 상에는, 절연막으로서 50∼100㎚ 정도의 두께를 갖도록 산화 실리콘막(103)이 형성된다. 산화 실리콘막(103) 상에는, 적어도 i 영역(112)을 덮도록 몰리브덴 텅스텐 합금으로 이루어지는 게이트 전극(114)이 300nm 정도의 두께로 형성된다. 이러한 상태에서, 산화 실리콘막(103) 상에는 산화 실리콘막(104)이 더 형성된다. 산화 실리콘막(104) 상에는, p 영역(111), n 영역(113)의 각각에 대응하는 위치에, 몰리브덴 및 알루미늄 적층막으로 이루어지는 애노드 전극(115), 캐소드 전극(116)이 형성된다. 구체적으로, 전극 각각의 정점은 600㎚ 정도의 두께이다. 애노드 전극(115) 및 캐소드 전극(116)의 본체부 각각은 산화 실리콘막(103)과 산화 실리콘막(104)에 뚫린 컨택트 홀을 통해, p 영역(111) 및 n 영역(113)에 각각 접촉하도록 형성된다. 이러한 상태에서, 산화 실리콘막(104) 상에는 질화 실리콘막(105)이 더 형성된다.
상술한 바와 같이, 이러한 실시예에 따른 광 센서용 다이오드는, 광 센서용의 pin 형 박막 다이오드의 i 영역(112) 상측에 절연막을 개재하여 게이트 전극(114)을 설치한 구성을 갖는다.
도 15의 회로도에 도시된 바와 같이, 본 실시예의 광 센서용 다이오드를 이용한 회로의 일례에 있어서, 광 센서용 다이오드(100)의 애노드 전극(115)에는 바이어스 전압 Vpn이 공급되고, 게이트 전극(114)에는 게이트 전압 Vgn이 공급된다. 캐소드 전극(116)은 접지된다.
도 16의 그래프는 도 15에 도시된 회로도에 있어서 게이트 전압 Vgn을 0V로 설정한 경우의 전류-전압 특성을 도시한다. 구체적으로, 이 그래프는, 게이트 전극이 없는 종래의 광 센서용 다이오드의 전류 전압 특성에 상당하는 것이다. 이 그래프는 광을 조사하지 않은 경우의 특성(401)과, 광을 조사한 경우의 특성(402)을 도시한다. 광을 조사한 경우에는, 광 센서용 다이오드(100)에 역 바이어스 전류가 흐르기 시작하는 Vpn= OV에 누설 전류가 발생한다.
도 17의 그래프는, 도 15에 도시된 회로도에 있어서 게이트 전압 Vgn으로서 일정한 역 바이어스 전압을 인가했을 때의 광 센서용 다이오드(100)의 전류 전압 특성을 나타낸다. 이 그래프는 광을 조사하지 않은 경우의 특성(403)과, 광을 조사한 경우의 특성(404)을 도시한다. Vgn<Vpn<O의 범위 내에서는 전류가 전혀 흐르지 않는다는 특징적인 특성이 얻어졌다. 이러한 특성은, 애노드 단자(115)와 캐소드 단자(116) 사이의 역 바이어스 전압이 게이트 전극(114)에 인가된 역 바이어스 전압보다 커질 때까지는 전류가 흐르기 시작하지 않는다는 것을 도시한다. 구체적으로, 상기 특성은 광 센서용 다이오드에 전류가 흐르기 시작할 때의 바이어스 전압의 임계치를 게이트 전압 Vgn에 의해 제어할 수 있다는 것을 나타낸다.
상술한 바와 같이, 본 실시예에 따르면, pin 형의 광 센서용 다이오드의 i 영역(112) 상측에 절연막을 개재하여 게이트 전극(114)을 설치하여, 광 센서용 다이오드에 전류가 흐르기 시작할 때의 바이어스 전압의 임계치가 게이트 전압에 의해 제어될 수 있다. 결과적으로, 광이 조사된 상태에서 게이트 전극보다 높은 바이어스 전압이 인가되지 않은 광 센서용 다이오드에 누설 전류가 흐르는 것을 막을 수 있다.
이러한 실시예에서, 게이트 전극(114)을 설치한 광 센서용 다이오드로서, 도 14에 도시된 단면 구조를 갖는 것이 이용되었다. 그러나, 광 센서용 다이오드는 이것에 한정되는 것이 아니다. 예를 들면, 도 18의 단면도에 도시된 바와 같이, i 영역(112)과 n 영역(113)의 사이에, 1×1017[atm/cm3] 정도의 저농도로 인이 주입된 n 영역(201)을 구비한 광 센서용 다이오드를 이용해도 좋다.
이러한 경우의 반도체층(110)은, 고농도로 붕소가 주입된 p 영역(111)과, 불순물을 거의 포함하지 않은 i 영역(112)과, 저농도로 인이 주입된 n 영역(201)과, 고농도로 인이 주입된 n 영역(113)을 이러한 순서로 서로 인접 배치하여 형성된다. 이러한 경우에도, 상기와 마찬가지로 도 17에 도시된 전류 전압 특성이 얻어져서, 광이 조사된 상태에서 바이어스 전압이 인가되어 있지 않은 광 센서용 다이오드에 누설 전류가 흐르는 것을 방지할 수 있다.
본 실시예에 설명된 광 센서용 다이오드는 제1 실시예의 광 다이오드 D1, D2에 적용될 수 있다.
[제3 실시예]
도 19의 회로도에 도시된 바와 같이, 제3 실시예의 회로 구성에 있어서, 바이어스 전압 Vnp은 광 센서용 다이오드(100)의 캐소드 전극(116)에 공급되고, 게이트 전압 Vgp은 게이트 전극(114)에 공급된다. 애노드 전극(115)은 접지된다.
도 20의 그래프는, 도 19에 도시된 회로도에 있어서 게이트 전압 Vgp으로서 일정한 전압을 인가했을 때의 광 센서용 다이오드(100)의 전류 전압 특성을 나타낸 다. 이 그래프는 광 센서용 다이오드(100)에 대하여 광을 조사하지 않은 경우의 특성(405)과, 광을 조사한 경우의 특성(406)을 도시한다. 이 그래프는, 광을 조사했을 때의 전류(이하, "광조사 시간 전류"라 함)와 비 조사일 때의 전류(이하, "비 조사 시간 전류"라 함)의 전류비, 광조사 시간 전류/비 조사 시간 전류는, 0≤Vgp≤Vnp의 범위에서 2 자리수 이상이 되는 양호한 특성을 도시하였다. 특히 그래프는 Vgp= Vnp/2일 때 최대의 전류비를 도시하였다. 이하, 이러한 특성들을 고려한 회로의 구성에 대하여 설명한다.
도 21의 회로도에서, 게이트 제어형의 광 센서용 다이오드(100)의 게이트 전극(114)이 캐소드 전극(116)에 접속되고, 게이트 전극(114)과 캐소드 전극(116) 모두에 바이어스 전압 Vnp이 공급된다. 애노드 전극(115)은 접지된다. 이러한 구성에 의해, Vgp=Vnp가 되어 양호한 광조사 시간 전류/비 조사 시간 전류의 전류비가 얻어진다.
도 22의 회로도에서, 게이트 제어형의 광 센서용 다이오드(100)의 게이트 전극(114)이 애노드 전극(115)에 접속되고, 게이트 전극(114)과 애노드 전극(115) 모두 접지된다. 캐소드 전극(116)에는 바이어스 전압 Vnp이 공급된다. 이러한 구성에 의해, Vgp=0가 되어 양호한 광조사 시간 전류/비 조사 시간 전류의 전류비가 얻어진다.
도 23의 회로도에서, 게이트 제어형의 광 센서용 다이오드(100)의 게이트 전극(114)이 제1 정전 용량 소자(701)를 통해 애노드 전극(115)에 접속된다. 또한, 게이트 전극(114)은 정전 용량 소자(701)와 정전 용량이 거의 같은 제2 정전 용량 소자(702)를 통해 캐소드 전극(116)에 접속된다. 애노드 전극(115)은 접지되고, 캐소드 전극(116)에는 바이어스 전압 Vnp이 공급된다. 이러한 구성에 의해, Vgp=Vnp/2가 되어 가장 양호한 광조사 시간 전류/비 조사 시간 전류의 전류비가 얻어진다.
게이트 전극(114)과 애노드 전극(115)의 사이 및 게이트 전극(114)과 캐소드 전극(116)의 사이에 각각 정전 용량 소자를 설치한다. 그 결과, 게이트 전극(114)의 전위가 항상 애노드 전위와 캐소드 전위의 중간 전위가 된다. 따라서, 주변 배선의 유도 기전력, 정전기, 표면부착 전하 등의 외란에 영향을 받지 않게 되어, 저항이 크게 변하지 않고, 안정적으로 정확한 광량을 검출할 수 있게 되는 것이다.
이하, 도 23에 도시된 정전 용량 소자(701) 및 정전 용량 소자(702)의 구조에 대해 도 24, 도 25 및 도 26의 평면도를 참조하여 보다 상세히 설명한다. 도 25는, 도 24의 정전 용량 소자(701) 및 정전 용량 소자(702)가 배치되는 ⅩⅩⅤ-ⅩⅩⅤ 부분의 단면도이다. 도 26은, 도 24의 광 센서용 다이오드(100)가 배치되는 ⅩⅩⅥ-ⅩⅩⅥ 부분의 단면도이고, 기본적으로는 도 18에 도시한 광 센서용 다이오드의 단면과 마찬가지의 구성을 나타내고 있다.
도 25에 도시된 바와 같이, 플라즈마 CVD법에 의해 절연 기판(101) 상에 실리콘막(102)이 150㎚ 정도의 두께로 형성된다. 실리콘막(102) 상에, 고립된 다결정 실리콘막(801) 및 다결정 실리콘막(804)이 50nm 정도의 두께로 각각 형성된다. 다결정 실리콘막(801, 804)에는, 1×1019[atm/cm3] 정도의 고농도로 붕소 또는 인이 주입된다. 실리콘막(102) 상에는, 산화 실리콘막(103)이 50∼100nm 정도의 두께로 더 형성된다. 산화 실리콘막(103) 상에는, 다결정 실리콘막(801), 다결정 실리콘막(804)에 각각 중첩되는 위치에 몰리브덴 텅스텐 합금으로 이루어지는 상부 전극(802), 상부 전극(805)이 300㎚ 정도의 두께로 각각 형성된다. 이러한 상태에서, 산화 실리콘막(103)상에는, 산화 실리콘막(104)이 더 형성된다. 산화 실리콘막(104) 상에는, 다결정 실리콘막(801, 804)에 각각 대응하는 위치에, 몰리브덴 및 알루미늄 적층막으로 이루어지는 인출 전극(803)과 인출 전극(806)이 약 600nm의 두께로 형성된다. 인출 전극(803)과 인출 전극(806)은 산화 실리콘막(103)과 산화 실리콘막(104)에 뚫린 컨택트 홀을 통해 다결정 실리콘막(801)과 다결정 실리콘막(804)에 각각 접촉하도록 형성된다. 산화 실리콘막(104) 상에는 질화 실리콘막(105)이 형성된다.
다결정 실리콘막(801, 804)은 도 26에 도시된 반도체층(110)과 동층에 형성되고, p 영역(111) 및 n 영역(113)과 같은 정도의 농도로 불순물이 주입된다. 상부 전극(802, 805)은 도 26에 도시된 게이트 전극(114)과 공통으로 형성된다. 인출 전극(803)은 애노드 전극(115)과 공통으로 형성되고, 인출 전극(806)은 캐소드 전극(116)과 공통으로 형성된다.
상술한 바와 같이, 다결정 실리콘막(801)과 상부 전극(802)과의 중첩 부분을 사용하여 정전 용량 소자(701)를 형성하고, 다결정 실리콘막(804)과 상부 전극(805)과의 중첩 부분을 사용하여 정전 용량 소자(702)를 형성한다. 따라서, 정전 용량 소자(701, 702)가, 광 센서용 다이오드(100)를 형성할 때 동시에 형성될 수 있게 된다.
다음으로, 도 23에 도시된 회로의 다른 구조가 도 27, 도 28 및 도 29의 평면도를 참조하여 설명된다. 도 28은 도 27의 정전 용량 소자(701, 702)가 배치되어 있는 ⅩⅩⅧ-ⅩⅩⅧ 부분의 단면도이다. 도 29는 도 27의 광 센서용 다이오드(100)가 배치되어 있는 ⅩⅩⅨ-ⅩⅩⅨ 부분의 단면도이고, 기본적으로는 도 18에 도시한 광 센서용 다이오드와 마찬가지의 구성을 나타내고 있다.
도 28에 도시된 바와 같이, 플라즈마 CVD법에 의해 절연 기판(101) 상에 실리콘막(102)이 150nm 정도의 두께로 형성된다. 실리콘막(102) 위에, 산화 실리콘막(103)이 50∼100nm 정도의 두께로 형성된다. 산화 실리콘막(103) 상에는, 몰리브덴 텅스텐 합금으로 이루어지는 하부 전극(901) 및 하부 전극(903)이 300nm 정도의 두께로 각각 형성된다. 산화 실리콘막(103) 상에 산화 실리콘막(104)이 더 형성된다. 산화 실리콘막(104) 상에는, 하부 전극(901, 903)에 중첩되도록, 몰리브덴 및 알루미늄 적층막으로 이루어지는 인출 전극(902, 904)이 약 600nm의 두께로 형성된다. 이러한 상태에서, 산화 실리콘막(104) 상에는 질화 실리콘막(105)이 형성된다.
하부 전극(901, 903)은 도 29에 도시된 게이트 전극(114)과 공통으로 형성된다. 인출 전극(902)은 애노드 전극(115)과 공통으로 형성되고, 인출 전극(904)은 캐소드 전극(116)과 공통으로 형성된다.
상술한 바와 같이, 하부 전극(901)과 인출 전극(902)과의 중첩 부분을 사용하여 정전 용량 소자(701)를 형성하고, 하부 전극(903)과 인출 전극(904)과의 중첩 부분을 사용하여 정전 용량 소자(702)를 형성한다. 따라서, 정전 용량 소자(701, 702)가 광 센서용 다이오드(100)를 형성할 때에 동시에 형성될 수 있게 된다.
도 30은 도 23에 도시된 회로의 또 다른 구조를 도시하는 단면도이다. 기본적인 구조는, 도 14의 단면도에 도시한 것과 거의 마찬가지이다. 그러나, 도 30에 있어서는, p 영역(111)과 n 영역(113) 모두에 게이트 전극(114)이 중첩되도록 형성된다. 게이트 전극(114)과 p 영역(111)과의 중첩 부분이 정전 용량 소자(701)를 형성하고, 게이트 전극(114)과 n 영역(113)과의 중첩 부분이 정전 용량 소자(702)를 형성한다. 도 14와 동일한 구성 요소에는 동일한 참조 번호를 붙이고, 여기서 중복된 설명은 생략한다는 것에 주의한다.
도 23에 도시된 회로의 또 다른 구조는 도 31의 단면도를 이용하여 설명된다. 도 31에 있어서, 산화 실리콘막(104) 상에, 애노드 전극(115)과 캐소드 전극(116)의 각각이, 게이트 전극(114)과 중첩되도록 형성된다. 애노드 전극(115)과 게이트 전극(114)과의 중첩 부분이 정전 용량 소자(701)를 형성하고, 캐소드 전극(116)과 게이트 전극(114)과의 중첩 부분이 정전 용량 소자(702)를 형성한다. 도 14와 동일한 구성 요소에는 동일한 참조 번호를 붙이고, 여기서 중복되는 설명은 생략한다는 것에 주의한다.
도 30 또는 도 31에 도시한 바와 같은 구조로 하여, 정전 용량 소자(701, 702)가, 광 센서용 다이오드(100)를 형성할 때 동시에 형성될 수 있게 된다.
따라서, 본 실시예에 따르면, 도 21에 도시한 바와 같이, 게이트 전극(114)을 캐소드 전극(116)에 접속하므로, 게이트 전압 Vgp이 바이어스 전압 Vnp와 같게 된다. 결과적으로, 양호한 광조사 시간 전류/비 조사 시간 전류의 전류비를 얻을 수 있다.
본 실시예에 따르면, 도 22에 도시한 바와 같이, 게이트 전극(114)을 애노드 전극(115)에 접속하도록 하여, 양호한 광조사 시간 전류/비 조사 시간 전류의 전류비를 얻을 수 있다.
본 실시예에 따르면, 도 23에 도시한 바와 같이, 게이트 전극(114)과 애노드 전극(115)의 사이에 제1정전 용량 소자(701)를 형성하고, 게이트 전극(114)과 캐소드 전극(116)의 사이에 제2정전 용량 소자(702)를 형성한다. 그 결과, 게이트 전압 Vgp이 바이어스 전압 Vnp의 반이 된다. 따라서, 가장 양호한 광조사 시간 전류/비 조사 시간 전류의 전류비를 얻을 수 있다.
본 실시예에 따르면, 도 25에 도시한 바와 같이, 제1 정전 용량 소자(701)를 반도체층(110)과 동층인 다결정 실리콘막(801)과, 다결정 실리콘막(801)에 중첩되도록 형성되는 게이트 전극(114)과 공통인 상부 전극(802)과의 중첩 부분에 의해 형성한다. 또한, 제2 정전 용량 소자(702)를 반도체층(110)과 동층인 다결정 실리콘막(804)과, 다결정 실리콘막(804)에 중첩되도록 형성되는 게이트 전극(114)과 공통인 상부 전극(805)과의 중첩 부분에 의해 형성한다. 따라서, 정전 용량 소자(701, 702)를 광 센서용 다이오드(100)를 형성할 때 동시에 형성할 수 있다.
본 실시예에 따르면, 도 28에 도시한 바와 같이, 제1 정전 용량 소자(701)를, 게이트 전극(114)에 공통인 하부 전극(901)과, 하부 전극(901)에 중첩되도록 설치된 애노드 전극과 공통인 인출 전극(902)과의 중첩 부분에 의해 형성한다. 또 한, 제2 정전 용량 소자(702)를, 게이트 전극(114)과 공통인 하부 전극(903)과, 하부 전극(901)에 중첩되도록 설치된 캐소드 전극과 공통인 인출 전극(904)과의 중첩 부분에 의해 형성한다. 따라서, 정전 용량 소자(701, 702)를, 광 센서용 다이오드(100)를 형성할 때 동시에 형성할 수 있다.
본 실시예에 따르면, 도 30에 도시한 바와 같이, 제1 정전 용량 소자(701)를 p 영역(111)과, p 영역(111)에 대하여 중첩되도록 형성되는 게이트 전극(114)과의 중첩 부분에 의해 형성한다. 또한, 제2 정전 용량 소자(702)를 n 영역(113)과, n 영역(113)에 대하여 중첩되도록 형성되는 게이트 전극(114)과의 중첩 부분에 의해 형성한다. 따라서, 정전 용량 소자(701, 702)를, 광 센서용 다이오드(100)를 형성할 때 동시에 형성할 수 있다.
본 실시예에 따르면, 도 31에 도시한 바와 같이, 제1 정전 용량 소자(701)를, 게이트 전극(114)과, 게이트 전극(114)에 대하여 중첩되도록 형성되는 애노드 전극(115)과의 중첩 부분에 의해 형성한다. 또한, 제2 정전 용량 소자(702)를, 게이트 전극(114)과, 게이트 전극(114)에 대하여 중첩되도록 형성되는 캐소드 전극(116)과의 중첩 부분에 의해 형성한다. 따라서, 정전 용량 소자(701, 702)를, 광 센서용 다이오드(100)를 형성할 때 동시에 형성할 수 있다.
본 실시예에 기술된 광 센서용 다이오드는 상기 제1 실시예에 기술된 광 다이오드 D1, D2에 적용될 수 있다.
[제4 실시예]
제4 실시예에 있어서, 제2 및 제3 실시예의 광 센서용 다이오드가 적용 가능 한 화상 취득 회로에 대해 설명한다. 도 32의 화상 취득 회로에 있어서, 복수의 신호선(602a, 602b …)과, 복수의 선택선(603a, 603b …)이 상호 교차하도록 유리 절연 기판 위에 배선된다. 각 교차부에는 광 센서용 다이오드(100a, 100b …)가 1개씩 배치된다. 신호선(602a, 602b …)은 각각 선택 스위치(605a, 605b …)를 통해 전류 증폭기(606)에 접속된다.
각 광 센서용 다이오드(100)의 배선에 대해서는, 도 15에 도시한 회로 구성에 기초한다. 구체적으로, 캐소드 단자는 임의의 다이오드에 대응하는 선택선(603)에 접속되고, 애노드 단자는 임의의 다이오드에 대응하는 신호선(602)에 접속되고, 게이트 단자는 전체 다이오드에 공통인 공통 제어선(601)에 접속된다. 예를 들면, 광 센서용 다이오드(100b)에 있어, 캐소드 단자는 선택선(603b)에 접속되고, 애노드 단자는 신호선(602a)에 접속된다.
다음에, 본 실시예의 화상 취득 회로의 구동 방법에 대해 설명한다. 우선, 모든 선택선(603)의 전위를 예를 들면, 0V로 하고, 공통 제어선(601)에 예를 들면 3V의 역 바이어스 전압을 인가한다. 따라서, 전체 광 센서용 다이오드(100)에서, 선택선(603)을 통해 3V 이상의 역 바이어스 전압이 인가될 때까지 전류가 전혀 흐르지 않게 된다. 본 실시예의 회로에 광이 조사된 상태에서, 예를 들면, 광 센서용 다이오드(100b)의 광량을 검출하는 경우에는, 선택 스위치(605a)를 턴온하여 신호선(602a)와 전류 증폭기(606)를 서로 접속하고, 선택선(603b)에 예를 들면 5V 정도의 역 바이어스 전압을 인가한다. 이러한 경우, 광 센서용 다이오드(100b)의 캐소드 및 애노드 사이에는 게이트 전압보다 큰 전압이 인가된다. 따라서, 광 센서 용 다이오드(100b)에서 광량에 따른 전류가 전류 증폭기(606)로 흐른다. 이 때, 신호선(602a)에 접속된 다른 광 센서용 다이오드(100a, 100c)에서는 전류가 전혀 흐르지 않기 때문에, 광 센서용 다이오드(100b)로부터의 전류만을 정확하게 검출할 수 있다. 이와 같이, 신호선(602)과 선택선(603)을 주사함으로써, 원하는 위치의 광 센서용 다이오드(100)를 구동한다. 따라서, 원하는 광 센서용 다이오드로부터의 전류 신호를 화상 정보로서 추출하는 것에 의해 화상 취득을 수행한다.
따라서, 본 실시예에 따르면, 게이트 제어형의 광 센서용 다이오드(100)의 캐소드 단자를 화상 취득 회로의 선택선(603)에 접속하고, 애노드 단자를 신호선(602)에 접속하고, 게이트 전극을 공통 제어선(601)에 접속한다. 따라서, 공통 제어선(601)을 통해 게이트 전극에 인가하는 전압에 의해 광 센서용 다이오드에 전류가 흐르기 시작하는 바이어스 전압의 임계치를 제어할 수 있다. 또한, 광이 조사된 상태에서도 게이트 전압보다 높은 바이어스 전압이 인가되지 않는 광 센서용 다이오드에 누설 전류가 흐르는 것을 방지할 수 있다. 결과적으로, 높은 정밀도로 화상 취득을 행할 수 있다.
본 실시예에 따르면, 공통 제어선(601)을 통해 모든 광 센서용 다이오드의 게이트 전극에 일정한 전압을 인가함으로써, 전류가 흐르기 시작하는 바이어스 전압의 임계치를 결정한다. 광량을 검출하기 위한 광 센서용 다이오드가 접속된 신호선(602)의 선택 스위치(605)를 턴온하여, 게이트 전극에 인가한 전압보다 큰 바이어스 전압을 광량을 검출하기 위한 광 센서용 다이오드가 접속된 선택선(603)에 인가함으로써, 광 센서용 다이오드로부터의 전류만이 신호선(602)에 흐르게 된다. 결과적으로, 높은 정밀도로 화상 취득을 행할 수 있다.
또, 본 실시예에 있어서는, 광 센서용 다이오드 각각의 캐소드 단자를 선택선(603)에 접속하고, 애노드 단자를 신호선(602)에 접속하였다. 그러나, 애노드 단자를 선택선(603)에 접속하고, 캐소드 단자를 신호선(602)에 접속할 수도 있다.
또한, 본 실시예에 있어서는, 광 센서용 다이오드 각각의 배선은 도 15에 도시된 회로 구성에 기초한 것이다. 그러나, 상술한 것 이 외에도, 도 21, 도 22 또는 도 23에 도시된 회로 구성에 기초하는 것으로 해도 좋다. 이러한 경우에는, 양호한 광조사 시간 전류/비 조사 시간 전류의 전류비를 얻는 수 있고, 더 높은 정밀도로 화상 취득을 행할 수 있다.
본 실시예의 화상 취득 회로는 상기 제1 실시예에 도시된 표시 장치에 적용될 수 있다.
이상, 상세히 설명한 바와 같이, 본 발명에 따르면, 화소 내의 광전 변환 소자의 일부인 I 층의 결함 밀도를, 표시 소자의 채널부의 결함 밀도보다 높게 하기 때문에, 광전 변환부의 빛에 대한 감도를 높이면서, 표시 소자의 누설 전류를 억제할 수 있다.
이상, 설명한 바와 같이, 본 발명에 따른 광 센서용 다이오드에 따르면, 광이 조사된 상태에서 게이트 전압보다 높은 바이어스 전압이 인가되지 않은 광 센서용 다이오드에 누설 전류가 흐르는 것을 방지할 수 있다.
본 발명에 따른 화상 취득 회로에 따르면, 광 센서용 다이오드에 누설 전류 가 흐르는 것을 방지할 수 있고, 높은 정밀도로 화상 취득을 행할 수 있다.
본 발명에 따른 화상 취득 회로의 구동 방법에 따르면, 광량을 검출하기 위한 광 센서용 다이오드로부터의 전류만이 신호선에 흐르게 되기 때문에, 높은 정밀도로 화상 취득을 행할 수 있다.
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- p형 불순물들이 주입된 p 영역, n형 불순물들이 주입된 n 영역, 상기 p 영역 및 상기 n 영역들에 비해 불순물의 농도가 낮은 i 영역을 포함하는 반도체층;상기 p 영역에 접속된 애노드 전극;상기 n 영역에 접속된 캐소드 전극; 및상기 i 영역 상측에 절연막을 개재하여 설치된 게이트 전극을 포함하는 광 센서용 다이오드.
- 제9항에 있어서,상기 반도체층은 다결정 실리콘으로 형성되는 광 센서용 다이오드.
- 제9항에 있어서,상기 p형 불순물들은 붕소이고, 상기 n형 불순물들은 인인 광 센서용 다이오드.
- 제9항에 있어서,상기 i 영역과 상기 n 영역의 사이에, 상기 n 영역의 농도보다 낮은 농도로 n형 불순물들이 주입된 또 다른 n 영역을 더 포함하는 광 센서용 다이오드.
- 제9항에 있어서,상기 게이트 전극은 상기 캐소드 전극에 접속되는 광 센서용 다이오드.
- 제9항에 있어서,상기 게이트 전극은 상기 애노드 전극에 접속되는 광 센서용 다이오드.
- 제9항에 있어서,상기 게이트 전극과 상기 애노드 전극 사이에 형성된 제1 정전 용량 소자; 및상기 게이트 전극과 상기 캐소드 전극 사이에 형성된 제2 정전 용량 소자를 더 포함하는 광 센서용 다이오드.
- 제15항에 있어서,상기 제1 정전 용량 소자는, 상기 반도체층과 같은 층에 있는 다결정 실리콘막과, 상기 다결정 실리콘막에 중첩되도록 설치된, 상기 게이트 전극과 공통의 상부 전극에 의해 형성되고,상기 제2 정전 용량 소자는, 상기 반도체층과 같은 층에 있는 다결정 실리콘막과, 상기 다결정 실리콘막에 중첩되도록 설치된, 상기 게이트 전극과 공통의 상부 전극에 의해 형성되는 광 센서용 다이오드.
- 제15항에 있어서,상기 제1 정전 용량 소자는, 상기 게이트 전극과 공통인 하부 전극과, 상기 하부 전극에 중첩되도록 설치된, 상기 애노드 전극과 공통인 인출 전극에 의해 형성되고,상기 제2 정전 용량 소자는, 상기 게이트 전극과 공통인 하부 전극과, 상기 하부 전극에 중첩되도록 설치된, 상기 캐소드 전극과 공통인 인출 전극에 의해 형성되는 광 센서용 다이오드.
- 제15항에 있어서,상기 제1 정전 용량 소자는, 상기 p 영역과, 상기 p 영역에 대하여 중첩되도록 형성되는 게이트 전극에 의해 형성되고,상기 제2 정전 용량 소자는, 상기 n 영역과, 상기 n 영역에 대하여 중첩되도록 형성되는 게이트 전극에 의해 형성되는 광 센서용 다이오드.
- 제15항에 있어서,상기 제1 정전 용량 소자는, 상기 게이트 전극과, 상기 게이트 전극에 대하여 중첩되도록 형성되는 애노드 전극에 의해 형성되고,상기 제2 정전 용량 소자는, 상기 게이트 전극과, 상기 게이트 전극에 대하여 중첩되도록 형성되는 캐소드 전극에 의해 형성되는 광 센서용 다이오드.
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