KR20080065535A - 고감도 광 센서 소자 및 그를 이용한 광 센서 장치 - Google Patents

고감도 광 센서 소자 및 그를 이용한 광 센서 장치 Download PDF

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KR20080065535A
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미쯔하루 다이
도시오 미야자와
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가부시키가이샤 히타치 디스프레이즈
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Abstract

본 발명은, 고감도ㆍ저노이즈의 광 센서 소자와 다결정 실리콘 TFT를, 절연막 기판 상에 플래너 프로세스를 이용하여 동시에 형성한 광 센서 내장 화상 표시 장치를 제공한다. 광 센서 소자의 제1 전극(11)과 제2 전극(12)을 다결정 실리콘막으로 형성한 후, 그 상층에 광 센서 소자의 수광층(13)을 비정질 실리콘막으로 형성한다. 그 때, 다결정 실리콘 TFT를 동시에 형성한다.
고감도, 저노이즈, 광 센서, 화상 표시, 수광층, 다결정 실리콘, 비정질 실리콘, 플래너 프로세스

Description

고감도 광 센서 소자 및 그를 이용한 광 센서 장치{HIGHLY-SENSITIVE PHOTO SENSING ELEMENT AND PHOTO SENSING DEVICE USING THE SAME}
본 발명은, 절연막 기판 상에 형성한 박막 광 센서 소자 및 그를 이용한 광 센서 장치에 관한 것으로, 특히 X선 촬상 장치, 생체 인증용 근적외선 검출 장치 등의 광 센서 어레이, 또는 광 센서를 이용한 터치 패널 기능, 조광 기능, 입력 기능을, 표시 패널에 내장한 화상 표시 장치, 예를 들면 액정 디스플레이, 유기 EL(Electro Luminescence) 디스플레이, 무기 EL 디스플레이, EC(Electro Chromic) 디스플레이에 사용되는 저온 프로세스 반도체 박막 트랜지스터, 저온 프로세스 광전도 소자 또는 저온 프로세스 광 다이오드 소자에 관한 것이다.
X선 촬상 장치는, 의료용 장치로서 없어서는 안 되는 것으로 되어 있고, 장치의 조작 간소화, 장치의 저코스트화는, 항상 요구되는 과제로 되어 있다. 또한, 최근에는 생체 인증의 일 수단으로서, 손가락 정맥, 손바닥 정맥 인증이 주목받고 있고, 이들 정보의 판독 장치의 개발이 급무로 되어 있다. 이들 장치에서는, 정보 판독을 위해, 일정한 면적을 차지하는 광 검출용의 센서 어레이, 소위 에리어 센서가 필요하고, 이 에리어 센서를 저코스트로 제공하는 것이 필요하다. 이 요구로부 터, 글래스 기판으로 대표되는 저렴한 절연 기판 상에, 반도체 형성 프로세스(플래너 프로세스)에 의해 에리어 센서를 형성하는 방법이, 하기 비특허 문헌 1에서 제안되어 있다.
에리어 센서와는 다른 제품 분야에서, 광 센서가 요구되어 있는 것으로서는, 중소형 디스플레이가 있다. 중소형 디스플레이는, 휴대 전화, 디지털 스틸 카메라, PDA 등의 모바일 기기의 표시 용도나 차재용 디스플레이로서 이용되고, 다기능화, 고성능화가 필요하게 되어 있다. 광 센서는, 조광 기능(하기 비특허 문헌 2), 터치 패널 기능을 디스플레이에 부가하기 위한, 유력한 수단으로서 주목받고 있다. 그러나, 중소형 디스플레이에서는, 대형 디스플레이와 달리, 패널 코스트가 낮기 때문에, 광 센서나 센서 드라이버를 실장함에 따른 코스트 상승이 크다. 따라서 글래스 기판 상에, 화소 회로를 반도체 형성 프로세스(플래너 프로세스)를 이용하여 형성할 때에, 동시에 광 센서나 센서 드라이버를 형성하고, 코스트 상승을 억제하는 기술이 유효한 기술로서 주목받고 있다.
이상 예를 든 제품군에서 필요로 되는 과제는, 저렴한 절연 기판 상에, 광 센서 소자나 센서 드라이버를 형성하는 것이다. 센서 드라이버는, 통상적으로 LSI로 구성되고, 단결정 실리콘 웨이퍼 상에 형성된 MOS 트랜지스터, 또는 그에 준하는 고성능의 스위치 소자가 필요로 된다. 이와 같은 과제를 해결하기 위해서는, 이하의 기술이 유효하다.
액티브 매트릭스 방식 액정 디스플레이, 유기 EL 디스플레이, 이미지 센서의 화소 및 화소 구동 회로 소자로서, 채널이 다결정 반도체로 구성되는 박막 트랜지 스터(이하 「다결정 반도체 TFT」라고 함)가 개발되어 있다. 다결정 반도체 TFT는, 다른 구동 회로 소자에 비해, 구동 능력이 큰 점에서 유리하고, 화소와 동일한 글래스 기판 상에 주변 구동 회로를 탑재할 수 있다. 이에 의해 회로 사양의 커스텀화, 화소 설계, 형성 공정의 동시 진행에 의한 저코스트화나, 구동 LSI와 화소의 접속부의 기계적 취약성 회피에 의한 고신뢰화를 실현할 수 있다고 기대된다.
액정 디스플레이용의 다결정 반도체 TFT는, 코스트면의 요청으로부터 글래스 기판 상에 형성된다. 글래스 기판 상에 TFT를 형성하는 프로세스에서는, 글래스의 내열 온도가 프로세스 온도를 규정한다. 글래스 기판에 열적 데미지를 주지 않고, 고품질의 다결정 반도체 박막을 형성하는 방법으로서, 엑시머 레이저를 이용하여, 전구 반도체층을 용융, 재결정화하는 방법(ELA법 : Excimer Laser Anneal)이 있다. 본 형성법에 의해 얻어진 다결정 반도체 TFT는, 종래의 액정 디스플레이에 사용되어 있는 TFT(채널이 비정질 반도체로 구성됨)에 비해, 구동 능력은 100배 이상으로 개선되므로, 드라이버 등 일부의 회로를 글래스 기판 상에 탑재할 수 있다.
광 센서에 관해서는, 동일한 다결정 반도체 TFT를 이용하는 방법이나, 화소 회로, 드라이버 회로를 형성함과 동시에, PIN형 다이오드를 형성하는 방법이, 하기 특허 문헌 1에 기재되어 있다. 광 센서에 요구되는 특성은, 고감도, 저노이즈이다. 광 센서 소자에 한하여 생각하면, 고감도란, 어떤 강도의 광에 대해, 가능한 한 큰 신호를 출력하는 것이며, 광-전류 변환 효율이 높은 재료, 소자 구조가 요구된다. 저노이즈란, 광이 입사하고 있지 않을 때의 신호가 가능한 한 작다고 하는 것을 의미한다.
도 11은 종래의 광 센서 소자의 단면도이다. 도 11의 (a)는, 비정질 실리콘막을 수광층(113)으로 한 세로 구조형의 PIN형 다이오드 소자, 도 11의 (b)는, 비정질 실리콘막을 수광층(113)으로 하고, 전하가 접합면에 대해, 평행 방향으로 흐르는 구조형(가로 구조형)의 TFT 소자이다. 어느 쪽도 광 센서 소자로 된다.
도 11의 (a)에 도시한 광 센서 소자는, 제1 금속 전극층(111)과 제2 금속 전극층(112) 사이에 끼워진 비정질 실리콘막의 수광층(113)과, 이 수광층(113)과 각 전극층과의 계면에 형성된 불순물 도입층(120)으로 이루어진다. 이 광 센서 소자는, 절연 기판(110) 상에 형성되고, 각 전극층은 층간 절연막(115)으로 절연되어 전극 배선(114)에 접속되고, 절연 보호막(117)으로 덮여져 있다.
도 11의 (b)에 도시한 광 센서 소자는, 소스 전극(131), 게이트 전극(132) 및 드레인 전극(133)과 비정질 실리콘막의 수광층(113)과, 이 수광층(113)과 각 전극과의 계면에 형성된 불순물 도입층(120)으로 이루어진다. 이 광 센서 소자는, 절연 기판(110) 상에 형성되고, 절연 보호막(117)으로 덮여져 있다.
도 11에서, 절연 기판(110) 상에 센서 소자의 수광층(113)을 형성하는 반도체 재료는, 환경 문제나, 드라이버 회로(또는 화소 회로)를 동시에 형성할 때의 프로세스 정합성이라고 하는 관점에서 고려한 경우, 실리콘, 실리콘 게르마늄 등의 실리콘계 재료가 좋다. 실리콘계 재료에서는, 적외로부터 가시의 파장 영역에서는, 흡수된 광 중, 거의 모두가 전류로 변환된다. 따라서, 흡수 계수가 높은 것이 센서 소자에 적합하게 된다.
또한, 반도체의 비정질 또는 결정 혹은 다결정 등의 고상의 상태(이하 「 상(Phase) 상태」라 함)에 주목하면, 흡수 계수는 전파장 영역에서, 비정질이 가장 높고, 또한 저항이 높기 때문에, 센서 소자로서는 비정질 재료가 유리하다.
그러나, 센서 소자에 비정질 재료를 적용한 경우, 스위치 소자의 성능이 불충분하기 때문에, 드라이버 회로를 동시에 구성하는 것이 불가능하다. 예를 들면, 센서 소자에 최적인 비정질 실리콘막으로 TFT를 구성한 경우, 그 전계 효과 이동도는, 1㎠/Vs 이하이다. 그 때문에, 센서 기능은 센서 어레이를 도 11의 구조로 제작하고, 스위치 기능은, 별도 드라이버 LSI를 실장하여, FPC 등으로 접속하는 구성으로 된다.
구조에 관해서는, 일반적으로 도 11의 (b)에 도시한 가로 구조형보다, 도 11의 (a)에 도시한 세로 구조형 쪽이, 접합 면적을 크게 할 수 있다. 또한, 전극까지 전하가 이동하는 거리가 짧기 때문에, 발생한 전하를 효율적으로 회수할 수 있다. 그 때문에 큰 출력이 얻어진다.
재료가 단결정인 경우, 세로 구조를 동시에 구성하는 것은 가능하지만, 그 제작 프로세스는 1000℃ 이상의 고온 프로세스로 되어, 글래스 기판 등 저렴한 절연 기판 상에서의 제작은 불가능하게 된다.
재료가 다결정인 경우, ELA법에 의해 얻어진 다결정막의 경우, 드라이버 회로를 구성할 수 있는 정도의 TFT가 얻어진다. 그러나, 세로 구조를 구성하는 것은 불가능하다. 또한, 막 두께가 최대 100㎚ 정도로 한정되기 때문에, 대부분의 입사광이 흡수되지 않고, 막을 투과하게 된다. 또한, 화학 기상 성장법(이하 「CVD」라고 함)으로, 막 두께가 큰 다결정막을 얻는 방법이 있지만, 비정질 재료와 마찬 가지로, 스위치 소자의 성능이 불충분하게 되어 드라이버 회로를 구성하는 것이 불가능하게 된다.
드라이버 회로를 구성하는 스위치 소자를 다결정 실리콘막으로, 광 센서 소자부를 비정질 실리콘막으로 구성하여, 조합하는 방법이 하기 특허 문헌 2에서 제안되어 있다. 이 방법에 따르면, 동일한 절연 기판 상에, 드라이버 회로(부가하여 화소 회로)와 센서 소자를 동시에 형성하는 것이 가능하게 된다. 그러나, 스위치 소자와 센서 소자는 순서대로 형성되어, 중복되는 공정이 없다. 따라서 프로세스 공정은 길고, 포토 리소그래피 공정이 많아지기 때문에, 제조 코스트가 높아지게 된다.
[비특허 문헌 1] 테크놀로지 앤드 어플리케이션즈 오브 아몰퍼스 실리콘 제204 페이지부터 제221 페이지(Technology and Applications of Amorphous Silicon pp204-221)
[비특허 문헌 2] 샤프 기법 제92호(2005년) 제35 페이지부터 제39 페이지(SHARP Technical Journal vol.92(2005) pp35-39)
[특허 문헌 1] 일본 특허 공개 제2006-3857호 공보
[특허 문헌 2] 일본 특허 공개 제2005-228895호 공보
본 발명은, 고감도, 저노이즈의 광 센서 소자와, 센서 드라이버 회로(필요에 따라서 화소 회로, 그 밖의 회로)를, 동일한 절연막 기판 상에, 플래너 프로세스를 이용하여 형성하고, 센서 드라이버 회로를 내장한 저코스트의 에리어 센서, 또는 이 광 센서 소자를 내장한 화상 표시 장치를 제공하는 것을 과제로 한다.
본 발명에서는, 다결정 실리콘막 또는 다결정 실리콘 게르마늄막으로, 센서 드라이버 회로(필요에 따라서 화소 회로, 그 밖의 회로)와 광 센서 소자의 2개의 전극을 형성한 후, 그 상층에 비정질 실리콘막을 성막하여, 광 센서 소자의 수광층을 형성한다. 이에 의해, 프로세스 공정 증가를 극력 억제하면서, 센서 드라이버 회로의 스위칭 특성을 유지하고, 또한 비정질 실리콘막으로 형성한 광 센서 소자의 고감도ㆍ저노이즈 특성을 구비하는 것을 특징으로 한다.
종래의 TFT 구동의 디스플레이의 고부가 가치화를 위해서는, 기능 부가는 필연적이다. 그 하나의 수단으로서, 광 센서 소자를 내장하는 것은, 그에 의해 부가 가능하게 되는 기능의 확대로부터, 매우 유용하다. 또한, 광 센서 소자를 어레이화한 에리어 센서는 의료 용도, 인증 용도 등으로 유용하며, 저코스트로 제작하는 것이 중요하게 되어 간다.
본 발명에 따르면, 고성능 광 센서 소자와 센서 처리 회로를 저렴한 글래스 기판에 동시 제작할 수 있어, 저코스트이면서 신뢰성이 높은 제품을 제공할 수 있다.
이하, 도면을 이용하여, 본 발명의 실시예를 설명한다.
<실시예 1>
도 1은, 본 발명에 따른 광 센서 소자의 개념도이다. 도 1의 (a)는, 절연성 기판 상에 형성된 광 센서 소자의 단면도, 도 1의 (b)는, 상면도이다.
도 1에서, 절연성 기판(10) 상에, 제1 전극(11)과 제2 전극(12)이 제1 반도체층에 의해 제작되고, 이들 전극(11, 12) 상 및 전극 사이에, 제2 반도체층에 의해 제작된 수광층(13)을 형성한다. 각 전극에 접속되는 배선(14)은 층간 절연막(15, 16)으로 절연되어, 전체가 절연 보호막(17)으로 덮여져 있다. 또한, 각 전극은 컨택트 홀(18)에 의해 각 배선에 접속되어 있다.
제1 반도체층과 제2 반도체층은, 상(phase) 상태가 상이한, 또는 반도체 재료가 상이한 것이 특징이다. 상(phase) 상태란, 비정질 또는 결정 혹은 다결정 등의 고상의 상태의 것을 가리킨다.
제1 반도체층은, 회로를 구성하는 스위치 소자와 동일한 층을 이용한다고 하는 개념 하에, 이하 전기 전도성이 높은 다결정 실리콘막을 예로 설명하지만, 그 외에도 전기 전도성이 높고, 회로에 스위치 소자로서 적합한 재료, 예를 들면 결정 실리콘막, 결정 실리콘 게르마늄막, 다결정 실리콘 게르마늄막, 결정 게르마늄막, 다결정 게르마늄막으로 구성하여도 되고, 재료를 한정하는 것은 아니다.
이 제1 반도체층에, 고농도(광 비조사, 전압 비인가 조건 하에서, 반도체층 내의 다수 캐리어의 농도가 1×1019개/㎤ 이상)의 불순물을 도입하여, 제1 전극(11)과 제2 전극(12)으로 한다. 이 제1 전극(11)과 제2 전극(12)의 다수 캐리어의 종 류가 상이한 경우는, PIN형 다이오드 소자, 동일한 경우에는 광전도 소자로 되어, 어떠한 경우에도 광 센서 소자로 된다.
제2 반도체층은, 진성층, 또는 극저농도(광 비조사, 전압 비인가 조건 하에서 반도체층 내의 다수 캐리어의 농도가 1×1017개/㎤ 이하)의 불순물 도입층이며, 수광층(광전 변환층)으로서 기능한다.
또한, 제2 반도체층은, 제1 반도체층보다도 광전 변환 효율이 높고, 또한 광 비조사 시의 리크 전류가 낮은 특질의 재료로서, 이하 비정질 실리콘막을 예로 설명하지만, 이 특질을 만족하는 재료이면 된다. 예를 들면, 미결정 실리콘막, 미결정 실리콘 게르마늄막, 비정질 실리콘 게르마늄막 등이나, 또한 유기 반도체 재료이어도 되고, 재료를 한정하는 것은 아니다.
도 1에서, 수광층(13)은, 비정질 실리콘으로 구성되고, 접합 면적도 크게 설정할 수 있으므로, 가시광 감도가 높고, 광 비조사 시의 리크가 적은 광 센서 소자를 구성할 수 있다. 또한, 제1 전극(11)과 제2 전극(12)은, 다결정 실리콘막이기 때문에, 동일한 다결정 실리콘막으로 TFT를 구성할 수 있고, 이 TFT를 센서 드라이버 회로의 스위치 소자로서 적용할 수 있다.
도 2는, 도 11의 (b)에 도시한 비정질 실리콘막을 수광층으로 한 TFT 소자와, 도 1에 도시한 본 발명의 광 센서 소자의 출력-조도 의존 특성도이다. 어떤 소자도, 조도에 따른 전류를 출력한다. 이들 출력값을 비교하면, 본 발명 쪽이, 광 조사 시의 출력은 10배 이상, 광 비조사 시의 출력은 10분의 1 이하라고 하는 결과가 얻어졌다. 이 점으로부터, 본 발명의 광 센서 소자의 감도는 높아, 광 센서 소자로서 우수한 것을 알 수 있다.
도 3의 (a)는, 본 발명의 광 센서 소자와 동시에 제작한 다결정 실리콘 TFT의 단면도이다. 이 다결정 실리콘 TFT의 소스(31), 채널(34), 드레인(33) 및 LDD 영역(35)이, 도 1의 (a)에 도시한 제1 전극(11)과 제2 전극(12)을 제작한 다결정 실리콘막으로 형성되어 있는 것이 특징이다. 이 공통화에 의해 제조 공정이 간소화됨과 동시에, 다결정 실리콘 TFT를 이용한 고성능 스위치 소자와, 비정질 실리콘을 수광층으로 한 고성능 광 센서 소자를 동일 절연 기판 상에, 공통의 제조 공정에서 제작할 수 있다. 또한, 부호 32는 다결정 실리콘 TFT의 게이트 전극, 다른 부호는 도 1에 도시한 것과 동일하다.
도 3의 (b)는, 다결정 실리콘 TFT의 전달 특성도이며, 도면 중의 실선은 본 발명의 광 센서 소자와 동시에 제작한 다결정 실리콘 TFT 특성, 도면 중의 파선은 통상의 저온 다결정 실리콘 프로세스에 의해 제작한 다결정 실리콘 TFT의 전달 특성이다. 도 3의 (b)에서, 특성 변동 등을 고려하면, 스위치 특성은 변하지 않는다고 생각하여도 된다. 이 결과로부터, 본 발명에 따른 다결정 실리콘 TFT의 성능은, 통상의 저온 다결정 실리콘 프로세스에 의해 제작한 TFT와 동일 정도의 것이 얻어져 있는 것을 알 수 있다.
도 4는, 본 발명에 따른 광 센서 소자의 다른 구조예의 단면도이다. 도 4의 (a) 내지 (d) 중 어느 하나의 경우에도, 전극 중 적어도 하나는 다결정 실리콘막으로 구성되어 있고, 그 후 성막된 비정질 실리콘층으로 수광층이 형성되어 있다.
도 4의 (a)에 도시한 광 센서 소자와 도 1의 (a)에 도시한 광 센서 소자의 차이는, 도 1의 (a)에서는 층간 절연막(14, 15)을 개구한 컨택트 홀에 수광층(13)을 형성하지만, 도 4의 (a)에서는 제1 전극(11)과 제2 전극(12) 상의 층간 절연막(14, 15)에 컨택트 홀(41)을 개구하여, 수광층(13)을 형성하는 것이다. 도 4의 (a)에 도시한 바와 같이, 컨택트 홀(41)에 의해 수광층(13)을 분리한 경우, 전하의 이동 경로가 길어질 염려가 있지만, 층간 절연막의 막 두께만큼 신장하는 것뿐이므로, 수평 방향의 거리에 비교하면 작다.
도 4의 (b)에 도시한 광 센서 소자와 도 1의 (a)에 도시한 광 센서 소자의 차이는, 수광층(13), 제1 전극(11) 및 제2 전극(12) 상의 절연 보호막(17)을 개재하여 제3 전극(42)을 형성하거나, 하지 않는 것의 차이이다. 제3 전극(42)에 전압(부전하)을 인가함으로써, 광 비조사 시의 리크 전류를 억제할 수 있어, S/N비를 향상시키는 것이 가능하게 된다.
도 4의 (c)에 도시한 광 센서 소자는, 도 4의 (a)에 도시한 광 센서 소자의 수광층(13) 상에 절연 보호막(17)을 개재하여 제3 전극(42)을 형성한다. 이 제3 전극(42)에 의해, 컨택트 홀 가공 시의, 전극을 구성하는 막이 부상하는 것을 방지할 수 있는 것, 광 비조사 시의 리크 전류를 억제할 수 있어, S/N비를 향상시키는 것이 가능하게 되는 것이 장점이다.
도 4의 (d)에 도시한 광 센서 소자는, 제2 전극(12)을 금속막으로 한 세로 구조의 광 센서 소자이다. 이 세로 구조에 의해, 접합 면적을 크게 할 수 있는 것, 또한 전극까지 전하가 이동하는 거리는, 수광층(13)의 두께로 결정되기 때문 에, 발생한 전하를 효율적으로 회수할 수 있으므로, 큰 출력을 얻을 수 있다. 금속막이 투명하면, 상부로부터 입사하는 광을 효율적으로 수광층에 이끌 수 있기 때문에, 감도가 좋은 광 센서 소자를 할 수 있다. 도 4의 (d)에서는, 제2 전극(12)과 수광층(13)의 접합면 부근의 수광층측에 고농도 불순물층(43)이 형성되어 있다. 이는, 제1 전극(11)과 다수 캐리어의 종류가 반대로 되도록 불순물을 도입하는 것이 바람직하다. 이에 의해, 세로 구조의 PIN형 다이오드 소자를 구성할 수 있다. 단, 고농도 불순물층이 없는 경우라도, 제2 전극(12)에 적용되는 재료에 따라서는 제2 전극(12)과 수광층(13) 사이에 장벽이 형성되어, 쇼트키형 다이오드 소자, 또는 광 도전 소자를 형성할 수 있다.
다음으로, 도 5a 내지 도 5d를 이용하여, 광 센서 소자와 다결정 실리콘 TFT의 제작 프로세스를 설명한다. 여기서는, 액정 표시 장치의 화소 회로에 광 센서를 내장하는 예를 도시한다. 에리어 센서의 경우에는, 필요에 따라서 공정을 추가, 또는 생략할 수 있다.
우선, 도 5a의 (1)에서, 절연 기판(10)을 준비한다. 여기서는, 절연 기판(10)으로서 저렴한 글래스 기판을 예로 설명하지만, PET 등으로 대표되는 플라스틱 기판, 고가의 석영 기판, 금속 기판 등 위에도 제작할 수 있다. 글래스 기판의 경우, 기판 내에 나트륨, 붕소 등이 함유되어, 반도체층에 대한 오염원으로 되기 때문에, 표면에 실리콘 산화막, 실리콘 질화막 등의 언더코트막을 성막하는 것이 바람직하다. 그 상면에, CVD로 비정질 실리콘막 또는 미결정 실리콘막(61)을 성막한다. 그 후, 실리콘막(61)에 엑시머 레이저(62)를 조사하여, 다결정화하여 다결 정 실리콘막(63)을 형성한다.
다음으로, 도 5a의 (2)에서, 포토 리소그래피 공정에서, 다결정 실리콘막(53)을 섬 형상의 다결정 실리콘막(54)으로 가공하고, 도 5a의 (3)에 도시한 바와 같이, CVD에 의해 실리콘 산화막으로 이루어지는 게이트 절연막(55)을 성막한다. 게이트 절연막(65)의 재료는, 실리콘 산화막에 한정하는 것은 아니며, 높은 유전률, 높은 절연성, 낮은 고정 전하, 계면 전하ㆍ준위 밀도 및 프로세스 정합성을 만족하는 것을 선택하는 것이 바람직하다. 이 게이트 절연막(55)을 개재하여, 섬 형상의 다결정 실리콘막(54) 전체에 이온(56)의 주입에 의해, 붕소를 도입하여, NE층(저농도 붕소 주입층(67))을 형성한다.
또한, 도 5a의 (4)에 도시한 바와 같이, 포토 리소그래피 공정에서, N형 TFT 영역(58), N형 전극 영역(59), P형 TFT 영역(60) 및 P형 전극 영역(61) 중, 비주입 영역으로서, N형 TFT 영역(58)과 N형 전극 영역(59)을 포토 레지스트(62)로 결정한 다음에, 이온(63)의 주입에 의해, 인을 도입하고, PE층(저농도 인 주입층(64))을 형성한다.
NE층(저농도 붕소 주입층(57))과, PE층(저농도 인 주입층(64))의 불순물은, TFT의 임계값 조정을 목적으로 한 것으로, 이온 주입 시의 도즈량은, 1×1011㎝-2부터 1×1013㎝-2 사이에서 최적값을 도입한다. 이때, 저농도 붕소 주입층(57)과 저농도 인 주입층(64) 내의 다수 캐리어의 농도는, 1×1015부터 1×1017개/㎤로 되는 것을 알 수 있다. 붕소 주입량의 최적값은, N형 TFT(69)의 임계값, 인 주입량의 최 적값은, P형 TFT(74)의 임계값으로 결정된다.
다음으로, 도 5a의 (5)에 도시한 바와 같이, CVD 또는 스퍼터에 의해 게이트 전극용의 금속막(65)을 성막한다. 이 게이트 전극용의 금속막은, 반드시 금속막일 필요는 없고, 고농도의 불순물을 도입하여, 저저항화한 다결정 실리콘막 등이어도 된다.
다음으로, 도 5b의 (6)에 도시한 바와 같이, 포토 리소그래피 공정에서 게이트 전극용의 금속막(65)을 가공하여 게이트 전극(66)을 형성하고, 동일한 포토 레지스트(67)를 이용하여, 이온(68)의 주입에 의해, 인을 도입하여, N+층(고농도 인 주입층(69))을 형성한다. 이온 주입 시의 인의 도즈량은, 전극의 저항을 충분히 내릴 필요가 있으므로, 1×1015㎝-2 이상이 바람직하다. 이때, 고농도 인 주입층(69) 내의 다수 캐리어의 농도는 1×1019개/㎤ 이상으로 된다.
도 5a의 (6)에 도시한 레지스트(67)를 제거한 후, 도 5b의 (7)에 도시한 바와 같이, 게이트 전극(66)을 마스크로 하여, 이온(70)의 주입에 의해, 게이트 전극(66)의 양 사이드에 인을 도입하여, N-층(중농도 인 주입층(71))을 형성한다. 이 불순물 도입은, N형 TFT의 신뢰성 향상을 목적으로 한 것으로, 이온 주입 시의 도즈량은, 저농도 붕소 주입층(57)과 고농도 인 주입층(69)의 도즈량 사이, 즉 1×1011㎝-2부터 1×1015㎝-2 사이에서 최적값을 도입한다. 이때, N-층(중농도 인 주입층(71)) 내의 다수 캐리어의 농도는 1×1015부터 1×1019개/㎤로 된다.
본 실시예에서는, N-층(중농도 인 주입층(71))의 형성에 있어서, 포토 레지스트(67)와 게이트 전극(66)의 가공 오차를 이용하고 있다. 가공 오차를 이용하는 이점은, 포토 마스크, 포토 공정을 생략할 수 있는 것, 게이트 전극(66)에 대해, N-층(중농도 인 주입층(71))의 영역이 일의적으로 정해지는 것이지만, 결점은 가공 오차가 작은 경우, N-층을 충분히 확보할 수 없는 것이다. 가공 오차가 작은 경우에는, 새롭게 포토 공정을 추가하여, N-층을 규정하여도 된다.
다음으로, 도 5b의 (8)에 도시한 바와 같이, 포토 레지스트(72)로 N형 TFT 영역과 N형 전극 영역의 비주입 영역을 결정한 다음에, P형 TFT 영역과 P형 전극 영역에, 이온(73)의 주입에 의해 붕소를 도입하여, P+층(고농도 붕소 주입층(74))을 형성한다. 이온 주입 시의 도즈량은, 전극의 저항을 충분히 내릴 필요가 있으므로, 1×1015㎝-2 이상이 바람직하다. 이때, P+층 내의 다수 캐리어의 농도는 1×1019개/㎤ 이상으로 된다. 이상의 공정에 의해 TFT와 포토 센서의 전극을 형성할 수 있다.
본 실시예에서 주의할 것은, PE층(저농도 인 주입층(64))에는, NE층(저농도 붕소 주입층(57))과 동량의 붕소가, P+층(고농도 붕소 주입층(74))에는 N-층(중농도 인 주입층(71)) 및 N+층(고농도 인 주입층(69))과 동량의 인이 도입되어 있는 것이다. 이들은, 본래 도입 불필요한 불순물이며, TFT와 포토 센서 소자의 전극의 다수 캐리어의 종류를 유지하기 위해서는, 그들을 상쇄하는 만큼의 양의 인과 붕소를 각 층에 도입할 필요가 있다. 본 실시예는, 포토 리소그래피 공정을 간략화할 수 있어, 포토 마스크를 삭감할 수 있는 것이 이점이지만, P형 TFT의 능동층에 많은 결함이 도입된다고 하는 결점이 있다. P형 TFT의 특성을 확보할 수 없는 경우에는, 포토 마스크, 포토 공정을 늘려, PE층(73), P+층(85)을 덮음으로써, 불필요한 불순물을 도입하지 않는 것이 바람직하다.
다음으로, 도 5b의 (9)에 도시한 바와 같이, 게이트 전극(76)의 상부에, TEOS(테트라에톡시실란) 가스를 원료로 하고, CVD를 이용하여 층간 절연막(86)을 성막한 후, 도입 불순물의 활성화 어닐링을 행한다. 다음으로, 포토 리소그래피 공정에 의해 포토 레지스트(87)를 이용하여, 전극 부분에 컨택트 홀(88)을 형성한다. 층간 절연막(86)은, 나중에 형성하는 배선과, 하층의 게이트 전극과 다결정 반도체층을 절연하는 것이므로, 절연성이 있으면, 어떠한 막이어도 된다. 단, 기생 용량을 저감할 필요가 있으므로, 저비유전률이고, 막 응력이 작은 등, 후막화에 대해, 프로세스 정합성이 좋은 것이 바람직하다. 또한, 표시 기능과 양립하는 경우에는, 막의 투명성이 중요해져, 가시광 영역에 대해, 투과율이 높은 재료인 것이 바람직하다. 본 실시예에서는, 예로서 TEOS 가스를 원료로 한 실리콘 산화막을 예로 들었다.
다음으로, 도 5b의 (10)에 도시한 바와 같이, 배선 재료를 성막하고, 포토 리소그래피 공정에 의해 배선(89)을 형성한다. 또한, 도 5c의 (11)에 도시한 바와 같이, CVD에 의해 절연 보호막(90)을 형성한다. 필요하면, 절연 보호막(90)을 형성한 후, TFT 특성 개선을 위한 추가 어닐링을 행한다. 막의 재료는, 도 5b의 (9)에 도시한 층간 절연막(76)과 마찬가지로 절연성이 있으면, 어떠한 막이어도 된다.
도 5c의 (12)에 도시한 바와 같이, 포토 리소그래피 공정에 의해, 포토 레지스트(80)를 이용하여, 절연 보호막(79), 층간 절연막(75), 게이트 절연막(55)에, 컨택트 홀(81)을 형성한다. 탑재하는 소자, 컨택트를 취하고자 하는 층에 의해, 배선까자의 홀을 형성하는 것, 다결정 실리콘 전극까지의 홀을 형성하는 것이 있지만, 배선재를 스톱퍼로 하는 선택 에치에 의해, 이들 컨택트 홀을 일괄적으로 형성할 수 있다. 가공 정밀도 등이 필요하게 되는 경우는 포토 리소그래피 공정을 추가하여, 별도로 가공하는 것도 가능하다.
다음으로, 도 5c의 (13)에 도시한 바와 같이, CVD에 의해 비정질 실리콘막(82)을 형성한다. 이때, 다결정 실리콘 전극(83)과 비정질 실리콘막(82)의 계면의 준위를 저감하기 위해, 다결정 실리콘 전극(83)의 표면 개질 처리 또는 세정 처리를 가하면 된다. 그 방법은 불산 세정 등이 있지만, 그 방법은 불문한다. 또한, 비정질 실리콘막(82) 내의 함유 수소량이, 10atm％ 정도 이상으로 되는 성막 조건인 것이 바람직하다. 비정질 실리콘(82) 내에는 미결합의 본드가 많이 존재하고, 광 조사에 의해 발생한 전자-정공쌍의 재결합 중심으로 된다. 비정질 실리콘막(82) 내의 수소는, 미결합의 본드를 종단, 불활성화하는 효과가 있다. 성막 후의 수소 도입에서는, 충분한 양의 수소가 비정질 실리콘막(82) 내에 도입할 수 없어, 센서의 성능 저하를 초래한다. 비정질 실리콘막(82)은, 기본적으로 불순물을 도입하지 않는 진성층이지만, 도 4의 (d)에 도시한 세로 구조의 소자를 채용하는 경우, 성막 개시 시와 종료 시에 원료 가스에 불순물을 혼입함으로써, 상하 전극 부근의 비정질 실리콘층(13)에 고농도의 불순물 도입층(43)을 형성할 수 있다. 이 에 의해 광 비조사 시의 리크를 저감할 수 있다.
다음으로, 도 5c의 (14)에 도시한 바와 같이, 포토 리소그래피 공정에 의해, 포토 레지스트(84)를 이용하여, 비정질 실리콘막(82)을 섬 형상의 센서 수광부(비정질 실리콘막(85))에 가공한 후, 도 5c의 (15)에 도시한 바와 같이, 절연 보호막(86)을 형성한다. 이 절연 보호막(86)은, 특히 외부로부터 비정질 실리콘층(85)에 물이 침입하는 것을 방지하는 의도가 있다. 그로 인해, 재료로서는 투습성이 좋은 실리콘 산화막보다도, 실리콘 나이트라이드 등의 투습성이 나쁜 재료를 채용하는 것이 바람직하다.
다음으로, 도 5d의 (16)에 도시한 바와 같이, 필요에 따라서 도포 절연막이나 절연성 레지스트재 등으로 평탄화 절연막(87)을 형성한 후, 포토 리소그래피 공정에 의해, 포토 레지스트(88)를 이용하여 평탄화 절연막(87), 절연 보호막(79, 86)을 통하여, 컨택트 홀(89)을 일괄 형성한다.
다음으로, 도 5d의 (17)에 도시한 바와 같이, ITO 등의 투명 전극막(90)을 형성한 후, 도 5d의 (18)에 도시한 바와 같이, 포토 레지스트(91)를 이용하여, 투명 전극(92)을 형성한다. 이 후, 필요에 따라서 또한 그 상부에, 도 4에 도시한 절연 보호막(17)을 형성하고, 포토 리소그래피 공정에 의해 컨택트 홀을 형성하여도 된다.
도 6에, 도 5의 프로세스에 의해 제작된 광 센서 소자와 다결정 실리콘 TFT의 단면도를 도시한다. 여기서는, 도 1의 (a)에 도시한 PIN 포토다이오드형 광 센서 소자(601)와, 도 4의 (d)에 도시한 세로 구조의 금속-반도체-금속의 포토컨덕터 형 광 센서 소자(602)가 형성되어 있다. 도 4의 (b), (c)에 도시한 제3 전극(42)과, 도 4의 (d)에 도시한 제2 전극(12)을 도 5d의 (17)에 도시한 ITO(90)로 형성하면, 본 실시예에서 도시한 공정에 의해, 회로를 구성하는 P형 TFT(603)와 N형 TFT(604)와, 도 4에 도시한 모든 구조의 센서 소자가, 동시에 형성 가능하게 된다.
본 실시예에 도시한 공정은, 불순물 활성화를 비롯하여, 그 밖의 고온 열처리 공정이 끝난 후에(도 5b의 (11)에서 절연 보호막(79)이 형성되고, 열처리가 끝난 후에), 도 5c의 (13)에 도시한 바와 같이, 비정질 실리콘층(82)이 성막되는 것이 특징이다. CVD 성막 시에 도입된 수소는 320℃ 부근에서 탈리하기 시작한다. 전술한 바와 같이, 후처리에 의한 회복은 불가능하기 때문에, 비정질 실리콘층 성막한 후는, 저온 공정으로 되도록, 성막 순서를 연구할 필요가 있다.
도 7의 (a)는, 본 발명의 PIN 포토다이오드를 이용한 에리어 센서의 1 픽셀분의 레이아웃, 도 7의 (b)는, 도 7의 (a) 중의 파선 A-B의 단면도, 도 7의 (c)는, 도 7의 (a)의 등가 회로도이다. 우선, 센서 동작에 대해, 도 7의 (c)를 이용하여 설명한다. 바이어스선(701)의 전위를, 센서 노드(702)의 전위보다도 낮게 설정하여, 센서 노드(702)의 전압을 리세트한다. 센서 동작 시는, 바이어스선(701)의 전위를, 센서 노드(702)의 전위보다도 충분히 높게 설정한다. 이때, 정류 작용 때문에, 포토다이오드(703)에는, 매우 미소한 전류만 흐른다. 포토다이오드(703)에 광이 조사되면, 광 비조사 시보다도 많은 전류가 흘러, 센서 노드(702)의 전위가 상승한다. 임의의 시각에, 게이트선(704)을 통해 게이트 전극(705)에 전위를 가하여 TFT(706)를 동작시키면, 데이터선(707)에 입사광 조도에 비례한 전하가 수송되어, 데이터선(707)의 전위가 상승한다. 이 전위 데이터를 에리어 센서 영역 외에 형성한 센서 드라이버로 판독한다. 전하의 유지는, 센서 노드(702)에 부가한 기생 용량으로 행하지만, 필요에 따라서 보조의 축적 용량을 부가하여도 된다. 또한, 도 7의 (a), (b)에 도시한 부호에 대해서는, 지금까지 설명한 부호와 동일하므로 설명을 생략한다.
도 8의 (a)는, 본 발명의 다른 PIN 포토다이오드를 이용한 에리어 센서의 1 픽셀분의 레이아웃과, 도 8의 (b)는, 도 8의 (a) 중의 파선 A-B의 단면도, 도 8의 (c)는, 도 8의 (a)의 등가 회로도이다. 우선, 센서 동작에 대해, 도 8의 (c)를 이용하여 설명한다. 바이어스선(701)의 전위를, 센서 노드(702)의 전위보다도 낮게 설정하여, 센서 노드(702)의 전압을 리세트한다. 센서 동작 시는, 바이어스선(701)의 전위를, 센서 노드(702)의 전위보다도 충분히 높게 설정한다. 이때, 정류 작용 때문에, 포토다이오드(703)에는, 매우 미소한 전류만 흐른다. 포토다이오드(703)에 광이 조사되면, 광 비조사 시보다도 많이 전류가 흘러, 센서 노드(702)의 전위가 상승한다. 이때, 미리 데이터선(707)의 전위를, 게이트선(704)의 전위보다도 낮게 설정해 둔다(반대이어도 된다). 그리고, 센서 노드(702)의 전위가, 데이터선(707)의 전위(반대인 경우에는 게이트선(704)의 전위)와 TFT(706)의 임계값의 합보다도 커졌을 때, TFT(706)는 온 상태로 되고, 데이터선(707)은 게이트선(704)과 거의 동전위로 된다. 이때 센서 노드(702)의 전위 데이터의 변화를 에리어 센서 영역 외에 형성한 센서 드라이버 영역에서 판독한다. 이 방식은, 센서 동작 시간 내에 TFT(706)를 온으로 하면, 조도에 상관없이 신호를 출력하게 된다. 그 때문에, 센서 동작 시간을 변화시킴으로써, 계조를 검출할 수 있다. 또한, 도 8의 (b)에 도시한 배선층(801)은 바이어스선(701)과 데이터선(707)이 형성되는 층과 동일한 층에 형성되고, 컨택트 홀을 통하여, TFT(706)의 게이트 전극(705)과 포토다이오드(703)의 애노드에 접속된다. 또한, 도 8의 (a), (b)에 도시하는 다른 부호에 대해서는, 지금까지 설명한 부호와 동일하므로 설명을 생략한다.
도 9에 도시한 바와 같이, 센서 부분이 포토컨덕터(901)인 경우, 센서 드라이버 영역에 전류-전압 회로를 형성하거나, 또는 센서와 바이어스선(701) 사이에, 차광한 블로킹 다이오드(902) 또는 차광한 블로킹 TFT를 설치하고, 데이터선(707)에의 전하 전송 중에, 전하의 역류를 방지한다고 하는 방법이 있다. 도 9는 차광한 블로킹 다이오드를 이용한 경우의 등가 회로도이다.
<실시예 2>
에리어 센서의 예를 도 7과 도 8에 도시하였지만, 각 픽셀에 센서와 동시에, 화소 회로를 배치하면, 광 센서 기능을 구비한 화상 표시 장치를 구성할 수 있다. 화소에 신호를 보내는 신호선, 게이트선 등은 새롭게 추가하여도 되고, 신호선의 타이밍을 연구함으로써, 센서의 바이어스선, 데이터선 또는 게이트선과 공통화하여도 된다.
도 10은, 본 발명의 광 센서 소자를 내장한 화상 표시 장치의 개략도이다. 도 10의 (a)는 화상 표시 장치의 배면도이며, 글래스 기판(101) 상에, 드라이버 LSI(102)를 갖는 드라이버 LSI용 프린트 기판(103)이 배치되고, FPC(104)를 통하여, 화상 표시 장치의 정면측에 형성된 복수의 화소를 구동한다. 도 10의 (b)는 화상 표시 장치의 측면도이며, 화상 표시 장치의 정면측에는, 본 발명의 광 센서 소자로 이루어지는 광 센서(105)와 화상 표시 영역에 형성된 복수의 화소(106)가 배치되어 있다. 도 10의 (c)는 화상 표시 장치의 정면도이며, 글래스 기판(101) 상에, 화소(106)를 구동하는 주변 구동 회로(107)와, 광 센서(105)의 출력을 처리하는 광 센서 출력 처리 회로(108)와, 백라이트와 그 밖의 제어 회로(109)가 배치되어 있다.
도 10에서, 광 센서(105)로부터의 외광에 따른 센서 신호를 광 센서 출력 처리 회로(108)로 처리하여, 화소(106)를 구동하는 주변 구동 회로(107)에 공급한다. 주변 구동 회로(107)에서는, 센서 신호에 따라서 화상 표시 장치의 휘도, 콘트라스트 등의 화질을 제어한다.
도 10에서는, 드라이버의 일부가 LSI로 구성되고, FPC를 통하여 이면 실장되어 있다. 요구 성능을 만족하는 것은, 순차적으로 글래스 기판 상에 형성된 TFT에 의해 구성하면 된다. 그렇게 함으로써, LSI와 이들 실장 코스트를 삭감할 수 있고, 실장에 의한 기계적 신뢰성의 저하를 회피할 수 있다. 또한, 화소 설계 시에 드라이버 설계도 가능해져, 커스터마이즈화가 용이해진다. 본 발명에 의해, 센서와 그 드라이버도, 글래스 기판 상에 내장할 수 있어, 센서 설치 위치나 처리 회로를 자유로운 위치에, 컴팩트하게 제작하는 것이 가능하게 된다.
도 1은 광 센서 소자의 개념도.
도 2는 센서의 출력-조도 의존 특성도.
도 3은 광 센서 소자와 동시 제작된 다결정 실리콘 TFT의 단면도 및 전달 특성도.
도 4는 본 발명에 따른 광 센서 소자의 다른 구조예의 단면도.
도 5a는 광 센서 소자와 다결정 실리콘 TFT의 제작 프로세스.
도 5b는 광 센서 소자와 다결정 실리콘 TFT의 제작 프로세스.
도 5c는 광 센서 소자와 다결정 실리콘 TFT의 제작 프로세스.
도 5d는 광 센서 소자와 다결정 실리콘 TFT의 제작 프로세스.
도 6은 광 센서 소자와 다결정 실리콘 TFT의 단면도.
도 7은 에리어 센서의 1 픽셀분의 레이아웃, 그 단면도 및 등가 회로도.
도 8은 다른 에리어 센서의 1 픽셀분의 레이아웃, 그 단면도 및 등가 회로도.
도 9는 차광한 블로킹 다이오드를 이용한 경우의 등가 회로도.
도 10은 광 센서 소자를 내장한 화상 표시 장치의 배면도, 측면도 및 정면도.
도 11은 종래의 광 센서 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 절연 기판
11 : 제1 전극
12 : 제2 전극
13 : 수광층
14 : 배선
15, 16 : 층간 절연막
17 : 절연 보호막
31 : 소스
32 : 게이트 전극
33 : 드레인
34 : 채널
35 : LDD 영역
41 : 컨택트 홀
42 : 제3 전극
43 : 고농도 불순물층
51 : 비정질 실리콘막(미결정 실리콘막)
52 : 엑시머 레이저
53 : 다결정 실리콘막
54 : 섬 형상의 다결정 실리콘막
55 : 게이트 절연막
56 : 붕소 이온
57 : NE층(저농도 붕소 주입층)
58 : N형 TFT 영역
59 : N형 전극 영역
60 : P형 TFT 영역
61 : P형 전극 영역
62 : 포토 레지스트
63 : 인 이온
64 : PE층(저농도 인 주입층)
65 : 게이트 금속막
66 : 게이트 전극
67 : 포토 레지스트
68 : 인 이온
69 : N+층(고농도 인 주입층)
70 : 인 이온
71 : N-층(중농도 인 주입층)
72 : 포토 레지스트
73 : 붕소 이온
74 : P+층(고농도 붕소 주입층)
75 : 층간 절연막
76 : 포토 레지스트
77 : 컨택트 홀
78 : 배선
79 : 절연 보호막
80 : 포토 레지스트
81 : 컨택트 홀
82 : 비정질 실리콘막
83 : 다결정 실리콘 전극
84 : 포토 레지스트
85 : 센서 수광부(비정질 실리콘막)
86 : 절연 보호막
87 : 평탄화 절연막
88 : 포토 레지스트
89 : 컨택트 홀
90 : 투명 전극막(ITO)
91 : 포토 레지스트
92 : 투명 전극
101 : 글래스 기판
102 : 드라이버 LSI
103 : 드라이버 LSI용 프린트 기판
104 : FPC
105 : 광 센서
106 : 화소
107 : 주변 구동 회로
108 : 광 센서 출력 처리 회로
109 : 백라이트와 그 밖의 제어 회로
601 : PIN 포토다이오드형 광 센서 소자
602 : 금속-반도체-금속의 포토컨덕터형 광 센서 소자
603 : P형 TFT
604 : N형 TFT
701 : 바이어스선
702 : 센서 노드
703 : 포토다이오드
704 : 게이트선
705 : 게이트 전극
706 : TFT
707 : 데이터선
901 : 포토컨덕터
902 : 블로킹 다이오드

Claims (20)

  1. 절연성 기판 상에 형성된 광 센서 소자로서, 적어도 제1 반도체층에 의해 제작된 제1 전극과 제2 전극 사이에, 제2 반도체층에 의해 제작된 수광층이 있고, 제1 반도체층과 제2 반도체층은, 상(phase) 상태가 상이한, 또는 반도체 재료가 상이한 것을 특징으로 하는 광 센서 소자.
  2. 제1항에 있어서,
    제1 전극과 제2 전극이 제1 반도체층에 의해 제작되고, 제1 반도체층의 상부에 제2 반도체층에 의해 제작된 수광층이 있는 것을 특징으로 하는 광 센서 소자.
  3. 제1항에 있어서,
    제1 전극과 제2 전극에서 다수 캐리어의 종류가 상이한, 또는 동일한 것을 특징으로 하는 광 센서 소자.
  4. 제1항에 있어서,
    제1 전극과 제2 전극은, 복수의 절연층을 개구한 컨택트 홀에 형성한 수광층에 접속되어 있는 것을 특징으로 하는 광 센서 소자.
  5. 제1항에 있어서,
    제1 전극과 제2 전극의 각각은, 복수의 절연층을 개구한 각각의 컨택트 홀에 형성한 수광층에 의해 접속되어 있는 것을 특징으로 하는 광 센서 소자.
  6. 제1항에 있어서,
    제1 반도체층이 다결정 실리콘 박막, 다결정 실리콘 게르마늄 박막 중 어느 하나이며, 제2 반도체층이 비정질 실리콘 박막, 미결정(微結晶) 실리콘 박막, 비정질 실리콘 게르마늄 박막, 미결정 실리콘 게르마늄 박막 중 어느 하나인 것을 특징으로 하는 광 센서 소자.
  7. 제1항에 있어서,
    광 비조사, 전압 비인가 조건 하에서, 제1 반도체층 내의 다수 캐리어의 농도가 1×1019개/㎤ 이상, 제2 반도체층 내의 다수 캐리어의 농도가 1×1017개/㎤ 이하인 것을 특징으로 하는 광 센서 소자.
  8. 제1항에 있어서,
    제1 전극과 제2 전극이 제1 반도체층에 의해 제작되고, 제1 반도체층의 상부에 제2 반도체층에 의해 제작된 수광층과, 수광층의 상부에 절연막을 개재하여 제3 전극이 형성되어 있는 것을 특징으로 하는 광 센서 소자.
  9. 제8항에 있어서,
    제3 전극이 가시광 영역(400㎚ 내지 760㎚)의 광에 대해, 투과율이 75％ 이상인 것을 특징으로 하는 광 센서 소자.
  10. 제1항에 있어서,
    제1 전극이 제1 반도체층에 의해 제작되고, 제1 반도체층의 상부에 제2 반도체층에 의해 제작된 수광층과, 제2 반도체층의 상부에 제2 전극이 금속층으로 형성되어 있는 것을 특징으로 하는 광 센서 소자.
  11. 제10항에 있어서,
    광 비조사, 전압 비인가 조건 하에서, 제2 반도체층과 금속층과의 계면 부근에서의 제2 반도체층 내의 다수 캐리어의 농도와 제1 반도체층 내의 다수 캐리어의 농도가 1×1019개/㎤ 이상, 또한 제2 반도체층과 제1 반도체층과의 계면 부근에서의 제2 반도체층 내의 다수 캐리어의 농도가 1×1017개/㎤ 이하인 것을 특징으로 하는 광 센서 소자.
  12. 절연성 기판 상에 형성된 광 센서 소자와, 광 센서 소자로부터의 출력을 처리하는 광 센서 출력 처리 회로로 구성되는 광 센서 장치로서,
    광 센서 소자는, 적어도 제1 반도체층에 의해 제작된 제1 전극과 제2 전극 사이에, 제2 반도체층에 의해 제작된 수광층이 있고, 제1 반도체층과 제2 반도체층은, 상(phase) 상태가 상이한, 또는 반도체 재료가 상이하고,
    광 센서 출력 처리 회로는, 박막 트랜지스터로 구성되고, 박막 트랜지스터의 채널, 소스 및 드레인은 제1 반도체층으로 형성되어 있는 것을 특징으로 하는 광 센서 장치.
  13. 제12항에 있어서,
    광 센서 소자는, 제1 전극과 제2 전극이 제1 반도체층에 의해 제작되고, 제1 반도체층의 상부에 제2 반도체층에 의해 제작된 수광층이 있는 것을 특징으로 하는 광 센서 장치.
  14. 제12항에 있어서,
    광 센서 소자는, 제1 전극과 제2 전극이 제1 반도체층에 의해 제작되고, 제1 반도체층의 상부에 제2 반도체층에 의해 제작된 수광층과, 수광층의 상부에 절연막을 개재하여 제3 전극이 형성되어 있는 것을 특징으로 하는 광 센서 장치.
  15. 제12항에 있어서,
    광 센서 소자는, 제1 전극이 제1 반도체층에 의해 제작되고, 제1 반도체층의 상부에 제2 반도체층에 의해 제작된 수광층과, 제2 반도체층의 상부에 제2 전극이 금속층으로 형성되어 있는 것을 특징으로 하는 광 센서 장치.
  16. 제12항에 있어서,
    제1 반도체층이 다결정 실리콘 박막, 다결정 실리콘 게르마늄 박막 중 어느 하나이며, 제2 반도체층이 비정질 실리콘 박막, 미결정 실리콘 박막, 비정질 실리콘 게르마늄 박막, 미결정 실리콘 게르마늄 박막 중 어느 하나인 것을 특징으로 하는 광 센서 장치.
  17. 절연성 기판 상에 형성된 광 센서와, 광 센서로부터의 센서 신호를 처리하는 광 센서 출력 처리 회로와, 센서 신호에 따라서 복수의 화소를 구동하는 주변 회로로 구성되는 화상 표시 장치로서,
    광 센서는, 적어도 제1 반도체층에 의해 제작된 제1 전극과 제2 전극 사이에, 제2 반도체층에 의해 제작된 수광층이 있고, 제1 반도체층과 제2 반도체층은, 상(phase) 상태가 상이한, 또는 반도체 재료가 상이하고,
    광 센서 출력 처리 회로는, 박막 트랜지스터로 구성되고, 박막 트랜지스터의 채널, 소스 및 드레인은 제1 반도체층으로 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
  18. 제17항에 있어서,
    광 센서는, 제1 전극과 제2 전극이 제1 반도체층에 의해 제작되고, 제1 반도체층의 상부에 제2 반도체층에 의해 제작된 수광층이 있는 것을 특징으로 하는 화 상 표시 장치.
  19. 제17항에 있어서,
    광 센서는, 제1 전극과 제2 전극이 제1 반도체층에 의해 제작되고, 제1 반도체층의 상부에 제2 반도체층에 의해 제작된 수광층과, 수광층의 상부에 절연막을 개재하여 제3 전극이 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
  20. 제17항에 있어서,
    광 센서는, 제1 전극이 제1 반도체층에 의해 제작되고, 제1 반도체층의 상부에 제2 반도체층에 의해 제작된 수광층과, 제2 반도체층의 상부에 제2 전극이 금속층으로 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
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