KR20090030979A - 센서 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터기판, 박막 트랜지스터 기판의 제조 방법 - Google Patents

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Abstract

본 발명은 저온막을 이용한 센서 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
본 발명에 따른 센서 박막 트랜지스터는 게이트 오프 전압이 인가되는 게이트 전극, 게이트 전극 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 소스 전극 및 소스 전극과 마주하여 형성된 드레인 전극 및 소스 전극 및 드레인 전극 사이에 형성된 반도체층을 포함하며, 게이트 오프 전압이 0V 이하일 때 200 이상의 S/N비 값을 갖는다.

Description

센서 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법{SENSOR THIN FILM TRANSISTOR AND THIN FILM TRANSISTOR SUBSTRATE HAVING THE SAME, METHOD FOR MANUFACTURING THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 센서 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 구체적으로 저온막을 이용한 센서 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
최근 사회가 멀티미디어를 키워드로 한 고도 정보화 시대에 진입함에 따라서 기기와 인간 간의 상호 작용이 매우 중요시되므로 휴대폰 및 PDA와 같은 정보화 기기가 상품 경쟁력을 확보하기 위해서 표시 수단 뿐만 아니라 효율적인 입력 수단의 도입이 필수적인 것으로 인식되고 있다. 또한, 정보화 기기는 상품의 경쟁력을 확보하기 위해 대화면의 장착이 필수적으로 인식되고 있으나, 상품의 크기 제한 및 버튼 타입의 키패드 사용으로 인해 대화면의 장착에 어려움이 있다. 이러한 문제를 해결하기 위해 사용하지 않을 때는 표시 수단으로 작동되고 필요시 입력 수단으로 작동시킬 수 있는 터치 패널 스크린(Touch Screen Panel: TSP)이 각광을 받고 있다.
터치 패널 스크린은 형성 위치에 따라 정보 표시 장치의 화상 표시면에 별도로 부착되는 부착형과, 정보 표시 장치의 패널 내부에 포함되는 내장형으로 구분할 수 있다. 여기서, 터치 패널 스크린은 부착형으로 사용될 경우 정보 표시 장치의 투과율 저하와 반사로 인하여 표시 품질을 저하시키기 때문에 내장형의 개발이 중요시되고 있다. 그리고, 터치 패널 스크린은 원리에 따라 광 센싱 방식, 초음파 방식, 정전 용량 방식 및 저항막 방식 등이 있는데, 이중 광 센싱 방식이 내장형에 가장 적합한 것으로 인식되고 있다.
광 센싱 방식의 터치 패널 스크린은 픽셀의 구동을 위한 구동 박막 트랜지스터와, 광 감지를 위한 광 센서가 형성된다. 여기서, 광 센서의 반도체 채널은 구동 박막 트랜지스터의 반도체 채널과 마찬가지로 고온 증착 공정을 거친 비정질 실리콘으로 형성된다. 그런데, 이러한 광 센서는 신호 대 잡음비(Signal to Noise Ratio)가 작아서 광 감도가 떨어진다. 그리고, 광 센서는 광 감도를 향상시키기 위해 신호를 증폭하더라도 백그라운드의 잡음도 함께 증폭되므로 신호 대 잡음비를 증가시키기가 용이하지 않다. 따라서, 이를 해결할 수 있는 기술의 개발을 위해 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 광 감도를 향상시키기 위해 저온 증착 공정으로 형성되는 센서 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
상술한 과제를 달성하기 위하여, 본 발명에 따른 센서 박막 트랜지스터는 게이트 오프 전압이 인가되는 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 소스 전극 및 상기 소스 전극과 마주하여 형성된 드레인 전극; 및 상기 소스 전극 및 드레인 전극 사이에 형성된 반도체층을 포함하며, 상기 게이트 오프 전압이 0V 이하일 때 200 이상의 S/N비 값을 갖는다.
여기서, 상기 게이트 오프 전압은 0V 내지 -10V일 수 있다.
그리고, 상기 반도체층은 외부 광의 유무에 따라 제1 전류와 제2 전류가 흐를 수 있다.
이때, 상기 제1 전류는 외부 광이 있을 때 흐르는 전류이고, 상기 제2 전류는 외부 광이 없을 때 흐르는 전류일 수 있다.
그리고, 상기 S/N비는 상기 제1 전류와 제2 전류의 차이에 의해 정해지는 것이 바람직하다.
여기서, 상기 S/N비가 995 내지 22200의 값을 가질 수 있다.
그리고, 상기 제2 전류의 최소값이 10-14 이하의 값을 가질 수 있다. 이때, 상기 제2 전류는 5×10-13 내지 5×10-15의 값을 갖는 것이 바람직하다.
한편, 상기 제1 전류는 상기 제2 전류보다 클 수 있다.
여기서, 상기 반도체층은 비정질 실리콘을 사용하여 형성될 수 있다.
그리고, 상기 반도체층은 100℃ 내지 180℃의 공정 온도로 형성되는 것이 바람직하다. 특히, 상기 반도체층은 125℃ 내지 135℃의 공정 온도로 형성되는 것이 더욱 바람직하다.
상술한 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 게이트 라인 및 데이터 라인에 연결되며, 화상이 표시되는 화소 영역을 구동하는 구동 박막 트랜지스터; 및 상기 화소 영역에 입사되는 광을 감지하기 위한 센서 박막 트랜지스터;를 포함하며, 상기 센서 박막 트랜지스터는 게이트 오프 전압이 인가되는 제1 게이트 전극; 상기 제1 게이트 전극 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성된 제1 소스 전극 및 상기 제1 소스 전극과 마주하여 형성된 제1 드레인 전극; 및 상기 제1 소스 전극 및 제1 드레인 전극 사이에 형성된 제1 반도체층을 포함하며, 상기 게이트 전압이 0V 이하일 때 200 이상의 S/N비 값을 갖는다.
여기서, 상기 게이트 오프 전압은 0V 내지 -10V일 수 있다.
그리고, 상기 S/N비가 995 내지 22200의 값을 가질 수 있다.
또한, 상기 제2 전류의 최소값이 10-14 이하의 값을 가질 수 있다.
여기서, 상기 제1 반도체층은 비정질 실리콘을 사용하여 형성될 수 있다.
그리고, 상기 제1 반도체층은 100℃ 내지 180℃의 공정 온도로 형성되는 것이 바람직하다. 특히, 상기 제1 반도체층은 125℃ 내지 135℃의 공정 온도로 형성되는 것이 더욱 바람직하다.
여기서, 상기 구동 박막 트랜지스터는 게이트 전압이 인가되는 제2 게이트 전극, 상기 제2 게이트 전극 상부에 형성된 제2 소스 전극, 상기 제2 소스 전극과 마주하여 형성된 제2 드레인 전극 및 상기 제2 소스 전극과 제2 드레인 전극 사이에 형성되는 제2 반도체층을 포함할 수 있다.
그리고, 상기 제2 반도체층은 100℃ 내지 180℃의 공정 온도로 상기 제1 반도체층과 동일층에 형성될 수 있다.
혹은, 상기 제2 소스 전극 및 제2 드레인 전극은 상기 제1 게이트 전극과 동일층에 형성될 수 있다. 이때, 상기 제2 반도체층은 365℃ 내지 375℃의 공정 온도로 상기 제1 반도체층과 서로 다른 층에 형성될 수 있다.
상술한 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 구동 게이트 전극 및 센서 게이트 전극을 포함하는 제1 금속 패턴군을 형성하는 단계; 상기 제1 금속 패턴군의 상부에 소정의 공정 온도로 반도체층을 형성하는 단계; 상기 반도체층의 상부에 구동 소스 전극, 구동 드레인 전극, 센서 드레인 전극 및 센서 소스 전극을 포함하는 제2 금속 패턴군을 형성하는 단계; 상기 제2 금속 패턴군의 상부에 컨택홀을 포함하는 보호층을 형성하는 단계; 및 상기 보호층의 상부에 화소 전극을 형성하는 단계;를 포함하며, 상기 반도체층 을 형성하는 소정의 공정 온도는 100℃ 내지 180℃의 공정 온도이다.
여기서, 상기 반도체층을 형성하는 단계는 125℃ 내지 135℃의 공정 온도로 상기 반도체층을 형성하는 것이 바람직하다.
상술한 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 구동 게이트 전극을 포함하는 제1 금속 패턴군을 형성하는 단계; 상기 제1 금속 패턴군의 상부에 제1 공정 온도로 제1 반도체층을 형성하는 단계; 상기 제1 반도체층의 상부에 구동 소스 전극, 구동 드레인 전극, 센서 게이트 전극을 포함하는 제2 금속 패턴군을 형성하는 단계; 상기 제2 금속 패턴군의 상부에 제2 공정 온도로 제2 반도체층을 형성하는 단계; 상기 제2 반도체층의 상부에 센서 드레인 전극 및 센서 소스 전극을 포함하는 제3 금속 패턴군을 형성하는 단계; 상기 제3 금속 패턴군의 상부에 컨택홀을 포함하는 보호층을 형성하는 단계; 및 상기 보호층의 상부에 화소 전극을 형성하는 단계;를 포함한다.
여기서, 상기 제1 반도체층을 형성하는 단계에서 상기 제1 공정 온도는 365℃ 내지 375℃의 공정 온도인 것이 바람직하다.
그리고, 상기 제2 반도체층을 형성하는 단계에서 상기 제2 공정 온도는 100℃ 내지 180℃의 공정 온도인 것이 바람직하다. 특히,상기 제2 반도체층을 형성하는 단계는 125℃ 내지 135℃의 공정 온도로 상기 제2 반도체층을 형성하는 것이 더욱 바람직하다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 설명을 통하여 명백하게 드러나게 될 것이다.
본 발명에 따른 박막 트랜지스터 기판은 센서 박막 트랜지스터의 반도체층을 저온 증착 공정을 통해 형성함으로써, 광 감지 방식의 터치 스크린 패널의 입력 감도를 크게 향상시킬 수 있다.
그리고, 박막 트랜지스터 기판은 구동 박막 트랜지스터도 저온 증착 공정을 통해 형성하여 제조 공정의 단순화와 원가 절감을 도모할 수 있다. 또한, 박막 트랜지스터 기판의 구동 박막 트랜지스터와 센서 박막 트랜지스터를 서로 다른 온도의 공정으로 형성하여 구동 특성의 저하를 방지하고, 광 감도를 향상시킬 수 있다.
또 한편, 박막 트랜지스터 기판을 이용한 터치 스크린 패널은 센서 박막 트랜지스터의 광 감도 향상으로 사용자의 입력 지점 탐색이 빨라질 수 있다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명에 따른 센서 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법에 대한 바람직한 실시 예를 첨부된 도면들을 참조하여 상세하게 설명한다. 도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고, 명세서 전체에 걸쳐 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판을 설명하기 위해 도시한 도면이고, 도 2는 도 1에 도시된 I-I'선을 기준으로 절단된 단면을 도시한 도면이다.
도 1 및 도 2를 참조하면, 박막 트랜지스터 기판은 게이트 라인(110) 및 데이터 라인(140)에 연결되며, 화상이 표시되는 화소 영역을 구동하는 구동 박막 트랜지스터(50)와, 화소 영역에 입사되는 광을 감지하기 위한 센서 박막 트랜지스터(60)를 포함한다. 이와 같은, 박막 트랜지스터 기판은 게이트 라인(110), 스토리지 라인(114), 센서 게이트 라인(117), 센서 데이터 공통 중개 라인(120), 게이트 절연막(125), 반도체층(130), 데이터 라인(140), 센서 데이터 공통 라인(150), 센서 출력 라인(160), 보호층(180) 및 화소 전극(201)을 포함한다.
구체적으로, 게이트 라인(110)은 기판(10)의 가로 방향으로 연장되어 형성된다. 그리고, 게이트 라인(110)은 일측으로 돌출되어 구동 박막 트랜지스터(50)를 구성하는 구동 게이트 전극(111)을 포함한다. 여기서, 구동 게이트 전극(111)은 기판(10)의 상부에 게이트 라인(110)과 연결되어 형성된다. 또한, 게이트 라인(110)은 일측단에 구동 회로와 접속하기 위해 형성된 게이트 패드(113)를 포함한다. 여기서, 게이트 패드(113)는 구동 회로와 접속하기 위해 구동 회로의 접속부에 대응되는 크기로 형성된다.
스토리지 라인(114)은 게이트 라인(110)과 나란하게 기판(10)의 가로 방향으로 연장되어 형성된다. 그리고, 스토리지 라인(114)은 게이트 라인(110)을 향해 돌출되어 형성되는 스토리지 전극(115)을 포함한다. 다만, 스토리지 전극(115)은 게이트 라인(110)을 향해 형성되는 것에 한정되는 것은 아니고, 커패시터를 형성하기 위한 다양한 형태로 형성될 수 있다.
센서 게이트 라인(117)은 게이트 라인(110)에 인접한 위치에서 게이트 라인(110)과 나란하게 가로 방향으로 형성된다. 여기서, 센서 게이트 라인(117)은 일측으로 돌출되어 센서 박막 트랜지스터(60)를 구성하는 센서 게이트 전극(118)을 포함한다. 또한, 센서 게이트 라인(117)은 일측으로 연장된 끝단에 구동 회로와 접속하기 위한 센서 게이트 패드(119)를 포함한다.
센서 데이터 공통 중개 라인(120)은 게이트 라인(110)과 나란하게 기판(10)의 가로 방향으로 연장되어 형성된다. 그리고, 센서 데이터 공통 중개 라인(120)은 일측단에 구동 회로와 접속하기 위해 형성된 센서 데이터 공통 중개 패드(123)가 형성된다. 여기서, 센서 데이터 공통 중개 라인(120)의 형태는 도 1에 도시된 것처럼 굴곡지게 형성되는 것에 한정되는 것은 아니고 구동 회로와 접속하기 용이한 다양한 형태로 형성된다.
게이트 절연막(125)은 게이트 라인(110), 스토리지 라인(114) 및 센서 게이트 라인(117)의 절연을 위해 기판(10)의 전체면에 걸쳐 절연 재질로 형성된다. 예를 들어, 게이트 절연막(125)은 질화 실리콘(SiNx), 산화 실리콘(SiOx) 등의 재질을 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: 이하 PECVD) 방법을 통해 형성된다.
반도체층(130)은 게이트 절연막(125)의 상부에서 각각 구동 게이트 전극(111) 및 센서 게이트 전극(118)과 중첩되게 형성된다. 그리고, 반도체층(130) 은 활성층(131) 및 오믹 접촉층(133)을 포함한다. 활성층(131)은 비정질 실리콘(amorphous Silicon: a-Si) 또는 다결정 실리콘(poly Silicon) 등으로 게이트 절연막(125) 위에 형성된다. 이때, 활성층(131)은 구동 게이트 전극(111) 및 센서 게이트 전극(118)과 중첩되도록 형성된다. 오믹 접촉층(133)은 활성층(131)의 위에 인(P) 등의 n형 불순물이 고농도로 도핑된 비정질 실리콘 등의 물질로 형성되거나, 실리사이드(silicide)로 형성될 수 있다.
여기서, 게이트 절연막(125)과 반도체층(130)은 저온 증착 공정을 통해 형성된다. 예를 들어, 게이트 절연막(125)과 반도체층(130)은 약 100 ~ 180℃의 온도로 증착되어 형성될 수 있다. 더 상세하게 게이트 절연막(125)과 반도체층(130)은 약 125℃ 내지 135℃의 온도로 증착되는 것이 바람직하고, 약 130℃의 온도로 증착되는 것이 더욱 바람직하다. 그리고, 게이트 절연막(125)과 반도체층(130)은 약 300W의 고주파 전력화에서 PECVD 방법으로 증착하는 것이 바람직하며, 약 150 ~ 300W 범위의 고주파 전력하에서 PECVD 방법으로 증착하는 것이 더욱 바람직할 수 있다.
여기서, 게이트 절연막(125)과 반도체층(130)이 100℃의 온도 이하로 증착될 경우 박막 트랜지스터의 특성이 저하될 수 있다.
한편, 저온 증착 공정을 통해 형성된 반도체층(130)은 비정질 실리콘의 결정질 상에 결점(defect)이 많이 발생할 수 있다. 이와 같이 형성된 비정질 실리콘은 결점에 의해 에너지 여기를 위한 중간 밴드갭이 형성되고, 외부에서 입사되는 광으로부터 공급된 에너지를 여기시켜 전류를 발생시키게 된다. 이러한 반도체층(130) 은 광 센서 등에 사용되어 외부 광이 있을 경우 포토 온 전류를 발생시키고, 외부 광이 없을 경우 포토 오프 전류를 발생시킨다. 또한, 반도체층(130)은 포토 온/오프 전류 간의 차이가 증가됨으로써, 광 감지를 위한 신호 대 잡음비(Signal to Noise Ratio : 이하 S/N비)를 증가시킨다. 예를 들어, 포토 온 전류는 광 감지를 위한 신호이다. 그리고, 포토 오프 전류는 광 감지를 위한 잡음이다. 즉, 외부 광의 유무에 따라 포토 온 전류와 포토 오프 전류 간의 전류 차이가 커지고, 이에 따라 S/N비가 증가한다.
데이터 라인(140)은 기판(10)의 세로 방향으로 연장되어 형성된다. 그리고, 데이터 라인(140)은 일측으로 돌출되어 구동 박막 트랜지스터(50)를 구성하는 구동 소스 전극(141)을 포함한다. 여기서, 구동 소스 전극(141)에 대응되는 위치에 구동 드레인 전극(143)이 위치한다. 구동 드레인 전극(143)은 데이터 라인(140)에서 분리되어 구동 게이트 전극(111)을 중심으로 구동 소스 전극(141)고 마주하는 섬형으로 형성된다. 이와 같은, 구동 소스 전극(141)과 구동 드레인 전극(143)은 반도체층(130)의 상부에 형성되어 반도체층(130)을 통해 전기적으로 연결될 수 있다.
센서 데이터 공통 라인(150)은 데이터 라인(140)과 나란하게 기판(10)의 세로 방향으로 연장되어 형성된다. 그리고, 센서 데이터 공통 라인(150)은 일측으로 돌출되어 센서 박막 트랜지스터(60)를 구성하는 센서 드레인 전극(151)을 포함한다. 이러한 센서 데이터 공통 라인(150)은 연결 전극(205)을 통해 센서 데이터 공통 중개 라인(120)에 전기적으로 연결되어 공통 전압을 공급받는다.
센서 출력 라인(160)은 센서 데이터 공통 라인(150)과 나란하게 기판(10)의 세로 방향으로 연장되어 형성된다. 그리고, 센서 출력 라인(160)은 일측으로 돌출되어 센서 게이트 전극(118)을 기준으로 센서 드레인 전극(151)과 마주하는 센서 소스 전극(161)을 포함한다. 여기서, 센서 드레인 전극(151)과 센서 소스 전극(161)은 반도체층(130)의 상부에 형성되어 반도체층(130)을 통해 전기적으로 연결된다.
보호층(180)은 데이터 라인(140), 센서 데이터 공통 라인(150) 및 센서 출력 라인(160)의 상부에 형성되는 제1 보호막(181)과, 제1 보호막(181)의 상부에 형성되는 제2 보호막(183)을 포함한다. 제1 보호막(181)은 구동 박막 트랜지스터(50) 및 센서 박막 트랜지스터(60)의 상부에 무기 물질로 형성된다. 그리고, 제1 보호막(181)은 구동 박막 트랜지스터(50) 및 센서 박막 트랜지스터(60)의 반도체층(130)과 유기 물질의 접촉을 차단하여 반도체층(130)의 화학 반응으로 인한 박막 트랜지스터의 특성 열화를 방지한다. 제2 보호막(183)은 제1 보호막(181)의 상부에 형성된다. 그리고, 제2 보호막(183)은 유기 물질로 형성되며, 제1 보호막(181)보다 유전율이 높고 두껍게 형성된다.
여기서, 보호층(180)은 구동 드레인 전극(143), 센서 데이터 공통 중개 라인(120), 센서 데이터 공통 라인(150), 각 라인의 패드(113,119,123,145,163)들의 일부를 노출시키는 제1 내지 제8 컨택홀(191,192,193,194,195,196,197,198)을 포함한다.
화소 전극(201)과 연결 전극(205) 및 패드 접속 전극(203)은 보호층(180)의 상부에 투명한 도전성 재질을 사용하여 형성된다. 예를 들어, 화소 전극(201)과 연결 전극(205) 및 패드 접속 전극(203)은 인듐 틴 옥사이드(Indium Tin Oxide: 이하 ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: 이하 IZO) 등을 재질로 형성될 수 있다. 그리고, 이들은 제1 내지 제8 컨택홀(191,192,193,194,195,196,197,198)을 통해 각각 구동 드레인 전극(143), 센서 데이터 공통 중개 라인(120), 센서 데이터 공통 라인(150), 각 라인의 패드(113,119,123,145,163)에 접속되어 전기적으로 연결된다.
이하에서는 도 3 및 도 4를 참조하여 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판을 설명한다.
도 3은 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판을 설명하기 위해 도시한 도면이고, 도 4는 도 3에 도시된 I-I'선을 기준으로 절단된 단면을 도시한 도면이다.
도 3 및 도 4를 참조하면, 박막 트랜지스터 기판은 구동 박막 트랜지스터(70)와 센서 박막 트랜지스터(80)에 연결되거나 구성하기 위한 게이트 라인(310), 스토리지 라인(314), 데이터 라인(340), 구동 드레인 전극(343), 센서 게이트 라인(345), 센서 데이터 공통 중개 라인(348), 센서 데이터 공통 라인(371), 제1 및 제2 반도체층(360)을 포함한다.
게이트 라인(310)은 기판(30)의 가로 방향으로 연장되어 형성된다. 그리고, 게이트 라인(310)은 일측으로 돌출되어 구동 박막 트랜지스터(70)를 구성하는 구동 게이트 전극(311)을 포함한다. 여기서, 구동 게이트 전극(311)은 기판(30)의 상부 에 게이트 라인(310)과 연결되어 형성된다. 또한, 게이트 라인(310)은 일측단에 구동 회로와 접속하기 위해 형성된 게이트 패드(313)를 포함한다. 여기서, 게이트 패드(313)는 구동 회로와 접속하기 위해 구동 회로의 접속부에 대응되는 크기로 형성된다.
스토리지 라인(314)은 게이트 라인(310)과 나란하게 기판(30)의 가로 방향으로 연장되어 형성된다. 그리고, 스토리지 라인(314)은 게이트 라인(310)을 향해 돌출되어 형성되는 스토리지 전극(315)을 포함한다.
제1 절연막(325)은 게이트 라인(310) 및 스토리지 라인(314)의 절연을 위해 기판(30)의 전체면에 걸쳐 절연 재질로 형성된다. 예를 들어, 제1 절연막(325)은 질화 실리콘(SiNx), 산화 실리콘(SiOx) 등의 재질을 사용하여 형성된다.
제1 반도체층(330)은 제1 절연막(325)의 상부에서 구동 게이트 전극(311)과 중첩되게 형성된다. 그리고, 제1 반도체층(330)은 제1 활성층(331) 및 제1 오믹 접촉층(333)을 포함한다. 제1 활성층(331)은 비정질 실리콘(amorphous Silicon: a-Si) 또는 다결정 실리콘(poly Silicon) 등으로 제1 절연막(325)의 상부에 형성된다. 제1 오믹 접촉층(333)은 제1 활성층(331)의 위에 인(P) 등의 n형 불순물이 고농도로 도핑된 비정질 실리콘 등의 물질로 형성되거나, 실리사이드(silicide)로 형성될 수 있다.
여기서, 제1 반도체층(330)은 일반적으로 많이 이용되는 고온 증착 공정을 통해 형성된다. 예를 들어, 제1 반도체층(330)은 365℃ 내지 375℃의 공정 온도로 증착되어 형성될 수 있다. 더 바람직하게 제1 반도체층(330)은 370℃의 공정 온도 로 형성될 수 있다. 이때, 제1 반도체층(330)은 PECVD 방법 등으로 형성될 수 있다.
데이터 라인(340)은 기판(30)의 세로 방향으로 연장되어 형성된다. 그리고, 데이터 라인(340)은 일측으로 돌출되어 구동 박막 트랜지스터(70)를 구성하는 구동 소스 전극(341)을 포함한다. 여기서, 구동 소스 전극(341)에 대응되는 위치에 구동 드레인 전극(343)이 위치한다. 구동 드레인 전극(343)은 데이터 라인(340)에서 분리되어 구동 게이트 전극(311)을 중심으로 구동 소스 전극(341)과 마주하는 섬형으로 형성된다. 이와 같은, 구동 소스 전극(341)과 구동 드레인 전극(343)은 제1 반도체층(330)의 상부에 형성되어 제1 반도체층(330)을 통해 전기적으로 연결된다.
센서 게이트 라인(345)은 데이터 라인(340)에 인접한 위치에서 데이터 라인(340)과 나란하게 세로 방향으로 형성된다. 그리고, 센서 게이트 라인(345)은 일측으로 돌출되어 센서 박막 트랜지스터(80)를 구성하는 센서 게이트 전극(346)을 포함한다. 또한, 센서 게이트 라인(345)은 일측으로 연장된 끝단에 구동 회로와 접속하기 위한 센서 게이트 패드(347)를 포함한다.
센서 데이터 공통 중개 라인(348)은 데이터 라인(340)과 나란하게 기판(30)의 세로 방향으로 연장되어 형성된다. 그리고, 센서 데이터 공통 중개 라인(348)은 일측단에 구동 회로와 접속하기 위해 형성된 센서 데이터 공통 중개 패드(349)가 형성된다.
제2 절연막(355)은 데이터 라인(340), 센서 게이트 전극(346) 및 센서 데이터 공통 중개 라인(348)의 절연을 위해, 이들의 상부에 기판(30)의 전체면에 걸쳐 절연 재질로 형성된다. 여기서, 제2 절연막(355)은 제1 절연막(325)과 동일한 재질로 형성될 수 있다.
제2 반도체층(360)은 제2 절연막(355)의 상부에서 센서 게이트 전극(346)과 중첩되게 형성된다. 이와 같은 제2 반도체층(360)은 제2 활성층(361) 및 제2 오믹 접촉층(363)을 포함한다. 제2 활성층(361)은 비정질 실리콘 등의 물질로 제2 절연막(355)의 상부에 형성된다. 제2 오믹 접촉층(363)은 제2 활성층(361)의 상부에 인(P) 등의 n형 불순물이 고농도로 도핑된 비정질 실리콘 등의 물질로 형성된다.
여기서, 제2 반도체층(360)은 저온 증착 공정을 통해 형성된다. 예를 들어, 제2 반도체층(360)은 약 100 ~ 180℃의 온도로 증착되어 형성될 수 있다. 더 상세하게 제2 반도체층(360)은 약 125℃ 내지 135℃의 온도로 증착되는 것이 바람직하고, 약 130℃의 온도로 증착되는 것이 더욱 바람직하다. 그리고, 제2 반도체층(360)은 약 300W의 고주파 전력화에서 PECVD 방법으로 증착하는 것이 바람직하며, 약 150 ~ 300W 범위의 고주파 전력하에서 PECVD 방법으로 증착하는 것이 더욱 바람직할 수 있다.
센서 데이터 공통 라인(371)은 센서 드레인 전극(373)을 포함하여 게이트 라인(310)과 나란하게 기판(30)의 가로 방향으로 연장되어 형성된다. 그리고, 센서 출력 라인(375)은 센서 게이트 전극(346)을 기준으로 센서 드레인 전극(373)과 마주하는 센서 소스 전극(377)을 포함하고, 기판(30)의 가로 방향으로 연장되어 형성된다.
보호층(380)은 센서 데이터 공통 라인(371) 및 센서 출력 라인(375)의 상부 에 형성되는 제1 보호막(381)과, 제1 보호막(381)의 상부에 형성되는 제2 보호막(383)을 포함한다. 여기서, 제1 보호막(381)은 센서 박막 트랜지스터(80)의 특성 열화를 방지하기 위해 무기 물질로 형성될 수 있다. 그리고, 제2 보호막(383)은 제1 보호막(381)에 비해 두껍게 유기 물질로 형성될 수 있다. 그리고, 보호층(380)은 구동 드레인 전극(343), 센서 데이터 공통 중개 라인(348), 센서 데이터 공통 라인(371), 각 라인의 패드(313,344,347,349,378)들의 일부를 노출시키는 제1 내지 제8 컨택홀(391,392,393,394,395,396,397,398)을 포함한다.
화소 전극(401)과 연결 전극(405) 및 패드 접속 전극(403)은 보호층(380)의 상부에 투명한 도전성 재질을 사용하여 형성된다. 예를 들어, 화소 전극(401)과 연결 전극(405) 및 패드 접속 전극(403)은 ITO 또는 IZO 등을 재질로 형성될 수 있다. 그리고, 이들은 제1 내지 제8 컨택홀(391,392,393,394,395,396,397,398)을 통해 각각 구동 드레인 전극(343), 센서 데이터 공통 중개 라인(348), 센서 데이터 공통 라인(371), 각 라인의 패드(313,344,347,349,378)에 접속되어 전기적으로 연결된다.
이하에서는 도 5 및 도 6를 참조하여 본 발명의 실시 예에 따른 센서 박막 트랜지스터의 광 감도와 공정 온도와의 관계를 설명한다.
도 5는 본 발명의 실시 예에 따른 센서 박막 트랜지스터가 고온 증착 공정으로 형성되었을 때의 전압 및 전류 관계를 나타내는 그래프이고, 도 6은 본 발명의 실시 예에 따른 센서 박막 트랜지스터가 저온 증착 공정으로 형성되었을 때의 전압 및 전류 관계를 나타내는 그래프이다. 여기서, 도 5 및 도 6의 가로축은 게이트 전압(VG)을 나타내고, 세로축은 전류(I)를 나타낸다. 그리고, 도 5 및 도 6은 각각 고온을 대표하는 370℃와 저온을 대표하는 130℃를 기준으로 도시되었다.
도 5 를 참조하면, 센서 박막 트랜지스터는 게이트 절연막과 활성층 및 오믹 접촉층의 삼층막이 370℃의 고온 증착 공정으로 형성된다. 이렇게 형성된 센서 박막 트랜지스터의 전압과 전류의 관계는 광의 입사 여부에 따라 각각 제1 곡선(510)과 제2 곡선(520)으로 표시된다.
제1 곡선(510)은 370℃의 고온 증착 공정으로 형성된 센서 박막 트랜지스터에 광이 입사되지 않았을 때 게이트 전압과 포토 오프 전류를 나타낸다. 그리고, 제2 곡선(520)은 370℃의 고온 증착 공정으로 형성된 센서 박막 트랜지스터에 광이 입사될 때 게이트 전압과 포토 온 전류를 나타낸다.
도 6을 참조하면, 센서 박막 트랜지스터는 게이트 절연막과 활성층 및 오믹 접촉층의 삼층막이 130℃의 저온 증착 공정으로 형성된다. 이렇게 형성된 센서 박막 트랜지스터에서의 전압과 전류 관계는 광의 입사 여부에 따라 각각 제3 곡선(530)과 제4 곡선(540)으로 표시된다.
제3 곡선(530)은 130℃의 저온 증착 공정으로 형성된 센서 박막 트랜지스터에 광이 입사되지 않았을 때 게이트 전압과 포토 오프 전류를 나타낸다. 그리고, 제4 곡선(540)은 130℃의 저온 증착 공정으로 형성된 센서 박막 트랜지스터에 광이 입사될 때 게이트 전압과 포토 온 전류를 나타낸다.
여기서, 센서 박막 트랜지스터의 광 감도를 좌우하는 S/N비는 포토 오프 전 류와 포토 온 전류의 전류차가 클수록 증가한다. 구체적으로, 센서 박막 트랜지스터는 외부 광이 입사되어 포토 온 전류가 흐르는 상태에서 사용자의 입력이 있을 경우 외부 광이 차단되어 포토 오프 전류가 흐른다. 이때, 센서 박막 트랜지스터는 사용자의 입력 감지를 포토 온 전류와 포토 오프 전류 간의 전류차에 의해 판단한다. 그리고, 센서 박막 트랜지스터는 전류차가 클수록 S/N비도 증가하므로 광 감도가 우수해져 사용자의 입력 감지 능력이 향상된다.
이와 같은 센서 박막 트랜지스터는 삼층막 형성시 공정 온도에 따라 표 1과 같은 S/N비를 보여준다.
게이트 전압 구분 370℃ 130℃
0V 포토 오프 전류 3.19×10-10A 5.97×10-13A
포토 온 전류 1.88×10-08A 5.94×10-10A
S/N비 59 995
-10V 포토 오프 전류 7.45×10-14A 4.60×10-15A
포토 온 전류 1.09×10-11A 1.02×10-10A
S/N비 146 22,200
표 1을 참조하면, 제1 곡선(510)에서 게이트 전압이 각각 0V와 -10V일 때 포토 오프 전류가 약 3.19×10-10A, 약 7.45×10-14A의 값을 나타낸다. 그리고, 제2 곡선(520)에서 게이트 전압이 0V와 -10V일 때 포토 온 전류는 약 1.88×10-08A, 약1.09×10-11A의 값을 나타낸다. 이에 따라 센서 박막 트랜지스터의 S/N비는 게이트 전압이 0V와 -10V일 때 각각 약 59와 약 146이다. 즉, 370도의 고온 증착 공정으로 형성된 센서 박막 트랜지스터는 게이트 전압으로 0V 이하의 값을 인가하였을 때, 200 이하의 S/N비를 나타내어 광 감도에 한계를 갖는다.
그리고, 제3 곡선(530)에서 게이트 전압이 각각 0V와 -10V일 때 포토 오프 전류가 약 5.97×10-13A, 약 4.60×10-15A의 값을 나타낸다. 그리고, 제4 곡선(540)에서 게이트 전압이 0V와 -10V일 때 포토 온 전류는 약 5.94×10-10A, 약 1.02×10-10A의 값을 나타낸다. 이에 따라 센서 박막 트랜지스터의 S/N비는 게이트 전압이 0V와 -10V일 때 각각 약 995와 약 22,200이다.
이와 같이 저온 증착 공정으로 형성되는 센서 박막 트랜지스터는 고온 공정으로 형성되는 센서 박막 트랜지스터와 대비하여 게이트 전압으로 0V 이하의 값을 인가하였을 때, 200 이상의 S/N비를 갖게 되어 향상된 광 감도를 갖게 된다.
한편, 130℃의 저온 증착 공정을 통해 형성되는 삼층막은 센서 박막 트랜지스터 대신 센서 다이오드로 형성될 경우 370℃의 고온 증착 공정을 통해 형성되는 센서 박막 트랜지스터보다 S/N비가 높을 수 있다. 이를 통해 센서 박막 트랜지스터는 저온 증착 공정을 통해 게이트 전극이 없는 센서 다이오드로 대체될 수 있다.
이하에서는 도 7a 내지 도 13b를 참조하여 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다.
도 7a 내지 도 13b는 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 도시한 도면이다.
도 7a 내지 도 13b를 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 제1 금속 패턴군을 형성하는 단계, 삼층막을 형성하는 단계, 제2 금속 패턴군을 형성하는 단계, 보호층을 형성하는 단계 및 제3 금속 패턴군을 형성하는 단계를 포함한다.
우선 도 7a 및 도 7b에 도시된 바와 같이 기판(10)의 상부에 게이트 라인(110), 구동 게이트 전극(111), 게이트 패드(113), 스토리지 라인(114), 스토리지 전극(115), 센서 게이트 라인(117), 센서 게이트 전극(118), 센서 게이트 패드(119), 센서 데이터 공통 중개 라인(120) 및 센서 데이터 공통 중개 패드(123)을 포함하는 제1 금속 패턴군을 형성하는 단계를 진행한다.
구체적으로, 제1 금속 패턴군은 기판(10) 상에 스퍼터링 등의 증착 방법을 통해 금속층을 형성한 후 포토리소그래피 공정과 식각 공정으로 패터닝하여 형성한다. 여기서, 기판(10)은 일반적으로 유리 또는 플라스틱과 같은 투명한 절연 기판을 사용한다. 게이트 라인(110), 스토리지 라인(114), 센서 게이트 라인(117) 및 센서 데이터 공통 중개 라인(120)은 기판(10) 상에 가로 방향으로 연장되게 형성한다. 그리고, 구동 게이트 전극(111), 스토리지 전극(115) 및 센서 게이트 전극(118)은 각각 게이트 라인(110), 스토리지 라인(114) 및 센서 게이트 라인(117)의 일측으로 돌출되도록 형성한다.
다음으로, 도 8 내지 도 9b에 도시된 바와 같이 제1 금속 패턴군의 상부에 게이트 절연막(125), 활성층(131) 및 오믹 접촉층(133)을 포함하는 삼층막을 형성하는 단계를 진행한다.
구체적으로, 게이트 절연막(125)을 기판(10)의 전체면에 걸쳐 형성한다. 그리고, 게이트 절연막(125)의 상부에 활성층(131) 및 오믹 접촉층(133)을 순차적으로 적층하여 형성한다. 이때, 활성층(131) 및 오믹 접촉층(133)은 구동 게이트 전극(111) 및 센서 게이트 전극(118)과 중첩되는 부분에 패터닝하여 형성한다.
여기서, 삼층막은 저온 증착 공정을 통해 형성한다. 예를 들어, 삼층막은 100 ~ 180℃의 온도 범위 내에서 300W 이하의 고주파 전력하에 PECVD 방법으로 형성한다. 이때, 130℃의 온도에서 약 150 ~ 300W 범위의 고주파 전력하에 삼층막을 형성하는 것이 바람직하다.
다음으로, 도 10a 및 도 10b에 도시된 바와 같이 삼층막의 상부에 데이터 라인(140), 구동 소스 전극(141), 구동 드레인 전극(143), 데이터 패드(145), 센서 데이터 공통 라인(150), 센서 드레인 전극(151), 센서 출력 라인(160), 센서 소스 전극(161) 및 센서 출력 패드(163)를 포함하는 제2 금속 패턴군을 형성하는 단계를 진행한다.
구체적으로, 데이터 라인(140)은 기판(10)의 세로 방향으로 연장되도록 패터닝하여 형성한다. 그리고, 데이터 라인(140)의 일측으로 돌출되는 구동 소스 전극(141)과, 구동 소스 전극(141)과 마주하는 구동 드레인 전극(143)이 위치하도록 패터닝하여 형성한다. 센서 데이터 공통 라인(150)과 센서 출력 라인(160)은 서로 나란하게 기판(10)의 세로 방향으로 연장되도록 패터닝하여 형성한다. 그리고, 센서 게이트 전극(118)을 기준으로 돌출되도록 센서 드레인 전극(151) 및 센서 소스 전극(161)을 패터닝하여 형성한다.
다음으로, 도 11 내지 도 12b에 도시된 바와 같이 제2 금속 패턴군의 상부에 제1 보호막(181), 제2 보호막(183), 제1 내지 제8 컨택홀(191 내지 198)을 포함하는 보호층(180)을 형성하는 단계를 진행한다.
구체적으로, 제2 금속 패턴군의 상부에 기판(10)의 전체면에 걸쳐 무기 물질을 증착하여 제1 보호막(181)을 형성한다. 그리고, 제1 보호막(181)의 상부에 유기 물질로 제1 보호막(181)보다 두껍게 증착하여 제2 보호막(183)을 형성한다. 그리고, 제1 보호막(181)과 제2 보호막(183)을 관통하는 제1 내지 제8 컨택홀(191,192,193,194,195,196,197,198)을 형성한다.
여기서, 제1 컨택홀(191)은 제1 및 제2 보호막(181,183)을 관통하여 구동 드레인 전극(143)의 일부를 노출시킨다. 그리고, 제2 내지 제4 컨택홀(192,193,194)은 게이트 절연막(125)과 제1 및 제2 보호막(181,183)을 관통하여 각각 게이트 패드(192)와 센서 게이트 패드(119) 및 센서 데이터 공통 중개 패드(123)를 노출시킨다. 또한, 제5 및 제6 컨택홀(195,196)은 제1 및 제2 보호막(181,183)을 관통하여 각각 데이터 패드(145) 및 센서 출력 패드(163)를 노출시킨다. 제7 컨택홀(197)은 게이트 절연막(125)과 제1 및 제2 보호막(181,183)을 관통하여 센서 데이터 공통 중개 라인(120)의 일부를 노출시킨다. 그리고, 제8 컨택홀(198)은 제1 및 제2 보호막(181,183)을 관통하여 센서 데이터 공통 라인(150)의 일부를 노출시킨다.
다음으로, 도 13a 및 도 13b에 도시된 바와 같이 보호층(180)의 상부에 화소 전극(201), 패드 접속 전극(203) 및 연결 전극(205)을 포함하는 제3 금속 패턴군을 형성하는 단계를 진행한다.
구체적으로, 화소 전극(201)은 제1 컨택홀(191)을 통해 구동 드레인 전극(143)에 접속되도록 형성한다. 여기서, 화소 전극(201)은 게이트 라인(110)과 데이터 라인(140)으로 정의되는 화소 영역에 대응되도록 패터닝하여 형성한다. 그리고, 패드 접속 전극(203)은 제2 내지 제6 컨택홀(192,193,194,195,196)을 통해 각각 게이트 패드(192), 센서 게이트 패드(119), 센서 데이터 공통 중개 패드(123), 데이터 패드(145) 및 센서 출력 패드(163)에 접속되도록 형성한다. 여기서, 패드 접속 전극(203)은 외부의 구동 회로에 접속되기 위한 면적으로 형성할 수 있다. 그리고, 연결 전극(205)은 제7 및 제8 컨택홀(197,198)을 통해 센서 데이터 공통 중개 라인(120)과 센서 데이터 공통 라인(150)에 접속되도록 형성한다. 이를 통해, 연결 전극(205)은 센서 데이터 공통 중개 라인(120)과 센서 데이터 공통 라인(150)을 전기적으로 연결한다.
이하에서는 도 14a 내지 도 22b를 참조하여 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다.
도 14a 내지 도 22b는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 도시한 도면이다.
도 14a 내지 도 22b를 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 제1 금속 패턴군을 형성하는 단계, 제1 삼층막을 형성하는 단계, 제2 금속 패턴군을 형성하는 단계, 제2 삼층막을 형성하는 단계, 제3 금속 패턴군을 형성하는 단계, 보호층을 형성하는 단계 및 제4 금속 패턴군을 형성하는 단계를 포함한다.
우선 도 14a 및 도 14b에 도시된 바와 같이 기판(30)의 상부에 게이트 라인(310), 구동 게이트 전극(311), 게이트 패드(313), 스토리지 라인(314) 및 스토리지 전극(315)을 포함하는 제1 금속 패턴군을 형성하는 단계를 진행한다.
구체적으로, 제1 금속 패턴군은 기판(30) 상에 스퍼터링 등의 증착 방법을 통해 금속층을 형성한 후 포토리소그래피 공정과 식각 공정으로 패터닝하여 형성한다. 여기서, 기판(30)은 일반적으로 유리 또는 플라스틱과 같은 투명한 절연 기판을 사용한다. 게이트 라인(310) 및 스토리지 라인(314)은 기판(30) 상에 가로 방향으로 연장되게 형성한다. 그리고, 구동 게이트 전극(311) 및 스토리지 전극(315)은 각각 게이트 라인(310) 및 스토리지 라인(314)의 일측으로 돌출되도록 형성한다.
다음으로, 도 15 내지 도 16b에 도시된 바와 같이 제1 금속 패턴군의 상부에 제1 절연막(325), 제1 활성층(331) 및 제1 오믹 접촉층(333)을 포함하는 제1 삼층막을 형성하는 단계를 진행한다.
구체적으로, 제1 절연막(325)을 기판(30)의 전체면에 걸쳐 형성한다. 그리고, 제1 절연막(325)의 상부에 제1 활성층(331) 및 제1 오믹 접촉층(333)을 순차적으로 적층하여 형성한다. 이때, 제1 활성층(331) 및 제1 오믹 접촉층(333)은 구동 게이트 전극(311)과 중첩되는 부분에 패터닝하여 형성한다. 여기서, 제1 삼층막은 고온 증착 공정을 통해 형성한다. 예를 들어, 제1 삼층막은 약 370℃의 온도에서 300W 이하의 고주파 전력하에 PECVD 방법으로 형성한다.
다음으로, 도 17a 및 도 17b에 도시된 바와 같이 제1 삼층막의 상부에 데이터 라인(340), 구동 소스 전극(341), 구동 드레인 전극(343), 데이터 패드(344), 센서 게이트 라인(345), 센서 게이트 전극(346), 센서 게이트 패드(347), 센서 데이터 공통 중개 라인(348) 및 센서 데이터 공통 중개 패드(349)를 포함하는 제2 금속 패턴군을 형성하는 단계를 진행한다.
구체적으로, 데이터 라인(340)은 기판(30)의 세로 방향으로 연장되며, 일측단에 데이터 패드(344)가 위치하도록 패터닝하여 형성한다. 그리고, 데이터 라인(340)의 일측으로 돌출되는 구동 소스 전극(341)과, 구동 소스 전극(341)과 마주하는 구동 드레인 전극(343)이 위치하도록 패터닝하여 형성한다. 센서 게이트 라인(345)은 데이터 라인(340)과 나란하게 기판(30)의 세로 방향으로 연장되며, 일측단에 센서 게이트 패드(347)가 위치하도록 패터닝하여 형성한다. 그리고, 센서 게이트 전극(346)이 센서 게이트 라인(345)의 일측으로 돌출되도록 형성한다. 센서 데이터 공통 중개 라인(348)은 기판(30)의 일측 가장자리 부분에서 세로 방향으로 연장되며, 일측단에 센서 데이터 공통 중개 패드(349)가 위치하도록 패터닝하여 형성한다.
다음으로, 도 18에 도시된 바와 같이 제2 금속 패턴군의 상부에 제2 절연막(355), 제2 활성층(361) 및 제2 오믹 접촉층(363)을 포함하는 제2 삼층막을 형성하는 단계를 진행한다.
구체적으로, 제2 절연막(355)을 기판(30)의 전체면에 걸쳐 형성한다. 그리고, 제2 절연막(355)의 상부에 제2 활성층(361) 및 제2 오믹 접촉층(363)을 순차적으로 적층하여 형성한다. 여기서, 제2 삼층막은 저온 증착 공정을 통해 형성한다. 예를 들어, 제2 삼층막은 100 ~ 180℃의 온도 범위 내에서 300W 이하의 고주파 전력하에 PECVD 방법으로 형성한다. 이때, 130℃의 온도에서 약 150 ~ 300W 범위의 고주파 전력하에 제2 삼층막을 형성하는 것이 바람직하다.
여기서, 제2 절연막(355)은 일반적인 식각 공정 조건을 적용하고, 식각시 발생되는 역테이퍼를 방지하기 위해 두께를 얇게 형성할 수 있다. 여기서, 역테이퍼는 식각시 상단 부분보다 하단 부분이 더 식각되어 나타나는 현상이다.
다음으로, 도 19a 및 도 19b에 도시된 바와 같이 제2 삼층막의 상부에 센서 데이터 공통 라인(371), 센서 드레인 전극(373), 센서 출력 라인(375), 센서 소스 전극(377), 센서 출력 패드(378)을 포함하는 제3 금속 패턴군을 형성하는 단계를 진행한다.
우선, 제2 삼층막의 상부에 제3 금속 패턴군을 형성하기 위한 금속층을 적층시킨다. 그리고, 적층된 금속층을 하부의 제2 삼층막과 함께 패터닝하여 제3 금속 패턴군을 형성한다. 여기서, 센서 데이터 공통 라인(371)과 센서 출력 라인(375)은 서로 나란하며 기판(30)의 가로 방향으로 연장되도록 패터닝하여 형성한다. 그리고, 센서 데이터 공통 라인(371)과 센서 출력 라인(375)의 일측으로 각각 센서 드레인 전극(373)과 센서 소스 전극(377)이 형성되도록 패터닝하여 형성한다. 이때, 센서 드레인 전극(373)과 센서 소스 전극(377)은 센서 게이트 전극(346)을 중심으로 서로 마주하도록 형성한다.
다음으로, 도 20 내지 도 21b에 도시된 바와 같이 제3 금속 패턴군의 상부에 제1 보호막(381), 제2 보호막(383), 제1 내지 제8 컨택홀(391,392,393,394,395,396,397,398)을 포함하는 보호층(380)을 형성하는 단계를 진행한다.
구체적으로 제3 금속 패턴군의 상부에 기판(30)의 전체면에 걸쳐 무기 물질을 증착하여 제1 보호막(381)을 형성한다. 그리고, 제1 보호막(381)의 상부에 유기 물질로 제1 보호막(381)보다 두껍게 증착하여 제2 보호막(383)을 형성한다. 그리고, 제1 보호막(381)과 제2 보호막(383)을 관통하는 제1 내지 제8 컨택홀(391,392,393,394,395,396,397,398)을 형성한다.
여기서, 제1 컨택홀(391)은 제2 절연막(355), 제1 및 제2 보호막(383)을 관통하여 구동 드레인 전극(343)의 일부를 노출시킨다. 그리고, 제2 내지 제4 컨택홀(392,393,394)은 제1 절연막(325), 제2 절연막(355), 제1 및 제2 보호막(383)을 관통하여 각각 게이트 패드(313)와 센서 게이트 패드(347) 및 센서 데이터 공통 중개 패드(349)를 노출시킨다. 또한, 제5 및 제6 컨택홀(395,396)은 제2 절연막(355), 제1 및 제2 보호막(383)을 관통하여 각각 데이터 패드(344) 및 센서 출력 패드(378)를 노출시킨다. 제7 컨택홀(397)은 제2 절연막(355)과 제1 및 제2 보호막(383)을 관통하여 센서 데이터 공통 중개 라인(348)의 일부를 노출시킨다. 그리고, 제8 컨택홀(398)은 제1 및 제2 보호막(383)을 관통하여 센서 데이터 공통 라인(371)의 일부를 노출시킨다.
한편, 제1 보호막(381)은 일반적인 식각 공정 조건을 적용하고, 식각시 발생되는 역테이퍼를 방지하기 위해 두께를 얇게 형성할 수 있다.
다음으로, 도 22a 및 도 22b에 도시된 바와 같이 보호층(380)의 상부에 화소 전극(401), 패드 접속 전극(403) 및 연결 전극(405)을 포함하는 제4 금속 패턴군을 형성하는 단계를 진행한다.
구체적으로, 화소 전극(401)은 제1 컨택홀(391)을 통해 구동 드레인 전극(343)에 접속되도록 형성한다. 여기서, 화소 전극(401)은 게이트 라인(310)과 데이터 라인(340)으로 정의되는 화소 영역에 대응되도록 패터닝하여 형성한다. 그리고, 패드 접속 전극(403)은 제2 내지 제6 컨택홀(392,393,394,395,396)을 통해 각각 게이트 패드(313), 센서 게이트 패드(347), 센서 데이터 공통 중개 패드(349), 데이터 패드(344) 및 센서 출력 패드(378)에 접속되도록 형성한다. 여기서, 패드 접속 전극(403)은 외부의 구동 회로에 접속되기 위한 면적으로 형성할 수 있다. 그리고, 연결 전극(405)은 제7 및 제8 컨택홀(397,398)을 통해 센서 데이터 공통 중개 라인(348)과 센서 데이터 공통 라인(371)에 접속되도록 형성한다. 이를 통해, 연결 전극(405)은 센서 데이터 공통 중개 라인(348)과 센서 데이터 공통 라인(371)을 전기적으로 연결한다.
이하에서는 도 1을 참조하여 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판을 이용한 터치 스크린 패널의 구동 방법을 설명한다.
우선, 도 1에 도시된 센서 데이터 공통 중개 라인(120)을 통해 센서 드레인 전극(151)들에 공통으로 일정 전압을 인가하여 유지시킨다. 예를 들어, 센서 드레인 전극(151)에 10V의 전압을 인가하여 유지한다.
그리고, 센서 게이트 전극(118)에는 게이트 온 상태의 게이터 전압을 인가하여 외부 광의 유무에 따라 흐르는 전류량의 차이를 적게 유지시킨다. 예를 들어, 센서 게이트 전극(118)에는 10V 이상의 게이트 전압을 인가한다.
그리고, 센서 소스 전극(161)에는 센서 드레인 전극(151)의 전압과 동일한 전압을 유지하여 센서 소스 전극(161) 및 센서 드레인 전극(151) 간에 전류가 흐르지 않도록 한다. 예를 들어, 센서 소스 전극(161)에는 센서 드레인 전극(151)에 인가되는 10V를 동일하게 인가한다.
이와 같은 상태에서 박막 트랜지스터 기판은 사용자의 입력 지점을 탐색하기 위해 센서 출력 라인(160)을 순차적으로 스캐닝한다. 예를 들어, 박막 트랜지스터 기판은 10V가 인가된 다수의 센서 출력 라인(160)에 순차적으로 0V를 인가하고 다시 10V를 인가한다. 즉, 0V의 전압이 인가되는 센서 출력 라인(160)이 쉬프트되도록 순차적으로 스캐닝한다. 이를 통해, 센서 소스 전극(161)에는 0V가 인가되어 센서 드레인 전극(151)과의 전압차가 발생하여 반도체층(130)을 통해 전류가 흐르도록 한다.
그리고, 센서 출력 라인(160)을 스캐닝하는 시간에 맞춰 센서 게이트 라인(117)에 순차적으로 게이트 오프 전압을 인가한다. 예를 들어, 센서 게이트 라인(117)에는 게이트 오프 전압을 -10V 내지 0V의 범위 내에서 인가한다. 즉, 센서 게이트 전극(118)에는 게이트 오프 전압이 인가되어 반도체층(130)의 채널을 닫는다. 이를 통해, 센서 박막 트랜지스터(60)의 반도체층(130)에는 외부 광의 유무에 따라 포토 온/오프 전류가 흐른다.
이러한 상태에서 사용자의 입력이 있을 경우 입력 지점의 센서 박막 트랜지스터(60)에는 외부 광이 차단되어 반도체층(130)에 흐르는 포토 온/오프 전류량의 차이가 발생한다. 여기서, 센서 박막 트랜지스터(60)는 감소된 전류량을 구동 회로로 인출한다. 이때, 구동 회로에서는 센서 출력 라인(160)과 센서 게이트 라인(117)의 스캐닝 정보를 통해 입력 지점의 좌표를 계산하여 사용자의 입력을 인식한다.
한편, 센서 박막 트랜지스터(60)는 포토 온/오프 전류 사이의 값을 문턱값으로 하는 로우 커런트 패스 필터(low current pass filter)를 더 구성하여 사용할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판을 설명하기 위해 도시한 도면,
도 2는 도 1에 도시된 I-I'선을 기준으로 절단된 단면을 도시한 도면,
도 3은 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판을 설명하기 위해 도시한 도면,
도 4는 도 3에 도시된 I-I'선을 기준으로 절단된 단면을 도시한 도면,
도 5는 본 발명의 실시 예에 따른 센서 박막 트랜지스터가 고온 증착 공정으로 형성되었을 때의 전압 및 전류 관계를 나타내는 그래프,
도 6은 본 발명의 실시 예에 따른 센서 박막 트랜지스터가 저온 증착 공정으로 형성되었을 때의 전압 및 전류 관계를 나타내는 그래프,
도 7a 내지 도 13b는 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 도시한 도면,
도 14a 내지 도 22b는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10,30: 기판 50,70: 구동 박막 트랜지스터
60,80: 센서 박막 트랜지스터 110,310: 게이트 라인
140,340: 데이터 라인 117,345: 센서 게이트 라인
150,371: 센서 데이터 공통 라인 160,375: 센서 출력 라인
120,348: 센서 데이터 공통 중개 라인

Claims (29)

  1. 게이트 오프 전압이 인가되는 게이트 전극;
    상기 게이트 전극 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 소스 전극 및 상기 소스 전극과 마주하여
    형성된 드레인 전극; 및
    상기 소스 전극 및 드레인 전극 사이에 형성된 반도체층을 포함하며,
    상기 게이트 오프 전압이 0V 이하일 때 200 이상의 S/N비 값을 갖는 것을 특징으로 하는 센서 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 게이트 오프 전압은 0V 내지 -10V인 것을 특징으로 하는 센서 박막 트랜지스터.
  3. 제2 항에 있어서,
    상기 반도체층은 외부 광의 유무에 따라 제1 전류와 제2 전류가 흐르는 것을 특징으로 하는 센서 박막 트랜지스터.
  4. 제3 항에 있어서,
    상기 제1 전류는 외부 광이 있을 때 흐르는 전류이고, 상기 제2 전류는 외부 광이 없을 때 흐르는 전류인 것을 특징으로 하는 센서 박막 트랜지스터.
  5. 제4 항에 있어서,
    상기 S/N비는 상기 제1 전류와 제2 전류의 차이에 의해 정해지는 것을 특징으로 하는 센서 박막 트랜지스터.
  6. 제5 항에 있어서,
    상기 S/N비가 995 내지 22200의 값을 갖는 것을 특징으로 하는 센서 박막 트랜지스터.
  7. 제6 항에 있어서,
    상기 제2 전류의 최소값이 10-14 이하의 값을 갖는 것을 특징으로 하는 센서 박막 트랜지스터.
  8. 제7 항에 있어서,
    상기 제2 전류는 5×10-13 내지 5×10-15의 값을 갖는 것을 특징으로 하는 센서 박막 트랜지스터.
  9. 제5 항에 있어서,
    상기 제1 전류는 상기 제2 전류보다 큰 것을 특징으로 하는 센서 박막 트랜지스터.
  10. 제1 항에 있어서,
    상기 반도체층은 비정질 실리콘을 사용하여 형성되는 것을 특징으로 하는 센서 박막 트랜지스터.
  11. 제10 항에 있어서,
    상기 반도체층은 100℃ 내지 180℃의 공정 온도로 형성되는 것을 특징으로 하는 센서 박막 트랜지스터.
  12. 제11 항에 있어서,
    상기 반도체층은 125℃ 내지 135℃의 공정 온도로 형성되는 것을 특징으로 하는 센서 박막 트랜지스터.
  13. 게이트 라인 및 데이터 라인에 연결되며, 화상이 표시되는 화소 영역을 구동하는 구동 박막 트랜지스터; 및
    상기 화소 영역에 입사되는 광을 감지하기 위한 센서 박막 트랜지스터;를 포함하며,
    상기 센서 박막 트랜지스터는
    게이트 오프 전압이 인가되는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성된 제1 소스 전극 및 상기 제1 소스 전극과 마주하여 형성된 제1 드레인 전극; 및
    상기 제1 소스 전극 및 제1 드레인 전극 사이에 형성된 제1 반도체층을 포함하며,
    상기 게이트 전압이 0V 이하일 때 200 이상의 S/N비 값을 갖는 것을 특징으 로 하는 박막 트랜지스터 기판.
  14. 제13 항에 있어서,
    상기 게이트 오프 전압은 0V 내지 -10V인 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제14 항에 있어서,
    상기 S/N비가 995 내지 22200의 값을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  16. 제15 항에 있어서,
    상기 제2 전류의 최소값이 10-14 이하의 값을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  17. 제13 항에 있어서,
    상기 제1 반도체층은 비정질 실리콘을 사용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  18. 제17 항에 있어서,
    상기 제1 반도체층은 100℃ 내지 180℃의 공정 온도로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  19. 제18 항에 있어서,
    상기 제1 반도체층은 125℃ 내지 135℃의 공정 온도로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  20. 제18 항에 있어서,
    상기 구동 박막 트랜지스터는 게이트 전압이 인가되는 제2 게이트 전극, 상기 제2 게이트 전극 상부에 형성된 제2 소스 전극, 상기 제2 소스 전극과 마주하여 형성된 제2 드레인 전극 및 상기 제2 소스 전극과 제2 드레인 전극 사이에 형성되는 제2 반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  21. 제20 항에 있어서,
    상기 제2 반도체층은 100℃ 내지 180℃의 공정 온도로 상기 제1 반도체층과 동일층에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  22. 제20 항에 있어서,
    상기 제2 소스 전극 및 제2 드레인 전극은 상기 제1 게이트 전극과 동일층에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  23. 제22 항에 있어서,
    상기 제2 반도체층은 365℃ 내지 375℃의 공정 온도로 상기 제1 반도체층과 서로 다른 층에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  24. 기판 상에 구동 게이트 전극 및 센서 게이트 전극을 포함하는 제1 금속 패턴군을 형성하는 단계;
    상기 제1 금속 패턴군의 상부에 소정의 공정 온도로 반도체층을 형성하는 단계;
    상기 반도체층의 상부에 구동 소스 전극, 구동 드레인 전극, 센서 드레인 전극 및 센서 소스 전극을 포함하는 제2 금속 패턴군을 형성하는 단계;
    상기 제2 금속 패턴군의 상부에 컨택홀을 포함하는 보호층을 형성하는 단계; 및
    상기 보호층의 상부에 화소 전극을 형성하는 단계;를 포함하며,
    상기 반도체층을 형성하는 소정의 공정 온도는 100℃ 내지 180℃의 공정 온도인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  25. 제24 항에 있어서,
    상기 반도체층을 형성하는 단계는 125℃ 내지 135℃의 공정 온도로 상기 반도체층을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  26. 기판 상에 구동 게이트 전극을 포함하는 제1 금속 패턴군을 형성하는 단계;
    상기 제1 금속 패턴군의 상부에 제1 공정 온도로 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층의 상부에 구동 소스 전극, 구동 드레인 전극, 센서 게이트 전극을 포함하는 제2 금속 패턴군을 형성하는 단계;
    상기 제2 금속 패턴군의 상부에 제2 공정 온도로 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층의 상부에 센서 드레인 전극 및 센서 소스 전극을 포함하는 제3 금속 패턴군을 형성하는 단계;
    상기 제3 금속 패턴군의 상부에 컨택홀을 포함하는 보호층을 형성하는 단계; 및
    상기 보호층의 상부에 화소 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  27. 제26 항에 있어서,
    상기 제1 반도체층을 형성하는 단계에서 상기 제1 공정 온도는 365℃ 내지 375℃의 공정 온도인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  28. 제26 항에 있어서,
    상기 제2 반도체층을 형성하는 단계에서 상기 제2 공정 온도는 100℃ 내지 180℃의 공정 온도인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  29. 제28 항에 있어서,
    상기 제2 반도체층을 형성하는 단계는 125℃ 내지 135℃의 공정 온도로 상기 제2 반도체층을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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