JPH11121731A

JPH11121731A - イメージセンサ

Info

Publication number: JPH11121731A
Application number: JP9306516A
Authority: JP
Inventors: Kouyuu Chiyou; 宏勇張; Masayuki Sakakura; 真之坂倉; Yurika Satou; 由里香佐藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1997-10-20
Filing date: 1997-10-20
Publication date: 1999-04-30
Anticipated expiration: 2017-10-20
Also published as: JP4255527B2

Abstract

(57)【要約】【課題】ガラスや石英基板上に、アクティブ方式のイ
メージセンサを高密度に形成する。【解決手段】マトリクス回路には、薄膜トランジスタ
でなる選択トランジスタTs、増幅トランジスタTa及びリ
セットトランジスタTrが形成される。フォトダイオード
PDはマトリクス回路上に絶縁層を介して積層される。電
源線１０４は隣接する２列で共有され、１画素当たりの
配線数を削減する。単位ユニット１００を内に形成され
る全てのトランジスタを１つの島状半導体薄膜に形成
し、１画素当たりのコンタクトホール数を少なくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁ゲイト型トラン
ジスタを用いたアクティブ方式のイメージセンサに関す
るものである。また、本発明のイメージセンサはマトリ
クス回路と光電変換部が積層された積層構造のイメージ
センサに関するものである。

【０００２】

【従来の技術】従来、イメージセンサとして、単結晶シ
リコンを用いたＣＣＤ型やＭＯＳ型が実用化されている
が、市場の多くはＣＣＤ型が占めている。近年、ＭＯＳ
型イメージセンサのマトリクス回路の構造に関して、増
幅器を備えたアクティブ型（増幅型）が注目されてい
る。アクティブ型では検出した光信号を増幅して読み出
しているので、Ｓ／Ｎ比が大幅に改善され、ＣＣＤに匹
敵する感度が実現されている。またＭＯＳ型は超ＬＳＩ
製造工程とプロセス整合性が良い、周辺駆動回路をワン
・チップ化が可能である、単一電源を使用するためＣＣ
Ｄより消費電力が低い等の長所を有するので、次世代の
センサとして期待されている。

【０００３】図１７に従来のアクティブ方式のＭＯＳ型
イメージセンサの１画素の等価回路を示す。ここでは、
アクティブ方式のうちのフォトダイオード型のイメージ
センサを示す。１画素には、フォトダイオード１０と、
フォトダイオード１０の下部電極の電位をリセットする
リセットトランジスタ１１と、フォトダイオード１０で
検出された光信号を増幅するための増幅トランジスタ１
２と、信号を読み出す行を選択するための選択トランジ
スタ１３とを有する。

【０００４】フォトダイオード１０の光入射側の上部電
極は一定電位Vpに接続され、下部電極はリセットトラン
ジスタ１１のドレイン及び増幅トランジスタ１２のゲイ
トに接続されている。同じ行に配置されるリセットトラ
ンジスタ１１のゲイトは共通のリセット線２１に接続さ
れ、同じ行に配置される選択トランジスタ１３のゲイト
は共通の選択線２２に接続され、同じ列に配置される選
択トランジスタ１３のドレインは共通の信号線２３に接
続されている。また、リセットトランジスタ１１と増幅
トランジスタ１２のソースの電位はそれぞれ電源線２４
により電源電位に接続されている。

【０００５】アクティブ方式のＭＯＳ型センサの欠点の
１つに、１画素に配置されるトランジスタが複数個ある
ため、画素ピッチが大きくなることが挙げられるが、近
年、超ＬＳＩの微細加工技術の進歩、成熟により、この
欠点は解消されつつあり、高密度のアクティブ方式のＭ
ＯＳ型センサが製造可能となっている。

【０００６】例えば、図１７に示した１画素に３つのト
ランジスタが配置されたマトリクス回路の場合、ＣＭＯ
Ｓ−ＶＬＳＩの標準的な設計では、画素ピッチは１５×
ａ（ａはデザインルール）となり、ａが１μｍでは、画
素ピッチが１５μｍ／ピッチとなり、０．５μｍルール
では７．５μｍ／ピッチとなり、更に０．３５μｍルー
ルでは５μｍ／ピッチとなる。

【０００７】近年、イメージセンサを用いたカメラはデ
ジタルカメラ等のパソコンや携帯情報端末向けに需要が
高まり、低価格化、小型化が要求されている。この要求
を達成するには、光学系（レンズ）を縮小する必要があ
る。小型な１／３型光学系を使用するには、一般に、Ｖ
ＧＡ（６４０×４８０）規格では画素ピッチを１０μｍ
とし、ＳＶＧＡ（８００×６００）規格では画素ピッチ
を５μｍとすればよいといわれている。従って、１／３
型光学系を用いるには、ＶＧＡ規格のセンサでは０．５
μｍデザインルールの標準工程を採用すればよく、ＳＶ
ＧＡ規格では０．３５μｍルールの標準工程を採用すれ
ばよい。

【０００８】他方、ガラス基板やガラス基板等の絶縁性
基板上に薄膜トランジスタ（薄膜トランジスタ）を用い
たイメージセンサが実用化されているが、薄膜トランジ
スタに非晶質シリコン薄膜が用いられているため移動度
が低く、アクティブ方式の実用化は困難であるので、そ
の多くは非増幅型のパッシブ方式である。また、用途は
カメラではなく静止画像用の密着型センサである。

【０００９】近年、液晶パネルの分野では、多結晶シリ
コンを用いた薄膜トランジスタの製造技術が積極的に開
発されている。ガラス基板や石英基板上に、特性の均一
な、高移動度の多結晶シリコン薄膜トランジスタが作製
可能となり、多結晶シリコン薄膜トランジスタを用いた
液晶パネルが実用化されている。

【００１０】従って、上述したアクティブ方式のセンサ
において、単結晶シリコン基板上に作製されたＭＯＳト
ランジスタを多結晶シリコン薄膜トランジスタに置き換
えることで、ガラス基板や石英基板上に、カメラ用途の
イメージセンサを形成することが実現可能である。

【００１１】

【発明が解決しようとする課題】多結晶シリコン薄膜ト
ランジスタを用いたアクティブ方式を実現するには、薄
膜トランジスタの特性を向上し、かつ均一化することが
重要なポイントの１つであるが、デザインルールの制約
があるため、画素ピッチを縮小することが解決すべき最
優先の課題となる。

【００１２】現状では、薄膜トランジスタを作製するた
めのデザインルールは、小型石英基板（２００ｍｍ×２
００ｍｍ）では１μｍ程度であり、ガラス基板（４００
ｍｍ×５００ｍｍ）では２〜３μｍ程度である。図１７
に示した１画素に３つのトランジスタが配置された回路
画素ピッチは、ＣＭＯＳ−ＶＬＳＩの標準的な設計で
は、一般的に１５×ａといわれている。この計算方法を
薄膜トランジスタにも適用すると、画素ピッチは石英基
板の１μｍルールでは１５μｍ／ピッチとなり、ガラス
基板の２μｍルールでは３０μｍ／ピッチとなる。よっ
て、有効受光領域の水平方向の寸法は、ＶＧＡ規格とし
た場合には、１μｍルールでは１５μｍ／ピッチ×６４
０＝９．６ｍｍとなり、２μｍルールでは２倍の１９．
２ｍｍとなる。

【００１３】現在、安価に入手できるカメラ光学系の中
で最大のものは、２／３型である。しかし２／３型光学
系の水平方向の寸法は約８．７ｍｍであるため、デザイ
ンルールの小さい石英基板を用いても、アクティブ方式
のイメージセンサに２／３型光学系を採用することが不
可能である。従って薄膜トランジスタでイメージセンサ
を製造しても光学系が大き、イメージセンサの価格が大
幅に上昇してしまう。ガラス基板は大面積で、安価なた
め、従来の単結晶シリコンを用いたＭＯＳ型及びＣＣＤ
型よりも、薄膜トランジスタ型センサの製造コストを低
くすることが可能であるが、大型光学系を用いることに
より、この長所が失われてしまう。

【００１４】従って、多結晶シリコン薄膜トランジスタ
の特性や信頼性に問題が全く無くとも、デザインルール
の制約のため、２／３型以下の光学系を使用することが
困難である。本発明はこのような問題点を解消して、薄
膜トランジスタを用いたアクティブ方式のイメージセン
サにおいて、画素ピッチを縮小するための平面配置およ
び、素子構造を提供することを目的とする。

【００１５】

【課題を解決するための手段】上述した課題を解決する
ための本発明のイメージセンサは、絶縁表面を有する基
板上に形成され、光電変換部と、前記光電変換部で検出
された光信号を読み出すマトリクス回路とが積層されて
なり、複数の画素を有するアクティブ方式のイメージセ
ンサに関するものである。積層構造とすることによっ
て、１画素当たりの占有面積を小さくする。

【００１６】アクティブ方式のマトリクス回路は、信号
線、電源線、リセット線及び選択線と、前記画素ごとに
形成されたリセットトランジスタ、選択トランジスタ及
び増幅トランジスタとを有する。本発明ではこれらトラ
ンジスタを薄膜トランジスタで形成することを特徴とす
る。

【００１７】更に本発明のイメージセンサは、隣接する
２つの前記画素において、前記リセットトランジスタ及
び前記増幅トランジスタは共通の前記電源線に電気的に
接続され、かつ前記選択トランジスタは異なる前記信号
線に電気的に接続されていることを特徴とする。

【００１８】即ち本発明は、２つの画素において電源線
を共有することで、１画素当たりの配線数を削減して、
画素ピッチの縮小化を図るものである。

【００１９】更に、本発明では、画素ピッチを小さくす
るために、電源線を共有している隣接する２画素に形成
されるリセットトランジスタ、選択トランジスタ及び増
幅トランジスタ全てを１つの島状半導体薄膜に形成する
ことを特徴とする。画素ピッチを増大する１つの要因に
コンタクトホールが挙げられる。コンタクトホールを形
成するにはマスクのアライメント等の製造マージンが必
要となるためである。

【００２０】本発明では、２画素に形成される薄膜トラ
ンジスタの活性層を１つの島状半導体薄膜で形成したの
で、各薄膜トランジスタを接続するためのコンタクトホ
ールが不要になり、画素ピッチを小さくできる。更に、
リセットトランジスタ及び増幅トランジスタを電源線に
接続するためのコンタクトホールを２つの画素にて共通
化できるという効果も得ることができる。

【００２１】更に他の発明のイメージセンサは、前記マ
トリクス回路の信号線、選択線及びリセット線と、前記
光電変換部の下部電極との間に、電源電位に固定された
シールド電極を形成し、前記リセットトランジスタ及び
前記増幅トランジスタを前記シールド電極に電気的に接
続することを特徴とする。

【００２２】シリコン基板に形成されるイメージセンサ
では、シリコン基板が一定電位に固定できるため、マト
リクス回路の配線の電位変動が光電変換部の下部電極の
電位に与える影響はあまり大きなものにならない。しか
し、本発明では絶縁表面にイメージセンサを形成するた
め、マトリクス回路の電位変動による下部電極のノイズ
発生は大きな問題となる。

【００２３】そのため、本発明では電源電位に固定され
たシールド電極によって、光電変換部の下部電極とマト
リクス回路の信号線、選択線及びリセット線の間に等電
位面を形成し、前記光電変換部の下部電極をシールドす
る。更に電源線を形成する代わりにこのシールド電極に
よって、増幅トランジスタ及びリセットトランジスタに
動作電力を供給することによって、配線数を削減する。

【００２４】また、上記の構成において、隣接する２つ
の画素に形成された前記リセットトランジスタ、選択ト
ランジスタ及び増幅トランジスタの活性層を１つの島状
半導体薄膜で構成することによって、画素ピッチの縮小
を図る。

【００２５】

【実施例】以下図１〜図１６を用いて、本発明の実施
例を詳細に説明する。

【００２６】［実施例１］本実施例はアクティブ型の
イメージセンサに関するものであり、マトリクス回路と
光電変換部が積層構造をなす。マトリクス回路は従来例
と同様に、１画素に３つのトランジスタを有する。本実
施例ではこれらのトランジスタは絶縁表面に形成された
薄膜トランジスタで形成されている。

【００２７】図１は本実施例のイメージセンサの２×２
画素の等価回路図である。本実施例では、破線で囲むよ
うに同一行において隣接する２画素が単位ユニット１０
０となる。行ごとに選択線１０１及びリセット線１０２
が配列され、列ごとに信号線１０３が配列されている。
更に、電力を供給するための電源線１０４が信号線１０
３に平行に、かつ２列ごとに配列されている。電源線１
０４を隣接する２列で共有することで、１画素当たりの
配線数が少なくなり、画素ピッチを小さくすることがで
きる。

【００２８】各画素には、選択トランジスタTs、増幅ト
ランジスタTa、リセットトランジスタTrがそれぞれ形成
されている。同じ行に形成される選択トランジスタTsの
ゲイトは共通の選択線１０１に接続され、同じ行に形成
されるリセットトランジスタTrのゲイトは共通のリセッ
ト線に接続されている。また、増幅トランジスタTaのゲ
イトは画素ごとにフォトダイオードPDに接続されてい
る。

【００２９】図１において黒丸はコンタクトホール１０
５〜１０７を示している。コンタクトホール１０５〜１
０７は各トランジスタの活性層に形成されたソース／ド
レイン領域を配線に接続するためのものである。同一列
に配置される選択トランジスタTsのドレイン領域はコン
タクトホール１０５を介して共通の信号線１０３に接続
されている。各画素において、増幅トランジスタTaのゲ
イト電極及びリセットトランジスタTrのソース領域は、
共通のコンタクトホール１０６を介してフォトダイオー
ド（光電変換部）PDの下部電極に接続されている。

【００３０】また、単位ユニット１００内の２つの増幅
トランジスタTa及び２つのリセットトランジスタTrのソ
ース領域は、１つのコンタクトホール１０７において電
源線１０４に接続されている。単位ユニット１００を構
成する２画素において、電源線１０４に接続される全て
の薄膜トランジスタのコンタクトホール１０７が共通化
されているため、１画素当たりのコンタクトホール数が
削減され、画素ピッチの縮小化が図れる。

【００３１】更に、本実施例では単位ユニット１００を
構成する隣接する２つの画素に形成される全てのトラン
ジスタの活性層を１つの島状半導体薄膜に形成すること
によって、画素の占有面積の削減を図る。

【００３２】本実施例のイメージセンサの動作方法は一
般的なアクティブ方式のイメージセンサと同様であり、
マトリクス回路では光電変化部で検出された光信号は増
幅されて、読み出されている。１フレーム分の映像信号
が検出されると、リセット線１０４からリセットパルス
信号が入力されて、リセットトランジスタTrがオン状態
となり、フォトダイオードPDの下部電極及び増幅トラン
ジスタTaの電位が電源電位にリセットされる。リセット
トランジスタTrが非選択時では、増幅トランジスタTaの
ゲイト電極は浮遊状態とされる。フォトダイオードPDに
おいて入射した光が電荷に変換され蓄積される。この電
荷によりフォトダイオードPDの下部電極の電位が電源電
位から微少に変化する。下部電極の電位の変動は増幅ト
ランジスタTaにおいて、ゲイト電極の電位変動として検
出されて、ドレイン電流として増幅される。選択線１０
１から選択パルス信号が入力されると、選択トランジス
タTsはオン状態とされ、増幅トランジスタTaから出力さ
れたドレイン電流が映像信号として信号線１０３に読み
出される。

【００３３】以下、図２〜６を用いて、本実施例のイメ
ージセンサの作製工程を説明する。図２〜図５は本実施
例のイメージセンサの作製工程を説明する平面図であ
る。図６は本実施例のイメージセンサの概略の断面図で
あり、図６（Ａ）は図２〜図５の線Ａ−Ａ’による断面
図示であり、選択トランジスタTs及び増幅トランジスタ
Taのチャネル長方向の断面が図示されている。図６
（Ｂ）は図２〜図５の線Ｂ−Ｂ’による断面構造が図示
され、リセットトランジスタTrの断面構造が図示されて
いる。

【００３４】本実施例では、配線の幅や、配線と配線等
の間隔や、コンタクトホールのサイズ等の値がデザイン
ルールａに従って設計されている。絶縁表面を有する基
板２０１として、石英、合成石英、無アルカリガラス、
ホウケイ酸ガラス等の基板を用いることができる。更
に、これら基板表面に絶縁性下地膜として酸化珪素膜や
窒化珪素膜が形成された基板を用いることができる。基
板２０１上には、図２に示すように単位ユニット１００
ごとに多結晶シリコンでなる島状領域２０２が形成され
る。島状領域２０２には単位ユニット１００に形成され
る６つの薄膜トランジスタの活性層が形成される。

【００３５】島状領域２０２を形成するには、先ずプラ
ズマＣＶＤ法によって非晶質シリコン膜を２０〜１５０
ｎｍの厚さに成膜し、エキシマレーザ光を照射して多結
晶化する。非晶質シリコン膜の結晶化方法として、ＳＰ
Ｃと呼ばれる熱結晶化法、赤外線を照射するＲＴＡ法、
熱結晶化とレーザアニールとを併用する方法等を用いる
ことができる。そして、多結晶化されたシリコン膜をパ
ターニングして、図２に示すように島状領域２０２を各
単位ユニット１００ごとに形成する。次に島状領域２０
２にホウ素５×１０¹⁶〜３０×１０¹⁶atoms／cm³の濃度
でチャネルドープする。チャネルドープは島状領域２０
２のパターニング前に行ってもよい。

【００３６】次に、図６に示すように、これら島状領域
２０２を覆うゲイト絶縁膜２０３を形成する。ゲイト絶
縁膜２０３はシラン（ＳｉＨ₄）とＮ₂Ｏを原料ガスに用
いて、プラズマＣＶＤ法で５０〜２００ｎｍの厚さに形
成する。また基板２０１に耐熱性が良い石英基板を用い
た場合には、ゲイト絶縁膜２０３を厚さ５０〜１５０ｎ
ｍの熱酸化膜を形成することも可能である。

【００３７】次に、図３に示すように、第１層目の配線
となる信号線１０１、選択線１０２を構成するＡｌ、Ｃ
ｒや導電性ポリシリコン膜等の導電膜を成膜する。この
導電膜をパターニングして選択線１０１、リセット線１
０２及び増幅トランジスタTaのゲイト電極２０６を形成
する。

【００３８】選択線１０１には選択トランジスタTsのゲ
イト電極２０４が一体的に形成され、リセット線１０２
とリセットトランジスタTrのゲイト電極２０５が一体的
に形成される。増幅トランジスタTaのゲイト電極２０６
が形成される。増幅トランジスタTaのゲイト電極２０６
はリセットトランジスタTrの活性層が形成される部分に
オーバーラップして形成されている。これは、増幅トラ
ンジスタTaのゲイト電極２０６及びリセットトランジス
タTrのドレイン領域と、フォトダイオードの下部電極と
の接続を容易にするためである。選択線１０１及びリセ
ット線１０２の幅はデザインルールａとする。

【００３９】次に、ゲイト電極２０４〜２０６をマスク
にして、島状領域２０２にＮ型の導電性を付与するリン
をドーピングする。ドーピング後、加熱処理もしくはレ
ーザ照射によりドーピングされたリンを活性化すると共
に、ドーピングにより損傷された島状領域の結晶性を改
善する。この工程において、島状領域２０２のゲイト電
極２０４〜２０６によりマスクされた領域は実質的に真
性の導電性が維持され、選択トランジスタTr、リセット
トランジスタTs及び増幅トランジスタTaのチャネル形成
領域２０７、２０８、２０９としてそれぞれ画定され
る。またリセットトランジスタTrの活性層で、増幅トラ
ンジスタTaのゲイト電極２０６がオーバーラップしてい
る領域２１０も真性の導電性が維持されている。他方、
島状領域２０２のゲイト電極２０４〜２０６によりマス
クされていない領域は、Ｎ型のソース／ドレイン領域と
なる。

【００４０】次に、第１の層間絶縁膜２１１として厚さ
２００〜６００ｎｍの酸化珪素膜を形成する。そして、
ゲイト絶縁膜２０３及び第１の層間絶縁膜２１１に、選
択トランジスタTsのドレイン領域に整合するコンタクト
ホール１０５、増幅トランジスタTaのゲイト電極２０６
及びリセットトランジスタTrのドレイン領域に整合する
コンタクトホール１０６、増幅トランジスタTa及びリセ
ットトランジスタTrのソース領域に整合するコンタクト
ホール１０７を形成する。

【００４１】１００ｎｍのチタン膜、３００ｎｍのアル
ミニウム膜、１００ｎｍのチタン膜でなる積層膜を形成
しパターニングして、図４に示すように、信号線１０
３、電源線１０４及び、フォトダイオードPDの下部電極
との接続用の電極２１２を形成する。信号線１０３はコ
ンタクトホール１０５を介して選択トランジスタTsのド
レイン領域に接続される。電源線１０４はコンタクトホ
ール１０７を介して、単位ユニット１００に配置される
全ての増幅トランジスタTa及びリセットトランジスタTr
のソース領域に接続される。電極２１２はコンタクトホ
ール１０６を介して、増幅トランジスタTaのゲイト電極
２０６及びリセットトランジスタTrのドレイン領域に接
続される。信号線１０３及び電源線１０４の幅は、薄膜
トランジスタとの接続部を除いてデザインルールａとす
る。以上の工程によってマトリクス回路が完成する。
（図４、６）

【００４２】本実施例では、隣接する２画素でなる単位
ユニット１００に配置される６つの薄膜トランジスタ全
て１つの島状領域２０２に形成するため、異なる薄膜ト
ランジスタのソース／ドレイン領域を電気的に接続する
ためのコンタクトホールが不要である。よって、この単
位ユニットに配置される各２つの増幅トランジスタTa、
リセットトランジスタTr、計４つの薄膜トランジスタを
電源線１０４に接続するためのコンタクトホール１０７
が１つでよく、水平方向の画素ピッチが縮小される。

【００４３】次に図６に示すように、マトリクス回路と
光電変換部（フォトダイオードPD）を層間分離するため
の第２の層間絶縁膜２１３を基板２０１全面に形成す
る。第２の層間絶縁膜２１３としては、下層の凹凸を相
殺して、平坦な表面が得られる平坦化膜が好ましく、例
えばポリイミド、ポリアミド、ポリイミドアミド、アク
リル等の樹脂膜や、酸化珪素やＰＳＧ等の酸化珪素系塗
布膜を用いることができる。また、第２の層間絶縁膜２
１３の表面層は平坦化膜とし、下層は酸化珪素、窒化珪
素、酸化窒化珪素等の無機絶縁材料の単層、多層として
も良い。本実施例では、第２の層間絶縁膜２１３として
ポリイミド膜を１．５μｍの厚さに形成する。

【００４４】次に、第２の層間絶縁膜２１３に電極２１
２に整合するコンタクトホール２１４を形成する。次
に、ＰＩＮ接合を有するシリコン層を有するフォトダイ
オードPDを形成する。先ずフォトダイオードPDの下部電
極２２１を構成するＴｉ、Ｃｒ、Ｍｏ等の金属膜を形成
する。本実施例では導電膜として厚さ２００ｎｍのチタ
ン膜をスッパタ法で成膜する。次に下部電極２２１とオ
ーミック接合するリンを含んだｎ型の非晶質シリコン膜
を３０〜５０ｎｍの厚さに、ここでは３０ｎｍの厚さに
成膜する。ｎ型非晶質シリコン膜及びチタン膜パターニ
ングして、図５に示すように画素ごとに電気的に分離さ
れ、電極２１２に接続された下部電極２２１、下部電極
２２１と同一パターンのｎ層２２２を形成する。

【００４５】次に、ｉ型の水素化非晶質シリコン膜を１
〜２μｍ、ここでは１．５μｍの膜厚に成膜する。連続
して、ホウ素を含んだｐ型の非晶質シリコン膜を３０〜
１００ｎｍの厚さに、ここでは５０ｎｍの厚さに成膜す
る。この結果ｎ層２２２、ｉ層２２３、ｐ層２２４でな
る光電変換層が形成される。ｐ層２２４上に上部電極を
構成するＩＴＯもしくはＳｎＯ₂等の透明導電膜を成膜
する。ここでは１２０ｎｍのＩＴＯ膜を上部電極２２５
として形成する。上部電極２２５は全ての画素に共通に
一体的に形成される。以上によりフォトダイオードPDが
完成する。

【００４６】フォトダイオードPDのｉ層２２３にはｉ型
の非晶質シリコンゲルマニュームを用いることができ
る。また、ｎ層２２２、ｐ層２２４は非晶質シリコンの
代わりに微結晶シリコンを用いることができる。更にｎ
層２２２やｐ層２２４の材料として、リンやボロンを添
加したｎ型もしくはｐ型の窒化珪素、酸化珪素、炭化珪
素を用いることができる。また、オーミック接合用のｎ
層２２２の代わりにバッファ層として機能する酸化珪素
膜、窒化珪素膜を１０ｎｍ程度の厚さに成膜しても良
い。また、光電変換層をＰＩＮ接合を有するシリコンで
形成する代わりに、ｉ型の水素化非晶質シリコンもしく
は晶質シリコンゲルマニュームのみで形成し、ショット
キー接合型のフォトダイオードPDを形成することもでき
る。

【００４７】本実施例では、図５に示すように、隣接す
るフォトダイオードPDの下部電極２２１の隙間には、単
位ユニット１００内では電源電位に固定された電源線１
０４のみが存在する。他の単位ユニット１００間では、
下部電極２２１の四隅にデザインルールａの幅だけ選択
線１０１、リセット線１０２及び信号線１０３が存在し
ている。従って、隣接する下部電極２２１と下部電極２
２１との隙間には、電位が変動する配線１０１〜１０３
が殆ど存在しないため、これらの配線１０１〜１０３の
電位変動によって発生する下部電極２２１の電位変動を
抑制できる。

【００４８】他方、光入射側では、上部電極２２５は全
画素に共通な共通電極の構造を有し、受光領域外部にて
所定の固定電位に接続されている。よって下部電極２２
１の光入射側は上部電極２２５が作る等電位面にシール
ドされている。

【００４９】本実施例では、画素ピッチ（水平×垂直）
は１１ａ×１３ａ（ａはデザインルール）となる。一般
にイメージセンサの画素規格では、画素数の水平：垂直
比は４：３である。よって画素ピッチの水平：垂直比は
３：４が理想的である。よって光学系を小型化する上で
画素ピッチの大きさの律則は水平方向の画素ピッチとな
り、垂直方向のピッチは水平方向のピッチを３とした場
合に４を越えないように設計される。

【００５０】従来例で述べたように、ＣＭＯＳ−ＶＬＳ
Ｉの標準的な設計では画素ピッチは１５ａであるが、本
実施例では、特に水平方向の画素ピッチが縮小化され、
１１ａとすることが可能である。例えば、デザインルー
ルａを１μｍとし、画素規格をＶＧＡ（６４０×４８
０）とした場合には、有効受光領域の水平方向の長さ
は、１１×１μｍ×６４０＝７．０４ｍｍとなり、２／
３インチの光学系を使用することが可能になる。

【００５１】［実施例２］本実施例は、実施例１のマ
トリクス回路の変形例である。図７は本実施例のイメー
ジセンサの２×２画素の等価回路図である。図８は本実
施例のマトリクス回路の模式的な平面図である。実施例
１と異なる点は、選択トランジスタTsを２つのゲイト電
極を有する、いわゆるマルチゲイト構造した点である。
図７、図８において図１、図４と同じ符号は同じ構成要
素を示す。

【００５２】図８に示すように、選択線１０１には選択
トランジスタTsの２つのゲイト電極３０１、３０２が一
体的に形成されている。また実施例１と同様に単位ユニ
ット３００に形成される全ての薄膜トランジスタの活性
層は１つの島状領域３０３に形成されている。光電変換
部（フォトダイオードPD）は実施例１と同様に形成すれ
ば良く、図８において太線で示す矩形の領域３０４が下
部電極の平面パターンを示す。

【００５３】本実施例では、選択トランジスタTsは２つ
のトランジスタが直列に接続された構造とすることで、
非選択時の選択トランジスタTsのリーク電流の低減を図
っている。非選択時に選択トランジスタTsから電流がリ
ークすると、信号線から出力される信号電流が減少して
しまう。また、このリーク電流は他の画素から出力され
た信号電流に対してノイズとなる。本実施例では、選択
トランジスタTsをマルチゲイト型とすることによって、
これら２つの問題点を解消する。

【００５４】本実施例では、選択線１０１には選択トラ
ンジスタTsの２つのゲイト電極３０１、３０２を形成す
るため、水平方向の画素ピッチが１３ａ（ａはデザイン
ルール）となり実施例１よりも大きくなってしまうが、
隣接する２つの列において電源線１０４が共有されてい
るため、従来の画素ピッチ１５ａよりも縮小化されてい
る。

【００５５】［実施例３］本実施例は、実施例１のマ
トリクス回路の変形例である。図９は本実施例のイメー
ジセンサの２×２画素の等価回路図である。図１０は本
実施例のマトリクス回路の模式的な平面図である。実施
例１と異なる点は、リセットトランジスタTrを２つのゲ
イト電極を有するいわゆるマルチゲイト構造した点であ
る。図９、図１０において図１、図４と同じ符号は同じ
構成要素を示す。光電変換部（フォトダイオードPD）は
実施例１と同様に形成すれば良く、図１０において太線
で示す矩形の領域３１４が下部電極が形成される領域を
示す。

【００５６】図１０に示すように、選択線１０２にはリ
セットトランジスタTrの２つのゲイト電極３１１、３１
２が一体的に形成される。また実施例１と同様に単位ユ
ニット３１０に形成される全ての薄膜トランジスタを構
成する活性層は１つの島状領域３１３に形成されてい
る。また本実施例では、水平方向の画素ピッチが１２ａ
（ａはデザインルール）となり、実施例１よりも大きく
なってしまうが、隣接する２つの列において電源線１０
４が共有されているため、従来例の画素ピッチ１５ａよ
りも縮小することができる。

【００５７】本実施例では、リセットトランジスタTrは
２つのトランジスタが直列に接続された構造とすること
で、非選択時のリセットトランジスタTrのリーク電流が
低減を図っている。非選択時にリセットトランジスタTr
から電流がリークすると、この時には浮遊状態とされて
いる増幅トランジスタTaのゲイト電極２０６の電位が上
昇してしまう。増幅トランジスタTaで増幅される電流の
大きさはそのゲイト電極の電位の減少幅に対応してい
る。そのためゲイト電極の電位が上昇してしまうと、増
幅トランジスタTaから出力されるドレイン電流は減少し
てしまい。その画素から読み出される信号電流が小さく
なってしまう。この結果、解像度の低下や映像の明るさ
ムラが生じてしまう。本実施例では、リセットトランジ
スタTrをマルチゲイト型とすることによってリーク電流
を低減し、この問題を解消することができる。

【００５８】［実施例４］本実施例は、実施例１のマ
トリクス回路の変形例である。図１１は本実施例のイメ
ージセンサの２×２画素の等価回路図である。図１２は
本実施例のマトリクス回路の模式的な平面図である。実
施例１と異なる点は、選択トランジスタTs及びリセット
トランジスタTrを２つのゲイト電極を有するいわゆるマ
ルチゲイト構造した点である。図１１、図１２において
図１、図４と同じ符号は同じ構成要素を示す。

【００５９】選択線１０１には選択トランジスタTsの２
つのゲイト電極３２１、３２２が一体的に形成され、リ
セット線１０２にはリセットトランジスタTrの２つのゲ
イト電極３２３、３２４が一体的に形成される。また、
単位ユニット３２０に配置される６つの薄膜トランジス
タの活性層は１つの島状領域３２５で構成されている。
光電変換部（フォトダイオードPD）は実施例１と同様に
形成すれば良く、図１２において太線で示す矩形の領域
３２６は下部電極の平面パターンを示す。

【００６０】本実施例では、選択トランジスタTs及びリ
セットトランジスタTrをダブルゲイト構造とすることに
よって、実施例２及び実施例３で示した、選択トランジ
スタTs及びリセットトランジスタTrのリーク電流に起因
する問題点を同時に解消することができる。なお、本実
施例では水平方向の画素ピッチは実施例２と同じ１３ａ
（ａはデザインルール）である。

【００６１】以上の実施例１〜４では絶縁表面上に形成
されたイメージセンサについて説明したが、単結晶シリ
コン基板上に形成した場合でも本発明の素子の平面構造
を採用することによって、画素ピッチの縮小という効果
を得ることができるのは明らかである。

【００６２】［実施例５］図１３〜図１５は本実施例
のイメージセンサの作製工程を説明する平面図である。
図１６は本実施例のイメージセンサの断面図であり、図
１６（Ａ）は図１３〜１５の線Ａ−Ａ’による断面図で
あり、主に選択トランジスタTs及び増幅トランジスタTa
のチャネルの断面が図示されている。図１６（Ｂ）は図
１３〜図１５の線Ｂ−Ｂ’による断面図であり、リセッ
トトランジスタTrの断面が図示されている。

【００６３】実施例１〜４では画素を高密度化するため
に、フォトダイオードPD（光電変換部）とマトリクス回
路を積層した構造とした。しかしながら積層構造とした
ため、フォトダイオードの下部電極がマトリクス回路の
信号線等の配線を重なることを回避することは困難であ
る。マトリクス回路の配線と重ならないように下部電極
を形成すると、有効受光面積が小さくなってしまい不都
合である。

【００６４】下部電極がマトリクス回路の配線と重なる
と、マトリクス回路の配線の電位変動によってフォトダ
イオードの下部電極の電位が変動し、光電変換部で検出
された光信号に雑音として混入してしまう。特にアクテ
ィブ方式のマトリクス回路では、増幅トランジスタによ
ってこの雑音をも増幅されるの、センサ感度向上の大き
な障害となる。

【００６５】シリコン基板に形成されるイメージセンサ
は、基板が接地電位等の一定電位に固定されるため、マ
トリクス回路配線の電位変動によるノイズは、ガラス基
板や石英基板を用いた場合よりもそれほど大きくはなら
ない。実施例１〜４では隣接する下部電極の隙間には電
位が変動する選択線１０１、リセット線１０２及び信号
線１０３が殆ど存在しないようにして、下部電極２２１
のノイズ発生を低減するようにした。本実施例では下部
電極のノイズ発生の防止効果をさらに高めた素子構造に
関するものである。

【００６６】本実施例では、マトリクス回路の配線と下
部電極の間に導電性層を設けて、この導電性層の電位を
固定する構成を採用する。この構成によりマトリクス回
路の配線と下部電極との間には固定された等電位面が形
成されるため、マトリクス回路の配線の電位の変動は下
部電極に全く影響を与えない。ここでは、導電性層が作
る等電位面によって下部電極がノイズからシールドされ
るため、この導電性層をシールド電極と呼ぶ。

【００６７】更に本実施例では、シールド電極を動作電
源に固定して、電源線の代わりにシールド電極によって
増幅トランジスタTa及びリセットトランジスタTrに電力
を供給して、配線数を少なくしている。

【００６８】本実施例のマトリクス回路の作製工程は実
施例１とほぼ同様である。実施例１との主な相違点は電
源線１０４のパターンの変更及び、シールド電極等の第
３層目の配線を形成する点である。単位ユニット４００
は同一行に配置された隣接する２画素で構成される。先
ず図１３に示しように、単位ユニット４００ごとに多結
晶シリコン膜でなる島状領域５０２が形成される。島状
領域５０２のパターンは実施例１の島状領域２０２と同
じにすればよい。

【００６９】次に島状領域５０２を覆うゲイト絶縁膜５
０３が形成され、ゲイト絶縁膜３０３上には第１層目の
配線となる選択線４０１、リセット線４０２が形成され
る。選択線４０１及びリセット線４０２の幅はデザイン
ルールａとする。また選択線４０１には選択トランジス
タTsのゲイト電極５０４が一体的に形成され、リセット
線４０２とリセットトランジスタTrのゲイト電極５０５
が一体的に形成される。更に、増幅トランジスタTaのゲ
イト電極５０６が形成される。

【００７０】次に、ゲイト電極５０４〜５０６をマスク
にして、島状領域５０２にＮ型の導電性を付与するリン
をドーピングする。ドーピング後、加熱処理もしくはレ
ーザ照射によりドーピングされたリンを活性化すると共
に、ドーピングにより損傷された島状領域の結晶性を改
善する。

【００７１】この工程において、島状領域５０２のゲイ
ト電極５０４〜５０６によりマスクされた部分は実質的
に真性とされ選択トランジスタTr、リセットトランジス
タTs及び増幅トランジスタTaのチャネル形成領域５０
７、５０８、５０９がそれぞれ形成される。リセットト
ランジスタTrの活性層においてゲイト電極５０６がオー
バーラップされている領域は真性の領域５１０となる。
他方、島状領域５０２のゲイト電極５０４〜５０６によ
りマスクされていない領域はＮ型のソース／ドレイン領
域となる。

【００７２】次に、第１の層間絶縁膜５１１として厚さ
２００〜６００ｎｍの酸化珪素膜を形成し、選択トラン
ジスタTsのドレイン領域に整合するコンタクトホール４
０５、増幅トランジスタTaのゲイト電極５０６及びリセ
ットトランジスタTrのドレイン領域に整合するコンタク
トホール４０６、増幅トランジスタTa及びリセットトラ
ンジスタTrのソース領域に整合するコンタクトホール４
０７が形成される。

【００７３】チタン膜、アルミニウム膜、チタン膜でな
る積層膜を形成しパターニングして、図１３に示すよう
に、第２層目の配線である信号線４０３と、シールド電
極との接続用の電極５１２及びフォトダイオードの下部
電極との接続用の電極５１３が形成される。

【００７４】信号線４０３は列ごとに形成され、選択ト
ランジスタTsのドレイン領域にコンタクトホール４０５
において電気的に接続されている。電極５１２は単位ユ
ニット４００ごとに形成され、該当する単位ユニット４
００内の２つの増幅トランジスタTa及びリセットトラン
ジスタTrのソース領域にコンタクトホール４０７におい
て接続されている。電極５１３は画素ごとに形成され、
増幅トランジスタTaのゲイト電極５０６及びリセットト
ランジスタTrのドレイン領域にコンタクトホール４０６
において電気的に接続されている。信号線４０３は薄膜
トランジスタとの接続部を除いてその幅はデザインルー
ルａとする。以上の工程により、イメージセンサのマト
リクス回路が完成する。（図１３及び図１６）

【００７５】本実施例も実施例１と同様にでは、隣接す
る２画素でなる単位ユニット４００に配置される６つの
薄膜トランジスタを１つの島状領域５０２に形成するた
め、薄膜トランジスタのソース／ドレイン領域を電気的
に接続するためのコンタクトホールが不要である。よっ
て、この単位ユニット４００に配置される各２つの増幅
トランジスタTa、リセットトランジスタTr、即ち計４つ
の薄膜トランジスタをシールド電極に接続するためのコ
ンタクトホール４０７及び電極５１２が１つでよく、画
素ピッチの縮小化につながる。

【００７６】本実施例の単位ユニット４００は実施例１
の電源線１０４を電極５１２に変形したのみであり、画
素ピッチ（水平×垂直）は実施例１と同じ１１ａ×１３
ａ（ａはデザインルール）にすることができる。

【００７７】次に図１６に示すように、マトリクス回路
と光電変換部（フォトダイオードPD）を層間分離するた
めの第２の層間絶縁膜５１４を基板５０１全面に形成す
る。第２の層間絶縁膜５１４としては、下層の凹凸を相
殺して、平坦な表面が得られるポリイミド、ポリアミ
ド、ポリイミドアミド、アクリル等の樹脂膜や、ＰＳＧ
や酸化珪素等の酸化珪素系の塗布膜を用いることができ
る。また、第２の層間絶縁膜５１４の表面層は平坦な表
面を得るため樹脂膜とし、下層は酸化珪素、窒化珪素、
酸化窒化珪素等の無機絶縁材料の単層、多層としても良
い。本実施例では、第２の層間絶縁膜５１４としてＰＳ
Ｇ膜を１００〜３００ｎｍの厚さに形成する。

【００７８】次に、第２の層間絶縁膜５１４に電極５１
２、５１３に整合するコンタクトホール５１５、５１６
を形成する。そしてクロム膜を５０〜１５０ｎｍの厚さ
に成膜しパターニングして、電極５１２に接続されるシ
ールド電極５１７及び電極５１３に接続される電極５１
８を形成する。電極５１８は画素ごとに形成される。シ
ールド電極５１７は、電極５１８が形成される部分を除
いて、全ての画素に対して一体的に形成された共通電極
の構造をとる。またシールド電極５１７は受光領域外部
で電源電位に接続されている。この接続構成によって、
単位ユニット４００に配置された各２つの増幅トランジ
スタTa及びリセットトランジスタTrのソース領域が電源
電位に接続される。

【００７９】次に図１６に示すように、マトリクス回路
と光電変換部（フォトダイオードPD）を層間分離するた
めの第３の層間絶縁膜５１９を基板５０１全面に形成す
る。第３の層間絶縁膜５１９も第２の層間絶縁膜５１４
と同様に樹脂膜や、ＰＳＧや酸化珪素等の酸化珪素系の
塗布膜等の平坦化膜が好ましい。本実施例では、第３の
層間絶縁膜５１９としてＰＳＧ膜を１００〜３００ｎｍ
の厚さに形成する。そして、図１５に示すように電極５
１８に整合するコンタクトホール５２０を形成する。

【００８０】次に、フォトダイオードPDの下部電極５２
１を構成する厚さ２００ｎｍのチタン膜と、下部電極５
２１とオーミック接合用のｎ層２２２を構成するリンを
含んだｎ型の非晶質シリコン膜を３０ｎｍの厚さに成膜
する。ｎ型非晶質シリコン膜及びチタン膜パターニング
して、図１５に示すように画素ごとに電気的に分離さ
れ、電極５１７に接続された下部電極５２１、下部電極
５２１と同じ平面パターンのｎ層５２２を形成する。

【００８１】次に、ｉ層５２３としてｉ型の非晶質シリ
コン膜を１〜２μｍの膜厚に成膜し、連続して、ｐ層５
２４としてホウ素を含んだｐ型の非晶質シリコン膜を３
０〜１００ｎｍの厚さ成膜する。この結果ｎ層５２２、
ｉ層５２３、ｐ層５２４でなる光電変換層が形成され
る。ｐ層５２４上に上部電極を構成するＩＴＯもしくは
ＳｎＯ₂等の透明導電膜を成膜する。ここでは１２０ｎ
ｍのＩＴＯ膜を上部電極５２５として形成する。上部電
極５２５は全ての画素に共通に一体的に形成される。以
上によりフォトダイオードPDが完成する。上部電極５２
５は受光領域外部にて所定の固定電位に接続されてい
る。このため、下部電極５２１は光入射側では上部電極
５２５が作る等電位面にシールドされる。

【００８２】更に、図１５に示すように、フォトダイオ
ードPDの下部電極５２１とマトリクス回路の間には、電
位が変動する配線４０１〜４０３を覆ってシールド電極
５１７が形成されているため、下部電極５２１をマトリ
クス回路から発生するノイズから遮蔽できるという効果
も得ることができる。

【００８３】なお、本実施例のシールド電極５１７を実
施例２〜４に示すイメージセンサにも適用することが可
能である。

【００８４】実施例１〜５において、イメージセンサを
可視光に対して透明なガラスや石英等の絶縁基板上に形
成し、またトランジスタを薄膜トランジスタで構成した
め、液晶表示装置とのプロセス整合性があり、同一基板
上に形成することが可能である。更に、絶縁基板上に形
成したため、従来の単結晶シリコン基板上に形成したイ
メージセンサよりも製造コストが安いので、実施例１〜
５に記載されたイメージセンサを単体でデジタルカメラ
や、カメラ一体型ＶＴＲ等の撮影機器に組み込むこと
で、安価にこれらの撮影機器を提供することが可能にな
る。

【００８５】

【発明の効果】本発明は絶縁表面に形成される薄膜トラ
ンジスタを用いたアクティブ方式のイメージセンサであ
って、隣接する２つの画素において電源線を共有するこ
とで配線数が削減される。更に、この２つの画素に配置
される薄膜トランジスタの活性層を１つの島状半導体薄
膜で構成することによって、コンタクトホール数が削減
されるので、画素ピッチが縮される。

【００８６】更に本発明では電源電位に固定されたシー
ルド電極によって、光電変換部の下部電極とマトリクス
回路の信号線、選択線及びリセット線の間に等電位面を
形成し、前記光電変換部の下部電極をシールドすると共
に、増幅トランジスタ及びリセットトランジスタに動作
電力を供給する。この構造によって、光電変換部の下部
電極がマトリクス回路の配線の電位変動によるノイズか
らシールドできると共に、電源線が不要となり、配線数
を削減できる。

【図面の簡単な説明】

【図１】実施例１のイメージセンサの２×２画素の等価
回路図。

【図２】実施例１のイメージセンサの作製工程を説明す
る平面図。

【図３】実施例１のイメージセンサの作製工程を説明す
る平面図。

【図４】実施例１のイメージセンサの作製工程を説明す
る平面図。

【図５】実施例１のイメージセンサの作製工程を説明す
る平面図。

【図６】実施例１のイメージセンサの断面図。

【図７】実施例２のイメージセンサの２×２画素分の等
価回路図。

【図８】実施例２のマトリクス回路の平面図。

【図９】実施例３のイメージセンサの２×２画素分の等
価回路図。

【図１０】実施例３のマトリクス回路の平面図。

【図１１】実施例４のイメージセンサの２×２画素分の
等価回路図。

【図１２】実施例４のマトリクス回路の平面図。

【図１３】実施例５のイメージセンサの作製工程を説明
する平面図。

【図１４】実施例５のイメージセンサの作製工程を説明
する平面図。

【図１５】実施例５のイメージセンサの作製工程を説明
する平面図。

【図１６】実施例５のイメージセンサの断面図。

【図１７】従来例のアクティブ方式のイメージセンサの
等価回路図。

【符号の説明】

Ts 選択トランジスタ Ta 増幅トランジスタ Tr リセットトランジスタ１０１４０１選択線１０２４０２リセット線１０３４０３信号線１０４電源線１０５１０６１０７コンタクトホール２０１基板２０２島状領域２０４４０４選択トランジスタのゲイト電極２０５４０５リセットトランジスタのゲイト電極２０６４０６増幅トランジスタのゲイト電極２２１５２１下部電極２２２５２２ｎ層２２３５２３ｉ層２２４５２４ｐ層２２５５２５上部電極５１６シールド電極

Claims

【特許請求の範囲】

【請求項１】絶縁表面を有する基板上に形成され、光
電変換部と、前記光電変換部で検出された光信号を読み
出すマトリクス回路とが積層されてなり、複数の画素を
有するアクティブ方式のイメージセンサであって、前記マトリクス回路は、信号線、電源線、リセット線及び選択線と、前記画素ごとに薄膜トランジスタでなるリセットトラン
ジスタ、選択トランジスタ及び増幅トランジスタとを有
し、隣接する２画素において、前記リセットトランジスタ及
び前記増幅トランジスタは共通の前記電源線に電気的に
接続され、かつ前記選択トランジスタは異なる前記信号
線に電気的に接続されていることを特徴とするイメージ
センサ。
【請求項２】絶縁表面を有する基板上に形成され、光
電変換部と、前記光電変換部で検出された光信号を読み
出すマトリクス回路とが積層されてなり、複数の画素を
有するアクティブ方式のイメージセンサであって、前記マトリクス回路は、信号線、電源線、リセット線及び選択線と、前記画素ごとに薄膜トランジスタでなるリセットトラン
ジスタ、選択トランジスタ及び増幅トランジスタとを有
し、隣接する２画素において、前記リセットトランジスタ及
び前記増幅トランジスタは共通の前記電源線に電気的に
接続され、前記選択トランジスタは異なる前記信号線に
電気的に接続され、当該隣接する２画素に形成される前記リセットトランジ
スタ、選択トランジスタ及び増幅トランジスタの活性層
は１つの島状半導体薄膜でなることを特徴とするイメー
ジセンサ。
【請求項３】絶縁表面を有する基板上に形成され、光
電変換部と、前記光電変換部で検出された光信号を読み
出すマトリクス回路とが積層されてなり、複数の画素を
有するアクティブ方式のイメージセンサであって、前記マトリクス回路は、信号線、選択線及びリセット線と、前記光電変換部の下部電極と前記信号線、選択線及びリ
セット線との間に形成され電源電位に固定されたシール
ド電極と、前記画素ごとに、薄膜トランジスタでなる選択トランジ
スタ、増幅トランジスタ及びリセットトランジスタとを
有し、前記リセットトランジスタ及び前記増幅トランジスタは
前記シールド電極に電気的に接続されていることを特徴
とするイメージセンサ。
【請求項４】絶縁表面を有する基板上に形成され、光
電変換部と、前記光電変換部で検出された光信号を読み
出すマトリクス回路とが積層されてなり、複数の画素を
有するアクティブ方式のイメージセンサであって、前記マトリクス回路は、信号線、選択線及びリセット線と、前記光電変換部の下部電極と前記信号線、選択線及びリ
セット線との間に形成され電源電位に固定されたシール
ド電極と、前記画素ごとに、薄膜トランジスタでなる選択トランジ
スタ、増幅トランジスタ及びリセットトランジスタとを
有し、前記リセットトランジスタ及び前記増幅トランジスタは
前記シールド電極に電気的に接続され、隣接する２画素に形成された前記リセットトランジス
タ、選択トランジスタ及び増幅トランジスタの活性層は
１つの島状半導体薄膜でなることを特徴とするイメージ
センサ。
【請求項５】請求項３又は請求項４において、前記シ
ールド電極は、前記複数の画素に共通な共通電極である
ことを特徴とするイメージセンサ。
【請求項６】請求項１〜５において、前記リセットト
ランジスタ、選択トランジスタ及び増幅トランジスタの
活性層は多結晶シリコンで形成されていることを特徴と
するイメージセンサ。
【請求項７】請求項１〜６において、前記光電変換部
は非晶質シリコンを有することを特徴とするイメージセ
ンサ。