KR19980081626A - 박막 트랜지스터 소자 및 그 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 161
- 238000004519 manufacturing process Methods 0.000 title description 28
- 239000010408 film Substances 0.000 claims abstract description 526
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 280
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 73
- 239000001301 oxygen Substances 0.000 claims abstract description 57
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 56
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 40
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 87
- 239000000758 substrate Substances 0.000 claims description 83
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 56
- 230000008569 process Effects 0.000 claims description 40
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- -1 oxygen ions Chemical class 0.000 claims description 24
- 238000009832 plasma treatment Methods 0.000 claims description 22
- 230000001681 protective effect Effects 0.000 claims description 21
- 239000011347 resin Substances 0.000 claims description 21
- 229920005989 resin Polymers 0.000 claims description 21
- 230000008859 change Effects 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 17
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 229920001187 thermosetting polymer Polymers 0.000 claims description 11
- 239000002861 polymer material Substances 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 8
- 239000004925 Acrylic resin Substances 0.000 claims description 7
- 229920000178 Acrylic resin Polymers 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 7
- 150000003254 radicals Chemical class 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 229920006122 polyamide resin Polymers 0.000 claims description 6
- 230000002441 reversible effect Effects 0.000 claims description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 150000002831 nitrogen free-radicals Chemical class 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 4
- 229920001709 polysilazane Polymers 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 6
- 239000007789 gas Substances 0.000 description 33
- 239000011248 coating agent Substances 0.000 description 29
- 238000000576 coating method Methods 0.000 description 29
- 239000000203 mixture Substances 0.000 description 23
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 20
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 19
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 18
- 229910000077 silane Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 238000001039 wet etching Methods 0.000 description 17
- 239000002994 raw material Substances 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 15
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 12
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 12
- 229910052804 chromium Inorganic materials 0.000 description 12
- 239000011651 chromium Substances 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 12
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 10
- 229910021529 ammonia Inorganic materials 0.000 description 10
- 239000001257 hydrogen Substances 0.000 description 10
- 229910052739 hydrogen Inorganic materials 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 9
- 229920000642 polymer Polymers 0.000 description 7
- 239000002904 solvent Substances 0.000 description 7
- 230000035882 stress Effects 0.000 description 7
- 229910052786 argon Inorganic materials 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 239000012298 atmosphere Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000005121 nitriding Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- SBASXUCJHJRPEV-UHFFFAOYSA-N 2-(2-methoxyethoxy)ethanol Chemical compound COCCOCCO SBASXUCJHJRPEV-UHFFFAOYSA-N 0.000 description 2
- DUZRULCYIRZMNC-UHFFFAOYSA-N 7-bicyclo[4.2.0]octa-1,3,5-trienyl-(7-bicyclo[4.2.0]octa-1,3,5-trienyloxy)-bis(ethenyl)silane Chemical compound C(=C)[Si](OC1CC=2C1=CC=CC2)(C2CC=1C2=CC=CC1)C=C DUZRULCYIRZMNC-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- SECXISVLQFMRJM-UHFFFAOYSA-N N-Methylpyrrolidone Chemical compound CN1CCCC1=O SECXISVLQFMRJM-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- TUVYSBJZBYRDHP-UHFFFAOYSA-N acetic acid;methoxymethane Chemical compound COC.CC(O)=O TUVYSBJZBYRDHP-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- NIHNNTQXNPWCJQ-UHFFFAOYSA-N fluorene Chemical compound C1=CC=C2CC3=CC=CC=C3C2=C1 NIHNNTQXNPWCJQ-UHFFFAOYSA-N 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- AUHZEENZYGFFBQ-UHFFFAOYSA-N mesitylene Substances CC1=CC(C)=CC(C)=C1 AUHZEENZYGFFBQ-UHFFFAOYSA-N 0.000 description 2
- 125000001827 mesitylenyl group Chemical group [H]C1=C(C(*)=C(C([H])=C1C([H])([H])[H])C([H])([H])[H])C([H])([H])[H] 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 239000008096 xylene Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- OLBVUFHMDRJKTK-UHFFFAOYSA-N [N].[O] Chemical compound [N].[O] OLBVUFHMDRJKTK-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 238000007334 copolymerization reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000009429 distress Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 239000008246 gaseous mixture Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 150000002830 nitrogen compounds Chemical class 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Abstract
본 발명은 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 을 산소 및/또는 질소를 함유하는 플라즈마에 노출시켜 절연막 (17) 으로 변경시킴으로써, 채널 영역 상부의 원하지 않는 n형으로 도핑된 비정질 실리콘막이 제거될 필요가 없어, 비정질 실리콘막이 더욱 더 얇아질 수 있는 역 스태거형 박막 트랜지스터 소자를 제공한다. 더욱이, 이러한 소자를 이용함으로써, 액정 디스플레이의 개구율을 향상시킬 수 있다.
Description
본 발명은 박막 트랜지스터 소자 및 그 제조방법에 관한 것이다. 좀더 상세하게는, 액티브 매트릭스형 액정 디스플레이에 사용되는 박막 트랜지스터 소자, 및 그 제조방법에 관한 것이다.
최근, 수소화 비정질 실리콘 박막을 이용한 박막 트랜지스터 (TFT) 가 표시 화소용 스위칭 소자로서 이용되고 있는 액티브 매트릭스형 액정 디스플레이가 대량으로 양산되고 있다. 특히, 노트북형 개인 컴퓨터가 인기를 받음에 따라, 액정 디스플레이에 대한 수요가 급격히 증대되고 있어, 이들의 생산성 향상이 요구되어지고 있다.
도 17 을 참조하면, 액정 디스플레이의 각 화소에 대한 스위칭 소자로서 일반적으로 사용되는 역 스태커형 (inverted staggered) 박막 트랜지스터 소자의 단면도가 도시되어 있다. 먼저, 게이트 전극으로서 사용되는 금속이 투명 절연기판 (10) 상에 증착되며, 소정의 형태로 패턴되어 게이트 전극 (11) 이 형성된다. 그후, 그 상부에, 게이트 절연막으로서 기능하는 실리콘 질화막 (12), 비정질 실리콘 막 (13), 및 소오스-드레인 영역을 오믹접촉시키기 위한 n형으로 도핑된 비정질 실리콘막 (14) 이 순차적으로 형성되며, n형 비정질 실리콘막 (14) 및 비정질 실리콘막 (13) 이 섬 (island) 형태로 패턴된다. 뒤이어, 소오스-드레인 전극으로서 사용하기 위한 금속이 증착되며, 소정형태로 패턴되어, 소오스-드레인 전극 (15) 이 형성된다. 최종적으로, 채널상부의 원하지 않는 n형 도핑된 비정질 실리콘막 (14) 이 비정질 실리콘막 (13) 의 일부와 함께 마진을 고려하여 에칭되어진다. 따라서, 도 17 에 도시된 박막 트랜지스터 소자가 완성되게 된다.
이러한 유형의 역 스태거형 박막 트랜지스터 소자로서, 일본 특허공개 제 51069/'92 은 n형 도핑된 비정질 실리콘막이 섬형태의 비정질 실리콘막의 전체표면을 덮고 박막 트랜지스터에 적어도 109Ω 이상의 오프 저항을 부여할 수 있도록 형성된 n 박막 트랜지스터를 제안하였다 (즉, 채널 상부에 n형으로 도핑된 비정질 실리콘막이 제거된다). 그러나, 양호한 오믹 접촉특성을 얻기 위해서는, 그 n형으로 도핑된 비정질 실리콘막이 104Ωm 이하의 저항율 (resistivity) 을 가져야 한다. 더군다나, (채널폭)/(채널길이) 비가 10 으로 표현되는 통상의 박막 트랜지스터 소자 크기에 대해서 109Ω 이상의 오프 저항을 달성하기 위해서는, n형으로 도핑된 비정질 실리콘막의 두께는, 그 고유저항이 104Ωm 이하인 경우에도, 10㎚ 이하까지 제한되어야 한다. 액정 디스플레이의 화소용 구동소자로서 박막 트랜지스터 소자를 이용함으로써 만족스러운 패널 표시를 실현하고자 하는 경우에는, 실제로 약 1010내지 1011의 오프 저항이 요구된다. 그러한 오프 저항을 얻기 위하여는, n형으로 도핑된 비정질 실리콘막이 약 0.1 내지 1㎚ 의 두께를 가져야 한다. 그러나, 그렇게 매우 얇은 n형으로 도핑된 실리콘막은 양호한 오믹접촉 특성을 가질 수 없어, 온상태 전류를 두드러지게 감소되는 문제가 있다.
더욱이, 최근에는, 여러가지 중합물질을 제공하여 열경화시켜 형성된 절연막을 보호 절연막으로서 이용하여, 액정 디스플레이의 각 화소 영역의 개구율을 향상시키는데 있어 기술적인 진보가 이루어지고 있다. 이들에 도포된 절연막은, 약 2 내지 3 ㎛ 의 막 두께가 용이하게 얻어질 수 있며, 그들의 상대 유전율이 종래 사용된 실리콘 질화막의 상대 유전율의 약 1/2 과 같다. 따라서, 비록 그러한 도포된 절연막상에 형성된 투명 도전성 화소전극이 데이터 선과 신호선과 중첩하는 경우에도, 그러한 중첩에 기인한 결합용량 (coupling capacity) 이 매우 작아, 크로스토크 (crosstalk) 와 같은 디스플레이 결함이 최소화되게 된다. 따라서, 만족스러운 디스플레이 특성을 유지하면서 높은 개구율을 실현하는 것이 가능하게 된다.
이하, 이러한 관점에서, 도 18 을 참조하여 설명한다.
게이트 전극으로서 사용하기 위한 전극이 투명 절연기판 (10) 상에 증착되며, 소정 형태로 패턴되어 게이트 전극 (11) 이 형성된다. 그후, 그 상부에, 게이트 절연막으로서 기능하는 실리콘 질화막 (12), 비정질 실리콘막 (13), 및 소오스-드레인 사이의 오믹접촉을 형성하기 위한 n형으로 도핑된 비정질 실리콘막 (14) 이 연속적으로 형성되며, n형으로 도핑된 비정질 실리콘막 (14) 및 비정질 실리콘막 (13) 이 소정의 섬형태로 패턴되어진다. 뒤이어, 소오스-드레인 전극으로서 사용하기 위한 금속이 증착되며, 소정형태로 패턴되어 소오스-드레인 전극 (15) 이 형성된다. 또한, 채널 상부의 원하지 않는 n형으로 도핑된 비정질 실리콘막 (14) 이 마진을 고려하여 비정질 실리콘막 (13) 의 일부와 함께 에칭된다. 그후, 그 전체 표면상에, 보호 절연막 (또는 도포된 절연막) (18) 이 형성된다. 마지막으로, 투명 도전성 화소전극 (19) 가 콘택홀을 통하여 소오스 전극에 전기적으로 접속되도록 형성된다. 따라서, 박막 트랜지스터가 완성되어진다. 이 기술은 다까후지 등의 (SID '93, Digest, p. 383 (1993)) 및 김 정현 등의 (AM-LCD 96, Digest, p.149 (1996)) 에 보고되어 있다.
현재, 액정 디스플레이의 가격을 절감하기 위해서, 박막 트랜지스터 제조공정을 단순화시켜 그 수율의 향상을 달성하는 것이 강하게 요구되고 있다. 특히, 상술한 바와 같은 역 스태거형 박막 트랜지스터 소자가, 그 우수한 소자 특성과 안정성으로 인해, 액정 디스플레이에 가장 널리 사용되고 있으며, 이들의 제조공정의 단순화와 수율의 향상이 액정 디스플레이의 가격 절감에 크게 기여할 것으로 기대되고 있다. 이상 설명한 바와 같이, 종래의 역 스태거형 박막 트랜지스터 소자에서는, 그 제조공정 동안에 채널 상부의 원하지 않는 n형으로 도핑된 비정질 실리콘막을 에칭하는 것이 필요하다. 이를 위하여, n형으로 도핑된 비정질 실리콘막을 하부의 비정질 실리콘막에 대하여 높은 선택비로 선택적으로 에칭하기가 어렵다. 따라서, 그 n형으로 도핑된 비정질 실리콘막을 마진을 고려하여, 하부의 비정질 실리콘막의 일부와 함께 에칭하였다.
그러나, 에칭가스에 노출되어진 비정질 실리콘막, 즉, 후면 채널 계면이 공정 손상에 의해 심하게 영향을 받아, 결함에 기인한 매우 높은 표면상태밀도를 갖게 된다. 그 결과, 만약 에칭후에 채널 영역의 비정질 실리콘 막이 약 150㎚ 이하로 감소되게 되면, 후면 채널측상의 표면상태의 영향하에서 박막 트랜지스터 소자의 온상태 특성이 상당히 감소되게 될 것이다. 이러한 이유로, 약 300㎚ 정도의 큰 두께를 갖는 비정질 실리콘막을 형성하는 것이 필요하였다.
이상 설명한 바와 같이, 종래의 역 스태거형 박막 트랜지스터 소자는 다음과 같은 주요 문제점을 갖고 있다.
(1) 채널 상부의 원하지 않는 n형으로 도핑된 비정질 실리콘막을 마진을 고려하여 하부의 비정질 실리콘막의 일부와 함께 에칭하는 것이 요구된다.
(2) 양호한 온상태 특성을 얻기 위해서는, 비정질 실리콘막이 두꺼워야 한다.
이러한 문제점들은 다음과 같은 이유로 액정 디스플레이의 가격을 상승시키는 것으로 생각된다.
상기 문제점 (1) 은, n형으로 도핑된 비정질 실리콘막과 비정질 실리콘막 사이를 선택적으로 에칭하는데 있어서만 약간의 차이가 있어, 에칭량이 패널에 따라서 변화하는 경향이 있다. 그 결과, 박막 트랜지스터 소자의 온상태 특성이 에칭량이 더 큰 영역 (즉, 에칭후에 채널을 구성하는 비정질 실리콘막이 더 두꺼워지는 영역) 에서는 감소되어진다. 이는 화상이 디스플레이 상에 불균일하게 디스플레이되게 하여, 제조수율을 하락시키게 된다.
상기 문제점 (2) 는, 비정질 실리콘막을 형성하는 플라즈마 CVD 공정과 이들 섬형태로 패턴시키는 건식 에칭공정이 수율을 감소시켜, 가격상승을 야기시키게 된다. 또한, 고광감도를 갖는 비정질 실리콘막이 두꺼워 지면, 박막 트랜지스터 소자의 오프상태 광전류가 증가되어, 유지 특성이 감소되게 될 것이다.
이러한 이유로, 역 스태거형 박막 트랜지스터 소자와 사용하기 위하여, 채널 상부에 원하지 않는 비정질 실리콘을 에칭하는 것이 불필요하며 비정질 실리콘막이 얇게 제조되어지는 장치기술을 개발하는 것이 요구되고 있다.
또한, 높은 개구율을 실현하기 위한 종래 구조는, 박막 트랜지스터의 액티브 층을 구성하는 비정질 실리콘막 및 도포된 절연막이 후면 채널 계면에서 직접 접촉하게 되어 도포된 절연막에 존재하는 수분과 모빌 이온 (이의 함량은 일반적으로 플라즈마 CVD 공정에 의해 형성된 실리콘 질화막내의 함량보다 더 높다) 이 트랜지스터의 후면 채널 특성에 영향을 미치는, 트랜지스터 특성의 장기간의 신뢰성과 안정성에 관련된 문제점을 갖고 있다. 또한, 이는 액정 디스플레이 상에 화소가 불균일하게 디스플레이되도록 할 수도 있다. 이러한 문제점을 최소화하기 위하여, 종래에는 채널 보호형 박막 트랜지스터를 사용하거나, 또는 도포 절연막의 형성을 진행하는 전처리 단계로서, n형으로 도핑된 비정질 실리콘막이 제거되어진 비정질 실리콘막의 후면 채널 계면상에 실리콘 질화막을 형성함으로써 후면 채널 계면특성을 안정화시킨 후, 그 상부에 도포된 절연막을 형성시켰다. 그러나, 이들 방법들은 플라즈마 CVD 막형성 단계와 패턴 단계의 횟수를 증가시킴으로써 가격상승을 유발시키게 된다.
따라서, 본 발명의 목적은 비록 도포 절연막이 사용되는 경우에도 안정한 특성을 갖는 박막 트랜지스터 소자를 제조하는 것이 가능하면서도 액정 디스플레이에서 높은 개구율을 실현하는 것이 가능한 장치기술을 제공하는데 있다.
상기 문제점을 해결하기 위하여, 본 발명은,
상부에 적어도 게이트 전극, 게이트 절연막, 섬형태의 비정질 실리콘막, 소오스-드레인 전극 및 상기 섬형태의 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하는 영역에 중간층으로서 형성된 n형으로 도핑된 비정질 실리콘막을 갖는 투명 절연기판으로 구성된 역 스태거형 박막 트랜지스터 소자를 제공하며, 상기 박막 트랜지스터 소자는 상기 섬형태의 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하지 않는 영역에 n형으로 도핑된 비정질 실리콘막을 임시로 형성한 후, 그렇게 형성된 n형으로 도핑된 비정질 실리콘막을 플라즈마 처리로 변화시켜 얻은 절연막을 가지며,
또한, 상부에 적어도 게이트 전극, 게이트 절연막, 섬형태의 비정질 실리콘막, 소오스-드레인 전극, 및 상기 섬형태의 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하는 영역에 중간층으로서 형성된 n형으로 도핑된 비정질 실리콘막을 갖는 투명 절연기판으로 구성된 역 스태거형 박막 트랜지스터 소자를 제공하며, 상기 박막 트랜지스터 소자는 상기 섬형태의 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하지 않는 영역에 n형으로 도핑된 비정질 실리콘막을 임시로 형성한 후, 그렇게 형성된 n형으로 도핑된 비정질 실리콘막을 플라즈마 처리에 의해 절연막으로 변화시켜 그 최종 절연막을 불화수소산을 함유한 용액으로 제거하여 얻은 절연막을 갖는다.
역 스태거형 박막 트랜지스터 소자에 본 발명을 적용함으로써, 채널 상부의 원하지 않는 n형으로 도핑된 비정질 실리콘막을 마진을 고려하여 하부의 비정질 실리콘막과 함께 에칭시킬 필요가 없어, 우수한 특성을 유지하면서 비정질 실리콘막을 더욱 얇게 하는 것이 가능하게 된다.
특히, n형으로 도핑된 비정질 실리콘막이 에칭되지만 플라즈마 처리에 의해 절연막으로 변화되지 않는 경우에, 낮은 결함밀도를 가지면서도 우수하고 안정한 후면 채널 계면이 생성되게 된다. 더욱이, 최종 절연막이 불화수소산을 함유한 용액에 의해 용이하게 제거될 수 있다. 이는 불화수소산내의 수소 원자와 후면 채널계면에 존재하는 실리콘의 댕글링 결합 (dangling bonds) 을 종결시켜 결함밀도를 더욱 감소시키는데 효과적이다.
또한, 본 발명에 따른 박막 트랜지스터 소자의 사용으로, 공정단계의 수를 증가시키지 않고, 종래 박막 트랜지스터 소자의 특성보다 더욱 안정한 특성을 유지하면서, 액정 디스플레이의 고개구율을 실현하는 것이 가능하게 된다. 이의 이유는, 중합물질로 형성되며 낮은 상대 유전율을 갖는 도포된 절연막이 보호절연막으로서 사용될 수가 있어 그 상부에 화소전극이 신호선과 데이터선과 중첩될 수 있도록 형성되기 때문이며, 또한, 플라즈마 처리에 기초한 변화에 의해 형성된 절연막이 도포된 절연막과 비정질 실리콘막의 사이에 존재하여 박막 트랜지스터 소자 특성의 안정성을 보호하는 보호막으로서 기능하기 때문이다. 특히, 열경화성 수지가 도포 절연막 형성용 중합물질로서 사용되는 경우에는, 이러한 이유로, 낮은 재료비만큼 현저한 비용의 절감이 예상된다.
따라서, 본 발명은 원하는 박막 트랜지스터 소자 특성을 보호하면서 액정 디스플레이의 높은 개구율을 실현하면서도, 그러한 높은 동작특성의 액정 디스플레이의 제조비용을 절감하는 것이 가능하다.
본 발명의 상기 및 다른 목적들, 특징, 및 이점들은 본 발명의 예들을 나타낸 첨부도면을 참조한 하기의 상세한 설명으로 명백히 알수있다.
도 1 은 본 발명의 박막 트랜지스터의 일 실시예를 설명하기 위한 개략 단면도.
도 2a 내지 2d 는 본 발명의 박막 트랜지스터를 제조하는 방법의 일 유형에서의 일련의 단계를 설명하기 위한 개략 단면도.
도 3a 내지 3d 는 본 발명의 박막 트랜지스터 소자를 제조하는 방법의 다른 유형에서의 일련의 단계를 설명하기 위한 개략 단면도.
도 4a-4e 는 본 발명의 박막 트랜지스터 소자를 제조하는 방법의 또 다른 유형에서의 일련의 단계를 설명하기 위한 개략 단면도.
도 5a 및 5e 는 본 발명의 박막 트랜지스터 소자를 제조하는 방법의 또 다른 유형에서의 일련의 단계를 설명하기 위한 개략 단면도.
도 6a 내지 6e 는 본 발명의 박막 트랜지스터 소자를 제조하는 방법의 또 다른 유형에서의 일련의 단계를 설명하기 위한 개략 단면도.
도 7a 내지 7f 는 본 발명의 박막 트랜지스터 소자를 제조하는 방법의 또 다른 유형에서의 일련의 단계를 설명하기 위한 개략 단면도.
도 8a 내지 8e 는 본 발명의 박막 트랜지스터 소자를 제조하는 방법의 또 다른 유형에서의 일련의 단계를 설명하기 위한 개략 단면도.
도 9 는 본 발명의 박막 트랜지스터 소자의 또 다른 실시예를 설명하기 위한 개략 단면도.
도 10 은 본 발명에 따른 높은 개구율을 실현하는 박막 트랜지스터 소자의 일 실시예를 설명하기 위한 개략 단면도.
도 11 은 본 발명에 따른 높은 개구율을 실현하는 박막 트랜지스터 소자의 다른 실시예를 설명하기 위한 개략 단면도.
도 12 는 본 발명에 따른 높은 개구율을 실현하는 박막 트랜지스터 소자의 또 다른 실시예를 설명하기 위한 개략 단면도.
도 13 은 본 발명에 따른 높은 개구율을 실현하는 박막 트랜지스터 소자의 또 다른 실시예를 설명하기 위한 개략 단면도.
도 14 는 예 1 로 제조되며 서로다른 비정질 실리콘막 두께를 갖는 박막 트랜지스터 소자의 게이트 전압-드레인 전류 특성을 나타낸 그래프.
도 15 는 본 발명에 따른 높은 개구율의 박막 트랜지스터 소자의 초기 게이트 전압-드레인 전류 특성과 음의 게이트 바이어스 스트레스 하에서 그 특성의 변화를 나타낸 그래프.
도 16 은 종래의 높은 개구율의 박막 트랜지스터 소자의 초기 게이트 전압-드레인 전류 특성과 음의 게이트 바이어스 스트레스 하에서 그 특성의 변화를 나타낸 그래프.
도 17 은 종래 방법에 의해 제조된 박막 트랜지스터 소자의 구조를 설명하기 위한 개략 단면도.
도 18 은 종래 방법에 의해 제조된 높은 개구율의 박막 트랜지스터 소자의 구조를 설명하기 위한 개략 단면도.
※ 도면의 주요부분에 대한 부호의 설명
10 : 투명 절연기판 11 : 게이트 전극
12 : 게이트 절연막 13 : 섬형태의 비정질 실리콘막
14 : n형으로 도핑된 비정질 실리콘막
15 : 소오스-드레인 전극 16 : 플라즈마
17 : 절연막 18 : 도포 절연막
19 : 투명 도전성 화소전극
본 발명의 박막 트랜지스터 소자를 제조하는데 있어서의 요점은 비정질 실리콘막이 소오스-드레인 전극과 중첩하지 않는 영역에 존재하는 원하지 않는 n형으로 도핑된 비정질 실리콘막이 플라즈마 처리에 의해 절연막으로 변경되는 것에 있다. 그 결과, 비정질 실리콘막의 표면 (즉, 후면 채널계면) 이 공기, 플라즈마 등에 직접 노출되지 않게 되어, 손상을 주지 않게 된다. 따라서, 후면 채널의 표면상태가 감소될 수 있어, 비정질 실리콘막이 더욱 얇게 제조될 수가 있다.
더욱이, 액정 디스플레이에서 높은 개구율을 실현하기 위하여, 본 발명은, 또한 상술한 특성을 가지는 것에 더하여, 박막 트랜지스터 소자가 전체 소자를 보호하기 위한 보호 절연막을 가지며, 이 보호 절연막 상에 형성된 투명 도전성 전극이 콘택홀을 통하여 소오스 전극에 접속되며, 이 보호 절연막이 용제에 중합물질을 용해시켜 제조된 용액을 사용하여 형성된 도포 절연막인 것을 특징으로 하는 박막 트랜지스터 소자를 제공한다.
이하, 본 발명을 좀더 자세하게 설명한다.
도 1 에 나타낸 바와 같이, 본 발명의 박막 트랜지스터 소자는, 상부에 게이트 전극 (11), 게이트 절연막 (12), 섬형태의 비정질 실리콘막 (13), 소오스-드레인 전극 (15), 및 섬형태의 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 와 중첩하는 영역에 중간층으로서 형성된 n형으로 도핑된 비정질 실리콘막 (14) 을 갖는 투명 절연기판 (10) (즉, 유리기판) 을 포함하고, 상기 n형으로 도핑된 비정질 실리콘막 (14) 이 게이트 전극 (11) 에 대해 섬형태의 비정질 실리콘막 (13) 의 대향 측면상에 형성된 구조를 갖는 역 스태거형 박막 트랜지스터 소자이다. 상기 n형으로 도핑된 비정질 실리콘막 (14) 은, 섬형태의 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역 (즉, 채널의 상부영역) 을 포함한, 섬형태로된 비정질 실리콘막 (14) 상에 임시로 형성된다. 그후, 단지 채널 상부의 단지 n형으로 도핑된 비정질 실리콘막 (14) 이 산소 플라즈마, 질소 플라즈마, 산소-질소 혼합 플라즈마와 같은 플라즈마에 노출되어, 산화막, 질화막 또는 산화질화막을 포함하는 절연막 (17) 으로 변화되어진다. 따라서, 채널상부의 원하지 않는 n형으로 도핑된 비정질 실리콘막 (14) 이 실질적으로 제거된 상태와 동등한 상태가 이루어질 수가 있다. n형으로 도핑된 비정질 실리콘막 (14) (즉, 다량의 불순물을 함유한 비정질 실리콘막) 이 비정질 실리콘막 (13) 에 비해 더 높은 산화율, 질화율, 또는 산화 및 질화율을 가지므로, n형으로 도핑된 비정질 실리콘막 (14) 만이 선택적으로 변화될 수가 있다. 더욱이, 이와 같은 변화에 의해 형성되어진 산화막, 질화막 또는 산화질화막과 같은 절연막 (17) 이 하부의 비정질 실리콘막 (13) 과는 에칭 성질에 있어 상당히 달라, 예를들어, 불화수소산을 함유한 용액으로 용이하게 에칭될 수가 있다. 따라서, 절연막 (17) 만이 선택적으로 제거될 수가 있다.
또한, 도 1 에 도시된 바와 같은 박막 트랜지스터 소자 (즉, 플라즈마 처리에 기초한 변경에 의해 형성된 절연막 (17) 을 갖는 박막 트랜지스터 소자) 에서 높은 개구율을 실현하는 본 발명의 특징에 따르면, 도 10 에 나타낸 바와 같이, 도포 절연막 (18) 이 전체 소자를 보호하는 보호 절연막으로서 이용된다. 그후, 투명 도전성 화소전극 (19) 이 도포된 절연막 (18) 상에 형성되어, 콘택홀을 통하여 소오스 전극에 전기적으로 접속된다.
다음으로, 도 2 를 참조하여 본 발명의 일 실시예를 설명한다.
먼저, 도 2 의 (a) 에 나타낸 바와 같이, 게이트 전극으로서 사용하기 위한 금속이 투명 절연기판 (10) 상에 형성된 후, 소정 형태로 패턴되어 게이트 전극 (11) 이 형성된다. 그후, 플라즈마 CVD 공정 등의 공정에 의해, 게이트 절연막 (12), 비정질 실리콘막 (13) 및 n형으로 도핑된 비정질 실리콘막 (14) 이 순차적으로 형성된다. 뒤이어, 도 2 의 (b) 에 나타낸 바와 같이, 소오스-드레인 전극으로서 사용하기 위한 금속이 스퍼터링 등으로 증착된 후, 소정 형태로 패턴되어, 소오스-드레인 전극 (15) 이 형성된다. 또한, 도 2 의 (c) 에 나타낸 바와 같이, 이 기판은 산소 및/또는 질소 이온 또는 라디칼을 함유한 플라즈마 분위기에 노출된다. 이 단계에서, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 와 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 이 선택적으로 산화, 질화, 또는 산화 및 질화되어, n형 불순물을 함유한 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물로 이루어지는 절연막 (17) 으로 변화된다. 그 결과, 이 절연막 (17) 은 n형으로 도핑된 비정질 실리콘막 (14) 과 실질적으로 동일한 두께를 가진다. 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 존재하는 모든 n형으로 도핑된 비정질 실리콘막 (14) 이 절연막 (17) 으로 변경될 수 있도록 하기 위해서는, n형으로 도핑된 비정질 실리콘막 (14) 의 두께를 약 15㎚ 로 제한하는 것이 바람직하다. 더욱이, 적은 두께를 갖는 n형으로 도핑된 비정질 실리콘막 (14) 에서 우수한 오믹 접촉 특성을 얻기 위해서는, 충분히 높은 도핑율이 실현되어야만 한다. 따라서, n형으로 도핑된 비정질 실리콘막의 형성시에 채용되는 플라즈마 CVD 조건들중의 하나로서, 포스핀 (phosphine) 가스 유량의 10% 이상과 동일한 유량으로 제공하는 것이 바람직하다. n형으로 도핑된 비정질 실리콘막의 형성시에 채용되는 통상의 조건하에서는, 포스핀 가스의 유량은 실란 유량의 약 5% 이하 정도이다. 최종적으로, 도 2d 에 나타낸 바와 같이, 절연막 (17) 및 비정질 실리콘막 (13) 이 소정의 섬형태로 패턴되어, 박막 트랜지스터 소자가 완성되어진다.
상술한 실시예에서는, 절연막 (17) 및 비정질 실리콘막 (13) 이 최종 단계에서 패턴된다. 그러나, 미리 비정질 실리콘막 (14) 및 n형으로 도핑된 비정질 실리콘막 (14) 을 섬형태로 패턴시키는 것도 가능하다. 특히, 도 3a 에 나타낸 바와 같이, 게이트 전극으로서 사용하기 위한 금속이 먼저 투명 절연기판 (10) 상에 형성된 후, 소정 형태로 패턴되어, 게이트 전극 (110 이 형성된다. 그후, 플라즈마 CVD 공정 등에 의해서, 게이트 절연막 (12), 비정질 실리콘막 (13) 및 n형으로 도핑된 비정질 실리콘막 (14) 이 순차적으로 형성된다. 뒤이어, 도 3b 에 나타낸 바와 같이, 비정질 실리콘막 (13) 및 n형으로 도핑된 비정질 실리콘막 (14) 이 소정의 섬형태로 패턴된다. 그후, 도 3c 에 나타낸 바와 같이, 소오스-드레인 전극으로 사용하기 위한 금속이 스퍼터링 등에 의해 증착된 후, 소정의 섬형태로 패턴되어, 소오스-드레인 전극 (15) 이 형성된다. 최종 제조된 섬형태의 n형으로 도핑된 비정질 실리콘막 (14) 이 후속 플라즈마 처리단계에서, 측면으로 산화, 질화, 또는 산화 및 질화되는 것을 방지하기 위하여, 소오스-드레인 전극 (15) 은 도 3c 에 나타낸 바와같이 n형으로 도핑된 비정질 실리콘막 (14) 의 측면을 덮을 있도록 형성된다. 최종적으로, 도 3d 에 나타낸 바와 같이, 이 기판은 플라즈마 처리를 겪는다. 따라서, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 이 선택적으로 산화, 질화, 또는 산화 및 질화되어, n형 불순물을 함유한 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화 질화물로 이루어진 절연막 (17) 으로 변경되어진다. 그 결과, 박막 트랜지스터 소자가 완성되어진다.
비록, 유용한 불순물로는 인 (P), 비소 (As) 및 안티몬 (Sb) 을 포함하지만, 본 발명에서는 인이 가장 바람직하게 사용된다.
이상 설명한 바와 같이, 플라즈마 처리에 기인한 변경에 의해 형성된 절연막 (17) 이 불화수소산을 함유하는 용액 (즉, 완충된 불화수소산 용액) 에 의해 쉽게 제거될 수 있다. 변경에 의해 형성된 절연막이 제거된 구조를 갖는 박막 트랜지스터 소자도 또한 본 발명의 범주내이다.
이하, 변경에 의해 형성된 절연막을 제거하는 단계를 포함하는 박막 트랜지스터를 제조하는 여러가지 방법을 설명한다.
도 4 는 변경에 의해 형성된 절연막을 제거하는 단계를 포함하는 박막 트랜지스터 소자를 제조하는 하나의 예시적인 방법을 일련의 단계로 나타낸 단면도를 포함한다. 이 도면에서, 도 4a 내지 4c 는 도 2a 내지 2c 와 동일하므로, 그 설명은 생략한다.
비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 을 변경시켜 형성된 절연막 (17) 은 예를들어, 완충된 불화수소산 용액에 기판을 적시거나 또는 완충된 불화수소산 용액을 기판에 분무하는 것을 포함하는 공통 습식 에칭법에 의해 선택적으로 제거될 수 있다 (도 4d 참조). 절연막 (17) 하부에 위치한 비정질 실리콘막 (13) 은 완충된 불화수소산 용액으로 에칭되지 않는다. 마지막으로, 비정질 실리콘막 (13) 이 소정의 섬형태로 패턴되어진다. 따라서, 본 발명에 따른 박막 트랜지스터 소자가 도 4e 에 나타낸 바와 같이 완성되어진다.
도 5 는 변경에 의해 형성된 절연막을 제거하는 단계를 포함하는 박막 트랜지스터 소자를 제조하는 또다른 예시적인 방법을 일련의 단계로 나타낸 단면도를 포함한다. 이 도면에서, 도 5a 내지 5d 는 도 3a 내지 3d 와 동일하므로, 그 설명은 생략한다.
비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 을 변경시켜 형성된 절연막 (17) 은, 예를들어, 완충된 불화수소산 용액에 기판을 적시거나 또는 완충된 불화수소산 용액을 기판에 분무하는 것을 포함하는 공통 습식 에칭법에 의해 선택적으로 제거될 수 있다. 따라서, 본 발명에 따른 박막 트랜지스터 소자가 도 5e 에 나타낸 바와 같이 완성되어진다.
이상 설명한 바와 같이, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 의 일부가 두께방향으로 에칭되며 그 나머지 n형으로 도핑된 비정질 실리콘막 (14) 이 플라즈마 처리에 의해 절연막 (17) 으로 변경되는 구조를 갖는 박막 트랜지스터 소자도, 또한, 본 발명의 범주내이다. 이때, n형으로 도핑된 비정질 실리콘막 (14) 의 두께는 약 50 내지 100㎚ 까지 증가될 수 있어, 더욱 우수한 오믹접촉 특성이 용이하게 얻어질 수 있다.
이제, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 의 일부를, 두께방향으로, 에칭하는 단계를 포함하는 박막 트랜지스터 소자의 여러가지 제조방법을 설명하기로 한다.
이하, 도 6a 내지 6e 를 참조하여 본 발명의 제 5 실시예를 자세하게 설명한다.
도 6a 에 나타낸 바와 같이, 게이트 전극으로서 사용하기 위한 금속이 투명 절연기판 (10) 상에 증착된 후, 소정 형태로 패턴되어, 게이트 전극 (11) 으로 형성된다. 그후, 플라즈마 CVD 등에 의해, 게이트 절연막 (12), 비정질 실리콘막 (13) 및 n형으로 도핑된 비정질 실리콘막 (14) 이 순차적으로 형성된다. 뒤이어, 도 6b 에 나타낸 바와 같이, 소오스-드레인 전극으로서 사용하기 위한 금속이 스퍼터링 등에 의해 증착된 후, 소정 형태의 소오스-드레인 전극 (15) 으로 패턴되어진다. 그후, 건식 에칭 또는 습식 에칭 공정을 이용하여, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 존재하는 원하지 않는 n형으로 도핑된 비정질 실리콘막 (14) 의 일부가, 도 6c 에 나타낸 바와 같이, 두께방향으로 균일하게 에칭된다. 또한, 도 6d 에 나타낸 바와 같이, 이 기판이 산소 및/또는 질소 플라즈마 (16) 의 분위기에 노출되어진다. 이 단계에서, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에 잔존하는 n형으로 도핑된 비정질 실리콘막 (14) 이 산화막, 질화막 또는 산화질화막으로 이루어지는 절연막 (17) 으로 변화된다. 잔존한 모든 n형으로 도핑된 비정질 실리콘막 (14) 을 산화막, 질화막 또는 산화 질화막으로 변경시키기 위하여는, 그 잔존하는 n형으로 도핑된 비정질 실리콘막 (14) 의 두께를 15㎚ 이하로 제한하는 것이 바람직하다. 마지막으로, 도 6e 에 나타낸 바와 같이, 이 절연막 (17) 및 비정질 실리콘막 (13) 이 소정 형태로 패턴되어, 본 발명에 따른 박막 트랜지스터 소자가 완성되어진다.
이하, 도 7a 내지 7f 를 참조하여 본 발명의 제 6 실시예를 자세하게 설명한다.
도 7a 내지 7d 는 도 6a 내지 6d 와 동일하므로, 그 설명은 생략하기로 한다. 따라서, 도 7e 에 나타낸 바와 같이, 절연막 (17) 이 불화수소산을 함유한 용액에 기판이 노출되어 에칭된다. 마지막으로, 도 7f 에 나타낸 바와 같이, 비정질 실리콘막 (13) 이 소정의 섬형태로 패턴되어, 본 발명에 따른 박막 트랜지스터 소자가 완성되어진다.
이하, 도 8a 내지 8e 를 참조하여 본 발명의 제 7 실시예를 자세하게 설명한다.
도 8a 에 나타낸 바와 같이, 게이트 전극으로서 사용하기 위한 금속이 투명 절연기판 (10) 상에 증착된 후, 소정 형태로 패턴되어, 게이트 전극 (11) 이 형성된다. 그후, 플라즈마 CVD 공정 등에 의해, 게이트 절연막 (12), 비정질 실리콘막 (13) 및 n형으로 도핑된 비정질 실리콘막 (14) 이 순차적으로 형성된다. 뒤이어, 도 8b 에 나타낸 바와 같이, 소오스-드레인 전극으로서 사용하기 위한 금속이 스퍼터링 등에 의해 증착된 후, 소정 형태로 패턴되어, 소오스-드레인 전극 (15) 으로 형성된다. 이렇게 최종 제조된 섬형태의 n형으로 도핑된 비정질 실리콘막 (14) 이, 후속 플라즈마 처리단계에서, 측면 산화, 질화, 또는 산화 및 질화되는 것을 방지하기 위하여, 소오스-드레인 전극 (15) 은 도 8c 에 나타낸 바와 같이 n형으로 도핑된 비정질 실리콘막 (14) 의 측면을 덮도록 형성되어진다. 그후, 건식 에칭 또는 습식에칭 공정을 이용하여, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 존재하는 원하지 않는 n형으로 도핑된 비정질 실리콘막 (14) 의 일부가, 도 8d 에 나타낸 바와 같이, 두께방향으로 균일하게 에칭된다. 더욱이, 도 8e 에 나타낸 바와 같이, 이 기판은 산소 및/또는 질소 플라즈마 (16) 의 분위기에 노출되어진다. 이 단계에서, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에 잔존하는 n형으로 도핑된 비정질 실리콘막 (14) 이 산화막, 질화막, 또는 산화 질화막으로 이루어지는 절연막 (17) 으로 변경되어진다. 잔존하는 모든 n형으로 도핑된 비정질 실리콘막 (14) 이 산화막, 질화막, 또는 산화 질화막으로 변경시키기 위해서는, 그 잔존한 n형으로 도핑된 비정질 실리콘막 (14) 의 두께를 약 15㎚ 이하로 제한하는 것이 바람직하다. 상기 단계들의 결과로, 본 발명에 따른 박막 트랜지스터 소자가 완성되어진다.
본 발명의 제 8 실시예에서는, 상기 본 발명의 제 7 실시예에서 얻은 박막 트랜지스터 소자가 불화수소산을 함유한 용액에 노출되어진다. 따라서, 도 9 에 나타낸 바와 같이, 절연막 (17) 이 에칭되어, 본 발명에 따른 박막 트랜지스터 소자가 완성되어진다.
다음으로, 상술한 박막 트랜지스터 소자에서 높은 개구율을 실현하는데 있어서의 본 발명의 특징을 자세하게 설명하기로 한다.
이하, 본 발명의 제 9 실시예를 도 10 및 도 11 을 참조하여 자세히 설명한다.
기판에 도 2a 내지 2d 또는 도 3a 내지 3d 에 나타낸 단계를 행하여 제조된 박막 트랜지스터 소자가 절연막 형성용 코팅액으로 스핀 코팅된 후, 열처리되어, 도포된 절연막 (18) 이 형성된다. 뒤이어, 소정 형태의 콘택홀이 형성된다. 그후, 투명 도전성 화소전극 (19) 이 형성되어, 도 10 및 도 11 에 나타낸 바와 같은 본 발명에 따른 박막 트랜지스터 소자가 완성되어진다.
이하, 도 12 및 도 13 을 참조하여 본 발명의 제 10 실시예를 자세하게 설명한다.
기판에 도 6a 내지 6e 또는 도 8a 내지 8e 에 나타낸 단계를 행하여 제조된 박막 트랜지스터 소자가 절연막 형성용 코팅액으로 스핀 코팅된 후, 열처리되어, 도포된 절연막 (18) 이 형성된다. 뒤이어, 소정 형태의 콘택홀이 형성된다. 그후, 투명 도전성 화소전극 (19) 이 형성되어, 도 12 및 도 13 에 나타낸 바와 같은 본 발명에 따른 박막 트랜지스터 소자가 완성되어진다.
이들 제 9 및 제 10 실시예에서는, 고분자 실록산 (siloxane) 화합물, 고분자 폴리실라잔 (polysilazane) 화합물 등이 도포 절연막 (18) 의 선구물로서 기능하는 도포 절연막 형성용 물질로서 사용될 수 있다. 좀더 자세하게는, 그러한 중합물질을 메시틸렌 (mesitylene) 또는 크실렌 (xylene) 과 같은 용제에 혼합시켜 제조한 용액이 스핀코팅 등에 의해 기판에 균일하게 도포된 후, 약 200 내지 300℃ 의 온도에서 열처리되어, 실리콘 산화물로 이루어지는 도포 절연막 (18) 이 형성될 수도 있다.
더욱이, 아크릴 수지, 플로오르수지, 폴리아미드 수지 등을 유기용매에 용해시켜 제조한 용액도, 또한 도포 절연막 (18) 의 선구물로서 기능하는 도포 절연막 형성용 물질로서 사용될 수 있다. 좀더 자세하게는, 그러한 용액이 스핀 코팅 등에 의해 기판에 균일하게 도포된 후, 약 200 내지 300℃ 의 온도에서 열처리하고, 용제를 증발시켜 수지를 경화시킬 수 있다. 따라서, 아크릴 수지, 플로오르 수지, 폴리아미드 수지 등으로 이루어지는 도포 절연막 (18) 이 형성될 수가 있다.
통상적으로, 이들 도포 절연막은 플라즈마 CVD 공정에 의해 형성된 실리콘 질화막보다 더욱 높은 수분함량과 이동 (mobile) 이온 밀도를 가지게 되어, 이들이 박막 트랜지스터 특성상에 미치는 악영향이 이해될 수 있다. 본 발명의 박막 트랜지스터 소자에서는, 도포 절연막과 비정질 실리콘막의 사이에 플라즈마에 의해 형성된 (산화막, 질화막 또는 산화 질화막으로 이루어지는) 절연막이 존재하므로, 그 도포 절연막에 함유된 수분과 이동 이온에 의해 박막 트랜지스터 특성에 악영향을 미치지 않는다.
이하, 하기 예를 참조하여 본 발명을 좀더 자세하게 설명하기로 한다.
예 1
이하, 도 2a 내지 2d 에 나타낸 과정을 따라서, 역 스태거형 박막 트랜지스터 소자를 제조하는 방법을, 본 발명의 일예로서, 설명한다.
먼저, 게이트 전극으로서 사용하기 위한 100㎚ 두께 크롬막을 투명 절연기판으로서 기능하는 유리기판 (10) 상에 스퍼터링에 의해 증착한 후, 습식에칭에 의해 소정 형태의 게이트 전극 (11) 으로 패턴시켰다. 그후, 플라즈마 CVD 공정으로, 게이트 절연막으로 기능하는 400㎚ 두께의 실리콘 질화막 (12) 을 실란, 암모니아, 질소 및 수소의 가스 혼합물을 원료로 이용하여 형성하고, 50 내지 200 ㎚ 두께의 활성층으로 기능하는 비정질 실리콘막 (13) 을 실란과 수소의 가스 혼합물을 원료로 이용하여 형성한 후, 7㎚ 두께의 n형으로 도핑된 비정질 실리콘막 (14) 을 실란 및 아르곤 기재의 0.5% 포스핀 (인화수소) 의 가스 혼합물을 원료로 이용하여 형성하였다. 높은 도핑효율을 갖는 n형으로 도핑된 비정질 실리콘막을 형성하기 위하여, 아르곤 기재의 0.5% 포스핀을 실란 유량의 80배 유량으로 제공하였다. 이때, 포스핀의 유량은 실란의 유량을 기준으로 20% 정도 높았으며, 도너 레벨이 효과적으로 형성되었다. 성막시 채용된 온도는 실리콘 질화막 (12) 및 비정질 실리콘막 (13) 에 대해서 300℃ 이고, n형으로 도핑된 비정질 실리콘막 (14) 에 대해서는 280℃ 였다. 이렇게 하여, 도 2a 에 나타낸 구조를 완성하였다. 뒤이어, 소오스-드레인 전극으로서 사용하기 위한 100 ㎚ 두께의 크롬막을 150℃ 의 기판온도에서 스퍼터링에 의해 증착한 후, 습식 에칭에 의해 소정형태의 소오스-드레인 전극으로 패턴시켰다. 그후, 단계 2b 에 나타낸 단계로 공정을 진행하였다. 이들 단계들을 겪은 기판을 산소 플라즈마에 노출시켰다. 산소 플라즈마 발생에 채용된 조건은 30 sccm 의 산소유량, 60mTorr 의 가스압력, 0.25 Wcm-2의 RF 파워밀도 및 2분의 처리시간을 포함한다. 사용된 플라즈마 발생기는 평행판 플라즈마 발생기였으며, 기판은 플라즈마 처리장치내의 캐소드상에 위치시켰다. 이러한 조건하에서 사용된 자기 바이어스 전압은 300 내지 400 V 였다. 이러한 방법으로 산소 플라즈마 (16) 에 기판을 노출시킴으로써, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 을 절연 산화막 (17) 으로 변경시켰다. 이후, 도 2c 에 나타낸 단계까지의 과정을 완료하였다. 그후, 이 산화막 (17) 및 비정질 실리콘막 (13) 을 건식에칭에 의해 소정의 섬형태로 패턴시켰다. 그 결과, 도 2d 에 나타낸 바와 같이 박막 트랜지스터 소자를 완성하였다.
이와 같이 본 발명에 따라 제조된 박막 트랜지스터 소자의 게이트 전압-드레인 전류 특성을 비정질 실리콘막의 두께를 변수로서 이용하여 도 14 에 나타내었다. 이 도면에 나타낸 바와 같이, 모든 막 두께에서 실제로 우수한 온-오프 특성이 얻어졌다. 비정질 실리콘막의 두께가 200㎚ 에서 50㎚ 로 감소되는 경우에, 임계전압이 약간 상승되었으나, 게이트 전압이 15V 이상인 충분한 온-상태 영역에서 온상태 전류가 약간 감소되었으며, 실제 관찰로부터 어떠한 문제점도 없었다. 더욱이, 전계효과 이동도는 약 0.6 내지 0.8 cm-2V-1sec-1의 범위에서 만족스러운 값을 가졌다.
따라서, 본 발명은 에칭에 의해 채널상부의 원하지 않는 n형으로 도핑된 비정질 실리콘막을 제거하는 것이 불필요하므로, 얇은 비정질 실리콘막을 갖는 역 스태거형 박막 트랜지스터 소자가 얻어질 수가 있다.
예 2
이하, 도 3a 내지 3d 를 참조하여 본 발명의 예 2 를 설명한다.
먼저, 예 1 에서 설명한 과정과 동일한 과정을 n형 비정질 실리콘막 (14) 이 형성될 때까지 반복하였다. 그 결과, 도 3a 에 나타낸 구조를 얻었다. 이 예에서는, 비정질 실리콘막 (13) 을 100㎚ 의 두께로 형성하였다. 그후, 비정질 실리콘막 (13) 과 n형으로 도핑된 비정질 실리콘막 (14) 을 소정의 섬형태로 패턴시켜 도 3b 에 나타낸 구조를 얻었다. 이후, 소오스-드레인 전극으로서 사용하기 위한 100㎚ 두께의 크롬막을 150℃ 의 기판온도에서 스퍼터링에 의해 증착시킨 후, 습식에칭에 의해 소정형태의 소오스-드레인 전극으로 패턴시켰다. 그 결과, 도 3c 에 나타낸 구조를 갖는 기판을 얻었다. 마지막으로, 이 기판을 산소 플라즈마에 노출시켰다. 산소 플라즈마 발생에 채용된 조건으로는 30 sccm 의 산소유량, 60mTorr 의 가스압력, 0.25 Wcm-2의 RF 파워밀도 및 2분의 처리시간을 포함한다. 사용된 플라즈마 발생기는 평행판 플라즈마 발생기였으며, 기판은 플라즈마 처리장치내의 캐소드상에 위치시켰다. 이러한 조건하에서 300 내지 400 V 의 자기 바이어스 전압을 인가하였다. 이러한 방법으로 산소 플라즈마에 기판을 노출시킴으로써, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 을 절연 산화막 (17) 으로 변경시켰다. 그 결과, 도 3d 에 나타낸 바와 같이 박막 트랜지스터 소자를 완성하였다. 이와 같이 얻어진 박막 트랜지스터 소자는, 예 1 에서 얻은 소자와 같이, 실제로 우수한 온-오프 특성을 가지고 있었다.
상기 예 1 및 예 2 에서는, 플라즈마 처리가 산소 플라즈마에 의한 처리를 포함한다. 그러나, 본 발명에서는, 질소 플라즈마 처리를 이용하여, 유사한 우수한 온-오프 특성을 갖는 박막 트랜지스터 소자가 또한, 얻어질 수 있다. 산소 플라즈마 발생에 채용될 수 있는 조건으로는, 예를들어, 50 sccm 의 질소유량, 60mTorr 의 가스압력, 0.3 Wcm-2의 RF 파워밀도 및 200 내지 300V 의 자기 바이어스 전압을 포함한다. 이러한 조건들하에서, 비정질 실리콘막이 소오스-드레인 전극과 중첩하지 않는 영역에서 비정질 실리콘막상에 존재하는 n형으로 도핑된 비정질 실리콘막이 절연 질화막으로 변경될 수 있어, 실용적인 박막 트랜지스터 특성이 얻어질 수가 있다. 더욱이, 산소와 질소의 가스혼합물을 이용한 플라즈마 처리에 의해 유사한 효과가 얻어질 수도 있다.
예 3
이하, 도 4a 내지 4e 에 나타낸 바와 같은 과정에 따라서, 변경에 의해 형성된 절연막 (17) 이 예 1 에 의해 제조된 역 스태거형 박막 트랜지스터 소자로부터 제거된 역 스태거형 박막 트랜지스터 소자를 제조하는 방법을 본 발명의 또다른 예로서 설명한다.
먼저, 게이트 전극으로서 사용하기 위한 100㎚ 두께의 크롬막을 스퍼터링에 의해 투명 절연기판으로서 기능하는 유리기판 (10) 상에 증착한 후, 습식 에칭에 의해 소정형태의 게이트 전극 (11) 으로 패턴시켰다. 그후, 플라즈마 CVD 공정에 의해, 게이트 절연막으로서 기능하는 400㎚ 두께의 실리콘질화막 (12) 을 실란, 암모니아, 질소 및 수소의 가스상 혼합물을 원료로 이용하여 형성하였으며, 활성층으로서 기능하는 100㎚ 두께의 암모니아성 실리콘막 (13) 을 실란과 수소의 가스 혼합물을 원료로 이용하여 형성하였으며, 7㎚ 두께의 n형으로 도핑된 비정질 실리콘막 (14) 을 실란과 아르곤 기재의 0.5% 포스핀의 가스 혼합물을 원료로 이용하여 형성하였다. 성막시 채용된 온도는 실리콘 질화막 (12) 및 비정질 실리콘막 (13) 에 대해 약 300℃ 였으며, n형으로 도핑된 비정질 실리콘막 (14) 에 대해서는 280℃ 였다. 그 결과, 도 4a 에 나타낸 구조를 완성하였다. 뒤이어, 소오스-드레인 전극으로서 사용하기 위한 100㎚ 두께의 크롬막을 150℃ 의 기판온도에서 스퍼터링시켜 증착시킨 후, 습식 에칭에 의해 소정 형태의 소오스-드레인 전극으로 패턴시켰다. 이후, 도 4b 에 나타낸 단계로 과정을 진행하였다. 이들 단계를 겪은 기판을 산소 플라즈마에 노출시켰다. 산소 플라즈마의 발생을 위해 채용된 조건으로는 30 sccm 의 산소유량, 60 mTorr 의 가스 압력, 0.25 Wcm-2의 RF 파워밀도 및 2분의 처리시간을 포함한다. 사용된 플라즈마 발생기는 평행판 플라즈마 발생기였으며, 기판은 플라즈마 처리장치내의 캐소드상에 배치하였다. 이러한 조건들하에서, 300 내지 400 V 의 자기 바이어스 전압을 인가하였다. 이러한 방법으로 기판을 산소 플라즈마에 노출시킴으로써, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 을 절연 산화막 (17) 으로 변경시켰다. 그후, 도 4c 에 나타낸 단계까지의 과정을 완결하였다. 더욱이, 이 기판을 16-완충된 불화수소산과 물을 1:6 의 체적비로 혼합한 혼합물에 적셔, 단지 산화막 (17) 만을 선택적으로 에칭시켜, 도 7d 에 나타낸 구조를 얻었다. 최종적으로, 건식 에칭에 의해 비정질 실리콘막 (13) 을 소정의 섬형태로 패턴시켰다. 그 결과, 도 4e 에 나타낸 바와 같은 박막 트랜지스터 소자를 완성하였다. 이와 같이 얻어진 박막 트랜지스터 소자는, 예 1 에서 얻은 소자와 같이, 충분히 실용적이고도 우수한 온-오프 특성을 가지고 있었다.
예 4
이하, 도 5a 내지 도 5e 에 나타낸 과정을 따라서, 변경에 의해 형성된 절연막 (17) 이 예 2 에 나타낸 역 스태거형 박막 트랜지스터 소자로부터 제거된 역 스태거형 박막 트랜지스터 소자를 제조하는 방법을 본 발명의 또다른 예로서 설명하기로 한다.
먼저, 게이트 전극으로서 사용하기 위한 100㎚ 두께의 크롬막을 스퍼터링에 의해 투명 절연기판으로서 기능하는 유리기판 (10) 상에 증착한 후, 습식 에칭에 의해 소정형태의 게이트 전극 (11) 으로 패턴시켰다. 그후, 플라즈마 CVD 공정에 의해, 게이트 절연막으로서 기능하는 400㎚ 두께의 실리콘질화막 (12) 을 실란, 암모니아, 질소 및 수소의 가스 혼합물을 원료로 이용하여 형성하였으며, 활성층으로서 기능하는 100㎚ 두께의 암모니아성 실리콘막 (13) 을 실란과 수소의 가스 혼합물을 원료로 이용하여 형성하였으며, 7㎚ 두께의 n형으로 도핑된 비정질 실리콘막 (14) 을 실란과 아르곤 기재의 0.5% 포스핀의 가스 혼합물을 원료로 이용하여 형성하였다. 성막시 채용된 온도는 실리콘 질화막 (12) 및 비정질 실리콘막 (13) 에 대해 약 300℃ 였으며, n형으로 도핑된 비정질 실리콘막 (14) 에 대해서는 280℃ 였다. 그 결과, 도 5a 에 나타낸 구조를 완성하였다. 그후, 비정질 실리콘막 (13) 과 n형으로 도핑된 비정질 실리콘막 (14) 을 소정의 섬형태로 패턴시켜 도 5b 에 나타낸 구조를 얻었다. 이후, 소오스-드레인 전극으로서 사용하기 위한 100㎚ 두께의 크롬막을 150℃ 의 기판온도에서 스퍼터링시켜 증착시킨 후, 습식 에칭에 의해 소정 형태의 소오스-드레인 전극으로 패턴시켰다. 이후, 도 5c 에 나타낸 구조를 갖는 기판을 얻었다. 이들 단계를 겪은 기판을 산소 플라즈마에 노출시켰다. 산소 플라즈마의 발생을 위해 채용된 조건으로는 30 sccm 의 산소유량, 60 mTorr 의 가스 압력, 0.25 Wcm-2의 RF 파워밀도 및 2분의 처리시간을 포함한다. 사용된 플라즈마 발생기는 평행판 플라즈마 발생기였으며, 기판은 플라즈마 처리장치내의 캐소드상에 배치하였다. 이러한 조건들하에서, 300 내지 400 V 의 자기 바이어스 전압을 인가하였다. 이러한 방법으로 기판을 산소 플라즈마에 노출시킴으로써, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 을 절연 산화막 (17) 으로 변경시켰다. 그후, 도 4c 에 나타낸 단계까지의 과정을 완결하였다. 더욱이, 이 기판을 16-완충된 불화수소산과 물을 1:6 의 체적비로 혼합한 혼합물에 적셔, 단지 산화막 (17) 만을 선택적으로 에칭시켰다. 그 결과, 도 5e 에 나타낸 바와 같은 박막 트랜지스터 소자를 완성하였다. 이와 같이 얻어진 박막 트랜지스터 소자는, 예 1 에서 얻은 소자와 같이, 충분히 실용적이고도 우수한 온-오프 특성을 가지고 있었다.
또한, 상기 예 3 및 4 에서는, n형으로 도핑된 비정질 실리콘막을 절연 질화막으로 변경시키는데, 산소 플라즈마 대신에 질소 플라즈마를 수행한 후 불화수소산을 함유한 용액으로 질화막을 제거함으로써, 유사한 구조를 갖는 박막 트랜지스터 소자를 얻을 수가 있다.
예 5
이하, 도 6a 내지 도 6e 에 나타낸 과정에 따라서, n형으로 도핑된 비정질 실리콘막의 일부가 제거된 후에 그 잔존하는 n형으로 도핑된 비정질 실리콘막이 플라즈마 처리에 의해 절연막 (17) 으로 변화되어진 역 스태거형 박막 트랜지스터 소자를 제조하는 방법을, 본 발명의 또 다른 예로서 설명한다.
먼저, 게이트 전극으로서 사용하기 위한 100㎚ 두께의 크롬막을 스퍼터링에 의해 투명 절연기판으로서 기능하는 유리기판 (10) 상에 증착한 후, 습식 에칭에 의해 소정형태의 게이트 전극 (11) 으로 패턴시켰다. 그후, 플라즈마 CVD 공정에 의해, 게이트 절연막으로서 기능하는 400㎚ 두께의 실리콘질화막 (12) 을 실란, 암모니아, 질소 및 수소의 가스 혼합물을 원료로 이용하여 형성하였으며, 활성층으로서 기능하는 100㎚ 두께의 암모니아성 실리콘막 (13) 을 실란과 수소의 가스 혼합물을 원료로 이용하여 형성하였고, 50㎚ 두께의 n형으로 도핑된 비정질 실리콘막 (14) 을 실란과 아르곤 기재의 0.5% 포스핀의 가스 혼합물을 원료로 이용하여 형성하였다. 성막시 채용된 온도는 실리콘 질화막 (12) 및 비정질 실리콘막 (13) 에 대해 약 300℃ 였으며, n형으로 도핑된 비정질 실리콘막 (14) 에 대해서는 280℃ 였다. 그 결과, 도 6a 에 나타낸 구조를 완성하였다. 뒤이어, 소오스-드레인 전극으로서 사용하기 위한 100㎚ 두께의 크롬막을 150℃ 의 기판온도에서 스퍼터링시켜 증착시킨 후, 습식 에칭에 의해 소정 형태의 소오스-드레인 전극으로 패턴시켰다. 이렇게 하여, 도 6b 에 나타낸 구조를 가지는 기판을 얻었다. 염소 함유가스를 이용한 건식 에칭공정 또는 불화수소산과 질산의 혼합물을 이용한 습식에칭 공정에 의해, n형으로 도핑된 비정질 실리콘막 (14) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 을 약 40㎚ 의 깊이로 균일하게 에칭하였다. 그 결과, 소오스-드레인 전극 (15) 으로 코팅된 영역이외의, 전체 표면상에 걸쳐서 약 10㎚ 두께의 n형으로 도핑된 비정질 실리콘막 (14) 을 잔존시켰다. 이후, 도 6c 에 나타낸 단계까지의 과정을 진행하였다. 더욱이, 도 6d 에 나타낸 바와 같이, 이 기판을 산소 또는 질소 플라즈마 (16) 의 분위기에 노출시켰다. 플라즈마의 발생을 위해 채용된 조건으로는 30 내지 50 sccm 의 산소 또는 질소 유량, 60 mTorr 의 가스 압력, 0.25 내지 0.30 Wcm-2의 RF 파워밀도 및 2분의 처리시간을 포함한다. 사용된 플라즈마 발생기는 평행판 플라즈마 발생기였으며, 기판은 플라즈마 처리장치내의 캐소드상에 배치하였다. 이러한 조건들하에서, 200 내지 400 V 의 자기 바이어스 전압을 인가하였다. 이러한 방법으로 기판을 산소 또는 질소 플라즈마에 노출시킴으로써, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 잔존하는 약 10㎚ 두께의 n형으로 도핑된 비정질 실리콘막 (14) 을 절연 산화막 또는 질화막 (17) 으로 변경시켰다. 도 6c 및 도 6d 의 단계들의 연속성을 고려해 볼때, 도 6d 의 단계가 동일 챔버내에서 행해질 수 있기 때문에, 도 6c 의 단계에서 건식 에칭을 채용하는 것이 좀더 효과적이다. 이후, 도 6d 에 나타낸 단계까지의 과정을 진행하였다. 마지막으로, 도 6e 에 나타낸 바와 같이, 건식에칭에 의해 이 절연막 (17) 과 비정질 실리콘막 (13) 을 소정의 섬형태로 패턴시켰다. 그 결과, 본 발명에 따른 박막 트랜지스터 소자를 완성하였다. 이와 같이 얻어진 박막 트랜지스터 소자는, 예 1 에서 얻어진 소자와 같이, 적어도 106의 온-오프 전류비, 양호한 오믹접촉 특성, 0.7cm2V-1sec-1, 및 약 1.5V 의 임계전압을 포함하는 실용적이고도 우수한 특성을 나타내었다.
예 6
이하, 도 7a 내지 도 7f 에 나타낸 과정을 따라서, n형으로 도핑된 비정질 실리콘막의 일부가 제거된 후에 잔존하는 n형으로 도핑된 비정질 실리콘막이 플라즈마 처리에 의해 절연막 (17) 으로 변화되어, 그 최종 절연막 (17) 이 최종적으로 제거되어지는 역 스태거형 박막 트랜지스터 소자를 제조하는 방법을, 본 발명의 또 다른 예로서 설명한다.
도 7a 내지 도 7d 에 나타낸 단계를 도 6a 내지 도 6d 를 참조하여 예 5 에서 설명한 바와 같은 동일한 방법으로 행하였다. 그후, 이 기판을 16-완충된 불화수소산과 물을 1:6 의 체적비로 혼합한 혼합물에 적셔, 단지 절연막 (17) 만을 선택적으로 에칭시켜, 도 7e 에 나타낸 바와 같은 구조를 얻었다. 마지막으로, 도 7f 에 나타낸 바와 같이, 건식에칭에 의해 비정질 실리콘막 (13) 을 소정의 섬형태로 패턴시켰다. 그 결과, 본 발명에 따른 박막 트랜지스터 소자를 완성하였다. 다른 방법으로는, 도 6e 에 나타낸 소자의 절연막 (17) 만을 선택적으로 에칭시켜 도 7f 에 나타낸 소자를 얻을 수도 있다. 이렇게 얻어진 박막 트랜지스터 소자는, 예 1 에서 얻은 소자와 같이, 적어도 106의 온-오프 전류비, 양호한 오믹접촉 특성, 0.7cm2V-1sec-1, 및 약 1.5V 의 임계전압을 포함하는 실용적이고도 우수한 특성을 나타내었다.
예 7
이하, 도 8a 내지 도 8e 에 나타낸 과정을 따라서, n형으로 도핑된 비정질 실리콘막의 일부가 제거된 후에 그 잔존하는 n형으로 도핑된 비정질 실리콘막이 플라즈마 처리에 의해 절연막 (17) 으로 변화되어진 역 스태거형 박막 트랜지스터 소자를 제조하는 방법을, 본 발명의 또 다른 예로서 설명한다.
먼저, 게이트 전극으로서 사용하기 위한 100㎚ 두께의 크롬막을 스퍼터링에 의해 투명 절연기판으로서 기능하는 유리기판 (10) 상에 증착한 후, 습식 에칭에 의해 소정형태의 게이트 전극 (11) 으로 패턴시켰다. 그후, 플라즈마 CVD 공정에 의해, 게이트 절연막으로서 기능하는 400㎚ 두께의 실리콘 질화막 (12) 을 실란, 암모니아, 질소 및 수소의 가스 혼합물을 원료로 이용하여 형성하였으며, 활성층으로서 기능하는 100㎚ 두께의 암모니아성 실리콘막 (13) 을 실란과 수소의 가스 혼합물을 원료로 이용하여 형성하였고, 50㎚ 두께의 n형으로 도핑된 비정질 실리콘막 (14) 을 실란과 아르곤 기재의 0.5% 포스핀의 가스 혼합물을 원료로 이용하여 형성하였다. 성막시 채용된 온도는 실리콘 질화막 (12) 및 비정질 실리콘막 (13) 에 대해 약 300℃ 였으며, n형으로 도핑된 비정질 실리콘막 (14) 에 대해서는 280℃ 였다. 그 결과, 도 8a 에 나타낸 구조를 완성하였다. 뒤이어, 도 8b 에 나타낸 바와 같이, 건식에칭에 의해 비정질 실리콘막 (13) 및 n형으로 도핑된 비정질 실리콘막 (14) 을 소정의 섬형태로 패턴시켰다. 더욱이, 도 8c 에 나타낸 바와 같이, 소오스-드레인 전극으로서 사용하기 위한 100㎚ 두께의 크롬막을 150℃ 의 기판온도에서 스퍼터링시켜 증착시킨 후, 습식 에칭에 의해 소정 형태의 소오스-드레인 전극으로 패턴시켰다. 그후, 염소 함유가스를 이용한 건식 에칭공정 또는 불화수소산과 질산의 혼합물을 이용한 습식에칭 공정에 의해, n형으로 도핑된 비정질 실리콘막 (14) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에 존재하는 n형으로 도핑된 비정질 실리콘막 (14) 을 약 40㎚ 의 깊이로 균일하게 에칭하였다. 그 결과, 약 10㎚ 두께의 n형으로 도핑된 비정질 실리콘막 (14) 을 잔존시켰다. 이후, 도 8d 에 나타낸 단계까지의 과정을 진행하였다. 또한, 도 8e 에 나타낸 바와 같이, 이 기판을 산소 또는 질소 플라즈마 (16) 의 분위기에 노출시켰다. 플라즈마의 발생을 위해 채용된 조건으로는 30 내지 50 sccm 의 산소 또는 질소 유량, 60 mTorr 의 가스 압력, 0.25 내지 0.30 Wcm-2의 RF 파워밀도 및 2분의 처리시간을 포함한다. 사용된 플라즈마 발생기는 평행판 플라즈마 발생기였으며, 기판은 플라즈마 처리장치내의 캐소드상에 배치하였다. 이러한 조건들하에서, 200 내지 400 V 의 자기 바이어스 전압을 인가하였다. 이러한 방법으로 기판을 산소 또는 질소 플라즈마에 노출시킴으로써, 비정질 실리콘막 (13) 이 소오스-드레인 전극 (15) 과 중첩하지 않는 영역에서 비정질 실리콘막 (13) 상에 잔존하는 약 10㎚ 두께의 n형으로 도핑된 비정질 실리콘막 (14) 을 절연 산화막 또는 질화막 (17) 으로 변경시켰다. 도 8d 및 도 8e 의 단계들의 연속성을 고려해 볼때, 도 8e 의 단계가 동일 챔버내에서 행해질 수 있기 때문에, 도 8d 의 단계에서 건식 에칭을 채용하는 것이 좀더 효과적이다. 이후, 도 8e 에 나타낸 단계까지의 과정을 진행한 후, 본 발명에 따른 박막 트랜지스터 소자를 완성하였다. 이와 같이 얻어진 박막 트랜지스터 소자는, 예 1 에서 얻어진 소자와 같이, 적어도 106의 온-오프 전류비, 양호한 오믹접촉 특성, 0.7cm2V-1sec-1, 및 약 1.5V 의 임계전압을 포함하는 실용적이고도 우수한 특성을 나타내었다.
예 8
예 7 에서 얻은 기판을 16-완충된 불화수소산과 물을 1:6 의 체적비로 혼합한 혼합물에 적셔, 단지 절연층 (17) 만을 선택적으로 에칭하였다. 그 결과, 도 9 에 나타낸 바와 같이, 본 발명에 따른 박막 트랜지스터 소자를 완성하였다. 이렇게 얻어진 박막 트랜지스터 소자는, 예 1 에서 얻은 소자와 같이, 적어도 106의 온-오프 전류비, 양호한 오믹접촉 특성, 0.7cm2V-1sec-1, 및 약 1.5V 의 임계전압을 포함하는 실용적이고도 우수한 특성을 나타내었다.
예 9 내지 12
다음으로, 상기 예들에서 얻은 일부 박막 트랜지스터 소자를 이용하여 높은 개구율을 실현하는 몇가지 예를 설명한다.
상기 예 1, 2, 5 및 7 에서 얻은 각각의 박막 트랜지스터 소자를 이용하여, 절연막 형성용 용액, 즉, 실록산 화합물과 벤조사이클로부텐의 공중합에 의해 얻은 디비닐실록산-비스 (벤조사이클로부텐) 폴리머 (divinylsiloxane-bis(benzocyclobutene) polymer) 의 메시틸렌 용액을 스핀 도포기 (coater) 로 가한 후, 질소 분위기, 약 250℃ 에서 열처리하여 경화시켰다. 그 결과, 소자의 전표면상에 걸쳐서, 약 2 내지 3 ㎛ 두께의 실리콘 산화물로 이루진 도포 절연막 (18) 이 형성되었으며, 그 내부에 소정형태를 갖는 콘택홀을 형성하였다. 그와 같이 형성된 도포 절연막은 가시광 영역 (400 내지 700㎚ 파장영역) 에서 95% 의 투과율을 가지고 있었다. 또한, 투명 도전성 화소전극 (19) 으로서 기능하는 약 40 내지 80 ㎚ 두께의 ITO 막을 스퍼터링시켜 형성한 후, 소정형태로 패턴시켰다. 그 결과, 도 10 내지 도 13 에 나타낸 바와 같이, 본 발명에 따른 박막 트랜지스터 소자를 완성하였다.
상기 예들에서는, 실리콘 산화물로 이루어지는 보호성 절연막 (18) 을 고분자 실록산 화합물로 형성시킨 경우를 언급하였다. 이러한 방법을 제조된 박막 트랜지스터 소자에 대해, 도 15 에 음의 게이트 바이어스 스트레스의 특성변화를 나타내었다. 액정 디스플레이의 동작 상태에, 박막 트랜지스터 소자의 게이트 전극은 실제 주기 동안에 음으로 바이어스된다. 따라서, 음의 게이트 바이어스 스트레스에 대한 신뢰성이 매우 중요하다. 채용된 스트레스 조건으로는, -30V 의 게이트 전압, 0V 의 드레인 전압, 및 50℃ 의 온도를 포함한다. 비교를 위해, 도 16 에 비정질 실리콘과 도포 절연막이 후면 채널계면 에서 직접 접촉하게 되는 (즉, 플라즈마 처리에 기초하여 변경에 의해 형성된 절연막이 계면에서 존재하지 않음) 종래 구조의 박막 트랜지스터 소자에 대한 음의 게이트 바이어스 스트레스하의 특성변화를 나타내었다. 채용된 스트레스 조건은 도 15 에서와 동일하다. 이들 도면의 비교로부터, 음의 스트레스를 겪을 경우에 본 발명의 박막 트랜지스터 소자 구조가 오프 상태 전류의 증가 경향을 억제하고, 종래구조에 비해 특성의 안정을 향상시킴을, 알 수 있다. 다른 방법으로는, 절연막 형성용 코팅액을 제조하는데 실록산 화합물과 플루오르 수지의 혼합물을 사용하는 경우에도 또한 유사한 특성을 얻을 수가 있다.
또한, 폴리실라잔 화합물도 절연막 형성용 코팅액 제조에 사용될 수도 있다. 즉, (-Si-N-) 백본 (backbone) 을 갖는 실라잔 중합체를 크실렌과 같은 유기용매에서 용해시켜 제조된 용액을 스핀 도포기를 이용하여 가한 후, 250℃ 에서 1시간 동안 열처리하여 경화시킬 수 있다. 그 결과, 기판의 전체 표면상에 걸쳐서, 실리콘 산화물로 이루어지는 약 2 내지 3 ㎛ 두께의 도포 절연막이 형성될 수 있다. 또한, 이러한 방법으로 형성된 도포 절연막을 이용한 박막 트랜지스터 소자도 도 15 에 나타낸 소자와 유사하게 안정적인 특성을 나타내었다.
또한, 아크릴 수지, 플루오르 수지 및 폴리아미드 수지와 같은 열경화성 수지, 또는 그러한 수지를 용제에 용해시켜 제조된 용액도 절연막 형성용 코팅액으로서 사용될 수 있다.
아크릴 수지에 대해서는, 플로필렌 글리코 메틸 에테르 아세테이트, 디에틸렌 글리콜 메틸 에테르 등이 용제로서 사용될 수 있다. 상기 예들에서와 동일한 방법으로, 이러한 용액을 스핀 도포기로 가한 후, 약 200℃ 에서 1시간 동안 공기중에서 열처리하여 경화시킬 수도 있다. 따라서, 기판의 전체 표면상에 걸쳐서, 아크릴 수지로 이루어지는 약 2 내지 3 ㎛ 두께의 도포 절연막을 형성할 수 있다.
플루오르 수지에 대해서도, 플로필렌 글리코 메틸 에테르 아세테이트, 디에틸렌 글리콜 메틸 에테르 등이 용제로서 사용될 수 있다. 이와 유사하게, 이러한 용액을 스핀 도포기로 가한 후, 약 250℃ 에서 1시간 동안 공기중에서 열처리하여 경화시킬 수도 있다. 따라서, 기판의 전체 표면상에 걸쳐서, 플루오르 수지로 이루어지는 약 2 내지 3 ㎛ 두께의 도포 절연막을 형성할 수 있다.
폴리아미드 수지에 대해서는, N-메틸-2-피롤리돈 등이 용제로서 사용될 수 있다. 이와 유사하게, 이러한 용액을 스핀 도포기에 의해 가한 후, 약 200℃ 에서 1시간 동안 공기중에서 열처리하여 경화시킬 수도 있다. 따라서, 기판의 전체 표면상에 걸쳐서, 플루오르 수지로 이루어지는 약 2 내지 3 ㎛ 두께의 도포 절연막을 형성할 수 있다.
이러한 유기 수지가 사용되는 경우에도, 또한 도 15 에 나타낸 특성과 유사한 특성을 얻을 수 있다. 이들 수지로 형성된 도포 절연막도 또한 가시선 영역에서 95% 이상의 투과율을 가지고 있었으며, 실용적인 광선 투과성질을 나타내었다.
비록 상기 예들에서 사용된 플라즈마 발생기는 평행판 플라즈마 발생기였지만, 예를들어, 마이크로파를 이용한 전극이 없는 방전 플라즈마 발생기 또는 유도 결합 구조형 플라즈마 발생기를 포함하여, 산소 또는 질소 플라즈마를 발생하여 n형으로 도핑된 비정질 실리콘막을 절연막으로 변화시킬 수 있는 어떠한 유형의 플라즈마 발생기도 사용될 수 있다. 또한, 상기 예들에서는 비록 산소 또는 질소 가스를 플라즈마 발생가스로서 사용하였지만, 원하는 산소 또는 질소 플라즈마를 발생시킬 수 있는 어떠한 가스도 사용될 수가 있다. 예를들어, 이러한 가스로는, 오존 및 아산화질소 (N2O) 와 같은 산소 화합물; 암모니아와 같은 질소 화합물; 및 상기 가스에 희귀가스 (즉, He) 를 첨가하여 얻은 가스 혼합물을 포함한다. 다른 방법으로는, 산소와 질소의 가스 혼합물이 플라즈마 내에서 산소 이온, 산소 라디칼, 질소 이온 및 질소 라디칼을 발생시켜 플라즈마 처리를 수행하는데 이용될 수 있다.
또한, 비록 상기 예들에서는, 게이트 전극 및 소오스-드레인 전극에 대해 크롬을 사용하였지만, 몰리브데늄, 알루미늄과 텅스텐, 및 이들 금속의 합금과 같은 다른 널리 공지된 금속과, 이들 금속들의 적층구조가 사용될 수도 있다. 따라서, 본 발명은 어떠한 유형의 전극에도 적용할 수 있다.
본 발명에 따른 박막 트랜지스터 소자는, 상술한 여러가지 중합물질로 형성된 도포 절연막, 상술한 여러가지 전극 재료, 및 상술한 여러가지 n형으로 도핑된 비정질 실리콘막을 절연막으로 변화시키는 방법 등을 단독 또는 결합하여 사용함으로써 제조될 수도 있다.
특정 조건을 사용하여 본 발명의 바람직한 실시예를 설명하였지만, 이러한 설명은 단지 예시적인 목적을 위한 것으로, 하기 청구범위의 정신과 범주로부터 일탈함이 없이, 변경과 변화가 이루어질 수 있는 것으로 이해하여야 한다.
이상 설명한 바와 같이, 본 발명을 역 스태거형 박막 트랜지스터 소자에 적용함으로써, 채널 상부의 원하지 않는 n형으로 도핑된 비정질 실리콘막을, 마진을 고려하여 하부의 비정질 실리콘막과 함께 에칭시킬 필요가 없게 되어, 우수한 특성을 유지하면서 비정질 실리콘막을 더욱 얇게 하는 것이 가능하게 된다.
특히, n형으로 도핑된 비정질 실리콘막이 에칭되나 플라즈마 처리에 의해 절연막으로 변화되지 않는 경우에, 낮은 결함밀도를 가지면서도 우수하고 안정한 후면 채널 계면이 생성되게 된다. 더욱이, 최종 절연막이 불화수소산을 함유한 용액에 의해 용이하게 제거될 수 있다. 이는 불화수소산내의 수소 원자와 후면 채널계면에 존재하는 실리콘의 댕글링 결합 (dangling bonds) 을 종결시켜 결함밀도를 더욱 감소시키는데 효과적이다.
또한, 본 발명에 따른 박막 트랜지스터 소자의 사용으로, 공정단계의 수를 증가시키지 않고, 종래 박막 트랜지스터 소자의 특성보다 더욱 안정한 특성을 유지하면서, 액정 디스플레이의 고개구율을 실현하는 것이 가능하다. 특히, 열경화성 수지가 도포 절연막 형성용 중합물질로서 사용되는 경우에는, 낮은 재료비만큼 비용이 현저히 절감된다.
따라서, 본 발명은 원하는 박막 트랜지스터 소자 특성을 보호하면서 액정 디스플레이의 높은 개구율을 실현하면서도, 그러한 높은 동작특성의 액정 디스플레이의 제조비용을 저감시키는 것이 가능한 효과가 있다.
Claims (46)
- 상부에 적어도 게이트 전극, 게이트 절연막, 섬형태의 비정질 실리콘막, 소오스-드레인 전극, 및 상기 섬형태의 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하는 영역에 중간층으로서 형성된 n형으로 도핑된 비정질 실리콘막을 갖는 투명 절연기판을 구비하고, 상기 박막 트랜지스터 소자는, 상기 섬형태의 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하지 않는 영역에 임시로 n형으로 도핑된 비정질 실리콘막을 형성하여, 그렇게 형성된 n형으로 도핑된 비정질 실리콘막을 플라즈마 처리에 의해 변경시켜 얻은 절연막을 갖는 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 1 항에 있어서,상기 박막 트랜지스터 소자는 상기 섬형태의 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하지 않는 영역에 임시로 n형으로 도핑된 비정질 실리콘막을 형성하여, 그렇게 형성된 n형으로 도핑된 비정질 실리콘막의 일부를 깊이 방향으로 에칭시키고, 그 잔존하는 n형으로 도핑된 비정질 실리콘막을 플라즈마 처리에 의해 변경시켜 얻은 절연막을 갖는 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 1 항에 있어서,상기 변경에 의해 형성된 절연막은 산화막인 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 3 항에 있어서,상기 산화막은 산소 이온 또는 산소 라디칼이 존재하는 플라즈마를 이용한 플라즈마 산화공정에 의해 형성되는 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 1 항에 있어서,상기 변경에 의해 형성된 절연막은 질화막인 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 5 항에 있어서,상기 질화막은 질소이온 또는 질소 라디칼이 존재하는 플라즈마를 이용한 플라즈마 질화공정에 의해 형성되는 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 1 항에 있어서,상기 변경에 의해 형성된 절연막은 산화 질화막인 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 7 항에 있어서,상기 산화 질화막은 산소 이온 또는 산소 라디칼, 및 질소 이온 또는 질소 라디칼이 존재하는 플라즈마를 이용한 플라즈마 산화-질화공정에 의해 형성되는 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 상부에 적어도 게이트 전극, 게이트 절연막, 섬형태의 비정질 실리콘막, 소오스-드레인 전극, 및 상기 섬형태의 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하는 영역에 중간층으로서 형성된 n형으로 도핑된 비정질 실리콘막을 갖는 투명 절연기판을 구비하고, 상기 박막 트랜지스터 소자는, 상기 섬형태의 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하지 않는 영역에 임시로 n형으로 도핑된 비정질 실리콘막을 형성하고, 그렇게 형성된 n형으로 도핑된 비정질 실리콘막을 플라즈마 처리에 의해 절연막으로 변경시켜, 그 최종 절연막을 불화수소산을 함유한 용액으로 제거하여, 형성되는 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 9 항에 있어서,상기 박막 트랜지스터 소자는 상기 섬형태의 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하지 않는 영역에 임시로 n형으로 도핑된 비정질 실리콘막을 형성하고, 그렇게 형성된 n형으로 도핑된 비정질 실리콘막의 일부를 깊이방향으로 에칭시키고, 그 잔존하는 n형으로 도핑된 비정질 실리콘막을 플라즈마 처리에 의해 절연막으로 변경시켜, 그 최종 절연막을 불화수소산을 함유한 용액으로 제거하여, 형성되는 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 9 항에 있어서,상기 변경에 의해 형성된 절연막은 산화막인 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 11 항에 있어서,상기 산화막은 산소이온 또는 산소라디칼이 존재하는 플라즈마를 이용한 플라즈마 산화공정에 의해 형성되는 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 9 항에 있어서,상기 변경에 의해 형성된 절연막은 질화막인 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 13 항에 있어서,상기 질화막은 질소이온 또는 질소 라디칼이 존재하는 플라즈마를 이용한 플라즈마 질화공정에 의해 형성되는 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 9 항에 있어서,상기 변경에 의해 형성된 절연막은 산화 질화막인 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- 제 15 항에 있어서,상기 산화 질화막은 산소 이온 또는 산소 라디칼, 및 질소 이온 또는 질소 라디칼이 존재하는 플라즈마를 이용한 플라즈마 산화-질화공정에 의해 형성되는 것을 특징으로 하는 역 스태거형 박막 트랜지스터 소자.
- (a) 투명 절연기판상에 적어도 게이트 전극, 게이트 절연막, 비정질 실리콘막 및 n형으로 도핑된 비정질 실리콘막을 순차적으로 형성시키는 단계;(b) 상기 n형으로 도핑된 비정질 실리콘막상에 소오스-드레인 전극으로 사용하기 위한 금속을 증착시키고, 그 금속을 패턴시켜 소오스-드레인 전극을 형성시키는 단계;(c) 상부에 형성되어진 상기 소오스-드레인 전극을 갖는 기판을 산소, 질소, 산소 및 질소의 이온과 라디칼을 함유한 플라즈마에 노출시킴으로써, 상기 비정질 실리콘막이 상기 소오스-드레인 전극과 중처하지 않는 영역에 존재하는 상기 n형으로 도핑된 비정질 실리콘막을 절연막으로 변경시키는 단계; 및(d) 상기 비정질 실리콘막을 소정의 섬형태로 패턴시키는 단계를 포함하는 박막 트랜지스터 소자를 제조하는 방법.
- (a) 투명 절연기판상에 적어도 게이트 전극, 게이트 절연막, 비정질 실리콘막 및 n형으로 도핑된 비정질 실리콘막을 순차적으로 형성시키는 단계;(b) 상기 n형으로 도핑된 비정질 실리콘막상에 소오스-드레인 전극으로 사용하기 위한 금속을 증착시키고, 그 금속을 패턴시켜 소오스-드레인 전극을 형성시키는 단계;(c) 상부에 형성되어진 상기 소오스-드레인 전극을 갖는 기판을 산소, 질소, 산소 및 질소의 이온과 라디칼을 함유한 플라즈마에 노출시킴으로써, 상기 비정질 실리콘막이 상기 소오스-드레인 전극과 중처하지 않는 영역에 존재하는 상기 n형으로 도핑된 비정질 실리콘막을 절연막으로 변경시키는 단계;(d) 그렇게 형성된 절연막을 불화수소산을 함유한 용액에 노출시켜 제거시키는 단계; 및(e) 상기 비정질 실리콘막을 소정의 섬형태로 패턴시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 소자를 제조하는 방법.
- (a) 투명 절연기판상에 적어도 게이트 전극, 게이트 절연막, 비정질 실리콘막 및 n형으로 도핑된 비정질 실리콘막을 순차적으로 형성시키는 단계;(b) 상기 비정질 실리콘막과 상기 n형으로 도핑된 비정질 실리콘막을 소정의 섬형태로 패턴시키는 단계;(c) 그렇게 형성된 섬형태의 비정질 실리콘막과 n형으로 도핑된 비정질 실리콘막상에 소오스-드레인 전극으로서 사용하기 위한 금속을 증착시키고, 그 금속을 패턴시켜, 소오스-드레인 전극을 형성하는 단계;(d) 상부에 형성된 상기 소오스-드레인 전극을 갖는 기판을 산소, 질소, 또는 산소 및 질소의 이온 또는 라디칼을 갖는 플라즈마에 노출시킴으로써, 상기 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하지 않는 영역에 존재하는 상기 n형으로 도핑된 비정질 실리콘막을 절연막으로 변경시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 소자를 제조하는 방법.
- 제 19 항에 있어서,상기 단계 (d) 에 뒤이어, 그렇게 형성된 절연막을 불화수소산 용액에 노출시켜 제거시키는 부가적인 단계 (e) 를 포함하는 것을 특징으로 하는 박막 트랜지스터 소자를 제조하는 방법.
- (a) 투명 절연기판상에 적어도 게이트 전극, 게이트 절연막, 비정질 실리콘막 및 n형으로 도핑된 비정질 실리콘막을 순차적으로 형성시키는 단계;(b) 상기 n형으로 도핑된 비정질 실리콘막상에 소오스-드레인 전극으로 사용하기 위한 금속을 증착시키고, 그 금속을 패턴시켜 소오스-드레인 전극을 형성시키는 단계;(c) 상기 n형으로 도핑된 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하지 않는 영역에 존재하는 상기 n형으로 도핑된 비정질 실리콘막의 일부를, 깊이 방향으로, 에칭시키는 단계; 및(d) 상기 에칭단계 후에 잔존하는 상기 n형으로 도핑된 비정질 실리콘막을 산소, 질소, 또는 산소 및 질소의 이온 또는 라디칼을 포함한 플라즈마에 노출시켜, 그 잔존하는 n형으로 도핑된 비정질 실리콘막을 절연막으로 변경시키는 단계; 및(e) 상기 비정질 실리콘막을 소정의 섬형태로 패턴시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 소자를 제조하는 방법.
- (a) 투명 절연기판상에 적어도 게이트 전극, 게이트 절연막, 비정질 실리콘막 및 n형으로 도핑된 비정질 실리콘막을 순차적으로 형성시키는 단계;(b) 상기 n형으로 도핑된 비정질 실리콘막상에 소오스-드레인 전극으로 사용하기 위한 금속을 증착시키고, 그 금속을 패턴시켜 소오스-드레인 전극을 형성시키는 단계;(c) 상기 n형으로 도핑된 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하지 않는 영역에 존재하는 상기 n형으로 도핑된 비정질 실리콘막의 일부를, 깊이 방향으로, 에칭시키는 단계; 및(d) 상기 에칭단계 후에 잔존하는 상기 n형으로 도핑된 비정질 실리콘막을 산소, 질소, 또는 산소 및 질소의 이온 또는 라디칼을 포함한 플라즈마에 노출시켜, 그 잔존하는 n형으로 도핑된 비정질 실리콘막을 절연막으로 변경시키는 단계;(e) 그렇게 형성된 절연막을 불화수소산을 함유한 용액에 노출시켜 제거시키는 단계; 및(f) 상기 비정질 실리콘막을 소정의 섬형태로 패턴시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 소자를 제조하는 방법.
- (a) 투명 절연기판상에 적어도 게이트 전극, 게이트 절연막, 비정질 실리콘막 및 n형으로 도핑된 비정질 실리콘막을 순차적으로 형성시키는 단계;(b) 상기 비정질 실리콘막과 상기 n형으로 도핑된 비정질 실리콘막을 소정의 섬형태로 패턴시키는 단계;(c) 그렇게 형성된 섬형태의 비정질 실리콘막과 n형으로 도핑된 비정질 실리콘막상에 소오스-드레인 전극으로 사용하기 위한 금속을 증착시키고, 그 금속을 패턴시켜 소오스-드레인 전극을 형성시키는 단계;(d) 상기 n형으로 도핑된 비정질 실리콘막이 상기 소오스-드레인 전극과 중첩하지 않는 영역에 존재하는 상기 n형으로 도핑된 비정질 실리콘막의 일부를, 깊이 방향으로, 에칭시키는 단계; 및(e) 상기 에칭단계 후에 잔존하는 상기 n형으로 도핑된 비정질 실리콘막을 산소, 질소, 또는 산소 및 질소의 이온 또는 라디칼을 포함한 플라즈마에 노출시켜, 그 잔존하는 n형으로 도핑된 비정질 실리콘막을 절연막으로 변경시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 소자를 제조하는 방법.
- 제 23 항에 있어서,상기 단계 (e) 에 뒤이어, 최종 형성된 절연막을 불화수소산을 함유한 용액에 노출시켜 제거하는 부가적인 단계 (f) 를 포함하는 것을 특징으로 하는 박막 트랜지스터 소자를 제조하는 방법.
- 제 1 항에 있어서,상기 박막 트랜지스터 소자는 전체 소자를 보호하기 위한 보호 절연막을 가지며, 상기 보호 절연막상에 형성된 투명 도전성 전극은 상기 보호 절연막내에 형성된 콘택홀을 통하여 상기 소오스 전극에 접속되며, 상기 보호 절연막은 중합물질을 사용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 25 항에 있어서,상기 중합물질을 사용하여 형성된 상기 보호 절연막은 실리콘 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 26 항에 있어서,상기 실리콘 산화물은 중합물질과 같은 고분자 실록산 화합물을 사용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 26 항에 있어서,상기 실리콘 산화물은 중합물질과 같은 고분자 폴리실라잔 화합물을 사용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 25 항에 있어서,상기 중합물질을 사용하여 형성된 상기 보호 절연막은 열경화성 수지를 포함하는 것을 특징으로 하는 박막 트랜지스터 소자를 제조하는 방법.
- 제 29 항에 있어서,상기 열경화성 수지는 아크릴 수지인 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 29 항에 있어서,상기 열경화성 수지는 플루오르 수지인 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 29 항에 있어서,상기 열경화성 수지는 폴리아미드 수지인 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 9 항에 있어서,상기 박막 트랜지스터 소자는 전체 소자를 보호하기 위한 보호 절연막을 가지며, 상기 보호 절연막상에 형성된 투명 도전성 전극은 상기 보호 절연막내에 형성된 콘택홀을 통하여 상기 소오스 전극에 접속되며, 상기 보호 절연막은 중합물질을 사용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 33 항에 있어서,상기 중합물질을 사용하여 형성된 상기 보호 절연막은 실리콘 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 34 항에 있어서,상기 실리콘 산화물은 중합물질과 같은 고분자 실록산 화합물을 사용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 34 항에 있어서,상기 실리콘 산화물은 중합물질과 같은 고분자 폴리실라잔 화합물을 사용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 33 항에 있어서,상기 중합물질을 사용하여 형성된 상기 보호 절연막은 열경화성 수지를 포함하는 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 37 항에 있어서,상기 열경화성 수지는 아크릴 수지인 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 37 항에 있어서,상기 열경화성 수지는 플루오르 수지인 것을 특징으로 하는 박막 트랜지스터 소자.
- 제 37 항에 있어서,상기 열경화성 수지는 폴리아미드 수지인 것을 특징으로 하는 박막 트랜지스터 소자.
- 상기 제 1 항에 따른 복수개의 박막 트랜지스터 소자가 어레이 형태로 사용되는 액정 디스플레이 장치.
- 상기 제 2 항에 따른 복수개의 박막 트랜지스터 소자가 어레이 형태로 사용되는 액정 디스플레이 장치.
- 상기 제 9 항에 따른 복수개의 박막 트랜지스터 소자가 어레이 형태로 사용되는 액정 디스플레이 장치.
- 상기 제 10 항에 따른 복수개의 박막 트랜지스터 소자가 어레이 형태로 사용되는 액정 디스플레이 장치.
- 상기 제 25 항에 따른 복수개의 박막 트랜지스터 소자가 어레이 형태로 사용되는 액정 디스플레이 장치.
- 상기 제 33 항에 따른 복수개의 박막 트랜지스터 소자가 어레이 형태로 사용되는 액정 디스플레이 장치.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10586397 | 1997-04-23 | ||
| JP97-105863 | 1997-04-23 | ||
| JP97-302920 | 1997-11-05 | ||
| JP30292097A JP3191745B2 (ja) | 1997-04-23 | 1997-11-05 | 薄膜トランジスタ素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980081626A true KR19980081626A (ko) | 1998-11-25 |
| KR100307052B1 KR100307052B1 (ko) | 2002-03-08 |
Family
ID=26446088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980014361A KR100307052B1 (ko) | 1997-04-23 | 1998-04-22 | 박막트랜지스터소자및그제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6429456B1 (ko) |
| JP (1) | JP3191745B2 (ko) |
| KR (1) | KR100307052B1 (ko) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3191745B2 (ja) | 2001-07-23 |
| JPH118395A (ja) | 1999-01-12 |
| KR100307052B1 (ko) | 2002-03-08 |
| US6429456B1 (en) | 2002-08-06 |
| US6566174B1 (en) | 2003-05-20 |
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