JP2658535B2 - アクティブマトリクス液晶ディスプレイパネルの製造方法 - Google Patents
アクティブマトリクス液晶ディスプレイパネルの製造方法Info
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- JP2658535B2 JP2658535B2 JP23165390A JP23165390A JP2658535B2 JP 2658535 B2 JP2658535 B2 JP 2658535B2 JP 23165390 A JP23165390 A JP 23165390A JP 23165390 A JP23165390 A JP 23165390A JP 2658535 B2 JP2658535 B2 JP 2658535B2
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- Japan
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- switching element
- active matrix
- liquid crystal
- crystal display
- display panel
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- Drying Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスイッチング素子及び画素部を形成した後の
ドライエッチング工程にて電荷の蓄積を防止したアクテ
ィブマトリクス液晶ディスプレイパネルの製造方法に関
する。
ドライエッチング工程にて電荷の蓄積を防止したアクテ
ィブマトリクス液晶ディスプレイパネルの製造方法に関
する。
［従来の技術］ 薄膜トランジスタ（以下、TFTという）をスイッチン
グ素子に使用したアクティブマトリクスLCDパネルは、
このTFT及び画素部を形成した後に、ドライエッチング
を受ける。第３図はこのドライエッチング方法の一列と
して、チャネル部のエッチング（以下、チャネルエッチ
ングという）方法を示す模式図である。ガラス基板１上
に薄膜トランジスタ（TFT）９のゲート電極２、ゲート
絶縁膜３、非晶質シリコン膜４、高濃度不純物添加n+非
晶質シリコン膜５、ソース・ドレイン金属膜６及び画素
電極７が順次成膜され、パターニングされている。
グ素子に使用したアクティブマトリクスLCDパネルは、
このTFT及び画素部を形成した後に、ドライエッチング
を受ける。第３図はこのドライエッチング方法の一列と
して、チャネル部のエッチング（以下、チャネルエッチ
ングという）方法を示す模式図である。ガラス基板１上
に薄膜トランジスタ（TFT）９のゲート電極２、ゲート
絶縁膜３、非晶質シリコン膜４、高濃度不純物添加n+非
晶質シリコン膜５、ソース・ドレイン金属膜６及び画素
電極７が順次成膜され、パターニングされている。
第３図に示すドライエッチング装置は陰極結合型の反
応性イオンエッチング装置であり、成膜及びパターニン
グ後のガラス基板１は板状の陰極12上に載置される。ま
た、このガラス基板１上を取り囲むようにして箱状をな
す陽極11が配設されている。この陽極11は接地されてい
る。そして、陰極12に交流電源13から電力を供給するこ
とにより、ソース・ドレイン金属膜６に被覆されていな
い部分の非晶質シリコン膜5,4が選択的にドライエッチ
ングされて、チャネルエッチング部８が形成される。こ
のチャネルエッチング部８は高濃度不純物添加n+非晶質
シリコン膜５を貫通すると共に、その下層の非晶質シリ
コン膜４の厚さ方向の上半部も除去した形状を有する。
応性イオンエッチング装置であり、成膜及びパターニン
グ後のガラス基板１は板状の陰極12上に載置される。ま
た、このガラス基板１上を取り囲むようにして箱状をな
す陽極11が配設されている。この陽極11は接地されてい
る。そして、陰極12に交流電源13から電力を供給するこ
とにより、ソース・ドレイン金属膜６に被覆されていな
い部分の非晶質シリコン膜5,4が選択的にドライエッチ
ングされて、チャネルエッチング部８が形成される。こ
のチャネルエッチング部８は高濃度不純物添加n+非晶質
シリコン膜５を貫通すると共に、その下層の非晶質シリ
コン膜４の厚さ方向の上半部も除去した形状を有する。
［発明が解決しようとする課題］ しかしながら、この従来のチャネルエッチング法にお
いては、チャネル部の高濃度不純物添加n+非晶質シリコ
ン膜４がエッチング除去されると、TFT9は非導通状態と
なる。このため、ドライエッチングを継続した場合に、
自己バイアスにより画素電極７に負電荷（電子）が誘起
されると、この負電荷はTFT9を介して流出し得ないた
め、蓄積し、遂にはゲート電極２へ静電気が放電されて
ゲート絶縁膜３の破壊を招来する。これにより、表示装
置の点欠陥不良が発生する。
いては、チャネル部の高濃度不純物添加n+非晶質シリコ
ン膜４がエッチング除去されると、TFT9は非導通状態と
なる。このため、ドライエッチングを継続した場合に、
自己バイアスにより画素電極７に負電荷（電子）が誘起
されると、この負電荷はTFT9を介して流出し得ないた
め、蓄積し、遂にはゲート電極２へ静電気が放電されて
ゲート絶縁膜３の破壊を招来する。これにより、表示装
置の点欠陥不良が発生する。
この対策として、陽極結合型のプラズマエッチング
法、プラズマ流エッチング法又はECR（Electron−Cycro
tron Resonance）エッチング法等の電界効果が小さいド
ライエッチング方法か、又は溶液を用いるウェットエッ
チング法が検討されているが、いずれも精密加工性、大
面積加工性、処理能力及び十分な選択比の全ての条件を
満足できるものではないという難点がある。
法、プラズマ流エッチング法又はECR（Electron−Cycro
tron Resonance）エッチング法等の電界効果が小さいド
ライエッチング方法か、又は溶液を用いるウェットエッ
チング法が検討されているが、いずれも精密加工性、大
面積加工性、処理能力及び十分な選択比の全ての条件を
満足できるものではないという難点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、電荷の蓄積が回避され、点欠陥等の不良発生を防止
できるアクティブマトリクス液晶ディスプレイパネルの
製造方法を提供することを目的とする。
て、電荷の蓄積が回避され、点欠陥等の不良発生を防止
できるアクティブマトリクス液晶ディスプレイパネルの
製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るアクティブマトリクス液晶ディスプレイ
パネルの製造方法は、スイッチング素子及びこのスイッ
チング素子に電気的に接続された画素部を形成した後
に、スイッチング素子を導通状態に保持した状態でドラ
イエッチングする工程を有し、このドライエッチング工
程においては、前記スイッチング素子を形成する素材の
禁止帯幅に相当するエネルギ以上の光子エネルギを有す
る波長域を含む光を照射して導通状態を保持することを
特徴とする。
パネルの製造方法は、スイッチング素子及びこのスイッ
チング素子に電気的に接続された画素部を形成した後
に、スイッチング素子を導通状態に保持した状態でドラ
イエッチングする工程を有し、このドライエッチング工
程においては、前記スイッチング素子を形成する素材の
禁止帯幅に相当するエネルギ以上の光子エネルギを有す
る波長域を含む光を照射して導通状態を保持することを
特徴とする。
［作用］ 本発明においては、TFTを常に導通状態に保持してド
ライエッチングを行うので、画素電極に電荷が誘起され
ても、TFTを経由して放電されるため、蓄積してしまう
ことを防止できる。従って、ゲート絶縁膜の破壊及び点
欠陥不良の発生を回避することができる。
ライエッチングを行うので、画素電極に電荷が誘起され
ても、TFTを経由して放電されるため、蓄積してしまう
ことを防止できる。従って、ゲート絶縁膜の破壊及び点
欠陥不良の発生を回避することができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。第１図は本発明の第１の実施例方法における
チャネルエッチング工程を示す模式的断面図である。本
実施例においては、陽極電極として、メッシュ形陽極11
aを使用し、電界分布、プラズマ分布及び後述する光照
射がパネル面の全面に亘り均一で安定となるようにす
る。そして、このメッシュ形陽極11aの上方に、光源10
をパネル面の全面に均一に光を照射することができるよ
うに設置する。この光源10は非晶質シリコンの化学的禁
止帯幅のエネルギ（約1.7eV）に相当するエネルギ以上
の光子エネルギを有する波長域を含む光を発光し、この
光をメッシュ形陽極11aを介してTFT9に照射する。
説明する。第１図は本発明の第１の実施例方法における
チャネルエッチング工程を示す模式的断面図である。本
実施例においては、陽極電極として、メッシュ形陽極11
aを使用し、電界分布、プラズマ分布及び後述する光照
射がパネル面の全面に亘り均一で安定となるようにす
る。そして、このメッシュ形陽極11aの上方に、光源10
をパネル面の全面に均一に光を照射することができるよ
うに設置する。この光源10は非晶質シリコンの化学的禁
止帯幅のエネルギ（約1.7eV）に相当するエネルギ以上
の光子エネルギを有する波長域を含む光を発光し、この
光をメッシュ形陽極11aを介してTFT9に照射する。
光源10は必ずしもチャネルエッチング工程の初期から
照射する必要はないが、少なくともチャネル部の高濃度
不純物添加n+非晶質シリコン膜５がその厚さ方向に貫通
して除去される直前には光源10を照射状態とする。ま
た、チャネルエッチング終了後、電源13をオフにしてプ
ラズマ照射を停止した後も、一定時間（例えば、約１分
間）光を照射しておくようにする。
照射する必要はないが、少なくともチャネル部の高濃度
不純物添加n+非晶質シリコン膜５がその厚さ方向に貫通
して除去される直前には光源10を照射状態とする。ま
た、チャネルエッチング終了後、電源13をオフにしてプ
ラズマ照射を停止した後も、一定時間（例えば、約１分
間）光を照射しておくようにする。
ドレイン配線側は全端子共通とし、大面積のガラス基
板１の周辺部に接続されているようにする。
板１の周辺部に接続されているようにする。
このように本実施例においては、チャネルエッチング
時にTFT9のソースとドレインとを分離し、TFT9がオフ状
態となった場合でも、チャネルエッチング部８の非晶質
シリコン膜5,4に光源10から禁止帯幅以上の波長域を含
む光を照射することにより、その抵抗値を十分に低下さ
せることができる。例えば、この光照射の条件を適切に
設定することにより、抵抗値が1012Ωから106Ωに低下
する。このようにしてソース電極に接続された画素電極
７の負電荷はそこに蓄積されないでチャネル部の非晶質
シリコン膜4,5を介してドレイン側に、延いては基板ガ
ラス基板１の周辺に流れ出す。その結果、ゲート絶縁膜
３の絶縁破壊、延いては点欠陥不良を解消することがで
きる。
時にTFT9のソースとドレインとを分離し、TFT9がオフ状
態となった場合でも、チャネルエッチング部８の非晶質
シリコン膜5,4に光源10から禁止帯幅以上の波長域を含
む光を照射することにより、その抵抗値を十分に低下さ
せることができる。例えば、この光照射の条件を適切に
設定することにより、抵抗値が1012Ωから106Ωに低下
する。このようにしてソース電極に接続された画素電極
７の負電荷はそこに蓄積されないでチャネル部の非晶質
シリコン膜4,5を介してドレイン側に、延いては基板ガ
ラス基板１の周辺に流れ出す。その結果、ゲート絶縁膜
３の絶縁破壊、延いては点欠陥不良を解消することがで
きる。
第２図は本発明の第２の実施例方法におけるチャネル
エッチング工程を示す模式図ある。この実施例において
は、ゲート電極２とドレイン金属膜６とが電気的に接続
されている。そして、このゲート電極２及びドレイン金
属膜６と接地との間には、正極性の直流電源14がスイッ
チ15を介して接続されている。
エッチング工程を示す模式図ある。この実施例において
は、ゲート電極２とドレイン金属膜６とが電気的に接続
されている。そして、このゲート電極２及びドレイン金
属膜６と接地との間には、正極性の直流電源14がスイッ
チ15を介して接続されている。
本実施例においては、チャネル部の高濃度不純物添加
n+非晶質シリコン膜５がエッチングされて貫通孔が形成
される直前に、スイッチ15をオンにして直流電源14から
TFT9の閾値電圧を超える正バイアスをドレイン金属膜６
及び非晶質シリコン膜５に印加する。これにより、TFT9
が電気的に導通状態となり、ゲート絶縁膜３の絶縁破壊
が防止される。この実施例では、光源10を使用しないた
め、装置の大幅な改造を行うことなく比較的容易に本発
明を適用することができるという利点がある。
n+非晶質シリコン膜５がエッチングされて貫通孔が形成
される直前に、スイッチ15をオンにして直流電源14から
TFT9の閾値電圧を超える正バイアスをドレイン金属膜６
及び非晶質シリコン膜５に印加する。これにより、TFT9
が電気的に導通状態となり、ゲート絶縁膜３の絶縁破壊
が防止される。この実施例では、光源10を使用しないた
め、装置の大幅な改造を行うことなく比較的容易に本発
明を適用することができるという利点がある。
上述の実施例では、TFT型のアクティグマトリクスLCD
パネルにおけるチャネルドライエッチング工程を例にと
って説明した。しかし、本発明はアクティブマトリクス
のスイッチング素子［TFT、MIM（Metal−Insulator−Me
tal）］、MSI（Metal Semi−Insulator）、半導体ｐ−
ｎ接合］及び画素電極形成後のドライエッチング工程の
全てに適用できることはいうまでもない。この場合は、
スイッチング素子をオン状態に保つために、例えば、各
スイッチング素子を形成する素材の禁止帯幅に相当する
エネルギ以上の光子エネルギを有する光を照射すればよ
い。
パネルにおけるチャネルドライエッチング工程を例にと
って説明した。しかし、本発明はアクティブマトリクス
のスイッチング素子［TFT、MIM（Metal−Insulator−Me
tal）］、MSI（Metal Semi−Insulator）、半導体ｐ−
ｎ接合］及び画素電極形成後のドライエッチング工程の
全てに適用できることはいうまでもない。この場合は、
スイッチング素子をオン状態に保つために、例えば、各
スイッチング素子を形成する素材の禁止帯幅に相当する
エネルギ以上の光子エネルギを有する光を照射すればよ
い。
［発明の効果］ 本発明によれば、スイッチング素子及び画素部を形成
した後に、スイッチング素子を導通状態に保持してドラ
イエッチングするので、画素電極への電荷の蓄積を防止
できる。これにより、ゲート絶縁膜の破壊及び点欠陥不
良の発生を防止することが出来る。
した後に、スイッチング素子を導通状態に保持してドラ
イエッチングするので、画素電極への電荷の蓄積を防止
できる。これにより、ゲート絶縁膜の破壊及び点欠陥不
良の発生を防止することが出来る。
第１図は本発明の第１の実施例方法におけるTFT及びピ
クセル部形成後のチャネルドライエッチング工程を模式
的に示す断面図、第２図は本発明の第２の実施例方法に
おけるチャネルドライエッチング工程を模式的に示す断
面図、第３図は従来のチャネルエッチング工程を模式的
に示す断面図である。 1;ガラス基板、2;ゲート電極、3;ゲート絶縁膜、4;非晶
質シリコン膜、5;高濃度不純物添加n+非晶質シリコン
膜、6;ソース・ドレイン金属膜、7;画素電極、8;チャネ
ルエッチング部、9;薄膜トランジスタ（TFT）、10;光
源、11;メッシュ形陽極、12;陰極
クセル部形成後のチャネルドライエッチング工程を模式
的に示す断面図、第２図は本発明の第２の実施例方法に
おけるチャネルドライエッチング工程を模式的に示す断
面図、第３図は従来のチャネルエッチング工程を模式的
に示す断面図である。 1;ガラス基板、2;ゲート電極、3;ゲート絶縁膜、4;非晶
質シリコン膜、5;高濃度不純物添加n+非晶質シリコン
膜、6;ソース・ドレイン金属膜、7;画素電極、8;チャネ
ルエッチング部、9;薄膜トランジスタ（TFT）、10;光
源、11;メッシュ形陽極、12;陰極
Claims (2)
- 【請求項１】スイッチング素子及びこのスイッチング素
子に電気的に接続された画素部を形成した後に、スイッ
チング素子を導通状態に保持した状態でドライエッチン
グする工程を有し、このドライエッチング工程において
は、前記スイッチング素子を形成する素材の禁止帯幅に
相当するエネルギ以上の光子エネルギを有する波長域を
含む光を照射して導通状態を保持することを特徴とする
アクティブマトリクス液晶ディスプレイパネルの製造方
法。 - 【請求項２】陽極電極としてメッシュ形のものを使用
し、スイッチング素子との間にこの陽極電極を挟んで前
記波長域の光を照射する光源を配置することを特徴とす
る請求項１に記載のアクティブマトリクス液晶ディスプ
レイパネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23165390A JP2658535B2 (ja) | 1990-08-31 | 1990-08-31 | アクティブマトリクス液晶ディスプレイパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23165390A JP2658535B2 (ja) | 1990-08-31 | 1990-08-31 | アクティブマトリクス液晶ディスプレイパネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04112546A JPH04112546A (ja) | 1992-04-14 |
| JP2658535B2 true JP2658535B2 (ja) | 1997-09-30 |
Family
ID=16926868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23165390A Expired - Lifetime JP2658535B2 (ja) | 1990-08-31 | 1990-08-31 | アクティブマトリクス液晶ディスプレイパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658535B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2707796B1 (fr) * | 1993-06-30 | 1995-10-06 | Sgs Thomson Microelectronics | Procédé de gravure sous plasma d'une couche conductrice sur une tranche de silicium avec interposition d'une couche isolante mince. |
| JP3191745B2 (ja) | 1997-04-23 | 2001-07-23 | 日本電気株式会社 | 薄膜トランジスタ素子及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824187B2 (ja) * | 1986-08-11 | 1996-03-06 | ソニー株式会社 | 半導体装置の静電気破壊防止方法 |
-
1990
- 1990-08-31 JP JP23165390A patent/JP2658535B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04112546A (ja) | 1992-04-14 |
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