JP3097229B2 - 薄膜トランジスタ素子アレイとその製造方法 - Google Patents
薄膜トランジスタ素子アレイとその製造方法Info
- Publication number
- JP3097229B2 JP3097229B2 JP28141591A JP28141591A JP3097229B2 JP 3097229 B2 JP3097229 B2 JP 3097229B2 JP 28141591 A JP28141591 A JP 28141591A JP 28141591 A JP28141591 A JP 28141591A JP 3097229 B2 JP3097229 B2 JP 3097229B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- amorphous silicon
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス型表示素子などに用いる薄膜電界効果型トランジスタ
に関し、特にソース・ドレイン電極のオーミックコンタ
クト用ｎ型領域がイオン注入等の成膜後に不純物を導入
することにより形成されている薄膜トランジスタ素子ア
レイに関するものである。
ス型表示素子などに用いる薄膜電界効果型トランジスタ
に関し、特にソース・ドレイン電極のオーミックコンタ
クト用ｎ型領域がイオン注入等の成膜後に不純物を導入
することにより形成されている薄膜トランジスタ素子ア
レイに関するものである。
【０００２】
【従来の技術】壁掛けカラーテレビジョンに代表される
薄型パネルディスプレイとして、アクティブマトリック
ス型液晶ディスプレイの研究開発が活発に行われてい
る。この液晶ディスプレイは、一方のガラス基板上に各
画素に対して各々一つずつのスイッチとして薄膜トラン
ジスタを設けていることを特徴としており、フルカラー
表示が可能なデバイスとして注目されている。
薄型パネルディスプレイとして、アクティブマトリック
ス型液晶ディスプレイの研究開発が活発に行われてい
る。この液晶ディスプレイは、一方のガラス基板上に各
画素に対して各々一つずつのスイッチとして薄膜トラン
ジスタを設けていることを特徴としており、フルカラー
表示が可能なデバイスとして注目されている。
【０００３】アモルファスシリコンを用いた薄膜トラン
ジスタは、非晶質シリコンが低温形成で大面積に形成で
きることや抵抗が高く、オフ電流が小さい等の利点を有
するため特に強くその開発を急がれている。
ジスタは、非晶質シリコンが低温形成で大面積に形成で
きることや抵抗が高く、オフ電流が小さい等の利点を有
するため特に強くその開発を急がれている。
【０００４】フラットディスプレイの画品質向上のため
に、薄膜トランジスタのゲート電極とソース電極間容量
の低減が強く望まれている。この容量は、チャネル容量
の１／２とゲート電極とソース電極の重なりで形成され
る寄生容量の和で決まる。この薄膜トランジスタの容量
低減には、薄膜トランジスタの素子面積を小さくし、ゲ
ート電極とソース電極の重なりを小さくすることが必要
である。
に、薄膜トランジスタのゲート電極とソース電極間容量
の低減が強く望まれている。この容量は、チャネル容量
の１／２とゲート電極とソース電極の重なりで形成され
る寄生容量の和で決まる。この薄膜トランジスタの容量
低減には、薄膜トランジスタの素子面積を小さくし、ゲ
ート電極とソース電極の重なりを小さくすることが必要
である。
【０００５】これを実現するためにはゲートに対しソー
ス・ドレイン電極を自己整合的に形成することが有効で
ある。なぜなら、この自己整合型薄膜トランジスタは、
トランジスタ形成時の荒い目合わせ精度で短チャネル化
が容易に可能であり、薄膜トランジスタの素子面積が小
さく、チャネル容量も小さくなる。また、ゲート電極と
ソース電極の重なりは、ソース電極はゲートに対して自
己整合的に形成されるため、再現性良くサブミクロンオ
ーダーも可能であり、寄生容量も極限まで低減されてい
る。今後開発要望の強い大面積・高精細化したデバイス
の高画質化に必須の技術である。
ス・ドレイン電極を自己整合的に形成することが有効で
ある。なぜなら、この自己整合型薄膜トランジスタは、
トランジスタ形成時の荒い目合わせ精度で短チャネル化
が容易に可能であり、薄膜トランジスタの素子面積が小
さく、チャネル容量も小さくなる。また、ゲート電極と
ソース電極の重なりは、ソース電極はゲートに対して自
己整合的に形成されるため、再現性良くサブミクロンオ
ーダーも可能であり、寄生容量も極限まで低減されてい
る。今後開発要望の強い大面積・高精細化したデバイス
の高画質化に必須の技術である。
【０００６】アモルファスシリコンを用いた自己整合型
薄膜トランジスタの製造方法は、大別して例えば第１５
１２８６３号登録特許にあるようにリフトオフを用いた
方法と、特願昭６１−３０７０３９号にあるようなソー
スドレイン領域にイオン注入のような不純物導入を行い
オーミック層を形成する方法の２通りがある。
薄膜トランジスタの製造方法は、大別して例えば第１５
１２８６３号登録特許にあるようにリフトオフを用いた
方法と、特願昭６１−３０７０３９号にあるようなソー
スドレイン領域にイオン注入のような不純物導入を行い
オーミック層を形成する方法の２通りがある。
【０００７】しかし、従来のリフトオフ法は、ｎ+ 非晶
質シリコン膜及びソース・ドレイン用電極金属のリフト
オフ工程が難しく、これが歩留まり低下を来たし生産的
に問題がある。
質シリコン膜及びソース・ドレイン用電極金属のリフト
オフ工程が難しく、これが歩留まり低下を来たし生産的
に問題がある。
【０００８】一方、イオン注入等の不純物導入法を用い
た自己整合型薄膜トランジスタの製造工程には、リフト
オフ工程を含まず、安定に製造が行える特徴がある。以
下に、この自己整合型薄膜トランジスタの製造方法につ
いて説明する。
た自己整合型薄膜トランジスタの製造工程には、リフト
オフ工程を含まず、安定に製造が行える特徴がある。以
下に、この自己整合型薄膜トランジスタの製造方法につ
いて説明する。
【０００９】図４は従来の自己整合型薄膜トランジスタ
の製造工程図である。絶縁性基板１の上にゲート電極３
が形成されており、さらにゲート絶縁膜として第１の絶
縁膜６，非晶質シリコン膜７，イオン阻止層として用い
る第２の絶縁膜８，フォトレジスト１６が積層される。
ここで、図４（ａ）に示されるように絶縁性基板１の裏
面から紫外線を照射し、ゲート電極をマスクとしてゲー
ト電極部以外の部分のフォトレジストを感光させ、現像
によりゲートの形状のマスクを形成する。第２の絶縁膜
８をエッチングし、レジストを剥離することにより、イ
オン注入の注入阻止層が完成する。ここでリン等のドナ
ーとなる不純物１８を非晶質シリコン７にイオン注入
し、ソース・ドレイン領域１９を形成する（図４
（ｂ））。次に、クロミウム等の非晶質シリコンと反応
してシリサイド形成する金属をスパッタ法により成膜
し、ソース・ドレイン電極１２にパターニングする（図
４（ｃ））。ここで、チャネルとの接続は非晶質シリコ
ン７の表面に形成されたシリサイドによりなされる。最
後に、非晶質シリコン膜７を島状にエッチングし、自己
整合型薄膜トランジスタが完成する（図４（ｄ））。
の製造工程図である。絶縁性基板１の上にゲート電極３
が形成されており、さらにゲート絶縁膜として第１の絶
縁膜６，非晶質シリコン膜７，イオン阻止層として用い
る第２の絶縁膜８，フォトレジスト１６が積層される。
ここで、図４（ａ）に示されるように絶縁性基板１の裏
面から紫外線を照射し、ゲート電極をマスクとしてゲー
ト電極部以外の部分のフォトレジストを感光させ、現像
によりゲートの形状のマスクを形成する。第２の絶縁膜
８をエッチングし、レジストを剥離することにより、イ
オン注入の注入阻止層が完成する。ここでリン等のドナ
ーとなる不純物１８を非晶質シリコン７にイオン注入
し、ソース・ドレイン領域１９を形成する（図４
（ｂ））。次に、クロミウム等の非晶質シリコンと反応
してシリサイド形成する金属をスパッタ法により成膜
し、ソース・ドレイン電極１２にパターニングする（図
４（ｃ））。ここで、チャネルとの接続は非晶質シリコ
ン７の表面に形成されたシリサイドによりなされる。最
後に、非晶質シリコン膜７を島状にエッチングし、自己
整合型薄膜トランジスタが完成する（図４（ｄ））。
【００１０】非晶質シリコン薄膜形成後に不純物を膜中
に導入するには、不純物をイオン化し、電界により加速
し、試料表面から膜中に打ち込む方法がある。このプロ
セスは、ＬＳＩでは加速されたイオンを質量分離し、特
定の不純物を基板に打ち込むイオン注入法としてよく知
られている。一方、本発明のような大面積デバイスでは
高スループット技術として質量分離せずに大口径イオン
ビームを直接基板に打ち込むイオンドーピング法が開発
されている。どちらの方法を用いたとしても、薄膜トラ
ンジスタの場合、非晶質シリコンの膜厚が１００ｎｍと
薄いため、加速電圧は数ＫＶから数十ＫＶで十分であ
る。
に導入するには、不純物をイオン化し、電界により加速
し、試料表面から膜中に打ち込む方法がある。このプロ
セスは、ＬＳＩでは加速されたイオンを質量分離し、特
定の不純物を基板に打ち込むイオン注入法としてよく知
られている。一方、本発明のような大面積デバイスでは
高スループット技術として質量分離せずに大口径イオン
ビームを直接基板に打ち込むイオンドーピング法が開発
されている。どちらの方法を用いたとしても、薄膜トラ
ンジスタの場合、非晶質シリコンの膜厚が１００ｎｍと
薄いため、加速電圧は数ＫＶから数十ＫＶで十分であ
る。
【００１１】この成膜後の不純物導入によるコンタクト
層形成プロセスは、自己整合型薄膜トランジスタだけで
はなく、通常の目合わせで形成する薄膜トランジスタに
も同様に適用できる。
層形成プロセスは、自己整合型薄膜トランジスタだけで
はなく、通常の目合わせで形成する薄膜トランジスタに
も同様に適用できる。
【００１２】
【発明が解決しようとする課題】前述したように、不純
物をイオン化し、加速して非晶質シリコン膜中に導入
し、オーミックコンタクト用ソース・ドレイン領域を形
成するプロセスがある。液晶ディスプレイの場合、基板
はガラス等の絶縁性基板なので、チャージアップしやす
い。特に基板サイズが大型化し３００ｍｍ角になると、
このチャージアップの発生が顕著になる。チャージアッ
プが発生すると、注入イオンが反跳され、膜中に不純物
が導入されなくなる。また、チャージアップが顕著にな
ると、ゲート線とドレイン線との間で絶縁破壊を起こし
短絡したり、膜表面で放電が起こり膜が損傷する。その
結果、薄膜トランジスタの動作不良や線欠陥を引き起こ
し、液晶ディスプレイの歩留まり低下を引き起こす問題
があった。
物をイオン化し、加速して非晶質シリコン膜中に導入
し、オーミックコンタクト用ソース・ドレイン領域を形
成するプロセスがある。液晶ディスプレイの場合、基板
はガラス等の絶縁性基板なので、チャージアップしやす
い。特に基板サイズが大型化し３００ｍｍ角になると、
このチャージアップの発生が顕著になる。チャージアッ
プが発生すると、注入イオンが反跳され、膜中に不純物
が導入されなくなる。また、チャージアップが顕著にな
ると、ゲート線とドレイン線との間で絶縁破壊を起こし
短絡したり、膜表面で放電が起こり膜が損傷する。その
結果、薄膜トランジスタの動作不良や線欠陥を引き起こ
し、液晶ディスプレイの歩留まり低下を引き起こす問題
があった。
【００１３】本発明の目的は、チャージアップを防止
し、歩留まりよく液晶ディスプレイを製造できる薄膜ト
ランジスタ素子アレイを提供することにある。
し、歩留まりよく液晶ディスプレイを製造できる薄膜ト
ランジスタ素子アレイを提供することにある。
【００１４】
【課題を解決するための手段】本願の第１の発明の請求
項１に記載される薄膜トランジスタ素子アレイ及び請求
項２に記載されるその製造方法により解決できる。すな
わち、絶縁性基板上に形成された複数の走査電極線と、
前記走査電極線から張り出してゲート電極が形成され、
前記走査電極線と前記ゲート電極をおおうように第１の
絶縁膜が形成され、前記第１の絶縁膜上にゲート電極及
び走査電極線上方に島状の非晶質シリコン膜が形成さ
れ、前記走査電極線上に形成された前記島状非晶質シリ
コン膜上で前記走査電極線と直交するように形成された
複数の信号電極線と、前記ゲート電極上の島状非晶質シ
リコン膜上にパターニングされた第２の絶縁膜が形成さ
れ、前記第２の絶縁膜をマスクとして前記第２の絶縁膜
下を除いた前記ゲート電極上の非晶質シリコン膜の全領
域あるいは前記第２の絶縁膜下を除いた前記絶縁性基板
と反対側の非晶質シリコン表面部分にｎ型不純物が導入
されたソース・ドレイン領域が形成され、前記ソース・
ドレイン領域の表面にシリサイドを有し、前記信号電極
線から張り出して形成されたドレイン電極が前記ドレイ
ン領域の表面に形成されたシリサイドに接続されてお
り、また前記第１の絶縁膜上に形成された画素電極と接
続されているソース電極が前記ソース領域の表面に形成
されたシリサイドに接続されている薄膜トランジスタ素
子アレイにおいて、前記走査電極線とドレイン電極線の
交差部に形成されている非晶質シリコンにｎ型不純物が
導入されていることを特徴とする薄膜トランジスタ素子
アレイである。
項１に記載される薄膜トランジスタ素子アレイ及び請求
項２に記載されるその製造方法により解決できる。すな
わち、絶縁性基板上に形成された複数の走査電極線と、
前記走査電極線から張り出してゲート電極が形成され、
前記走査電極線と前記ゲート電極をおおうように第１の
絶縁膜が形成され、前記第１の絶縁膜上にゲート電極及
び走査電極線上方に島状の非晶質シリコン膜が形成さ
れ、前記走査電極線上に形成された前記島状非晶質シリ
コン膜上で前記走査電極線と直交するように形成された
複数の信号電極線と、前記ゲート電極上の島状非晶質シ
リコン膜上にパターニングされた第２の絶縁膜が形成さ
れ、前記第２の絶縁膜をマスクとして前記第２の絶縁膜
下を除いた前記ゲート電極上の非晶質シリコン膜の全領
域あるいは前記第２の絶縁膜下を除いた前記絶縁性基板
と反対側の非晶質シリコン表面部分にｎ型不純物が導入
されたソース・ドレイン領域が形成され、前記ソース・
ドレイン領域の表面にシリサイドを有し、前記信号電極
線から張り出して形成されたドレイン電極が前記ドレイ
ン領域の表面に形成されたシリサイドに接続されてお
り、また前記第１の絶縁膜上に形成された画素電極と接
続されているソース電極が前記ソース領域の表面に形成
されたシリサイドに接続されている薄膜トランジスタ素
子アレイにおいて、前記走査電極線とドレイン電極線の
交差部に形成されている非晶質シリコンにｎ型不純物が
導入されていることを特徴とする薄膜トランジスタ素子
アレイである。
【００１５】また、その薄膜トランジスタ素子アレイの
製造方法は、絶縁性基板上に走査電極線と前記走査電極
線から張りだしたゲート電極を形成する工程と、引き続
き第１の絶縁膜と非晶質シリコン膜と第２の絶縁膜を連
続して形成する工程と、前記ゲート電極部以外の前記第
２の絶縁膜をエッチング除去する工程と、前記第２の絶
縁膜をマスクとしてｎ型不純物を前記非晶質シリコンに
イオン注入する工程と、前記ゲート電極部及び前記走査
電極線上の等間隔の部分に前記非晶質シリコンを島状に
加工する工程と、金属膜を形成し前記島状非晶質シリコ
ン膜との界面にシリサイドを形成する工程と、前記金属
膜を信号電極線と前記信号電極線から張りだしたドレイ
ン電極とソース電極にエッチング加工する工程と、透明
導電膜で前記ソース電極に接続された表示電極を形成す
る工程からなるものである。
製造方法は、絶縁性基板上に走査電極線と前記走査電極
線から張りだしたゲート電極を形成する工程と、引き続
き第１の絶縁膜と非晶質シリコン膜と第２の絶縁膜を連
続して形成する工程と、前記ゲート電極部以外の前記第
２の絶縁膜をエッチング除去する工程と、前記第２の絶
縁膜をマスクとしてｎ型不純物を前記非晶質シリコンに
イオン注入する工程と、前記ゲート電極部及び前記走査
電極線上の等間隔の部分に前記非晶質シリコンを島状に
加工する工程と、金属膜を形成し前記島状非晶質シリコ
ン膜との界面にシリサイドを形成する工程と、前記金属
膜を信号電極線と前記信号電極線から張りだしたドレイ
ン電極とソース電極にエッチング加工する工程と、透明
導電膜で前記ソース電極に接続された表示電極を形成す
る工程からなるものである。
【００１６】本願第２の発明の請求項３に記載される薄
膜トランジスタ素子アレイ及び請求項４に記載されるそ
の製造方法により解決できるすなわち、絶縁性基板上に
形成された複数の走査電極線と、前記走査電極線から張
り出してゲート電極が形成され、前記走査電極線と前記
ゲート電極をおおうように第１の絶縁膜が形成され、前
記第１の絶縁膜上にゲート電極及び走査電極線上方に島
状の非晶質シリコン膜が形成され、前記走査電極線上に
形成された前記島状非晶質シリコン膜上で前記走査電極
線と直交するように形成された複数の信号電極線と、前
記ゲート電極上の島状非晶質シリコン膜上にパターニン
グされた第２の絶縁膜が形成され、前記島状非晶質シリ
コン膜の前記第２の絶縁膜が形成していない部分の表面
にシリサイドを有し、前記信号電極線から張り出して形
成されたドレイン電極が前期ドレイン領域の表面に形成
されたシリサイドに接続されており、また前記第１の絶
縁膜上に形成された画素電極と接続されているソース電
極が前記ソース領域の表面に形成されたシリサイドに接
続されている薄膜トランジスタ素子アレイにおいて、前
記第２の絶縁膜下と前記ドレイン電極下及びソース電極
下を除いた前記ゲート電極上の非晶質シリコン膜の全領
域あるいは前記絶縁性基板と反対側の非晶質シリコン表
面部分にシリサイドを通してｎ型不純物が導入されたソ
ース・ドレイン領域が形成されていることを特徴とする
薄膜トランジスタ素子アレイである。
膜トランジスタ素子アレイ及び請求項４に記載されるそ
の製造方法により解決できるすなわち、絶縁性基板上に
形成された複数の走査電極線と、前記走査電極線から張
り出してゲート電極が形成され、前記走査電極線と前記
ゲート電極をおおうように第１の絶縁膜が形成され、前
記第１の絶縁膜上にゲート電極及び走査電極線上方に島
状の非晶質シリコン膜が形成され、前記走査電極線上に
形成された前記島状非晶質シリコン膜上で前記走査電極
線と直交するように形成された複数の信号電極線と、前
記ゲート電極上の島状非晶質シリコン膜上にパターニン
グされた第２の絶縁膜が形成され、前記島状非晶質シリ
コン膜の前記第２の絶縁膜が形成していない部分の表面
にシリサイドを有し、前記信号電極線から張り出して形
成されたドレイン電極が前期ドレイン領域の表面に形成
されたシリサイドに接続されており、また前記第１の絶
縁膜上に形成された画素電極と接続されているソース電
極が前記ソース領域の表面に形成されたシリサイドに接
続されている薄膜トランジスタ素子アレイにおいて、前
記第２の絶縁膜下と前記ドレイン電極下及びソース電極
下を除いた前記ゲート電極上の非晶質シリコン膜の全領
域あるいは前記絶縁性基板と反対側の非晶質シリコン表
面部分にシリサイドを通してｎ型不純物が導入されたソ
ース・ドレイン領域が形成されていることを特徴とする
薄膜トランジスタ素子アレイである。
【００１７】また、その薄膜トランジスタ素子アレイの
製造方法は、絶縁性基板上に走査電極線と前記走査電極
線から張りだしたゲート電極を形成する工程と、引き続
き第１の絶縁膜と非晶質シリコン膜と第２の絶縁膜を連
続して形成する工程と、前記ゲート電極部以外の前記第
２の絶縁膜をエッチング除去する工程と、金属膜を形成
し前記非晶質シリコン膜との界面にシリサイドを形成す
る工程と、前記金属膜を信号電極線と前記信号電極線か
ら張りだしたドレイン電極とソース電極にエッチング加
工する工程と、前記第２の絶縁膜と前記信号電極線と前
記ドレイン電極と前記ソース電極をマスクとしてｎ型不
純物を前記シリサイドを通して前記非晶質シリコンにイ
オン注入する工程と、前記非晶質シリコンを前記ゲート
電極部をおおうようにして島状にエッチング加工する工
程と、透明導電膜で前記ソース電極に接続された表示電
極を形成する工程からなるものである。
製造方法は、絶縁性基板上に走査電極線と前記走査電極
線から張りだしたゲート電極を形成する工程と、引き続
き第１の絶縁膜と非晶質シリコン膜と第２の絶縁膜を連
続して形成する工程と、前記ゲート電極部以外の前記第
２の絶縁膜をエッチング除去する工程と、金属膜を形成
し前記非晶質シリコン膜との界面にシリサイドを形成す
る工程と、前記金属膜を信号電極線と前記信号電極線か
ら張りだしたドレイン電極とソース電極にエッチング加
工する工程と、前記第２の絶縁膜と前記信号電極線と前
記ドレイン電極と前記ソース電極をマスクとしてｎ型不
純物を前記シリサイドを通して前記非晶質シリコンにイ
オン注入する工程と、前記非晶質シリコンを前記ゲート
電極部をおおうようにして島状にエッチング加工する工
程と、透明導電膜で前記ソース電極に接続された表示電
極を形成する工程からなるものである。
【００１８】本願第３の発明の請求項５に記載される薄
膜トランジスタ素子アレイの製造方法により解決でき
る。すなわち、請求項５により製造される薄膜トランジ
スタ素子アレイは、絶縁性基板上に形成された複数の走
査電極線と、前記走査電極線から張り出してゲート電極
が形成され、前記走査電極線と前記ゲート電極をおおう
ように第１の絶縁膜が形成され、前記第１の絶縁膜上に
ゲート電極及び走査電極線上方に島状の非晶質シリコン
膜と第２の絶縁膜の積層膜が形成され、前記走査電極線
上に形成された前記島状非晶質シリコン膜及び前記第２
の絶縁膜の積層膜上で前記走査電極線と直交するように
形成された複数の信号電極線と、前記ゲート電極上の島
状非晶質シリコン膜上に形成されている第２の絶縁膜が
ゲート電極より内側にパターニングされており、前記島
状非晶質シリコン膜の前記第２の絶縁膜が形成していな
い部分の表面にシリサイドを有し、前記信号電極線から
張り出して形成されたドレイン電極が前記ドレイン領域
の表面に形成されたシリサイドに接続されており、また
前記第１の絶縁膜上に形成された画素電極と接続されて
いるソース電極が前記ソース領域の表面に形成されたシ
リサイドに接続されている薄膜トランジスタ素子アレイ
において、前記走査電極線と前記信号電極線の交差部に
形成されている第２の絶縁膜にｎ型不純物が導入されて
いないことを特徴とする薄膜トランジスタ素子アレイで
ある。
膜トランジスタ素子アレイの製造方法により解決でき
る。すなわち、請求項５により製造される薄膜トランジ
スタ素子アレイは、絶縁性基板上に形成された複数の走
査電極線と、前記走査電極線から張り出してゲート電極
が形成され、前記走査電極線と前記ゲート電極をおおう
ように第１の絶縁膜が形成され、前記第１の絶縁膜上に
ゲート電極及び走査電極線上方に島状の非晶質シリコン
膜と第２の絶縁膜の積層膜が形成され、前記走査電極線
上に形成された前記島状非晶質シリコン膜及び前記第２
の絶縁膜の積層膜上で前記走査電極線と直交するように
形成された複数の信号電極線と、前記ゲート電極上の島
状非晶質シリコン膜上に形成されている第２の絶縁膜が
ゲート電極より内側にパターニングされており、前記島
状非晶質シリコン膜の前記第２の絶縁膜が形成していな
い部分の表面にシリサイドを有し、前記信号電極線から
張り出して形成されたドレイン電極が前記ドレイン領域
の表面に形成されたシリサイドに接続されており、また
前記第１の絶縁膜上に形成された画素電極と接続されて
いるソース電極が前記ソース領域の表面に形成されたシ
リサイドに接続されている薄膜トランジスタ素子アレイ
において、前記走査電極線と前記信号電極線の交差部に
形成されている第２の絶縁膜にｎ型不純物が導入されて
いないことを特徴とする薄膜トランジスタ素子アレイで
ある。
【００１９】また、その薄膜トランジスタ素子アレイの
製造方法は、絶縁性基板上に走査電極線と前記走査電極
線から張りだしたゲート電極を形成する工程と、引き続
き第１の絶縁膜と非晶質シリコン膜と第２の絶縁膜を連
続して形成する工程と、前記走査電極線と前記ゲート電
極をマスクとして前記絶縁性基板の裏面からの露光によ
り前記第２の絶縁膜を前記走査電極線と前記ゲート電極
のパターンにエッチング加工する工程と、金属膜を形成
し前記ゲート電極と前記ゲート電極の周辺部をエッチン
グ除去することにより前記金属膜に穴を開ける工程と、
前記金属膜と前記金属膜の穴に形成してある第２の絶縁
膜をマスクにして、前記金属膜の穴部の表面に露出して
いる非晶質シリコンにｎ型不純物を打ち込む工程と、前
記金属膜のエッチング除去する工程と、前記ゲート電極
部及び前記走査電極線上の等間隔の部分に前記非晶質シ
リコンを島状に加工する工程と、金属膜を形成し前記非
晶質シリコン膜との界面にシリサイドを形成する工程
と、前記金属膜を信号電極線と前記信号電極線から張り
だしたドレイン電極とソース電極にエッチング加工する
工程と、透明導電膜で前記ソース電極に接続された表示
電極を形成する工程からなるものである。
製造方法は、絶縁性基板上に走査電極線と前記走査電極
線から張りだしたゲート電極を形成する工程と、引き続
き第１の絶縁膜と非晶質シリコン膜と第２の絶縁膜を連
続して形成する工程と、前記走査電極線と前記ゲート電
極をマスクとして前記絶縁性基板の裏面からの露光によ
り前記第２の絶縁膜を前記走査電極線と前記ゲート電極
のパターンにエッチング加工する工程と、金属膜を形成
し前記ゲート電極と前記ゲート電極の周辺部をエッチン
グ除去することにより前記金属膜に穴を開ける工程と、
前記金属膜と前記金属膜の穴に形成してある第２の絶縁
膜をマスクにして、前記金属膜の穴部の表面に露出して
いる非晶質シリコンにｎ型不純物を打ち込む工程と、前
記金属膜のエッチング除去する工程と、前記ゲート電極
部及び前記走査電極線上の等間隔の部分に前記非晶質シ
リコンを島状に加工する工程と、金属膜を形成し前記非
晶質シリコン膜との界面にシリサイドを形成する工程
と、前記金属膜を信号電極線と前記信号電極線から張り
だしたドレイン電極とソース電極にエッチング加工する
工程と、透明導電膜で前記ソース電極に接続された表示
電極を形成する工程からなるものである。
【００２０】
【作用】液晶ディスプレイでは基板はガラス等の絶縁物
であるため、注入されたイオンが持つ電荷が基板を通っ
てアースに逃げ難く、結果として基板表面の電位が上昇
し、即ちチャージアップが発生するおそれがある。
であるため、注入されたイオンが持つ電荷が基板を通っ
てアースに逃げ難く、結果として基板表面の電位が上昇
し、即ちチャージアップが発生するおそれがある。
【００２１】この電荷のアースへの逃げは、試料表面の
状態に非常に依存する。なぜならば、通常非晶質シリコ
ン等の薄膜の膜厚は１００ｎｍ程度であり、注入イオン
の進入深さは、薄膜中で止まるように数十ｎｍで設計す
る。前述したように、基板は絶縁性であるので、注入イ
オンの電荷は導電性のある非晶質シリコン膜を通じてア
ースに逃がす必要がある。ところが、従来例のように試
料表面に絶縁膜があると、イオンは絶縁膜中に打ち込ま
れてしまい、電荷は外部に逃げにくい。逆に、非晶質シ
リコンの表面に導電性の膜があれば、この膜を通じて電
荷が逃げ、チャージアップしにくいことは明白である。
状態に非常に依存する。なぜならば、通常非晶質シリコ
ン等の薄膜の膜厚は１００ｎｍ程度であり、注入イオン
の進入深さは、薄膜中で止まるように数十ｎｍで設計す
る。前述したように、基板は絶縁性であるので、注入イ
オンの電荷は導電性のある非晶質シリコン膜を通じてア
ースに逃がす必要がある。ところが、従来例のように試
料表面に絶縁膜があると、イオンは絶縁膜中に打ち込ま
れてしまい、電荷は外部に逃げにくい。逆に、非晶質シ
リコンの表面に導電性の膜があれば、この膜を通じて電
荷が逃げ、チャージアップしにくいことは明白である。
【００２２】本願の請求項１及び請求項２の発明は、イ
オン阻止層である第２の絶縁膜の面積を必要最小限に
し、イオン注入時のチャージアップを防止するものであ
る。本発明は、チャネル上の不純物のマスクとなる第２
絶縁膜のパターニングを基板裏面からの背面露光法で形
成する自己整合型の薄膜トランジスタで必須となる技術
である。なぜなら、背面露光法では、薄膜トランジスタ
のゲート電極だけでなく、走査電極線のパターンも残
る。従って、表示領域全面に絶縁膜がストライプ状に形
成されることになる。これは、注入されたイオンの電荷
の逃げを阻害し、前述したようにチャージアップを引き
起こす。従って、イオンの進入を防ぐ第２絶縁膜の面積
を最小にするため、不必要な走査電極線上の第２絶縁膜
を除去し、薄膜トランジスタのチャネル部上にのみイオ
ン阻止層を設け、イオン注入を行うものである。従っ
て、走査電極線上の非晶質シリコンにはｎ型不純物が注
入されていることになる。
オン阻止層である第２の絶縁膜の面積を必要最小限に
し、イオン注入時のチャージアップを防止するものであ
る。本発明は、チャネル上の不純物のマスクとなる第２
絶縁膜のパターニングを基板裏面からの背面露光法で形
成する自己整合型の薄膜トランジスタで必須となる技術
である。なぜなら、背面露光法では、薄膜トランジスタ
のゲート電極だけでなく、走査電極線のパターンも残
る。従って、表示領域全面に絶縁膜がストライプ状に形
成されることになる。これは、注入されたイオンの電荷
の逃げを阻害し、前述したようにチャージアップを引き
起こす。従って、イオンの進入を防ぐ第２絶縁膜の面積
を最小にするため、不必要な走査電極線上の第２絶縁膜
を除去し、薄膜トランジスタのチャネル部上にのみイオ
ン阻止層を設け、イオン注入を行うものである。従っ
て、走査電極線上の非晶質シリコンにはｎ型不純物が注
入されていることになる。
【００２３】本願の請求項３及び請求項４の発明は、不
純物導入時に非晶質シリコンの表面に金属シリサイドを
形成し、表面抵抗を減少させ、チャージアップを防ぐも
のである。不純物添加していない非晶質シリコンの抵抗
率は１０9Ω・ｃｍと非常に大きいため、ノンドープの
状態ではチャージアップを起こす可能性がある。この非
晶質シリコンの清浄な表面に金属例えばスパッタ法でク
ロミウムを形成すると、２００℃程度の比較的低温でク
ロミウムと非晶質シリコンが界面で反応し、膜厚数ｎｍ
の薄いクロムシリサイドが形成される。従って、非晶質
シリコン表面に金属シリサイドを形成してからイオン注
入すれば、イオンは薄いシリサイド層を貫通して非晶質
シリコンに注入され、電荷は表面の低抵抗シリサイド層
を通じてアースに逃げる。結局、チャージアップを防止
することができる。
純物導入時に非晶質シリコンの表面に金属シリサイドを
形成し、表面抵抗を減少させ、チャージアップを防ぐも
のである。不純物添加していない非晶質シリコンの抵抗
率は１０9Ω・ｃｍと非常に大きいため、ノンドープの
状態ではチャージアップを起こす可能性がある。この非
晶質シリコンの清浄な表面に金属例えばスパッタ法でク
ロミウムを形成すると、２００℃程度の比較的低温でク
ロミウムと非晶質シリコンが界面で反応し、膜厚数ｎｍ
の薄いクロムシリサイドが形成される。従って、非晶質
シリコン表面に金属シリサイドを形成してからイオン注
入すれば、イオンは薄いシリサイド層を貫通して非晶質
シリコンに注入され、電荷は表面の低抵抗シリサイド層
を通じてアースに逃げる。結局、チャージアップを防止
することができる。
【００２４】不純物注入工程の前にソース・ドレイン電
極の作製を行えば、非晶質シリコンの表面にシリサイド
を形成することができる。本方法は、工程数を増やすこ
となくチャージアップを防止できる。
極の作製を行えば、非晶質シリコンの表面にシリサイド
を形成することができる。本方法は、工程数を増やすこ
となくチャージアップを防止できる。
【００２５】本願の請求項５の発明は、イオン注入の前
に全面金属を形成し、薄膜トランジスタの部分のみ金属
を除去する。この方法は、不純物の注入が必要な部分以
外はすべて金属でおおわれており、チャージアップの防
止効果は非常に大きい。また、注入イオンが膜に与える
ダメージも発生しにくい。イオン注入後金属を全面除去
し、その後の工程は従来と同様である。このような工程
を用いて作製した薄膜トランジスタ素子アレイは、薄膜
トランジスタ素子のソース・ドレイン領域以外には不純
物が打ち込まれていない。従って、走査電極線と信号電
極線の交差部にある島状にエッチングされた第２の絶縁
膜中にも不純物はない。
に全面金属を形成し、薄膜トランジスタの部分のみ金属
を除去する。この方法は、不純物の注入が必要な部分以
外はすべて金属でおおわれており、チャージアップの防
止効果は非常に大きい。また、注入イオンが膜に与える
ダメージも発生しにくい。イオン注入後金属を全面除去
し、その後の工程は従来と同様である。このような工程
を用いて作製した薄膜トランジスタ素子アレイは、薄膜
トランジスタ素子のソース・ドレイン領域以外には不純
物が打ち込まれていない。従って、走査電極線と信号電
極線の交差部にある島状にエッチングされた第２の絶縁
膜中にも不純物はない。
【００２６】なお、本願の第１の発明、第２の発明ある
いは第３の発明のいずれか、あるいはすべてを同時に実
施すれば、チャージアップの防止効果はより完全にな
る。
いは第３の発明のいずれか、あるいはすべてを同時に実
施すれば、チャージアップの防止効果はより完全にな
る。
【００２７】
【実施例】図１に本願の請求項１及び請求項２からなる
薄膜トランジスタ素子アレイの一実施例のプロセスを示
す平面図（ａ1 ）〜（ｄ1 ）及び各（ａ1 ）〜（ｄ1 ）
に対応する各工程におけるゲート電極に垂直な方向の断
面図（ａ2 ）〜（ｄ2 ）を示す。図１を用いて以下詳細
に説明する。
薄膜トランジスタ素子アレイの一実施例のプロセスを示
す平面図（ａ1 ）〜（ｄ1 ）及び各（ａ1 ）〜（ｄ1 ）
に対応する各工程におけるゲート電極に垂直な方向の断
面図（ａ2 ）〜（ｄ2 ）を示す。図１を用いて以下詳細
に説明する。
【００２８】まず、絶縁性基板１上に透明導電膜として
スパッタ法によりＩＴＯを膜厚４０ｎｍ形成し、パター
ニングすることにより蓄積容量電極２を形成する。さら
に、スパッタ法により膜厚１４０ｎｍのクロミウムを成
膜、パターニングする事により、走査電極線４及び走査
電極線４から張りだしたゲート電極３を形成する。同時
に、蓄積容量電極２上を通るように蓄積容量電極線５も
形成する（図１（ａ1 ），（ａ2 ））。この上に第１の
絶縁膜６として、プラズマＣＶＤ法により窒化シリコン
膜を膜厚４００ｎｍ、非晶質シリコン膜７を膜厚７０ｎ
ｍ、第２の絶縁膜８として窒化シリコン膜を膜厚２５０
ｎｍ順次積層する（図１（ｂ1 ），（ｂ2 ））。
スパッタ法によりＩＴＯを膜厚４０ｎｍ形成し、パター
ニングすることにより蓄積容量電極２を形成する。さら
に、スパッタ法により膜厚１４０ｎｍのクロミウムを成
膜、パターニングする事により、走査電極線４及び走査
電極線４から張りだしたゲート電極３を形成する。同時
に、蓄積容量電極２上を通るように蓄積容量電極線５も
形成する（図１（ａ1 ），（ａ2 ））。この上に第１の
絶縁膜６として、プラズマＣＶＤ法により窒化シリコン
膜を膜厚４００ｎｍ、非晶質シリコン膜７を膜厚７０ｎ
ｍ、第２の絶縁膜８として窒化シリコン膜を膜厚２５０
ｎｍ順次積層する（図１（ｂ1 ），（ｂ2 ））。
【００２９】ポジ型のレジスト剤を塗布後、裏面より紫
外線を照射する。第１の絶縁膜６、非晶質シリコン膜
７、第２の絶縁膜８を透過した紫外線により表面のレジ
ストが感光する。この時、紫外線が透過しないクロミウ
ムで形成された走査電極線４とゲート電極３上のレジス
トは感光しない。
外線を照射する。第１の絶縁膜６、非晶質シリコン膜
７、第２の絶縁膜８を透過した紫外線により表面のレジ
ストが感光する。この時、紫外線が透過しないクロミウ
ムで形成された走査電極線４とゲート電極３上のレジス
トは感光しない。
【００３０】ここで、本発明の請求項２の特徴である走
査電極線上の第２の絶縁膜である窒化シリコン膜を除去
する工程を行う。即ち、前述した裏面露光に続いて通常
のフォトマスクを用いた目合わせ露光により、走査電極
線上のレジストを感光させるとゲート電極上のみに未感
光なレジストが残る。ここで、レジストを現像し、レジ
ストパターンをマスクとして窒化シリコン膜をエッチン
グする。レジストを剥離すると、ゲート電極上のみに窒
化シリコンのパターンが残り、その他の表面は非晶質シ
リコン膜７となる。この第２の絶縁膜である窒化シリコ
ン膜のパターンは注入阻止層となる。
査電極線上の第２の絶縁膜である窒化シリコン膜を除去
する工程を行う。即ち、前述した裏面露光に続いて通常
のフォトマスクを用いた目合わせ露光により、走査電極
線上のレジストを感光させるとゲート電極上のみに未感
光なレジストが残る。ここで、レジストを現像し、レジ
ストパターンをマスクとして窒化シリコン膜をエッチン
グする。レジストを剥離すると、ゲート電極上のみに窒
化シリコンのパターンが残り、その他の表面は非晶質シ
リコン膜７となる。この第２の絶縁膜である窒化シリコ
ン膜のパターンは注入阻止層となる。
【００３１】ここで、加速電圧２５ＫＶ、ドーズ量４×
１０15／ｃｍ2 の条件でリンをイオン注入し、ソース・
ドレインのｎ型オーミックコンタクト領域９を形成す
る。第２の絶縁膜８で形成された注入阻止層はゲートに
対してセルフアライン的に形成されており、よって、ソ
ース・ドレインのｎ型コンタクト領域もゲートに対して
セルフアライン的に形成できることになる（図１
（ｃ1 ），（ｃ2 ））。
１０15／ｃｍ2 の条件でリンをイオン注入し、ソース・
ドレインのｎ型オーミックコンタクト領域９を形成す
る。第２の絶縁膜８で形成された注入阻止層はゲートに
対してセルフアライン的に形成されており、よって、ソ
ース・ドレインのｎ型コンタクト領域もゲートに対して
セルフアライン的に形成できることになる（図１
（ｃ1 ），（ｃ2 ））。
【００３２】次に、０．１％に希釈した弗酸に３０秒浸
し、非晶質シリコン膜７の表面酸化膜を除去し、清浄な
面を出す。希弗酸処理後直ちに、クロミウムをスパッタ
法により膜厚１４０ｎｍ形成する。このクロミウム膜
を、ゲート電極から３μｍ離れた位置にドレイン電極１
１、ドレイン電極１１に接続された信号電極線１０及び
ソース電極１２の形状にパターニングする。この工程
で、クロミウムは非晶質シリコンと反応して低抵抗のク
ロミシリサイド１４が形成される。これがソース・ドレ
イン電極を補う形でソース・ドレイン領域の直列抵抗を
低減している。
し、非晶質シリコン膜７の表面酸化膜を除去し、清浄な
面を出す。希弗酸処理後直ちに、クロミウムをスパッタ
法により膜厚１４０ｎｍ形成する。このクロミウム膜
を、ゲート電極から３μｍ離れた位置にドレイン電極１
１、ドレイン電極１１に接続された信号電極線１０及び
ソース電極１２の形状にパターニングする。この工程
で、クロミウムは非晶質シリコンと反応して低抵抗のク
ロミシリサイド１４が形成される。これがソース・ドレ
イン電極を補う形でソース・ドレイン領域の直列抵抗を
低減している。
【００３３】非晶質シリコン膜７をゲート電極上及び走
査電極線４と信号電極線１０の交差部に島状にパターニ
ングし、最後にスパッタ法によりＩＴＯを膜厚８０ｎｍ
堆積し、画素電極１３の形状にパターニングする。最後
に、図１には示していないが窒化シリコン膜をパッシベ
ーションとして膜厚３００ｎｍ形成した（図１
（ｄ1 ），（ｄ2 ））。
査電極線４と信号電極線１０の交差部に島状にパターニ
ングし、最後にスパッタ法によりＩＴＯを膜厚８０ｎｍ
堆積し、画素電極１３の形状にパターニングする。最後
に、図１には示していないが窒化シリコン膜をパッシベ
ーションとして膜厚３００ｎｍ形成した（図１
（ｄ1 ），（ｄ2 ））。
【００３４】本工程では、イオン注入時には注入阻止層
である窒化シリコン膜は薄膜トランジスタのゲート電極
上のみに形成されているのみであり、大部分の注入され
た電荷は非晶質シリコン表面を通じてアースに流れる。
従来の走査電極線上にも窒化シリコンがある場合に比べ
チャージアップが起き難かった。また、走査電極線のと
信号電極線上の段差が少なくなり、基板表面の平坦性が
よくなり、基板の凹凸による配向みだれが少なくなる効
果も得られた。
である窒化シリコン膜は薄膜トランジスタのゲート電極
上のみに形成されているのみであり、大部分の注入され
た電荷は非晶質シリコン表面を通じてアースに流れる。
従来の走査電極線上にも窒化シリコンがある場合に比べ
チャージアップが起き難かった。また、走査電極線のと
信号電極線上の段差が少なくなり、基板表面の平坦性が
よくなり、基板の凹凸による配向みだれが少なくなる効
果も得られた。
【００３５】図２に本願の請求項３と請求項４からなる
薄膜トランジスタ素子アレイの一実施例のプロセスを示
す平面図（ａ1 ）〜（ｄ1 ）及びゲート電極に垂直な方
向の断面図（ａ2 ）〜（ｄ2 ）を示す。図２を用いて以
下詳細に説明する。
薄膜トランジスタ素子アレイの一実施例のプロセスを示
す平面図（ａ1 ）〜（ｄ1 ）及びゲート電極に垂直な方
向の断面図（ａ2 ）〜（ｄ2 ）を示す。図２を用いて以
下詳細に説明する。
【００３６】まず、絶縁性基板１上に蓄積容量電極２，
ゲート電極３，走査電極線４，蓄積容量電極線５を形成
した後（図２（ａ1 ），（ａ2 ））、プラズマＣＶＤ法
により第１の絶縁膜６，非晶質シリコン膜７，第２の絶
縁膜８を連続成膜する（図２（ｂ1 ），（ｂ2 ））。裏
面露光により第２の絶縁膜をパターニングしイオン注入
のマスクとなる注入阻止層を形成する。ここまでは、実
施例１と同様であるので、詳細な説明は省略する。
ゲート電極３，走査電極線４，蓄積容量電極線５を形成
した後（図２（ａ1 ），（ａ2 ））、プラズマＣＶＤ法
により第１の絶縁膜６，非晶質シリコン膜７，第２の絶
縁膜８を連続成膜する（図２（ｂ1 ），（ｂ2 ））。裏
面露光により第２の絶縁膜をパターニングしイオン注入
のマスクとなる注入阻止層を形成する。ここまでは、実
施例１と同様であるので、詳細な説明は省略する。
【００３７】次に、０．１％に希釈した弗酸に３０秒浸
し、非晶質シリコン膜７の表面酸化膜を除去し、清浄な
面を出す。希弗酸処理後直ちに、クロミウムをスパッタ
法により膜厚１４０ｎｍ形成する。この時、２００℃の
成膜温度で非晶質シリコンとクロミウムとが反応し、ク
ロムシリサイドが形成される。このクロミウム膜を、ゲ
ート電極から３μｍ離れた位置にドレイン電極１１，ド
レイン電極１１に接続された信号電極線１０及びソース
電極１２の形状にパターニングする。クロムシリサイド
は、クロムエッチング液ではエッチングされないので、
非晶質シリコンの表面はこの低抵抗シリサイドでおおわ
れている。
し、非晶質シリコン膜７の表面酸化膜を除去し、清浄な
面を出す。希弗酸処理後直ちに、クロミウムをスパッタ
法により膜厚１４０ｎｍ形成する。この時、２００℃の
成膜温度で非晶質シリコンとクロミウムとが反応し、ク
ロムシリサイドが形成される。このクロミウム膜を、ゲ
ート電極から３μｍ離れた位置にドレイン電極１１，ド
レイン電極１１に接続された信号電極線１０及びソース
電極１２の形状にパターニングする。クロムシリサイド
は、クロムエッチング液ではエッチングされないので、
非晶質シリコンの表面はこの低抵抗シリサイドでおおわ
れている。
【００３８】ここで、加速電圧２５ＫＶ，ドーズ量４×
１０15／ｃｍ2 の条件でリンをイオン注入し、ソース・
ドレインのｎ型オーミックコンタクト領域９を形成す
る。第２の絶縁膜をパターニングして形成した注入阻止
層はゲートに対してセルフアライン的に形成されてお
り、よって、ソース・ドレインのｎ型コンタクト領域９
もゲートに対してセルフアライン的に形成できることに
なる。しかも、非晶質シリコン表面の低抵抗なクロムシ
リサイドの効果により、チャージアップは防止できる
（図２（ｃ1 ），（ｃ2））。
１０15／ｃｍ2 の条件でリンをイオン注入し、ソース・
ドレインのｎ型オーミックコンタクト領域９を形成す
る。第２の絶縁膜をパターニングして形成した注入阻止
層はゲートに対してセルフアライン的に形成されてお
り、よって、ソース・ドレインのｎ型コンタクト領域９
もゲートに対してセルフアライン的に形成できることに
なる。しかも、非晶質シリコン表面の低抵抗なクロムシ
リサイドの効果により、チャージアップは防止できる
（図２（ｃ1 ），（ｃ2））。
【００３９】非晶質シリコン膜７を島状にパターニング
し、引き続きスパッタ法によりＩＴＯを膜厚８０ｎｍ堆
積し、画素電極１３の形状にパターニングする。但し、
信号電極線１０の下にはｎ型不純物が注入されていない
非晶質シリコンがある。最後に、図２には示していない
が窒化シリコン膜をパッシベーションとして膜厚３００
ｎｍ形成した（図２（ｄ1 ），（ｄ2 ））。
し、引き続きスパッタ法によりＩＴＯを膜厚８０ｎｍ堆
積し、画素電極１３の形状にパターニングする。但し、
信号電極線１０の下にはｎ型不純物が注入されていない
非晶質シリコンがある。最後に、図２には示していない
が窒化シリコン膜をパッシベーションとして膜厚３００
ｎｍ形成した（図２（ｄ1 ），（ｄ2 ））。
【００４０】本工程では、イオン注入時には高抵抗非晶
質シリコンの表面には低抵抗シリサイドが形成されてお
り、注入時の注入ダメージを防止できる。本実施例で
は、シリサイドを形成するために成膜したクロミウム膜
でソース・ドレイン電極や信号電極線を形成している。
これは、シリサイドを形成後、金属を全面除去し、イオ
ン注入し、再び金属を成膜し、ソース・ドレイン電極を
形成してもいい。
質シリコンの表面には低抵抗シリサイドが形成されてお
り、注入時の注入ダメージを防止できる。本実施例で
は、シリサイドを形成するために成膜したクロミウム膜
でソース・ドレイン電極や信号電極線を形成している。
これは、シリサイドを形成後、金属を全面除去し、イオ
ン注入し、再び金属を成膜し、ソース・ドレイン電極を
形成してもいい。
【００４１】図３に本願の請求項５から製造される薄膜
トランジスタ素子アレイの一実施例のプロセスを示す平
面図（ａ1）〜（ｄ1）及びゲート電極に垂直な方向の断
面図（ａ2）〜（ｄ2）を示す。図３を用いて以下詳細に
説明する。
トランジスタ素子アレイの一実施例のプロセスを示す平
面図（ａ1）〜（ｄ1）及びゲート電極に垂直な方向の断
面図（ａ2）〜（ｄ2）を示す。図３を用いて以下詳細に
説明する。
【００４２】まず、絶縁性基板１上に蓄積容量電極２，
ゲート電極３，走査電極線４，蓄積容量電極線５を形成
した後（図３（ａ1 ），（ａ2 ））、プラズマＣＶＤ法
により第１の絶縁膜６，非晶質シリコン膜７，第２の絶
縁膜８を連続成膜する（図３（ｂ1 ），（ｂ2 ））。裏
面露光により第２の絶縁膜８をパターニングしイオン注
入のマスクとなる注入阻止層を形成する。ここまでは、
実施例１及び２と同様であるので、詳細な説明は省略す
る。
ゲート電極３，走査電極線４，蓄積容量電極線５を形成
した後（図３（ａ1 ），（ａ2 ））、プラズマＣＶＤ法
により第１の絶縁膜６，非晶質シリコン膜７，第２の絶
縁膜８を連続成膜する（図３（ｂ1 ），（ｂ2 ））。裏
面露光により第２の絶縁膜８をパターニングしイオン注
入のマスクとなる注入阻止層を形成する。ここまでは、
実施例１及び２と同様であるので、詳細な説明は省略す
る。
【００４３】次に、クロミウム１５をスパッタ法により
膜厚２００ｎｍ形成する。フォトリソグラフィ法によ
り、表示部の各画素に一つずつ形成されている薄膜トラ
ンジスタ上のみのクロミウム１５をエッチング除去し、
窓１６を形成する。
膜厚２００ｎｍ形成する。フォトリソグラフィ法によ
り、表示部の各画素に一つずつ形成されている薄膜トラ
ンジスタ上のみのクロミウム１５をエッチング除去し、
窓１６を形成する。
【００４４】試料の表面はＴＦＴ部を除き全面クロミウ
ムが形成されているので、チャージアップし難くなって
いる。
ムが形成されているので、チャージアップし難くなって
いる。
【００４５】ここで、加速電圧２５ＫＶ、ドーズ量４×
１０15／ｃｍ2 の条件でリンをイオン注入し、ソース・
ドレインのｎ型オーミックコンタクト領域９を形成す
る。注入阻止膜７はゲートに対してセルフアライン的に
形成されており、よって、ソース・ドレインのｎ型オー
ミックコンタクト領域もゲートに対してセルフアライン
的に形成できることになる（図３（ｃ1 ），
（ｃ2 ））。
１０15／ｃｍ2 の条件でリンをイオン注入し、ソース・
ドレインのｎ型オーミックコンタクト領域９を形成す
る。注入阻止膜７はゲートに対してセルフアライン的に
形成されており、よって、ソース・ドレインのｎ型オー
ミックコンタクト領域もゲートに対してセルフアライン
的に形成できることになる（図３（ｃ1 ），
（ｃ2 ））。
【００４６】ここで、一度クロミウム１５を全面除去す
る。さらに、非晶質シリコン膜７をパターニングし、ゲ
ート電極上と走査電極線上に島状非晶質シリコン７が形
成される。
る。さらに、非晶質シリコン膜７をパターニングし、ゲ
ート電極上と走査電極線上に島状非晶質シリコン７が形
成される。
【００４７】次に、０．１％に希釈した弗酸に３０秒浸
し、島状にパターニングされた非晶質シリコン膜７の表
面酸化膜を除去し、清浄な面を出す。希弗酸処理後直ち
に、再びクロミウムをスパッタ法により膜厚１４０ｎｍ
形成する。この時、２００℃の成膜温度で非晶質シリコ
ンとクロミウムとが反応し、クロムシリサイドが形成さ
れる。このクロミウム膜を、ゲート電極から３μｍ離れ
た位置にドレイン電極１１，ドレイン電極１１に接続さ
れた信号電極線１０及びソース電極１２の形状にパター
ニングする。クロムシリサイドは、クロムエッチング液
ではエッチングされないので、不純物導入された非晶質
シリコンの表面はこの低抵抗シリサイドでおおわれたま
まである。
し、島状にパターニングされた非晶質シリコン膜７の表
面酸化膜を除去し、清浄な面を出す。希弗酸処理後直ち
に、再びクロミウムをスパッタ法により膜厚１４０ｎｍ
形成する。この時、２００℃の成膜温度で非晶質シリコ
ンとクロミウムとが反応し、クロムシリサイドが形成さ
れる。このクロミウム膜を、ゲート電極から３μｍ離れ
た位置にドレイン電極１１，ドレイン電極１１に接続さ
れた信号電極線１０及びソース電極１２の形状にパター
ニングする。クロムシリサイドは、クロムエッチング液
ではエッチングされないので、不純物導入された非晶質
シリコンの表面はこの低抵抗シリサイドでおおわれたま
まである。
【００４８】さらにスパッタ法によりＩＴＯを膜厚８０
ｎｍ堆積し、画素電極１３の形状にパターニングする。
最後に、図３には示していないが窒化シリコン膜をパッ
シベーションとして膜厚３００ｎｍ形成した（図３（ｄ
1 ），（ｄ2 ））。
ｎｍ堆積し、画素電極１３の形状にパターニングする。
最後に、図３には示していないが窒化シリコン膜をパッ
シベーションとして膜厚３００ｎｍ形成した（図３（ｄ
1 ），（ｄ2 ））。
【００４９】本工程では、イオン注入時には高抵抗非晶
質シリコンの表面にクロミウム膜が形成されており、チ
ャージアップを防止できるとともに、注入イオンが表面
のクロミウム膜中で阻止されるので注入時に発生する注
入ダメージを防止できる。本実施例では、イオン注入後
クロミウム膜を除去し、再び配線用金属を形成している
が、注入時のチャージアップ防止膜として形成した金属
でソース・ドレイン電極や信号電極線を形成してもよ
い。
質シリコンの表面にクロミウム膜が形成されており、チ
ャージアップを防止できるとともに、注入イオンが表面
のクロミウム膜中で阻止されるので注入時に発生する注
入ダメージを防止できる。本実施例では、イオン注入後
クロミウム膜を除去し、再び配線用金属を形成している
が、注入時のチャージアップ防止膜として形成した金属
でソース・ドレイン電極や信号電極線を形成してもよ
い。
【００５０】
【発明の効果】本願の請求項１及び請求項２からなる薄
膜トランジスタ素子アレイとその製造方法では、イオン
注入時に走査電極線上に窒化シリコン膜等の絶縁物がな
くなり、チャージアップが防止できた。また、薄膜トラ
ンジスタ素子アレイの平坦性が増すため、液晶ディスプ
レイ等に用いた場合、基板の凹凸に基づく配向のみだれ
を少なくするなどの効果もあった。
膜トランジスタ素子アレイとその製造方法では、イオン
注入時に走査電極線上に窒化シリコン膜等の絶縁物がな
くなり、チャージアップが防止できた。また、薄膜トラ
ンジスタ素子アレイの平坦性が増すため、液晶ディスプ
レイ等に用いた場合、基板の凹凸に基づく配向のみだれ
を少なくするなどの効果もあった。
【００５１】本願の請求項３及び請求項４からなる薄膜
トランジスタ素子アレイとその製造方法では、イオン注
入時に高抵抗である非晶質シリコンの表面に薄い低抵抗
シリサイドが形成されているため、チャージアップによ
る試料表面の損傷や不純物の減少がなく、歩留まりが向
上する効果があった。
トランジスタ素子アレイとその製造方法では、イオン注
入時に高抵抗である非晶質シリコンの表面に薄い低抵抗
シリサイドが形成されているため、チャージアップによ
る試料表面の損傷や不純物の減少がなく、歩留まりが向
上する効果があった。
【００５２】また、本願の請求項５から製造される薄膜
トランジスタ素子アレイでは、イオン注入時にトランジ
スタ部を除いて全面金属膜でおおわれているため、チャ
ージアップは起こらず、また、配線クロス部等の絶縁膜
にイオンは到達しないため注入ダメージの発生せず、歩
留まりの向上があった。
トランジスタ素子アレイでは、イオン注入時にトランジ
スタ部を除いて全面金属膜でおおわれているため、チャ
ージアップは起こらず、また、配線クロス部等の絶縁膜
にイオンは到達しないため注入ダメージの発生せず、歩
留まりの向上があった。
【図１】本願の請求項１及び請求項２からなる薄膜トラ
ンジスタ素子アレイとその製造方法の一実施例の工程を
示すための平面図及びゲート電極に垂直方向の断面図で
ある。
ンジスタ素子アレイとその製造方法の一実施例の工程を
示すための平面図及びゲート電極に垂直方向の断面図で
ある。
【図２】本願の請求項３及び請求項４からなる薄膜トラ
ンジスタ素子アレイとその製造方法の一実施例の工程を
示すための平面図及びゲート電極に垂直方向の断面図で
ある。
ンジスタ素子アレイとその製造方法の一実施例の工程を
示すための平面図及びゲート電極に垂直方向の断面図で
ある。
【図３】本願の請求項５からなる薄膜トランジスタ素子
アレイの製造方法の一実施例の工程を示すための平面図
及びゲート電極に垂直方向の断面図である。
アレイの製造方法の一実施例の工程を示すための平面図
及びゲート電極に垂直方向の断面図である。
【図４】従来の薄膜トランジスタ素子アレイの概念プロ
セスを示すための製造工程図を示す。
セスを示すための製造工程図を示す。
１ 絶縁性基板 ２ 蓄積容量電極 ３ ゲート電極 ４ 走査電極線 ５ 蓄積容量電極線 ６ 第１の絶縁膜 ７ 非晶質シリコン ８ 第２の絶縁膜 ９ ｎ型オーミックコンタクト領域 １０ 信号電極線 １１ ドレイン電極 １２ ソース電極 １３ 画素電極 １４ シリサイド １５ 金属膜 １６ フォトレジスト １７ 紫外光 １８ 不純物原子 １９ ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−158875（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368
Claims (5)
- 【請求項１】 絶縁性基板上に形成された複数の走査電
極線と、前記走査電極線から張り出してゲート電極が形
成され、前記走査電極線と前記ゲート電極をおおうよう
に第１の絶縁膜が形成され、前記第１の絶縁膜上にゲー
ト電極及び走査電極線上方に島状の非晶質シリコン膜が
形成され、前記走査電極線上に形成された前記島状非晶
質シリコン膜上で前記走査電極線と直交するように形成
された複数の信号電極線と、前記ゲート電極上の島状非
晶質シリコン膜上にパターニングされた第２の絶縁膜が
形成され、前記第２の絶縁膜をマスクとして前記第２の
絶縁膜下を除いた前記ゲート電極上の非晶質シリコン膜
の全領域あるいは前記第２の絶縁膜下を除いた前記絶縁
性基板と反対側の非晶質シリコン表面部分にｎ型不純物
が導入されたソース・ドレイン領域が形成され、前記ソ
ース・ドレイン領域の表面にシリサイドを有し、前記信
号電極線から張り出して形成されたドレイン電極が前記
ドレイン領域の表面に形成されたシリサイドに接続され
ており、また前記第１の絶縁膜上に形成された画素電極
と接続されているソース電極が前記ソース領域の表面に
形成されたシリサイドに接続されている薄膜トランジス
タ素子アレイにおいて、前記走査電極線と前記信号電極
線の交差部に形成されている非晶質シリコンにｎ型不純
物が導入されていることを特徴とする薄膜トランジスタ
素子アレイ。 - 【請求項２】 絶縁性基板上に走査電極線と前記走査電
極線から張りだしたゲート電極を形成する工程と、引き
続き第１の絶縁膜と非晶質シリコン膜と第２の絶縁膜を
連続して形成する工程と、前記ゲート電極部以外の前記
第２の絶縁膜をエッチング除去する工程と、前記第２の
絶縁膜をマスクとしてｎ型不純物を前記非晶質シリコン
にイオン注入する工程と、前記ゲート電極部及び前記走
査電極線上の等間隔の部分に前記非晶質シリコンを島状
に加工する工程と、金属膜を形成し前記島状非晶質シリ
コン膜との界面にシリサイドを形成する工程と、前記金
属膜を信号電極線と前記信号電極線から張りだしたドレ
イン電極とソース電極にエッチング加工する工程と、透
明導電膜で前記ソース電極に接続された表示電極を形成
する工程からなる薄膜トランジスタ素子アレイの製造方
法。 - 【請求項３】 絶縁性基板上に形成された複数の走査電
極線と、前記走査電極線から張り出してゲート電極が形
成され、前記走査電極線と前記ゲート電極をおおうよう
に第１の絶縁膜が形成され、前記第１の絶縁膜上にゲー
ト電極及び走査電極線上方に島状の非晶質シリコン膜が
形成され、前記走査電極線上に形成された前記島状非晶
質シリコン膜上で前記走査電極線と直交するように形成
された複数の信号電極線と、前記ゲート電極上の島状非
晶質シリコン膜上にパターニングされた第２の絶縁膜が
形成され、前記島状非晶質シリコン膜の前記第２の絶縁
膜が形成していない部分の表面にシリサイドを有し、前
記信号電極線から張り出して形成されたドレイン電極が
前記ドレイン領域の表面に形成されたシリサイドに接続
されており、また前記第１の絶縁膜上に形成された画素
電極と接続されているソース電極が前記ソース領域の表
面に形成されたシリサイドに接続されている薄膜トラン
ジスタ素子アレイにおいて、前記第２の絶縁膜下と前記
ドレイン電極下及びソース電極下を除いた前記ゲート電
極上の非晶質シリコン膜の全領域あるいは前記絶縁性基
板と反対側の非晶質シリコン表面部分にシリサイドを通
してｎ型不純物が導入されたソース・ドレイン領域が形
成されていることを特徴とする薄膜トランジスタ素子ア
レイ。 - 【請求項４】 絶縁性基板上に走査電極線と前記走査電
極線から張りだしたゲート電極を形成する工程と、引き
続き第１の絶縁膜と非晶質シリコン膜と第２の絶縁膜を
連続して形成する工程と、前記走査電極線と前記ゲート
電極をマスクとして前記絶縁性基板の裏面からの露光に
より前記第２の絶縁膜を前記走査電極線と前記ゲート電
極のパターンにエッチング加工する工程と、金属膜を形
成し前記非晶質シリコン膜との界面にシリサイドを形成
する工程と、前記金属膜を信号電極線と前記信号電極線
から張りだしたドレイン電極とソース電極にエッチング
加工する工程と、前記第２の絶縁膜と前記信号電極線と
前記ドレイン電極と前記ソース電極をマスクとしてｎ型
不純物を前記シリサイドを通して前記非晶質シリコンに
イオン注入する工程と、前記非晶質シリコンを前記ゲー
ト電極部をおおうようにして島状にエッチング加工する
工程と、透明導電膜で前記ソース電極に接続された表示
電極を形成する工程からなる薄膜トランジスタ素子アレ
イの製造方法。 - 【請求項５】 絶縁性基板上に走査電極線と前記走査電
極線から張りだしたゲート電極を形成する工程と、引き
続き第１の絶縁膜と非晶質シリコン膜と第２の絶縁膜を
連続して形成する工程と、前記走査電極線と前記ゲート
電極をマスクとして前記絶縁性基板の裏面からの露光に
より前記第２の絶縁膜を前記走査電極線と前記ゲート電
極のパターンにエッチング加工する工程と、金属膜を形
成し前記ゲート電極と前記ゲート電極の周辺部をエッチ
ング除去することにより前記金属膜に穴を開ける工程
と、前記金属膜と前記金属膜の穴に形成してある第２の
絶縁膜をマスクにして、前記金属膜の穴部の表面に露出
している非晶質シリコンにｎ型不純物を打ち込む工程
と、前記金属膜のエッチング除去する工程と、前記ゲー
ト電極部及び前記走査電極線上の等間隔の部分に前記非
晶質シリコンを島状に加工する工程と、金属膜を形成し
前記非晶質シリコン膜との界面にシリサイドを形成する
工程と、前記金属膜を信号電極線と前記信号電極線から
張りだしたドレイン電極とソース電極にエッチング加工
する工程と、透明導電膜で前記ソース電極に接続された
表示電極を形成する工程からなる薄膜トランジスタ素子
アレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28141591A JP3097229B2 (ja) | 1991-10-28 | 1991-10-28 | 薄膜トランジスタ素子アレイとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28141591A JP3097229B2 (ja) | 1991-10-28 | 1991-10-28 | 薄膜トランジスタ素子アレイとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121435A JPH05121435A (ja) | 1993-05-18 |
| JP3097229B2 true JP3097229B2 (ja) | 2000-10-10 |
Family
ID=17638844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28141591A Expired - Lifetime JP3097229B2 (ja) | 1991-10-28 | 1991-10-28 | 薄膜トランジスタ素子アレイとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097229B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102248857B1 (ko) * | 2019-01-28 | 2021-05-07 | 루모스캔들(주) | 무접촉 자동점화 양초 시스템 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100491141B1 (ko) * | 2001-03-02 | 2005-05-24 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법 |
-
1991
- 1991-10-28 JP JP28141591A patent/JP3097229B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102248857B1 (ko) * | 2019-01-28 | 2021-05-07 | 루모스캔들(주) | 무접촉 자동점화 양초 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05121435A (ja) | 1993-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3398453B2 (ja) | 薄膜トランジスタの製造方法 | |
| EP0304657B1 (en) | Active matrix cell and method of manufacturing the same | |
| US5913113A (en) | Method for fabricating a thin film transistor of a liquid crystal display device | |
| EP0544229A1 (en) | Thin film transistor device for driving circuit and matrix circuit | |
| US6338988B1 (en) | Method for fabricating self-aligned thin-film transistors to define a drain and source in a single photolithographic step | |
| KR100844392B1 (ko) | 박막 트랜지스터와 이의 제조 방법 | |
| US5391507A (en) | Lift-off fabrication method for self-aligned thin film transistors | |
| JP2003203919A (ja) | 薄膜トランジスタ装置及びその製造方法 | |
| KR0156178B1 (ko) | 액정표시 소자의 제조방법 | |
| JPH08264790A (ja) | 薄膜電解効果トランジスタ及び液晶表示装置 | |
| JP2002359375A (ja) | ２層構造のソース／ドレーン電極を有する薄膜トランジスタ及びその製造方法とこれを用いた能動型平板表示素子及びその製造方法 | |
| US5920362A (en) | Method of forming thin-film transistor liquid crystal display having a silicon active layer contacting a sidewall of a data line and a storage capacitor electrode | |
| KR100307457B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| JP3097229B2 (ja) | 薄膜トランジスタ素子アレイとその製造方法 | |
| JP3210196B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JPH10173195A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3358284B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH10200121A (ja) | 薄膜トランジスタ基板の製造方法 | |
| JP3345756B2 (ja) | 半導体装置の製造方法 | |
| JP3536518B2 (ja) | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 | |
| KR100837884B1 (ko) | 액정표시장치의 제조방법 | |
| JP3419073B2 (ja) | 薄膜トランジスタ及びその製造方法、及びアクティブマトリクス液晶表示素子 | |
| KR100218578B1 (ko) | 액정표시장치의 구조와 그 제조방법 | |
| JPH0235420A (ja) | 非晶質シリコン薄膜トランジスタマトリクスによってアドレス指定された液晶表示装置用の同一平面内にない電極構造物およびその製造方法 | |
| JPH09139504A (ja) | コプラナ型薄膜トランジスタおよびその製造方法と、それを用いた液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000711 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070811 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 12 |