KR100238193B1 - 박막 트랜지스터와 그 제조 방법 - Google Patents

Abstract

본 발명은 드레인전류의 누설을 구조적으로 억제하기 위한 박막 트랜지스터와 그 제조 방법에 관한 것이다. 박막 트랜지스터는 채널을 중앙으로 하여 그 양측에 n+ 형 반도체층이 마련되고, 채널의 상부에는 이보다 작은 폭의 게이트 전극이 마련되어 채널의 양 가장자리와 게이트 정극의 양 가장자리는 소정폭의 간격으로 이격된다. 이로써, 드레인 전류의 누설이 억제되어 안정된 동작이 가능한다.

Description

박막 트랜지스터와 그 제조 방법

제1도는 종래 n형 박막 트랜지스터의 개략적 단면도,

제2도는 종래 n형 박막 트랜지스터의 드레인 전류-게이트 전압 특성 선도,

제3도는 본 발명의 박막 트랜지스터에 따른 한 실시예의 개략적 단면도,

제4도는 본 발명의 박막 트랜지스터의 드레인 전류-게이트 전류 선도,

제5도는 (a)내지 (f)는 본 발명의 제조 방법에 의한 박막 트렌지스터의 성형 상태도,

본 발명은 박막 트랜지스터와 그 제조 방법에 관한 것으로서, 특히 구동시 전류누설을 억제한 액정 표시 소자용 박막 트랜지스터와 그 제조방법에 관한 것이다.

일반적으로 박막 트랜지스터는 액정 표시 소자의 화질 개선및 구동 능력 개선을 위한 스위칭 소자로서 적용된다. 박막 트랜지스터로는 비정질 실리콘을 이용한 박막 트랜지스터가 주류를 이루고 있으나, 최근에는 비정질 실리콘의 낮은 구동력이 보완된 다결정 실리콘의 박막 트랜지스터가 주목을 받고 있다. 다결정 박막 트랜지스터는 구동력이 커서 그 구동 회로와 함께 동일 기판에 형성될 수 있는 장점이 있고, 특히 내광성이 좋아 비정질 실리콘 박막 트랜지스터에 비해 동작특성이 안정된 장점을 가진다. 상기 구동 회로는 n형 박막 트랜지스터와 p형 박막 트랜지스터가 같이 사용되는 CMOS 형으로서, 화소의 구동에는 본 발명에서 개선의 대상인 n형 반도체가 사용된다.

제1도에 종래 n형 박막 트랜지스터가 도시되어 있다. 기판(8)에 채널(6)을 개재한 n+ 반도체층(1)이 그 양측에 마련되고, 그 상부에 절연층(5)이 전면적으로 적층형성된다. 절연층(5)을 개재한 상기 채널(6)의 상부에는 채널(6)과 동일한 폭의 게이트 전극(7)이 마련되고, 그 위에 절연층(5')이 형성된다. 한편, 상기 양 반도체층(1)의 상부에는 절연층을 관통하는 스루우홀(5")이 마련되어 반도체층(1)의 상부에 형성되는 소오스 전극(3)과 드레인 전극(4)이 해당 반도체층(1)과 접촉되어 전기적 회로를 구성한다.

이상과 같은 종래 박막 트랜지스터의 단점은, 제2도에 도시된 바와 같이 게이트 전압이 마이너스로 강하하여 점차 증가될 수록 드레인 전류가 증가한다는 점이다. 이것은 전기한 바와 같이 상기 채널(6)과 게이트 전극(7)이 사실상 같은 폭으로 형성되어 양 반도체층(1)과 그 중앙의 게이트 전극(7)과의 수평 간격이 없기 때문인 것으로서, 구조적인 특성에 의한 전류 누설은 상기한 바와 같은 종래 구조하에서는 억제되기가 어려운 문제가 있다.

결국, 이러한 문제에 기인하여 드레인 전극측에 축적된 전하의 누설이 강하게 일어나게 됨으로써 스위칭 소자의 동작 특성이 악화되고, 결과적으로는 액정 표시 소자에서의 화질악화가 초래된다.

본 발명은 전류의 누설이 구조적으로 억제되어 양호한 동작 특성을 가지는 박막 트랜지스터를 제공함에 그 목적이 있다.

또한 본 발명은 상기와 같이 전류 누설 억제 구조를 갖는 박막 트랜지스터를 제조하기에 적합한 박막 트랜지스터의 제조 방법을 제공함에 그 다른 목적이 있다.

상기의 목적을 달성하기 위하여 본 발명의 박막 트랜지스터는,

기판에 채널을 개재한 양 반도체층과, 상기 채널의 상방에 마련되는 게이트 전극과, 상기 양 반도체의 상방에 위치되어 이와 전기적으로 접촉되는 소오스 전극과 드레인 전극과, 상기 요소들을 전기적으로 절연함과 아울어 상기 양 반도체층과 이에 대응하는 소오스 전극및 드레인 전극간의 전기적 접속을 위한 스루우 홀을 제공하는 절연층을 구비한 박막 트랜지스터에 있어서,

상기 채널을 그 상방의 사실상 정중앙에 위치되는 게이트 전극보다 큰 폭을 가지도록 형성하여, 상기 채널의 양 가장자리와 상기 게이트 양 가장자리간에 수평방향의 폭이 존재되도록 하여 된 점에 그 특징이 있다.

상기의 목적을 달성하는 본 발명의 제조 방법은,

기판에 소정 패턴의 실리콘층을 형성하는 단계와,

상기 실리콘층의 상부에 절연층을 형성하는 단계와,

상기 실리콘층의 상부의 실질적 그 중앙에 그 상부에 같은 폭의 포토레지스터가 코팅된 소정폭의 게이트 전극을 형성하는 단계와,

상기 게이트 전극에 중첩되지 않는 상기 실리콘층의 양측 부위를 전체를 반도체층으로 형성하는 단계와,

상기 포토레지스터가 코팅된 상기 게이트 전극을 식각 처리하여 외부로 노출된 그 가장자리 부분을 소정폭 제거하는 단계와,

상기 게이트 전극 상부에 코팅된 포토 레지스터를 제거한 후 게이트 전극을 포함하는 모든 단층 구조 위에 절연층을 형성하는 단계와,

상기 절연층에 상기 양 반도체층의 직상방에 위치되는 스루우홀을 형성하는 단계와,

상기 스루우홀이 형성된 절연층의 양측 상부에 소오스 전극과 게이트 전극을 형성하여 해당 반도체층과 스루우 홀을 통해 전기적으로 접촉되게 하는 단계들을 포함한다.

이하 첨부된 도면을 참조하면서 본 발명의 한 실시예를 설명한다.

제3도를 참조하면, 기판(80)에 채널(60)을 개재한 n+ 반도체층(10)이 그 양측에 마련되고, 그 상부에는 절연층(50)이 전면적으로 적충 형성된다. 절연층(50)을 개재한 상기 채널(60)의 상부에는 이보다 작은 폭의 게이트 전극(70)가 마련되고, 그 위에 또하나의 절연층(50')이 형성된다. 한편, 상기 양 반도체층(10)의 상부에는 절연층(50)을 관통하는 스루우홀(50")이 마련되어 양 반도체층(10)의 상부에 형성되는 소오스 전극(30)과 드레인 전극(40)이 해당 반도체층(10)과 접촉되어 전기적 회로를 구성한다.

이러한 구성의 본 발명 박막 트랜지스터에 있어서, 상대적으로 좁은 폭의 게이트 전극과 그 하부의 상대적으로 넓은 폭의 채널과의 관계에 그 특징이 있다. 즉, 채널의 양 가장자리와 그 상부의 게이트 적극의 해당 가장자리사이에는 소정의 간격이 마련되어 있어서, 간격이 없는 제1도에 도시된 바와 같은 종래 박막 트랜지스터와 비교될 수 있다. 상기 채널은 실리콘층을 반도체층으로 형성하는 과정에서 반도체층과 동시에 형성된다.

이러한 본 발명의 박막 트랜지스터는 제4도에 도시된 바와 같이 게이트 전압이 0 볼트 이하인 경우에도 드레인 전류가 그대로 유지되는 안정된 동작특성을 가진다. 이런한 동작상 특성은 결과적으로 화소의 스위칭 응답성과 그 안정성의 개선을 의미하는 것으로서, 보다 높은 콘트라스트비를 가지는 양질의 화상의 실현을 가능케 한다.

이상과 같은 본 발명의 박막트랜지스터는 CMOS 인 경우 통상적인 것과 마찬가지로 P형 박막트랜지스터와 같이 사용되며, 이 경우 종래와 마찬가지로 본 발명의 박막트랜지스터는 주로 화소 스위칭용으로 적용된다.

이하 상기한 바와 같은 동작상 특성을 나타내 보이는 본 발명의 박막트랜지스터의 제조 방법을 제공한다.

본 발명 박막 트랜지스터는 전기한 바와 같이 구동회로가 같은 기판에 마련되는 CMOS 형인 경우 각 화소마다 P 형 박막 트랜지스터와 같이 마련되기 때문에 하나의 제조 라인에서 같이 병행하여 형성된다. 그러나 본 발명의 제조 방법은 N 형 박막 트랜지스터의 제조 방법에 관한 것이고, 또한 P형 박막트랜지스터는 통상의 방법에 다르는 것으므로 이 제조 방법에 대하여는 언급치 않기로 한다.

먼저, 제5도 a)에 도시된 바와 같이 기판(80)에 통상의 양반도체층(10)과 이들 사이의 채널(60)을 위한 실리콘층(10')을 소정 패턴으로 형성한다. 여기에 사용되는 실리콘은 비정질 실리콘(a-Si) 또는 다결정 실리콘(p-Si)이다. 다결정 실리콘이 사용된 경우, 다결정화의 가속을 위하여 통상의 방법에서와 같이 레이저등으로 열처리한다.

그리고 제5도 b)에 도시된 바와 같이, 상기 실리콘층(10')의 상부에 절연막(50)을 형성하고, 제5도 c)에 도시된 바와 같이 절연층(50)의 상부 중앙에 폭의 게이트 전극(70)을 형성한다. 게이트 전극의 상부에는 그 제조 과정중 사용되는 패터닝 마스크로서 사용되는 포토 레지스터(91)가 잔류한다.

게이트 형성에 이어, 제5도 d)에 도시된 바와 같이, 인(P)를 이온주입하여 상기 실리콘층(10')을 상기 게이트 전극(70)에 중첩되는 채널(60)과 중첩되지 않는 양 n+반도체층(10)으로 형성한다.

제5도 e)에 도시된 바와 같이 채널(60)과 반도체층(10)이 구획 형성된 후에는 에칭 처리조에서 상기 포토 레지스터(91)에 그 상부가 보호 코팅되어 있는 게이트 전극의 양측 가장자리를 소정폭 제거하여 낸다. 이때의 제거폭은 1 내지 2㎛로 한다.

이에 이어 제5도 f)에 도시된 바와 같이, 상기 포토레지스터(91)를 제거하고 게이트 전극을 포함한 전체 요소의 상부에 상기 반도체층 상부의 양 수루우홀(50")(50")을 갖는 절연층(50)을 형성한다.

최종적으로 상기 스루우홀(50")이 마련된 상기 절연층(50)의 상부에 소오스 전극(30)과 드레인 전극(40)을 형성하여 그 하부의 해당 반도체층(10)과 전기적으로 접촉되게 한다.

이상과 같은 과정을 통하여 본 발명이 목적하는 개선된 구조의 박막트랜지스터가 성공적으로 제작된다.

이상에서 설명된 바와 같이 본 발명은 드레인 전류의 누설을 억제하는 것에 그 목적이 있는 바, 무부하시 드레인 전극에 축적되어 있는 전하의 방출을 억제하여 표시화상의 안정성과 응답성을 높인다. 특히 무부하시 드레인 전류의 누설로 인한 화소의 오동작을 방지하여 안정되고 높은 콘트라스트의 화상 실현을 가능케한다. 이러한 본 발명은 전기 실시예에서와 같은 싱글 게이트형 박막 트랜지스터 뿐 아니라 더블게이트형 박막 트랜지스터에의 적용이 가능한 바, 적어도 하나의 게이트 전극의 가장 자리와 이에 대응되는 채널의 가장자리가 일치되지 않고 어느 정도의 간격이 존재하는 본 발명의 범위에 있음을 물론이다.

Claims (3)

1. 기판에 소정 패턴의 실리콘층을 형성하는 단계와,

   상기 실리콘층의 상부에 절연층을 형성하는 단계와,

   상기 실리콘층의 상부의 실질적 그 중앙에 그 상부에 같은 폭의 포토레지스터가 코팅된 소정폭의 게이트 전극을 형성하는 단계와,

   사익 게이트 전극에 중첩되지 않는 상기 실리콘층의 양측 부위에 불순물을 주입하여 도핑하는 단계와,

   상기 포토레지스터가 코팅된 상기 게이트 전극을 추가 식각 처리하여 외부로 노출된 그 가장자리 부분을 소정폭으로 제어하는 단계와,

   상기 게이트 전극 상부에 코팅된 포토 레지스터를 제거한 후 게이트 전극을 포함하는 모든 단층구조 위에 절연층을 형성하는 단계와,

   상기 절연층에 상기 양 반도체층의 직상방에 위치되는 스루우홀을 형성하는 단계와,

   상기 스루우홀이 형성된 절연층의 양측 상부에 소오스 전극과 게이트 전극을 형성하여 해당 반도체층과 스루우홀을 통해 전기적으로 접촉되게 하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
2. 제1항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
3. 제1항 또는 제2항에 있어서, 상기 게이트전극을 추가식각 하는 단계에서의 식각폭을 1 내지 2 ㎛로 하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.