JPH0410660A - Ｍｏｓ型薄膜トランジスタの製造方法 - Google Patents
Ｍｏｓ型薄膜トランジスタの製造方法Info
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- JPH0410660A JPH0410660A JP11383390A JP11383390A JPH0410660A JP H0410660 A JPH0410660 A JP H0410660A JP 11383390 A JP11383390 A JP 11383390A JP 11383390 A JP11383390 A JP 11383390A JP H0410660 A JPH0410660 A JP H0410660A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、ＭＯＳ型薄膜トランジスタに関する。さら
に詳しくは、ポリシリコンとＳｏｌ構造を用いたＭＯＳ
型薄膜トランジスタに関する。この発明の薄膜トランジ
スタは、ことにスタティックＲＡＭでの負荷用素子とし
て有用である。
に詳しくは、ポリシリコンとＳｏｌ構造を用いたＭＯＳ
型薄膜トランジスタに関する。この発明の薄膜トランジ
スタは、ことにスタティックＲＡＭでの負荷用素子とし
て有用である。
（ロ）従来の技術及び発明が解決しようとする課題
ＭＯＳ型薄膜トランジスタ（ＭＯＳ−ＴＦ’Ｔ）は大面
積ＬＳＩの液晶表示素子（ＬＣＤ）や大容ｆｉＬｓＩの
スタティックＲＡＭの負荷素子に広く用いられている。
積ＬＳＩの液晶表示素子（ＬＣＤ）や大容ｆｉＬｓＩの
スタティックＲＡＭの負荷素子に広く用いられている。
これらの素子は、ポリシリコンの薄膜が蒸着（ｄｅｐｏ
ｓ ｉｔ １ｏｎ）によって作製されているため通常、
非常に高い密度の欠陥を有している。
ｓ ｉｔ １ｏｎ）によって作製されているため通常、
非常に高い密度の欠陥を有している。
その結果、これらの膜において形成されるｐ−ｎ接合で
のリーク電流は、単結晶に上る場合に比して非常に大き
い。
のリーク電流は、単結晶に上る場合に比して非常に大き
い。
第５図（ａ）〜（ｃ）に、通常のポリシリコンＭＯ５−
ＴＰＴの基本構造及びドレイン電流−ゲート電圧特性（
Ｉｄ−Ｖｇｓ）を示した。図中、Ｓはソース、Ｇはゲー
ト、Ｄはドレインを示す。ここで、ゲート電圧がゼロ（
Ｖｇｓ＝０）でドレイン−ソース電圧が通常の設定（Ｖ
ｄ５＝Ｖｄｄ）の場合のドレイン電流（Ｉｄ）をオフ電
流（Ｉ ０ＦＦ）とし、ゲート電圧及びドレイン電圧
が共に通常の設定（Ｖｇｄ＝Ｖｄｍ＝Ｖｄｄ）の場合の
ドレイン電流（Ｉｄ）をオン電流（ＩＯＮ）とした。
ＴＰＴの基本構造及びドレイン電流−ゲート電圧特性（
Ｉｄ−Ｖｇｓ）を示した。図中、Ｓはソース、Ｇはゲー
ト、Ｄはドレインを示す。ここで、ゲート電圧がゼロ（
Ｖｇｓ＝０）でドレイン−ソース電圧が通常の設定（Ｖ
ｄ５＝Ｖｄｄ）の場合のドレイン電流（Ｉｄ）をオフ電
流（Ｉ ０ＦＦ）とし、ゲート電圧及びドレイン電圧
が共に通常の設定（Ｖｇｄ＝Ｖｄｍ＝Ｖｄｄ）の場合の
ドレイン電流（Ｉｄ）をオン電流（ＩＯＮ）とした。
オフ電流すなわちリーク電流はドレインのデプリーショ
ン領域での再結合一生成機構（ｒｅｃｏｍｂｉｎａｔｉ
ｏｎ−ｇｅｎｅｒａｔｉｏｎ ｍｅｃｈａｎｉｓｍ）に
複雑にからんでいる。さらに加えポリシリコンの様な結
晶欠陥が高い半導体膜においては、この機構はデプリー
ション層内でドレイン−ゲート間の電界によって増強さ
れる。オフ電流の依存性は下式によって示すことができ
る。
ン領域での再結合一生成機構（ｒｅｃｏｍｂｉｎａｔｉ
ｏｎ−ｇｅｎｅｒａｔｉｏｎ ｍｅｃｈａｎｉｓｍ）に
複雑にからんでいる。さらに加えポリシリコンの様な結
晶欠陥が高い半導体膜においては、この機構はデプリー
ション層内でドレイン−ゲート間の電界によって増強さ
れる。オフ電流の依存性は下式によって示すことができ
る。
１ＯＦＦ ＝ｑｋＴｙｒ ｃｙ ｖｔ ｈ ｎ ｔ （
Ｎ、ｒｓ／ｓｒ）ｗｔ ｐ（εＳ Ｉ Ｅｏ／ｑＮｄ）
ｅｘｐ（Ｅｍ／Ｅｏ）・・・・・・［Ｉ］ （式中、ｑは電荷、 ｋはボルツマン定数、 Ｔは絶対温度、 ＮＴＳはトラップ密度（ｅＶ７ｃｍ’）Ｗはトランジス
タのチャンネル幅、 εＳはシリコンでの誘電率、 Ｎｄはドナー濃度、 σは有効捕獲断面、 ｖｔｈは熱速度、 ｎ□は固有半導体担体濃度、 Ｓイはポリシリコンの粒径、 Ｅｏは定数（Ｉ Ｘ １０５Ｖ／ｃｍ）、Ｅ、はデプリ
ーション層の最大電界） 上記最大電界（Ｅｍ）は下式で表わすことができる。
Ｎ、ｒｓ／ｓｒ）ｗｔ ｐ（εＳ Ｉ Ｅｏ／ｑＮｄ）
ｅｘｐ（Ｅｍ／Ｅｏ）・・・・・・［Ｉ］ （式中、ｑは電荷、 ｋはボルツマン定数、 Ｔは絶対温度、 ＮＴＳはトラップ密度（ｅＶ７ｃｍ’）Ｗはトランジス
タのチャンネル幅、 εＳはシリコンでの誘電率、 Ｎｄはドナー濃度、 σは有効捕獲断面、 ｖｔｈは熱速度、 ｎ□は固有半導体担体濃度、 Ｓイはポリシリコンの粒径、 Ｅｏは定数（Ｉ Ｘ １０５Ｖ／ｃｍ）、Ｅ、はデプリ
ーション層の最大電界） 上記最大電界（Ｅｍ）は下式で表わすことができる。
Ｅｍ＝Ｅ＋＋Ｅｚ
Ｅ ＝’２ｑＮ、、＋＋Ｖｄ／ Ｅ ｓＩＥ 、＝＝
ａ ［（Ｃｏｘ／ εｓ＋ＸＶｇｓ−Ｖｄｓ−Ｖｐａ）
］ここでαは外縁電界因子（〜０，５）、Ｃｏｘはトラ
ンジスタの単位面積当りのゲート酸化膜容量である。ま
た、電界Ｅｍの効果は、指数関数的エンハンスメント因
子Ｆｅ＝ｅｘｐ （Ｅｍ／Ｅｏ）によって与えられ、こ
の指数関数的依存性はゲート及びドレイン電圧と共に素
子のオフ電流を著しく増加させる。
ａ ［（Ｃｏｘ／ εｓ＋ＸＶｇｓ−Ｖｄｓ−Ｖｐａ）
］ここでαは外縁電界因子（〜０，５）、Ｃｏｘはトラ
ンジスタの単位面積当りのゲート酸化膜容量である。ま
た、電界Ｅｍの効果は、指数関数的エンハンスメント因
子Ｆｅ＝ｅｘｐ （Ｅｍ／Ｅｏ）によって与えられ、こ
の指数関数的依存性はゲート及びドレイン電圧と共に素
子のオフ電流を著しく増加させる。
ところで、バッテリーで作動するスタティックＲＡＭを
必要とする用途において、待機（ｓｔａｎｄｂｙ）電力
の消費を非常に低くすることが重要である。
必要とする用途において、待機（ｓｔａｎｄｂｙ）電力
の消費を非常に低くすることが重要である。
このような用途のために、スタティックＲＡＭのセル中
の負荷素子として、第６図（ａ）〜（ｄ）に示すような
ポリシリコンＰＭＯ８ＴＦ”Ｔが提案されている。図中
、（ａ）は平面図、（ｂ）はＹ−Ｙ’断面図、（ｃ）は
ｘ−ｘ’断面図を各々示すものであり、（ｄ）は等価回
路図である。そして、図中、２１は第１層間酸化膜、２
２は第２層間酸化膜、２３は第３ポリシリコン層、２４
は第２ポリシリコン層、２５は第１ポリシリコン層、２
６はＷＳｉ４層、２７はＰ−ＭＯＳ ＦＥＴを各々示
すものであり、Ｑｌ−Ｑ６は素子構成部位を各々示すも
のである。
の負荷素子として、第６図（ａ）〜（ｄ）に示すような
ポリシリコンＰＭＯ８ＴＦ”Ｔが提案されている。図中
、（ａ）は平面図、（ｂ）はＹ−Ｙ’断面図、（ｃ）は
ｘ−ｘ’断面図を各々示すものであり、（ｄ）は等価回
路図である。そして、図中、２１は第１層間酸化膜、２
２は第２層間酸化膜、２３は第３ポリシリコン層、２４
は第２ポリシリコン層、２５は第１ポリシリコン層、２
６はＷＳｉ４層、２７はＰ−ＭＯＳ ＦＥＴを各々示
すものであり、Ｑｌ−Ｑ６は素子構成部位を各々示すも
のである。
しかしながら、１Ｍビットを越える容量の高集積度のメ
モリにおいては、待機電流は合計ｌμ八へ下が要求され
る。従って、ポリシリコンＰＭＯ３ＴＰＴのオフ電流は
０．１ｐＡ未満であることが要求される。この要求を満
足するために、上記式［Ｉ］に基づいて、粒径が太きく
（３ｇ〜１μｍ）なるような気相成長技術を用いて材
料の品質の改善がなされている。そして最近、非常に薄
い膜（ｔｐ〜ＩＯｎｍ）が用いられている。
モリにおいては、待機電流は合計ｌμ八へ下が要求され
る。従って、ポリシリコンＰＭＯ３ＴＰＴのオフ電流は
０．１ｐＡ未満であることが要求される。この要求を満
足するために、上記式［Ｉ］に基づいて、粒径が太きく
（３ｇ〜１μｍ）なるような気相成長技術を用いて材
料の品質の改善がなされている。そして最近、非常に薄
い膜（ｔｐ〜ＩＯｎｍ）が用いられている。
しかしながらかかる薄い膜は、大量生産上、製造及び制
御が非常に困難である。
御が非常に困難である。
一方、オフ電流を減少させる技術として、第７図（ａ）
及び（ｂ）に示すごときドレインオフセット構造が提案
されている。この場合ゲート電極がＴＰＴチャンネル又
は素子本体の下に位置するため、ＴＰＴチャンネルはフ
ォトレジストマスクによって設定される。かかる技術に
おける問題点は、高集積スタティックＲＡＭに要求され
るようなサブミクロンサイズの素子においてゲート電極
を下方に配した状態でチャンネルをこの（下方）のゲー
ト電極に重ね合わせながら形成する難しさである。
及び（ｂ）に示すごときドレインオフセット構造が提案
されている。この場合ゲート電極がＴＰＴチャンネル又
は素子本体の下に位置するため、ＴＰＴチャンネルはフ
ォトレジストマスクによって設定される。かかる技術に
おける問題点は、高集積スタティックＲＡＭに要求され
るようなサブミクロンサイズの素子においてゲート電極
を下方に配した状態でチャンネルをこの（下方）のゲー
ト電極に重ね合わせながら形成する難しさである。
第７図（Ｃ）に示されるように、バルクＮＭＯＳトラン
ジスタのチャンネル長は最小寸法であり、位置合わせの
許容誤差はほぼＤ Ｍ ＝ Ｌ ｎ ／ ２である。
ジスタのチャンネル長は最小寸法であり、位置合わせの
許容誤差はほぼＤ Ｍ ＝ Ｌ ｎ ／ ２である。
従って、ポリシリコンＰＭＯ９）ランジスタにおいてゲ
ート制御されうるチャネル長は、０〜Ｌｎの間で変動す
ることとなる（第７図（ｄ）、（ｅ）参照）。
ート制御されうるチャネル長は、０〜Ｌｎの間で変動す
ることとなる（第７図（ｄ）、（ｅ）参照）。
また、オフ電流を減少してＯＮ１０ Ｆ Ｆ比を改善す
べく、第８図（ａ）、（ｂ）のごときソース及びドレイ
ンオフセット（Ｒｓ、Ｒｄ）を有するＬＤＤ（Ｌｏｗ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造も提案されている。この
構造は、ソース、ドレイン共に低いドープ領域であって
、対称構造である。従って、ソース電極の直列抵抗が生
じ、それによりトランジスタのオン電流の減少をもたら
す。
べく、第８図（ａ）、（ｂ）のごときソース及びドレイ
ンオフセット（Ｒｓ、Ｒｄ）を有するＬＤＤ（Ｌｏｗ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造も提案されている。この
構造は、ソース、ドレイン共に低いドープ領域であって
、対称構造である。従って、ソース電極の直列抵抗が生
じ、それによりトランジスタのオン電流の減少をもたら
す。
この発明は、かかる状況下なされたものであり、製造困
難な非常に薄い膜を要することなく、オフ電流の小さな
新しい自己整合非対称オフセット構造のＭＯ８型薄膜ト
ランジスタを提供しようとするものである。
難な非常に薄い膜を要することなく、オフ電流の小さな
新しい自己整合非対称オフセット構造のＭＯ８型薄膜ト
ランジスタを提供しようとするものである。
（ハ）課題を解決するための手段及び作用かくしてこの
発明によれば、基板上に形成された薄膜半導体層中に一
導電型のドレイン領域及びソース領域とこの間で設定さ
れる他導電型のチャンネル形成領域を有し、かつこのチ
ャンネル形成領域の上部及び／又は下部に絶縁層を介し
て当該領域幅に対応するゲート電極を備えると共に、上
記ドレイン領域及びソース領域に接続されるドレイン電
極及びソース電極を備えてなり、上記薄膜半導体層中の
チャンネル形成領域とソース領域とが隣接して自己整合
的に構成される一方、同チャンネル形成領域とドレイン
領域との間には、ドレインオフセット領域が自己整合的
に介設されてなるＭＯ８型薄膜トランジスタが提供され
る。
発明によれば、基板上に形成された薄膜半導体層中に一
導電型のドレイン領域及びソース領域とこの間で設定さ
れる他導電型のチャンネル形成領域を有し、かつこのチ
ャンネル形成領域の上部及び／又は下部に絶縁層を介し
て当該領域幅に対応するゲート電極を備えると共に、上
記ドレイン領域及びソース領域に接続されるドレイン電
極及びソース電極を備えてなり、上記薄膜半導体層中の
チャンネル形成領域とソース領域とが隣接して自己整合
的に構成される一方、同チャンネル形成領域とドレイン
領域との間には、ドレインオフセット領域が自己整合的
に介設されてなるＭＯ８型薄膜トランジスタが提供され
る。
この発明のＴＰＴ構造によれば、イ）ゲートとドレイン
との間のドレインオフセットによってドレインにおける
反転バイアス接合デプリーション領域での最大電界を減
少でき、口）電界エンハンスメント因子及びオフ電流を
減少させることができる。
との間のドレインオフセットによってドレインにおける
反転バイアス接合デプリーション領域での最大電界を減
少でき、口）電界エンハンスメント因子及びオフ電流を
減少させることができる。
また、自己整合的ソース形成によってソースの寄生抵抗
によるオン電流の低下を伴うことなくゲート電圧の直接
印加ができ、ざらにハ）ドレインオフセットが自己整合
され、上部ゲートとドレイン電極との分離が正確に設定
されるため、製造も簡略化される。
によるオン電流の低下を伴うことなくゲート電圧の直接
印加ができ、ざらにハ）ドレインオフセットが自己整合
され、上部ゲートとドレイン電極との分離が正確に設定
されるため、製造も簡略化される。
この発明の自己整合非対称ドレインオフセット＝７
構造のＭＯ８薄膜トランジスタのうち、シングルゲート
構造のものを第１図及び第２図に示した。
構造のものを第１図及び第２図に示した。
もちろんこの発明のＭＯ９ＴＦＴは、第３図に示される
ようにダブルゲート構造の乙のであってもよい。
ようにダブルゲート構造の乙のであってもよい。
またこの発明のトランジスタは、ＮＭＯ８型であっても
ＰＭＯ９型であってもよいが、以下、第２図に示すＰＭ
Ｏ８型を代表して説明する。
ＰＭＯ９型であってもよいが、以下、第２図に示すＰＭ
Ｏ８型を代表して説明する。
図に示されるごとく、この発明の一実施例のＰＭＯ８Ｔ
ＰＴにおいて、石英のごとき絶縁体又は半導体からなる
基板１上に、絶縁層２が成長又は堆積される。そして、
この絶縁層２上に半導体薄膜トランジスタ主要部３が蒸
着形成され、次いでＭＯＳゲート酸化膜４がＣＶＤ法又
は熱酸化によって形成される。酸化膜４にはコンタクト
ホール５゜５′が開口され、薄膜トランジスタ主要部３
は、これらコンタクトホールの位置においては高濃度の
ｐ型（Ｐ゛）にドープされている。
ＰＴにおいて、石英のごとき絶縁体又は半導体からなる
基板１上に、絶縁層２が成長又は堆積される。そして、
この絶縁層２上に半導体薄膜トランジスタ主要部３が蒸
着形成され、次いでＭＯＳゲート酸化膜４がＣＶＤ法又
は熱酸化によって形成される。酸化膜４にはコンタクト
ホール５゜５′が開口され、薄膜トランジスタ主要部３
は、これらコンタクトホールの位置においては高濃度の
ｐ型（Ｐ゛）にドープされている。
ポリシリコン又は金属からなる上部電極層は蒸着及びパ
ターン形成されて、ゲート、ソース及びドレイン電極６
，７．８を構成している。ゲート及びドレイン電極に重
なるようなフォトレジストマスクを用いることにより、
ボロンのイオン注入が行われ、第２図に示されるように
自己整合されたソースＳ及びドレインオフセット領域９
が形成される。そして、フォトレジストを除去し、さら
に低濃度のボロンのイオン注入を行うことにより、第１
図に示すように非対称ＬＤＤオフセット構造（ＬＤＤ領
域１０）が形成される。
ターン形成されて、ゲート、ソース及びドレイン電極６
，７．８を構成している。ゲート及びドレイン電極に重
なるようなフォトレジストマスクを用いることにより、
ボロンのイオン注入が行われ、第２図に示されるように
自己整合されたソースＳ及びドレインオフセット領域９
が形成される。そして、フォトレジストを除去し、さら
に低濃度のボロンのイオン注入を行うことにより、第１
図に示すように非対称ＬＤＤオフセット構造（ＬＤＤ領
域１０）が形成される。
かかるＴＰＴ構造の特徴は、イ）上部電極形状、口）ゲ
ートとドレイン間の低濃度ｐ型又はｎ型ドーピングのオ
フセット領域、ハ）コンタクトホールを介してのトレイ
ンの高濃度ドーピング及び二）高濃度ドープのソースを
伴うソース−ゲートの自己整合構造による、ソースの直
列抵抗の減少、である。
ートとドレイン間の低濃度ｐ型又はｎ型ドーピングのオ
フセット領域、ハ）コンタクトホールを介してのトレイ
ンの高濃度ドーピング及び二）高濃度ドープのソースを
伴うソース−ゲートの自己整合構造による、ソースの直
列抵抗の減少、である。
（ニ）実施例
以下、この発明の自己整合非対称ドレインオフセットＭ
Ｏ３ＴＦＴについてタプルゲートＴＰＴの製造実施例（
第４図（ａ）〜（ｇ））を参照して詳しく説明する。
Ｏ３ＴＦＴについてタプルゲートＴＰＴの製造実施例（
第４図（ａ）〜（ｇ））を参照して詳しく説明する。
まず、第４図（ａ）に示されるように、シリコン基板Ｉ
Ａ上に絶縁酸化膜層２Ａが成長又は堆積され、次いでＴ
ＰＴ下部ゲート電極６Ａ（ポリシリコン）が堆積されフ
ォトエツチングによりパターン形成される。
Ａ上に絶縁酸化膜層２Ａが成長又は堆積され、次いでＴ
ＰＴ下部ゲート電極６Ａ（ポリシリコン）が堆積されフ
ォトエツチングによりパターン形成される。
次いで、第４図（ｂ）に示されるように、酸化膜４Ａが
熱酸化又はＣＶＤ堆積により形成されてＴＰＴ下部ゲー
ト電極６Ａの誘電体が構成され、フォトエツチングによ
りコンタクトホール５′が開口される。そして、第４図
（ｃ）に示されるように、第２のポリシリコン層３Ａが
堆積されフォトエツチングによりパターン形成されてポ
リシリコン薄膜トランジスタ本体が構成される。
熱酸化又はＣＶＤ堆積により形成されてＴＰＴ下部ゲー
ト電極６Ａの誘電体が構成され、フォトエツチングによ
りコンタクトホール５′が開口される。そして、第４図
（ｃ）に示されるように、第２のポリシリコン層３Ａが
堆積されフォトエツチングによりパターン形成されてポ
リシリコン薄膜トランジスタ本体が構成される。
次いで、酸化膜４Ｂが熱酸化成長又はＣＶＤ堆積されて
上部電極の絶縁膜が構成され、他方のコンタクトホール
５がフォトエツチングにより開口される。このエツチン
グ後、第４図（ｄ）に示されるように、このフォトレジ
ストＩｆをマスクとして、イオン注入が行われ、典型的
にはボロンの注入量５ＸｌＯ’ζｃｍ−’程度のドーピ
ングがドレイン領域りとソース領域の一部になされる。
上部電極の絶縁膜が構成され、他方のコンタクトホール
５がフォトエツチングにより開口される。このエツチン
グ後、第４図（ｄ）に示されるように、このフォトレジ
ストＩｆをマスクとして、イオン注入が行われ、典型的
にはボロンの注入量５ＸｌＯ’ζｃｍ−’程度のドーピ
ングがドレイン領域りとソース領域の一部になされる。
このイオン注入の後、フォトレジスト１１は除去される
。
。
ただし、ドレインの高濃度ドーピングのためのイオン注
入は、酸化膜４Ｂのエツチングの前に行うことができ、
この場合酸化層を介してのイオン注入はチャンネリング
の防止に役立つ。
入は、酸化膜４Ｂのエツチングの前に行うことができ、
この場合酸化層を介してのイオン注入はチャンネリング
の防止に役立つ。
次いで、第４図（ｅ）に示すように、金属又は第３のポ
リシリコン層が堆積されフォトエツチングによってパタ
ーン化されて上部ゲート電極６Ｂ。
リシリコン層が堆積されフォトエツチングによってパタ
ーン化されて上部ゲート電極６Ｂ。
ソース電極７、ドレイン電極８が形成される。そして、
第９図（ｆ）に示されるようにドレイン−オフセット領
域９上にフォトレジストマスク１２が形成され、高濃度
のイオン注入（〜５Ｘ１０”ｃｍ−２）が行われて自己
整合ソース領域Ｓが形成される（第４図（ｒ′））。そ
の後、フォトレジストマスク１２が除去され、これによ
り、この発明の自己整合非対称ドレインオフセットＴＰ
Ｔの形成が完了する。
第９図（ｆ）に示されるようにドレイン−オフセット領
域９上にフォトレジストマスク１２が形成され、高濃度
のイオン注入（〜５Ｘ１０”ｃｍ−２）が行われて自己
整合ソース領域Ｓが形成される（第４図（ｒ′））。そ
の後、フォトレジストマスク１２が除去され、これによ
り、この発明の自己整合非対称ドレインオフセットＴＰ
Ｔの形成が完了する。
なお、この実施例においては、自己整合非対称ＬＤＤＴ
ＦＴ構造を構成するため、上記フォトレシストの除去工
程に続いて、第９図（ｇ）に示されるごとく、低濃度の
イオン注入がさらに行われている。この注入量は素子特
性に適合すべく調整され、通常、ボロンの場合、〜１０
”ｃｍ−”程度である。
ＦＴ構造を構成するため、上記フォトレシストの除去工
程に続いて、第９図（ｇ）に示されるごとく、低濃度の
イオン注入がさらに行われている。この注入量は素子特
性に適合すべく調整され、通常、ボロンの場合、〜１０
”ｃｍ−”程度である。
（ホ）発明の効果
ポリシリコンＴＰＴは安価で生産出来る素子であり、Ｌ
ＣＤ、ＳＲＡＭ及び３−Ｄ集積回路等で広く用いられて
いる。しかし、材料の欠陥密度の高さによって、単結晶
半導体によるトランジスタに比して非常にリークしやす
い。ポリシリコンＭＯ８−ＴＰＴにおけるこの電流リー
クの一つの原因は、ゲート電極から容量的に結合された
高電界に依るドレインＰ−Ｎ接合での電界増強生成−再
結合リークである。この発明による自己整合非対称ＬＤ
Ｄ構造及び自己整合非対称ドレイン構造により、この接
合電界及びオフ電流が減少されることとなる。
ＣＤ、ＳＲＡＭ及び３−Ｄ集積回路等で広く用いられて
いる。しかし、材料の欠陥密度の高さによって、単結晶
半導体によるトランジスタに比して非常にリークしやす
い。ポリシリコンＭＯ８−ＴＰＴにおけるこの電流リー
クの一つの原因は、ゲート電極から容量的に結合された
高電界に依るドレインＰ−Ｎ接合での電界増強生成−再
結合リークである。この発明による自己整合非対称ＬＤ
Ｄ構造及び自己整合非対称ドレイン構造により、この接
合電界及びオフ電流が減少されることとなる。
上記新規の構造において、ドレインとゲートは分離され
て電界強度、ひいてはオフ電流を減少さ仕る。
て電界強度、ひいてはオフ電流を減少さ仕る。
上部ゲート電極は、自己整合ソース領域を形成させ、ト
ランジスタのオン（駆動）電流を減少させるソースの寄
生直列抵抗を排除する。
ランジスタのオン（駆動）電流を減少させるソースの寄
生直列抵抗を排除する。
さらにゲート及びドレイン電極に重なるフォトレジスト
用マスクにより、ドレインオフセット領域は容易にかつ
正確に設定される。
用マスクにより、ドレインオフセット領域は容易にかつ
正確に設定される。
要約するに、この発明のＴＰＴ構造により、オフ電流が
小さく０Ｎ１０ＦＦ比が大きく素子特性の制御性のよい
ポリシリコンＭＯ９ＴＦＴの実現により歩留りの改善と
低コスト化を可能とする。
小さく０Ｎ１０ＦＦ比が大きく素子特性の制御性のよい
ポリシリコンＭＯ９ＴＦＴの実現により歩留りの改善と
低コスト化を可能とする。
第１図〜第３図は、各々この発明の薄膜トランジスタの
実施例を示す構成説明図、第４図は同じく製造工程を示
す構成説明図、第５図は従来のＭｏＳ型薄膜トランジス
タの基本構造を示す説明図、第６図〜第８図は同じ〈従
来のＭｏＳ型薄膜トランジスタの具体的構造を各々示す
説明図である。 ■・ ・・基板、ＩＡ・・・・・シリコン基板、２・・
・・・・絶縁膜層、２人・・・絶縁酸化膜層、３・・・
・半導体薄膜トランジスタボディー３Ａ・・・・・・第
２ポリシリコン層、４・・・・・酸化膜、４Ａ、４Ｂ・
・・・・・酸化膜、５５′・・・・コンタクトホール、 ６・・・・・・ゲート電極、 ６Ａ・・・・・・ＴＰＴ下部ゲート電極、６Ｂ・・・・
・ＴＰＴ上部ゲート電極、７・・・・・ソース電極、８
・・・・・ドレイン電極、９・・・・・・ドレイン−オ
フセット領域、１０・・・・・・ＬＤＤ領域、 １１・・・・・フォトレジスト、 １２・・・・フォトレジストマスク。 ′ｉｉ 口 手続補正書動式） ■ 事件の表示 平成 ２年特許願第１１３８３３号 ２、発明の名称 ＭＯ８型薄膜トランジスタ ３、補正をする者 事件との関係 特許出願人 住 所 大阪市阿倍野区長池町２２番２２号名 称
（５０４）シャープ株式会社代表者 辻 晴
雄 ４、代理人 住所 〒５３０ 大阪市北区西天満５丁目１ ３クオーター・ワンビル ６、補正の対象 明細書の「発明の詳細な説明」の欄及び図面補正の内容
実施例を示す構成説明図、第４図は同じく製造工程を示
す構成説明図、第５図は従来のＭｏＳ型薄膜トランジス
タの基本構造を示す説明図、第６図〜第８図は同じ〈従
来のＭｏＳ型薄膜トランジスタの具体的構造を各々示す
説明図である。 ■・ ・・基板、ＩＡ・・・・・シリコン基板、２・・
・・・・絶縁膜層、２人・・・絶縁酸化膜層、３・・・
・半導体薄膜トランジスタボディー３Ａ・・・・・・第
２ポリシリコン層、４・・・・・酸化膜、４Ａ、４Ｂ・
・・・・・酸化膜、５５′・・・・コンタクトホール、 ６・・・・・・ゲート電極、 ６Ａ・・・・・・ＴＰＴ下部ゲート電極、６Ｂ・・・・
・ＴＰＴ上部ゲート電極、７・・・・・ソース電極、８
・・・・・ドレイン電極、９・・・・・・ドレイン−オ
フセット領域、１０・・・・・・ＬＤＤ領域、 １１・・・・・フォトレジスト、 １２・・・・フォトレジストマスク。 ′ｉｉ 口 手続補正書動式） ■ 事件の表示 平成 ２年特許願第１１３８３３号 ２、発明の名称 ＭＯ８型薄膜トランジスタ ３、補正をする者 事件との関係 特許出願人 住 所 大阪市阿倍野区長池町２２番２２号名 称
（５０４）シャープ株式会社代表者 辻 晴
雄 ４、代理人 住所 〒５３０ 大阪市北区西天満５丁目１ ３クオーター・ワンビル ６、補正の対象 明細書の「発明の詳細な説明」の欄及び図面補正の内容
Claims (1)
- １、基板上に形成された薄膜半導体層中に一導電型のド
レイン領域及びソース領域とこの間で設定される他導電
型のチャンネル形成領域を有し、かつこのチャンネル形
成領域の上部及び／又は下部に絶縁層を介して当該領域
幅に対応するゲート電極を備えると共に、上記ドレイン
領域及びソース領域に接続されるドレイン電極及びソー
ス電極を備えてなり、上記薄膜半導体層中のチャンネル
形成領域とソース領域とが隣接して自己整合的に構成さ
れる一方、同チャンネル形成領域とドレイン領域との間
には、ドレインオフセット領域が自己整合的に介設され
てなるＭＯＳ型薄膜トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11383390A JP2502787B2 (ja) | 1990-04-27 | 1990-04-27 | Ｍｏｓ型薄膜トランジスタの製造方法 |
| EP19910303246 EP0457434B1 (en) | 1990-04-27 | 1991-04-11 | MOS thin film transistor having a drain offset region |
| DE1991614906 DE69114906T2 (de) | 1990-04-27 | 1991-04-11 | Dünnfilmtransistor mit einer Drainversatzzone. |
| US07/899,932 US5198379A (en) | 1990-04-27 | 1992-06-17 | Method of making a MOS thin film transistor with self-aligned asymmetrical structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11383390A JP2502787B2 (ja) | 1990-04-27 | 1990-04-27 | Ｍｏｓ型薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410660A true JPH0410660A (ja) | 1992-01-14 |
| JP2502787B2 JP2502787B2 (ja) | 1996-05-29 |
Family
ID=14622189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11383390A Expired - Fee Related JP2502787B2 (ja) | 1990-04-27 | 1990-04-27 | Ｍｏｓ型薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0457434B1 (ja) |
| JP (1) | JP2502787B2 (ja) |
| DE (1) | DE69114906T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729036A (en) * | 1993-08-31 | 1998-03-17 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit transistor having drain junction offset |
| KR100238193B1 (ko) * | 1992-03-14 | 2000-01-15 | 윤종용 | 박막 트랜지스터와 그 제조 방법 |
| US6188111B1 (en) | 1997-03-31 | 2001-02-13 | Nec Corporation | Dual gate semiconductor device for shortening channel length |
| JP2003069027A (ja) * | 2001-08-24 | 2003-03-07 | Semiconductor Energy Lab Co Ltd | 評価用素子群、評価用素子群の作製方法、半導体装置の評価方法及び半導体装置 |
| JP2016189475A (ja) * | 2011-04-06 | 2016-11-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2019182086A1 (ja) * | 2018-03-22 | 2019-09-26 | 国立研究開発法人産業技術総合研究所 | トンネル電界効果トランジスタ及びその設計方法 |
| JP2021121023A (ja) * | 2010-01-22 | 2021-08-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04334054A (ja) * | 1991-05-09 | 1992-11-20 | Mitsubishi Electric Corp | 半導体装置、電界効果トランジスタおよびその製造方法 |
| EP0565231A3 (en) * | 1992-03-31 | 1996-11-20 | Sgs Thomson Microelectronics | Method of fabricating a polysilicon thin film transistor |
| JP3254007B2 (ja) * | 1992-06-09 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 薄膜状半導体装置およびその作製方法 |
| EP0589478B1 (en) * | 1992-09-25 | 1999-11-17 | Sony Corporation | Liquid crystal display device |
| US5348897A (en) * | 1992-12-01 | 1994-09-20 | Paradigm Technology, Inc. | Transistor fabrication methods using overlapping masks |
| US5374572A (en) * | 1993-07-22 | 1994-12-20 | Motorola, Inc. | Method of forming a transistor having an offset channel section |
| FR2911004B1 (fr) | 2006-12-28 | 2009-05-15 | Commissariat Energie Atomique | Procede de realisation de transistors a double-grille asymetriques permettant la realisation de transistors a double-grille asymetriques et symetriques sur un meme substrat |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4232327A (en) * | 1978-11-13 | 1980-11-04 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
| US4312680A (en) * | 1980-03-31 | 1982-01-26 | Rca Corporation | Method of manufacturing submicron channel transistors |
| US4751196A (en) * | 1985-04-01 | 1988-06-14 | Motorola Inc. | High voltage thin film transistor on PLZT and method of manufacture thereof |
-
1990
- 1990-04-27 JP JP11383390A patent/JP2502787B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-11 DE DE1991614906 patent/DE69114906T2/de not_active Expired - Fee Related
- 1991-04-11 EP EP19910303246 patent/EP0457434B1/en not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238193B1 (ko) * | 1992-03-14 | 2000-01-15 | 윤종용 | 박막 트랜지스터와 그 제조 방법 |
| US5729036A (en) * | 1993-08-31 | 1998-03-17 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit transistor having drain junction offset |
| US6188111B1 (en) | 1997-03-31 | 2001-02-13 | Nec Corporation | Dual gate semiconductor device for shortening channel length |
| JP2003069027A (ja) * | 2001-08-24 | 2003-03-07 | Semiconductor Energy Lab Co Ltd | 評価用素子群、評価用素子群の作製方法、半導体装置の評価方法及び半導体装置 |
| JP2021121023A (ja) * | 2010-01-22 | 2021-08-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022167961A (ja) * | 2010-01-22 | 2022-11-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016189475A (ja) * | 2011-04-06 | 2016-11-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9960278B2 (en) | 2011-04-06 | 2018-05-01 | Yuhei Sato | Manufacturing method of semiconductor device |
| WO2019182086A1 (ja) * | 2018-03-22 | 2019-09-26 | 国立研究開発法人産業技術総合研究所 | トンネル電界効果トランジスタ及びその設計方法 |
| JPWO2019182086A1 (ja) * | 2018-03-22 | 2021-02-12 | 国立研究開発法人産業技術総合研究所 | トンネル電界効果トランジスタ及びその設計方法 |
| US11233131B2 (en) | 2018-03-22 | 2022-01-25 | National Institute Of Advanced Industrial Science And Technology | Tunnel field-effect transistor and method for designing same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69114906D1 (de) | 1996-01-11 |
| DE69114906T2 (de) | 1996-05-23 |
| JP2502787B2 (ja) | 1996-05-29 |
| EP0457434A1 (en) | 1991-11-21 |
| EP0457434B1 (en) | 1995-11-29 |
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