JPH05211334A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH05211334A JPH05211334A JP480792A JP480792A JPH05211334A JP H05211334 A JPH05211334 A JP H05211334A JP 480792 A JP480792 A JP 480792A JP 480792 A JP480792 A JP 480792A JP H05211334 A JPH05211334 A JP H05211334A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- deposited
- oxide film
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 絶縁膜上の多結晶シリコン薄膜トランジスタ
の漏れ電流を制御し、移動度を向上させる。 【構成】 石英基板５７上に酸化シリコン膜６２を堆積
し、下部ゲート電極７２を形成する。この上に、核発生
を促す膜でありゲート絶縁膜でもある窒化酸化シリコン
膜６７を堆積しその上に窒化シリコン膜７７を堆積し、
チャネル中央部の窒化シリコン膜７７をエッチングす
る。この上に非晶質シリコン膜を堆積し、６００℃、１
０時間の熱処理により多結晶シリコン膜８２とする。熱
処理のときチャネル中央部でのみ核発生するのでチャネ
ル部に粒界が発生せず、漏れ電流が１桁以上低減され、
移動度が増加した。短チャネル効果も０．５μｍまで抑
制された。
の漏れ電流を制御し、移動度を向上させる。 【構成】 石英基板５７上に酸化シリコン膜６２を堆積
し、下部ゲート電極７２を形成する。この上に、核発生
を促す膜でありゲート絶縁膜でもある窒化酸化シリコン
膜６７を堆積しその上に窒化シリコン膜７７を堆積し、
チャネル中央部の窒化シリコン膜７７をエッチングす
る。この上に非晶質シリコン膜を堆積し、６００℃、１
０時間の熱処理により多結晶シリコン膜８２とする。熱
処理のときチャネル中央部でのみ核発生するのでチャネ
ル部に粒界が発生せず、漏れ電流が１桁以上低減され、
移動度が増加した。短チャネル効果も０．５μｍまで抑
制された。
Description
【０００１】
【産業上の利用分野】本発明は絶縁膜上のＭＯＳ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型
半導体装置の製造方法に関する。
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型
半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の報告されてきた下部ゲート型薄膜
トランジスタの構造（Ｍ．Ａｎｄｏ，Ｔ．Ｏｋａｚａｗ
ａ，Ｈ．Ｆｕｒｕｔａ，Ｍ．Ｏｈｋａｗａ，Ｊ．Ｍｏｎ
ｄｅｎ，Ｎ．Ｋｏｄａｍａ，Ｋ．Ａｂｅ，Ｈ．Ｉｓｈｉ
ｈａｒａ，Ｉ．Ｓａｓａｋｉ；Ｓｙｍｐｏｓｉｕｍ ｏ
ｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ．（Ｔｏｋｙｏ １
９８８）１９８８，ｐ．４９．，あるいはＪ．Ｐ．Ｃｏ
ｌｉｎｇｅ ａｎｄ Ｅ．Ｄｅｍｏｕｌｉｎ；ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，
ｖｏｌ ＥＤＬ−２，Ｎｏ１０，ｐ．２５０（１９８
１）参照）を図６に示す。この製造方法は、シリコン基
板１０５上に酸化シリコン膜１１０を形成後、導電性膜
を堆積する。導電性膜は例えば不純物を高濃度にドープ
した多結晶シリコン膜である。この導電性膜をパターニ
ングして下部ゲート電極１２０を形成した後、ゲート絶
縁膜１２５となる二酸化シリコン膜を堆積する。その上
に薄い多結晶シリコン膜１３０を堆積して活性領域を形
成する。図６（ａ）はその状態を示しているが、この多
結晶シリコン膜１３０は粒径が大きい方がトランジスタ
の漏れ電流が小さく、移動度が大きい。そのため非晶質
シリコン膜をまず堆積し、６００℃前後の温度で長時間
熱処理し、多結晶化する方法が用いられることが多い。
このようにして形成された多結晶シリコン膜１３０に例
えばフォトレジスト膜（図示せず）をマスクにして部分
的に高濃度に不純物イオン１３５をイオン注入してソー
ス領域１４０及びドレイン領域１４５を形成する。その
熱処理により不純物の活性化を行い図６（ｂ）に示した
下部ゲート型薄膜トランジスタの基本構造を形成する。
この構造は活性領域の下にゲート電極があるため下部ゲ
ート型と呼ばれる。活性領域となる多結晶シリコン膜１
３０とゲート電極１２０の作製順序を入れ換えれば通常
の上部ゲート型を形成することがきる。
トランジスタの構造（Ｍ．Ａｎｄｏ，Ｔ．Ｏｋａｚａｗ
ａ，Ｈ．Ｆｕｒｕｔａ，Ｍ．Ｏｈｋａｗａ，Ｊ．Ｍｏｎ
ｄｅｎ，Ｎ．Ｋｏｄａｍａ，Ｋ．Ａｂｅ，Ｈ．Ｉｓｈｉ
ｈａｒａ，Ｉ．Ｓａｓａｋｉ；Ｓｙｍｐｏｓｉｕｍ ｏ
ｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ．（Ｔｏｋｙｏ １
９８８）１９８８，ｐ．４９．，あるいはＪ．Ｐ．Ｃｏ
ｌｉｎｇｅ ａｎｄ Ｅ．Ｄｅｍｏｕｌｉｎ；ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，
ｖｏｌ ＥＤＬ−２，Ｎｏ１０，ｐ．２５０（１９８
１）参照）を図６に示す。この製造方法は、シリコン基
板１０５上に酸化シリコン膜１１０を形成後、導電性膜
を堆積する。導電性膜は例えば不純物を高濃度にドープ
した多結晶シリコン膜である。この導電性膜をパターニ
ングして下部ゲート電極１２０を形成した後、ゲート絶
縁膜１２５となる二酸化シリコン膜を堆積する。その上
に薄い多結晶シリコン膜１３０を堆積して活性領域を形
成する。図６（ａ）はその状態を示しているが、この多
結晶シリコン膜１３０は粒径が大きい方がトランジスタ
の漏れ電流が小さく、移動度が大きい。そのため非晶質
シリコン膜をまず堆積し、６００℃前後の温度で長時間
熱処理し、多結晶化する方法が用いられることが多い。
このようにして形成された多結晶シリコン膜１３０に例
えばフォトレジスト膜（図示せず）をマスクにして部分
的に高濃度に不純物イオン１３５をイオン注入してソー
ス領域１４０及びドレイン領域１４５を形成する。その
熱処理により不純物の活性化を行い図６（ｂ）に示した
下部ゲート型薄膜トランジスタの基本構造を形成する。
この構造は活性領域の下にゲート電極があるため下部ゲ
ート型と呼ばれる。活性領域となる多結晶シリコン膜１
３０とゲート電極１２０の作製順序を入れ換えれば通常
の上部ゲート型を形成することがきる。
【０００３】
【発明が解決しようとする課題】このように形成された
薄膜トランジスタの活性領域は多結晶であり、粒界や欠
陥が存在するため単結晶シリコンに比べて漏れ電流が３
桁以上悪く移動度も１桁程度低い。従来水素雰囲気中で
の加熱（４００℃程度）や水素プラズマ処理が行われて
きた。しかしｐチャネルトランジスタ特性として得られ
た結果は、チャネル幅１μｍ、ドレイン電圧−５Ｖの条
件下で、漏れ電流１ｐＡ、移動度２０ｃｍ2 ／Ｖ・ｓで
あった。より微細化、高速化の要求されるＳＲＡＭ（Ｓ
ｔａｔｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）や液晶パネル用薄膜トランジスタに用いるには、さ
らに漏れ電流の１桁以上の低減と移動度の向上が必要で
あった。
薄膜トランジスタの活性領域は多結晶であり、粒界や欠
陥が存在するため単結晶シリコンに比べて漏れ電流が３
桁以上悪く移動度も１桁程度低い。従来水素雰囲気中で
の加熱（４００℃程度）や水素プラズマ処理が行われて
きた。しかしｐチャネルトランジスタ特性として得られ
た結果は、チャネル幅１μｍ、ドレイン電圧−５Ｖの条
件下で、漏れ電流１ｐＡ、移動度２０ｃｍ2 ／Ｖ・ｓで
あった。より微細化、高速化の要求されるＳＲＡＭ（Ｓ
ｔａｔｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）や液晶パネル用薄膜トランジスタに用いるには、さ
らに漏れ電流の１桁以上の低減と移動度の向上が必要で
あった。
【０００４】
【課題を解決するための手段】本発明は非晶質シリコン
膜を堆積する下地または堆積後非晶質シリコン膜上に窒
化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜の
３種類の膜のうち少なくとも２種類の膜をパターン状に
直接接触するように形成することを特徴とする。
膜を堆積する下地または堆積後非晶質シリコン膜上に窒
化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜の
３種類の膜のうち少なくとも２種類の膜をパターン状に
直接接触するように形成することを特徴とする。
【０００５】
【作用】多結晶シリコン膜中には粒界があるため、不純
物の偏析やキャリアの移動度の劣化が生じる。従来の方
法である非晶質シリコン膜を低温（６００℃程度）で熱
処理し多結晶化する最大１から２μｍの粒径を持つ多結
晶シリコン膜が得られていたが、その核発生場所は制御
する事ができなかった。非晶質シリコン膜に直接接する
膜が酸化シリコン膜より窒化酸化シリコン膜、窒化酸化
シリコン膜より窒化シリコン膜の方が非晶質シリコン膜
中の核発生率が低い。そこで非晶質シリコン膜を堆積す
る下地または堆積後非晶質シリコン上に窒化シリコン膜
と酸化シリコン膜または窒化酸化シリコン膜からなる絶
縁膜を形成する。酸化シリコン膜または窒化酸化シリコ
ン膜はチャネル中心付近に形成する。するとその後、非
晶質シリコン膜を熱処理により多結晶化する時にチャネ
ル中央部にのみ核発生するため、チャネル部に粒界の存
在しない多結晶シリコン膜を形成できる。あるいは酸化
シリコン膜または窒化酸化シリコン膜はゲート側壁部に
または非晶質シリコン堆積後のゲート側壁部に形成す
る。その後の非晶質シリコン膜を熱処理により多結晶化
する時にゲート側壁部にのみ核発生するため、チャネル
部のドレイン近傍に粒界の存在しない多結晶シリコン膜
を形成できる。
物の偏析やキャリアの移動度の劣化が生じる。従来の方
法である非晶質シリコン膜を低温（６００℃程度）で熱
処理し多結晶化する最大１から２μｍの粒径を持つ多結
晶シリコン膜が得られていたが、その核発生場所は制御
する事ができなかった。非晶質シリコン膜に直接接する
膜が酸化シリコン膜より窒化酸化シリコン膜、窒化酸化
シリコン膜より窒化シリコン膜の方が非晶質シリコン膜
中の核発生率が低い。そこで非晶質シリコン膜を堆積す
る下地または堆積後非晶質シリコン上に窒化シリコン膜
と酸化シリコン膜または窒化酸化シリコン膜からなる絶
縁膜を形成する。酸化シリコン膜または窒化酸化シリコ
ン膜はチャネル中心付近に形成する。するとその後、非
晶質シリコン膜を熱処理により多結晶化する時にチャネ
ル中央部にのみ核発生するため、チャネル部に粒界の存
在しない多結晶シリコン膜を形成できる。あるいは酸化
シリコン膜または窒化酸化シリコン膜はゲート側壁部に
または非晶質シリコン堆積後のゲート側壁部に形成す
る。その後の非晶質シリコン膜を熱処理により多結晶化
する時にゲート側壁部にのみ核発生するため、チャネル
部のドレイン近傍に粒界の存在しない多結晶シリコン膜
を形成できる。
【０００６】
【実施例】次に本発明を実施例により説明する。図１
（ａ）は本発明の第１実施例の作製プロセスを説明する
ための断面図である。シリコン基板６上に窒化シリコン
膜１１を形成後、酸化シリコン膜を堆積する。パターニ
ングによりチャネル部中央にのみ酸化シリコン膜を残
し、酸化シリコン膜１６を形成する。この上に非晶質シ
リコン膜を５０ｎｍ堆積し、６００℃の温度で１０時間
熱処理を行い、活性領域となる薄い多結晶シリコン膜３
１を固相成長により形成する。この上に厚さ４０ｎｍの
ゲート酸化シリコン膜２６を堆積した。熱酸化法により
ゲート酸化シリコン膜を形成した試料も同時に作製し
た。このうえに不純物を高濃度にドープした多結晶シリ
コン膜を堆積し、パターニングにより上部ゲート電極２
１を形成する。この状態を示したのが図１（ａ）であ
る。この後ゲート電極２１をマスクにしてソース、ドレ
イン部にホウ素イオン４９を１×１０1 5 ｃｍ- 2 注入
した後、不純物の活性化を行った。この後配線形成、カ
バー膜形成を行った。
（ａ）は本発明の第１実施例の作製プロセスを説明する
ための断面図である。シリコン基板６上に窒化シリコン
膜１１を形成後、酸化シリコン膜を堆積する。パターニ
ングによりチャネル部中央にのみ酸化シリコン膜を残
し、酸化シリコン膜１６を形成する。この上に非晶質シ
リコン膜を５０ｎｍ堆積し、６００℃の温度で１０時間
熱処理を行い、活性領域となる薄い多結晶シリコン膜３
１を固相成長により形成する。この上に厚さ４０ｎｍの
ゲート酸化シリコン膜２６を堆積した。熱酸化法により
ゲート酸化シリコン膜を形成した試料も同時に作製し
た。このうえに不純物を高濃度にドープした多結晶シリ
コン膜を堆積し、パターニングにより上部ゲート電極２
１を形成する。この状態を示したのが図１（ａ）であ
る。この後ゲート電極２１をマスクにしてソース、ドレ
イン部にホウ素イオン４９を１×１０1 5 ｃｍ- 2 注入
した後、不純物の活性化を行った。この後配線形成、カ
バー膜形成を行った。
【０００７】以上のようにして形成したｐ型トランジス
タでは、ゲート幅１μｍ、ドレイン電圧−５Ｖの条件で
漏れ電流は、０．１ｐＡとなり、同時に作製した通常の
多結晶化法で作製したｐ型トランジスタの漏れ電流１ｐ
Ａに比べると１桁改善できた。またゲート酸化シリコン
膜に熱酸化法と、化学堆積法を用いて形成した場合の移
動度は、それぞれ５０、４０ｃｍ2 ／Ｖ・ｓであり通常
の作製法の２０ｃｍ2／Ｖ・ｓと比べて２から２．５倍
改善された。
タでは、ゲート幅１μｍ、ドレイン電圧−５Ｖの条件で
漏れ電流は、０．１ｐＡとなり、同時に作製した通常の
多結晶化法で作製したｐ型トランジスタの漏れ電流１ｐ
Ａに比べると１桁改善できた。またゲート酸化シリコン
膜に熱酸化法と、化学堆積法を用いて形成した場合の移
動度は、それぞれ５０、４０ｃｍ2 ／Ｖ・ｓであり通常
の作製法の２０ｃｍ2／Ｖ・ｓと比べて２から２．５倍
改善された。
【０００８】図２は本発明の第２実施例の作製プロセス
を示すための縦断面図である。この例は下部ゲート型ｎ
型トランジスタに適応したものである。従来例と同様に
石英基板５７上に酸化シリコン膜６２を堆積する。後工
程は従来例と同様に、酸化シリコン膜６２上に不純物を
高濃度ドープした多結晶シリコン膜を堆積し、パターニ
ングを行って下部ゲート電極７２を形成する。この上に
核発生を促す膜でありゲート絶縁膜でもある窒化酸化シ
リコン膜６７を堆積する。さらにチャネル部以外で核発
生しないように窒化シリコン膜７７を堆積した後パター
ニングによりチャネル中央部の窒化シリコン膜をエッチ
ングして下地窒化酸化シリコン膜６７を露出させる。そ
れによってチャネル中央部にのみ核発生させることがで
きる。この窒化シリコン膜７７は部分的にゲート絶縁膜
の役割も果たしている。この上に非晶質シリコン膜を堆
積し、６００℃で１０時間の熱処理を行い多結晶化し
て、活性領域である薄い多結晶シリコン膜８２を固相成
長によって形成した。その後、新たにパターニングした
フォトレジスト膜９９をマスクにして部分的にヒ素イオ
ン５０を１×１０1 5 ｃｍ- 2 注入してソース領域、ド
レイン領域を形成する。この様子を図２（ｂ）に示す。
熱処理により不純物を活性化した状態を図２（ｃ）に示
す。この後通常の製造工程と同様にしてカバー窒化シリ
コン膜形成、配線形成を行った。
を示すための縦断面図である。この例は下部ゲート型ｎ
型トランジスタに適応したものである。従来例と同様に
石英基板５７上に酸化シリコン膜６２を堆積する。後工
程は従来例と同様に、酸化シリコン膜６２上に不純物を
高濃度ドープした多結晶シリコン膜を堆積し、パターニ
ングを行って下部ゲート電極７２を形成する。この上に
核発生を促す膜でありゲート絶縁膜でもある窒化酸化シ
リコン膜６７を堆積する。さらにチャネル部以外で核発
生しないように窒化シリコン膜７７を堆積した後パター
ニングによりチャネル中央部の窒化シリコン膜をエッチ
ングして下地窒化酸化シリコン膜６７を露出させる。そ
れによってチャネル中央部にのみ核発生させることがで
きる。この窒化シリコン膜７７は部分的にゲート絶縁膜
の役割も果たしている。この上に非晶質シリコン膜を堆
積し、６００℃で１０時間の熱処理を行い多結晶化し
て、活性領域である薄い多結晶シリコン膜８２を固相成
長によって形成した。その後、新たにパターニングした
フォトレジスト膜９９をマスクにして部分的にヒ素イオ
ン５０を１×１０1 5 ｃｍ- 2 注入してソース領域、ド
レイン領域を形成する。この様子を図２（ｂ）に示す。
熱処理により不純物を活性化した状態を図２（ｃ）に示
す。この後通常の製造工程と同様にしてカバー窒化シリ
コン膜形成、配線形成を行った。
【０００９】この第２例のトランジスタを測定したとこ
ろ、漏れ電流は０．０８ｐＡとなり同時に作製した通常
の多結晶シリコントランジスタの０．９ｐＡより１桁以
上改善された。移動度は３５ｃｍ2 ／Ｖ・ｓとなり通常
の多結晶シリコントランジスタの２５ｃｍ2 ／Ｖ・ｓよ
り改善された。
ろ、漏れ電流は０．０８ｐＡとなり同時に作製した通常
の多結晶シリコントランジスタの０．９ｐＡより１桁以
上改善された。移動度は３５ｃｍ2 ／Ｖ・ｓとなり通常
の多結晶シリコントランジスタの２５ｃｍ2 ／Ｖ・ｓよ
り改善された。
【００１０】図３は本発明の第３実施例を示した図面で
ある。この例は、下部ゲート型ｎ型トランジスタに適応
したものである。第２実施例と異なる点は窒化シリコン
膜１７７上の酸化シリコン膜をゲート側壁部に設けた点
である。作成手順は図２と同様にガラス基板１５７の上
に窒化シリコン膜１６２を形成後、その上に不純物を高
濃度ドープした多結晶シリコン膜を堆積し、パターニン
グを行って下部ゲート電極１７２を形成する。この上に
ゲート絶縁膜となる窒化シリコン膜１７７を堆積する。
その後熱酸化法により窒化シリコン膜表面に酸化シリコ
ン膜１６７を形成する。次に異方性イオンエッチング法
にて表面酸化膜のエッチングを行う。この様子を図３
（ｂ）に示す。この時、基板を傾け、ゲートのドレイン
側面のみに酸化シリコン膜１６８が残るようエッチング
を行う。別の方法として図４にて説明するように側壁部
にのみ酸化シリコン膜が残る条件でエッチングを行い、
その後レジストマスクを形成して不要な酸化シリコン膜
をエッチングする。この結果ゲートのドレイン側面のみ
に酸化シリコン膜１６８が残る。この上に非晶質シリコ
ン膜を堆積し、６００℃で１２時間の熱処理を行い多結
晶化して、活性領域である薄い多結晶シリコン膜１８２
を形成した。このときゲート側壁部の酸化シリコン膜１
６８上にのみ核発生するので、チャネル部のドレイン近
傍に粒界が発生しない。その後、新たにパターニングし
たフォトレジスト膜をマスクにして部分的にリンイオン
を１×１０1 5 ｃｍ- 2 注入してソース領域１９２、ド
レイン領域１９７を形成する。熱処理により不純物を活
性化した状態を図３（ｃ）に示す。この後通常の製造工
程と同様にしてカバー窒化シリコン膜形成、配線形成を
行った。
ある。この例は、下部ゲート型ｎ型トランジスタに適応
したものである。第２実施例と異なる点は窒化シリコン
膜１７７上の酸化シリコン膜をゲート側壁部に設けた点
である。作成手順は図２と同様にガラス基板１５７の上
に窒化シリコン膜１６２を形成後、その上に不純物を高
濃度ドープした多結晶シリコン膜を堆積し、パターニン
グを行って下部ゲート電極１７２を形成する。この上に
ゲート絶縁膜となる窒化シリコン膜１７７を堆積する。
その後熱酸化法により窒化シリコン膜表面に酸化シリコ
ン膜１６７を形成する。次に異方性イオンエッチング法
にて表面酸化膜のエッチングを行う。この様子を図３
（ｂ）に示す。この時、基板を傾け、ゲートのドレイン
側面のみに酸化シリコン膜１６８が残るようエッチング
を行う。別の方法として図４にて説明するように側壁部
にのみ酸化シリコン膜が残る条件でエッチングを行い、
その後レジストマスクを形成して不要な酸化シリコン膜
をエッチングする。この結果ゲートのドレイン側面のみ
に酸化シリコン膜１６８が残る。この上に非晶質シリコ
ン膜を堆積し、６００℃で１２時間の熱処理を行い多結
晶化して、活性領域である薄い多結晶シリコン膜１８２
を形成した。このときゲート側壁部の酸化シリコン膜１
６８上にのみ核発生するので、チャネル部のドレイン近
傍に粒界が発生しない。その後、新たにパターニングし
たフォトレジスト膜をマスクにして部分的にリンイオン
を１×１０1 5 ｃｍ- 2 注入してソース領域１９２、ド
レイン領域１９７を形成する。熱処理により不純物を活
性化した状態を図３（ｃ）に示す。この後通常の製造工
程と同様にしてカバー窒化シリコン膜形成、配線形成を
行った。
【００１１】この第３例のトランジスタを測定したこ
ろ、漏れ電流は０．０９ｐＡとなり同時に作製した通常
の多結晶シリコントランジスタの０．９ｐＡより１桁改
善された。移動度は４０ｃｍ2 ／Ｖ・ｓとなり通常の多
結晶シリコントランジスタの２５ｃｍ2 ／Ｖ・ｓより改
善された。
ろ、漏れ電流は０．０９ｐＡとなり同時に作製した通常
の多結晶シリコントランジスタの０．９ｐＡより１桁改
善された。移動度は４０ｃｍ2 ／Ｖ・ｓとなり通常の多
結晶シリコントランジスタの２５ｃｍ2 ／Ｖ・ｓより改
善された。
【００１２】図４は本発明の第４実施例を示した図面で
ある。この例は、下部ゲート型ｎ型トランジスタに適応
したものである。第３実施例と異なる点は窒化シリコン
膜２２７上の酸化シリコン膜を両端のゲート側壁部に設
けた点である。作製手順は図２と同様にガラス基板２０
７の上に窒化シリコン膜２１２を形成後、その上に不純
物を高濃度ドープした多結晶シリコン膜を堆積し、パタ
ーニングを行って下部ゲート電極２２２を形成する。こ
の上にゲート絶縁膜となる窒化シリコン膜２２７を堆積
する。その後熱酸化法により窒化シリコン膜表面に酸化
シリコン膜２１７を形成する。次に異方性イオンエッチ
ング法にて表面酸化膜のエッチングを行う。この様子を
図４（ｂ）に示す。この時、ゲートの両側面に酸化シリ
コン膜２１８が残るようエッチングを行う。この上に非
晶質シリコン膜を堆積し、６００℃で２０時間の熱処理
を行い多結晶化して、活性領域である薄い多結晶シリコ
ン膜２３２を形成した。このときドレイン近傍に粒界が
生じることはない。その後、新たにパターニングしたフ
ォトレジスト膜をマスクにして部分的にリンイオンを１
×１０1 5 ｃｍ- 2 注入してソース領域２４２、ドレイ
ン領域２４７を形成する。熱処理により不純物を活性化
した状態を図４（ｃ）に示す。この後通常の製造工程と
同様にしてカバー窒化シリコン膜形成、配線形成を行っ
た。
ある。この例は、下部ゲート型ｎ型トランジスタに適応
したものである。第３実施例と異なる点は窒化シリコン
膜２２７上の酸化シリコン膜を両端のゲート側壁部に設
けた点である。作製手順は図２と同様にガラス基板２０
７の上に窒化シリコン膜２１２を形成後、その上に不純
物を高濃度ドープした多結晶シリコン膜を堆積し、パタ
ーニングを行って下部ゲート電極２２２を形成する。こ
の上にゲート絶縁膜となる窒化シリコン膜２２７を堆積
する。その後熱酸化法により窒化シリコン膜表面に酸化
シリコン膜２１７を形成する。次に異方性イオンエッチ
ング法にて表面酸化膜のエッチングを行う。この様子を
図４（ｂ）に示す。この時、ゲートの両側面に酸化シリ
コン膜２１８が残るようエッチングを行う。この上に非
晶質シリコン膜を堆積し、６００℃で２０時間の熱処理
を行い多結晶化して、活性領域である薄い多結晶シリコ
ン膜２３２を形成した。このときドレイン近傍に粒界が
生じることはない。その後、新たにパターニングしたフ
ォトレジスト膜をマスクにして部分的にリンイオンを１
×１０1 5 ｃｍ- 2 注入してソース領域２４２、ドレイ
ン領域２４７を形成する。熱処理により不純物を活性化
した状態を図４（ｃ）に示す。この後通常の製造工程と
同様にしてカバー窒化シリコン膜形成、配線形成を行っ
た。
【００１３】この第４例のトランジスタを測定したとこ
ろ、漏れ電流は０．０８ｐＡとなり同時に作製した通常
の多結晶シリコントランジスタの０．９ｐＡより１桁改
善された。移動度は４５ｃｍ2 ／Ｖ・ｓとなり通常の多
結晶シリコントランジスタの２５ｃｍ2 ／Ｖ・ｓより改
善された。
ろ、漏れ電流は０．０８ｐＡとなり同時に作製した通常
の多結晶シリコントランジスタの０．９ｐＡより１桁改
善された。移動度は４５ｃｍ2 ／Ｖ・ｓとなり通常の多
結晶シリコントランジスタの２５ｃｍ2 ／Ｖ・ｓより改
善された。
【００１４】図５は本発明の第５実施例を示した図面で
ある。この例は、下部ゲート型ｐ型トランジスタに適応
したものである。第２〜４実施例と異なる点は核発生率
の異なる膜を非晶質シリコン堆積後、この上に形成する
点である。作成手順は図６と同様にシリコン基板２５５
上に酸化シリコン膜２６０を形成する。この上にタング
ステンシリサイド膜を形成し、パターニングして下部ゲ
ート電極２７０を形成する。この上にゲート酸化シリコ
ン膜２７５を形成し更にこの上に非晶質シリコン膜２８
３を堆積する。この上に窒化シリコン膜２７７を形成後
パターニングによりゲート電極２７０の中央部の上の窒
化シリコン膜２７７を開口する。次に酸化シリコン膜２
６７を全面に形成する。この状態で６００℃２４時間の
熱処理を行い多結晶化して活性領域である薄い多結晶シ
リコン膜２８２を形成する。このとき、下部ゲート電極
２７０上の多結晶シリコンすなわちチャネル部には粒界
は発生しない。その後、新たにパターニングフォトレジ
スト膜をマスクにして部分的にボロンイオンを１×１０
1 5 ｃｍ- 2 注入してソース領域２９２、ドレイン領域
２９７を形成する。熱処理により不純物を活性化した状
態を図５（ｂ）に示す。この後通常の製造工程と同様に
してカバー窒化シリコン膜形成、配線形成を行った。
ある。この例は、下部ゲート型ｐ型トランジスタに適応
したものである。第２〜４実施例と異なる点は核発生率
の異なる膜を非晶質シリコン堆積後、この上に形成する
点である。作成手順は図６と同様にシリコン基板２５５
上に酸化シリコン膜２６０を形成する。この上にタング
ステンシリサイド膜を形成し、パターニングして下部ゲ
ート電極２７０を形成する。この上にゲート酸化シリコ
ン膜２７５を形成し更にこの上に非晶質シリコン膜２８
３を堆積する。この上に窒化シリコン膜２７７を形成後
パターニングによりゲート電極２７０の中央部の上の窒
化シリコン膜２７７を開口する。次に酸化シリコン膜２
６７を全面に形成する。この状態で６００℃２４時間の
熱処理を行い多結晶化して活性領域である薄い多結晶シ
リコン膜２８２を形成する。このとき、下部ゲート電極
２７０上の多結晶シリコンすなわちチャネル部には粒界
は発生しない。その後、新たにパターニングフォトレジ
スト膜をマスクにして部分的にボロンイオンを１×１０
1 5 ｃｍ- 2 注入してソース領域２９２、ドレイン領域
２９７を形成する。熱処理により不純物を活性化した状
態を図５（ｂ）に示す。この後通常の製造工程と同様に
してカバー窒化シリコン膜形成、配線形成を行った。
【００１５】この第５例のトランジスタを測定したとこ
ろ、漏れ電流は０．０４ｐＡとなり同時に作製した通常
の多結晶シリコントランジスタの０．９ｐＡより１桁以
上改善された。移動度は３５ｃｍ2 ／Ｖ・ｓとなり通常
の多結晶シリコントランジスタの２５ｃｍ2 ／Ｖ・ｓよ
り改善された。
ろ、漏れ電流は０．０４ｐＡとなり同時に作製した通常
の多結晶シリコントランジスタの０．９ｐＡより１桁以
上改善された。移動度は３５ｃｍ2 ／Ｖ・ｓとなり通常
の多結晶シリコントランジスタの２５ｃｍ2 ／Ｖ・ｓよ
り改善された。
【００１６】以上述べた５つの実施例の場合とも漏れ電
流の抑制が顕著である。これはチャネル部またはドレイ
ン近傍より粒界がなくなった事によりドレイン端での電
界集中の影響が小さくなったためと考えられる。同様の
理由で短チャネル効果が起こり始めるチャネル長も通常
は０．８μｍ程度であるが実施例では０．５μｍ程度ま
で短くすることができた。また粒界の影響がなくなった
または低減されたため移動度も改善された。
流の抑制が顕著である。これはチャネル部またはドレイ
ン近傍より粒界がなくなった事によりドレイン端での電
界集中の影響が小さくなったためと考えられる。同様の
理由で短チャネル効果が起こり始めるチャネル長も通常
は０．８μｍ程度であるが実施例では０．５μｍ程度ま
で短くすることができた。また粒界の影響がなくなった
または低減されたため移動度も改善された。
【００１７】
【発明の結果】以上説明したように本発明の半導体素子
の製造方法は非晶質シリコン膜中に核発生する部分を接
触する絶縁膜の種類を変える事により制御し、チャネル
部またはそのドレイン近傍に粒界が出来ることを抑制
し、トランジスタの特性を改善することができた。
の製造方法は非晶質シリコン膜中に核発生する部分を接
触する絶縁膜の種類を変える事により制御し、チャネル
部またはそのドレイン近傍に粒界が出来ることを抑制
し、トランジスタの特性を改善することができた。
【図１】本発明の第１実施例を示した断面図である。
【図２】本発明の第２実施例を示した断面図である。
【図３】本発明の第３実施例を示した断面図である。
【図４】本発明の第４実施例を示した断面図である。
【図５】本発明の第５実施例を示した断面図である。
【図６】本発明を使用しない従来の下部ゲート型薄膜ト
ランジスタの製造方法を示した断面図である。
ランジスタの製造方法を示した断面図である。
６、１０５、２５５ シリコン基板 １１、７７、１６２、１７７、２１２、２２７、２７７
窒化シリコン膜 １６、６２、１１０、１６７、１６８、２１７、２１
８、２６０、２６７ 酸化シリコン膜 ２１ 上部ゲート電極 ２６ ゲート酸化シリコン膜 ３１、８２、１３０、１８２、２３２、２８２ 多結晶
シリコン膜 ４９ ホウ素イオン ５０ ヒ素イオン ５７ 石英基板 ６７ 窒化酸化シリコン膜 ７２、１２０、１７２、２２２、２７０ 下部ゲート電
極 ９２、１４０、１９２、２４２、２９２ ソース領域 ９７、１４５、１９７、２４７、２９７ ドレイン領域 ９９ フォトレジスト膜 １２５、２７５ ゲート絶縁膜 １３５ 不純物イオン １５０、２００ エッチングイオン １５７、２０７ ガラス基板 ２４９ 多結晶シリコン膜中の粒界 ２８３ 非晶質シリコン膜
窒化シリコン膜 １６、６２、１１０、１６７、１６８、２１７、２１
８、２６０、２６７ 酸化シリコン膜 ２１ 上部ゲート電極 ２６ ゲート酸化シリコン膜 ３１、８２、１３０、１８２、２３２、２８２ 多結晶
シリコン膜 ４９ ホウ素イオン ５０ ヒ素イオン ５７ 石英基板 ６７ 窒化酸化シリコン膜 ７２、１２０、１７２、２２２、２７０ 下部ゲート電
極 ９２、１４０、１９２、２４２、２９２ ソース領域 ９７、１４５、１９７、２４７、２９７ ドレイン領域 ９９ フォトレジスト膜 １２５、２７５ ゲート絶縁膜 １３５ 不純物イオン １５０、２００ エッチングイオン １５７、２０７ ガラス基板 ２４９ 多結晶シリコン膜中の粒界 ２８３ 非晶質シリコン膜
Claims (3)
- 【請求項１】 非晶質シリコンを多結晶化する際、非晶
質シリコンに直接接する膜として大部分核発生率の小さ
な絶縁膜を用い、非晶質シリコンの所望の部分でのみ核
発生率の大きな絶縁膜と接するように配置し、非晶質シ
リコン中での核発生部分を制御することを特徴とする半
導体素子の製造方法。 - 【請求項２】 核発生率の小さな絶縁膜としてシリコン
窒化膜を用い核発生率の大きな絶縁膜としてシリコン酸
化膜またはシリコン窒化酸化膜を用いるか、あるいは核
発生率の小さな絶縁膜としてシリコン窒化酸化膜を用い
核発生率の大きな絶縁膜としてシリコン酸化膜を用いる
請求項１に記載の半導体素子の製造方法。 - 【請求項３】 非晶質シリコンの前記所望の部分はトラ
ンジスタのチャネル部またはゲート電極側壁部となる領
域である請求項２に記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP480792A JPH05211334A (ja) | 1992-01-14 | 1992-01-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP480792A JPH05211334A (ja) | 1992-01-14 | 1992-01-14 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211334A true JPH05211334A (ja) | 1993-08-20 |
Family
ID=11594036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP480792A Withdrawn JPH05211334A (ja) | 1992-01-14 | 1992-01-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211334A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| US6884698B1 (en) | 1994-02-23 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with crystallization of amorphous silicon |
-
1992
- 1992-01-14 JP JP480792A patent/JPH05211334A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6884698B1 (en) | 1994-02-23 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with crystallization of amorphous silicon |
| US7235828B2 (en) | 1994-02-23 | 2007-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with residual nickel from crystallization of semiconductor film |
| US7749819B2 (en) | 1994-02-23 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| US6566174B1 (en) | 1997-04-23 | 2003-05-20 | Nec Corporation | Thin-film transistor elements and methods of making same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6569715B1 (en) | Large grain single crystal vertical thin film polysilicon mosfets | |
| KR100376388B1 (ko) | 박막트랜지스터및그형성방법 | |
| US5326722A (en) | Polysilicon contact | |
| US5091761A (en) | Semiconductor device having an arrangement of IGFETs and capacitors stacked thereover | |
| US5328861A (en) | Method for forming thin film transistor | |
| JPH0282575A (ja) | 半導体装置およびその製造方法 | |
| JPH03173480A (ja) | 基板の上に横たわる多層導電ラインを有する半導体装置を製作するための方法 | |
| US5270233A (en) | Method for manufacturing field effect transistor having LDD structure | |
| JPS6152594B2 (ja) | ||
| US6228728B1 (en) | Method of fabricating semiconductor device | |
| JP3240719B2 (ja) | 半導体薄膜結晶の成長方法 | |
| JPH08139278A (ja) | 半導体装置の製造方法 | |
| JPH0729986A (ja) | 半導体装置およびその製造方法 | |
| JP3492973B2 (ja) | 半導体装置の製造方法 | |
| US4587709A (en) | Method of making short channel IGFET | |
| JP2560376B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH05211334A (ja) | 半導体素子の製造方法 | |
| JPH05243575A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2720911B2 (ja) | 半導体装置用基板表面を用意する方法 | |
| JPS5812732B2 (ja) | 半導体装置の製法 | |
| JPH02130852A (ja) | 半導体装置 | |
| JPH05243262A (ja) | 半導体装置の製造方法 | |
| JPS5940571A (ja) | 半導体装置 | |
| JPH03102875A (ja) | 半導体装置およびその製造方法 | |
| KR100499400B1 (ko) | 반도체 소자의 게이트 전극 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |