JP2005228895A - トランジスタアレイ及びその製造方法並びに画像処理装置 - Google Patents
トランジスタアレイ及びその製造方法並びに画像処理装置 Download PDFInfo
- Publication number
- JP2005228895A JP2005228895A JP2004035622A JP2004035622A JP2005228895A JP 2005228895 A JP2005228895 A JP 2005228895A JP 2004035622 A JP2004035622 A JP 2004035622A JP 2004035622 A JP2004035622 A JP 2004035622A JP 2005228895 A JP2005228895 A JP 2005228895A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- semiconductor layer
- thin film
- amorphous silicon
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 90
- 238000012545 processing Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 claims abstract description 241
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 176
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 149
- 229920005591 polysilicon Polymers 0.000 claims abstract description 149
- 239000000758 substrate Substances 0.000 claims abstract description 100
- 238000000034 method Methods 0.000 claims abstract description 66
- 239000010408 film Substances 0.000 claims description 199
- 239000010409 thin film Substances 0.000 claims description 165
- 230000015572 biosynthetic process Effects 0.000 claims description 47
- 230000002093 peripheral effect Effects 0.000 claims description 15
- 238000009825 accumulation Methods 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 abstract description 184
- 239000010410 layer Substances 0.000 description 422
- 239000012535 impurity Substances 0.000 description 60
- 229910052710 silicon Inorganic materials 0.000 description 43
- 239000010703 silicon Substances 0.000 description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 238000010586 diagram Methods 0.000 description 18
- 229910000838 Al alloy Inorganic materials 0.000 description 16
- 229910000599 Cr alloy Inorganic materials 0.000 description 16
- 239000000788 chromium alloy Substances 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 9
- 238000005070 sampling Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052804 chromium Inorganic materials 0.000 description 8
- 239000011651 chromium Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 230000003321 amplification Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 5
- 239000000969 carrier Substances 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 201000003533 Leber congenital amaurosis Diseases 0.000 description 2
- 101100058943 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CAK1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- -1 boron (B) ions Chemical class 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000006356 dehydrogenation reaction Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101000652369 Homo sapiens Spermatogenesis-associated protein 7 Proteins 0.000 description 1
- 208000005906 Leber congenital amaurosis 3 Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 102100030257 Spermatogenesis-associated protein 7 Human genes 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
Landscapes
- Power Engineering (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Liquid Crystal (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Recrystallisation Techniques (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Shift Register Type Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを備えて構成されるトランジスタアレイ、並びに、該トランジスタアレイを適用した画像処理装置において、小型薄型化を図りつつ、低コストで動作特性に優れた素子構造及びその製造方法を提供する。
【解決手段】トランジスタアレイの素子構造は、単一の基板ＳＵＢ上に、低温ポリシリコン半導体層を用いた薄膜トランジスタ構造を有するｐチャネル型及びｎチャネル型の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、アモルファスシリコン半導体層を用いた薄膜トランジスタ構造を有する電界効果型トランジスタＦＥＴｘと、が混在して形成され、かつ、少なくとも、低温ポリシリコン半導体層２１ｐ、２１ｎが、アモルファスシリコン半導体層１１に対して、下層側（基板ＳＵＢ側）に設けられた構成を有している。
【選択図】図１
【解決手段】トランジスタアレイの素子構造は、単一の基板ＳＵＢ上に、低温ポリシリコン半導体層を用いた薄膜トランジスタ構造を有するｐチャネル型及びｎチャネル型の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、アモルファスシリコン半導体層を用いた薄膜トランジスタ構造を有する電界効果型トランジスタＦＥＴｘと、が混在して形成され、かつ、少なくとも、低温ポリシリコン半導体層２１ｐ、２１ｎが、アモルファスシリコン半導体層１１に対して、下層側（基板ＳＵＢ側）に設けられた構成を有している。
【選択図】図１
Description
本発明は、トランジスタアレイ及びその製造方法並びに画像処理装置に関し、特に、アモルファスシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを備えて構成されるトランジスタアレイの素子構造及びその製造方法、並びに、該トランジスタアレイを適用した画像処理装置に関する。
近年、個人認証を必須とする電子決済やクレジット等のサービスの提供や、セキュリティ意識の高まり等により、指紋をはじめとする人間固有の生体データを用いて、個人を特定する個人認証技術（バイオメトリックテクノロジー）を適用するための研究開発が盛んに行われている。
一方、近年、パーソナルコンピュータやテレビジョン等の映像機器のモニタ、ディスプレイとして、液晶表示装置（ＬＣＤ）やプラズマ表示装置等が多用され、さらには、次世代の表示デバイスである有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード等の自己発光素子を適用したディスプレイの、本格的な実用化、普及に向けた研究開発が盛んに行われている。
一方、近年、パーソナルコンピュータやテレビジョン等の映像機器のモニタ、ディスプレイとして、液晶表示装置（ＬＣＤ）やプラズマ表示装置等が多用され、さらには、次世代の表示デバイスである有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード等の自己発光素子を適用したディスプレイの、本格的な実用化、普及に向けた研究開発が盛んに行われている。
上述したような個人認証技術（指紋認証技術）に適用される画像読取装置や、液晶表示装置や有機ＥＬディスプレイ等の画像表示装置は、例えば、ガラス基板等の絶縁性の基板上に形成され、二次元配列された表示画素やフォトセンサ等の読取画素からなる画素アレイと、該画素アレイを駆動させるための駆動回路を備えた構成を有している。
ここで、例えば画像表示装置においては、さらに低コスト化や小型化等を図るために、表示画素が形成された基板上に駆動回路を一体的に形成する、駆動回路一体型の画像表示装置の開発が盛んに行われ、実用化されてきている。このような駆動回路一体型の液晶表示装置においては、駆動回路をポリシリコン薄膜トランジスタを用いて形成するとともに、表示画素における駆動素子をアモルファスシリコン薄膜トランジスタにより形成する構成が知られている。この場合、駆動回路にポリシリコン薄膜トランジスタを用いることによって比較的良好な動作特性を得るとともに、表示画素の駆動素子にアモルファスシリコン薄膜トランジスタを用いることによって動作特性の安定した駆動素子を得ることができる。このような構成は、例えば特許文献１等に記載されている。
ここで、例えば画像表示装置においては、さらに低コスト化や小型化等を図るために、表示画素が形成された基板上に駆動回路を一体的に形成する、駆動回路一体型の画像表示装置の開発が盛んに行われ、実用化されてきている。このような駆動回路一体型の液晶表示装置においては、駆動回路をポリシリコン薄膜トランジスタを用いて形成するとともに、表示画素における駆動素子をアモルファスシリコン薄膜トランジスタにより形成する構成が知られている。この場合、駆動回路にポリシリコン薄膜トランジスタを用いることによって比較的良好な動作特性を得るとともに、表示画素の駆動素子にアモルファスシリコン薄膜トランジスタを用いることによって動作特性の安定した駆動素子を得ることができる。このような構成は、例えば特許文献１等に記載されている。
しかしながら、上述したような画像読取装置や画像表示装置においては、以下に示すような課題を有していた。
すなわち、上述したような、駆動回路をポリシリコン薄膜トランジスタを用いて形成し、表示画素等の画素アレイの駆動素子をアモルファスシリコン薄膜トランジスタにより形成する構成においては、ポリシリコン薄膜トランジスタ及びアモルファスシリコン薄膜トランジスタは、共に共通の基板上に形成される。この場合、ポリシリコン薄膜トランジスタは、基板上に形成されたアモルファスシリコン膜を、例えばレーザー照射により結晶化を行うことによりポリシリコン層を形成し、このポリシリコン層を用いて形成されるため、基板上にアモルファスシリコン薄膜トランジスタとポリシリコン薄膜トランジスタとを形成する場合には、基板上にアモルファスシリコン膜を形成した後、ポリシリコン薄膜トランジスタを形成する駆動回路形成領域のみを選択的に結晶化して、ポリシリコン層を部分的に形成する工程が必要となる。
すなわち、上述したような、駆動回路をポリシリコン薄膜トランジスタを用いて形成し、表示画素等の画素アレイの駆動素子をアモルファスシリコン薄膜トランジスタにより形成する構成においては、ポリシリコン薄膜トランジスタ及びアモルファスシリコン薄膜トランジスタは、共に共通の基板上に形成される。この場合、ポリシリコン薄膜トランジスタは、基板上に形成されたアモルファスシリコン膜を、例えばレーザー照射により結晶化を行うことによりポリシリコン層を形成し、このポリシリコン層を用いて形成されるため、基板上にアモルファスシリコン薄膜トランジスタとポリシリコン薄膜トランジスタとを形成する場合には、基板上にアモルファスシリコン膜を形成した後、ポリシリコン薄膜トランジスタを形成する駆動回路形成領域のみを選択的に結晶化して、ポリシリコン層を部分的に形成する工程が必要となる。
このため、アモルファスシリコン膜の結晶化を、例えばレーザー照射により行う場合においては、レーザー照射位置を高精度に制御するとともに、細いレーザービームをスキャンさせてアモルファスシリコン膜を選択的に結晶化することが必要となる。そのため、製造装置の高精度化が必要であるとともに、結晶化工程に比較的長い時間を要して、製造コストの上昇を招くという問題を有していた。
また、アモルファスシリコン膜の結晶化は、アモルファスシリコン膜を約６００℃程度に加熱処理することによって行われるものであるため、結晶化する領域と結晶化しない領域を明確に分離することが難しく、そのためにアモルファスシリコン薄膜トランジスタからなる画素アレイとポリシリコン薄膜トランジスタからなる駆動回路とを、基板上に十分接近させて配置することが難しいという問題も有していた。
そこで、本発明は、上記問題点に鑑み、アモルファスシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを備えて構成されるトランジスタアレイ、並びに、該トランジスタアレイを適用した画像処理装置において、小型薄型化を図りつつ、低コストで動作特性に優れた素子構造及びその製造方法を提供することを目的とする。
請求項１記載の発明は、単一の絶縁性の基板上に複数のトランジスタが設けられたトランジスタアレイにおいて、少なくとも、前記基板上に、ポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタと、アモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタ構造を有する機能素子と、が一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられていることを特徴とする。
請求項２記載の発明は、請求項１記載のトランジスタアレイにおいて、前記ポリシリコン薄膜トランジスタ、及び、前記機能素子は、各々複数の導電層を有し、前記機能素子の少なくとも何れか１つの前記導電層が、前記ポリシリコン薄膜トランジスタの何れか１つの前記導電層と共通の電極形成層に設けられていることを特徴とする。
請求項３記載の発明は、請求項１又は２記載のトランジスタアレイにおいて、前記トランジスタアレイは、前記基板上に、少なくとも、前記ポリシリコン薄膜トランジスタ相互、及び、前記ポリシリコン薄膜トランジスタと前記機能素子を接続するための複数の接続配線を有し、該複数の接続配線のうち、特定の接続配線を共用した構成を有していることを特徴とする。
請求項３記載の発明は、請求項１又は２記載のトランジスタアレイにおいて、前記トランジスタアレイは、前記基板上に、少なくとも、前記ポリシリコン薄膜トランジスタ相互、及び、前記ポリシリコン薄膜トランジスタと前記機能素子を接続するための複数の接続配線を有し、該複数の接続配線のうち、特定の接続配線を共用した構成を有していることを特徴とする。
請求項４記載の発明は、請求項１乃至３のいずれかに記載のトランジスタアレイにおいて、前記機能素子は、前記第２の半導体層を用いたアモルファスシリコン薄膜トランジスタであることを特徴とする。
請求項５記載の発明は、請求項１乃至４のいずれかに記載のトランジスタアレイにおいて、前記機能素子は、前記第２の半導体層により構成されるチャネル領域を挟んで設けられたソース電極及びドレイン電極と、前記第２の半導体層の上方及び下方に各々絶縁膜を介して設けられた第１のゲート電極及び第２のゲート電極と、を備えたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサであることを特徴とする。
請求項５記載の発明は、請求項１乃至４のいずれかに記載のトランジスタアレイにおいて、前記機能素子は、前記第２の半導体層により構成されるチャネル領域を挟んで設けられたソース電極及びドレイン電極と、前記第２の半導体層の上方及び下方に各々絶縁膜を介して設けられた第１のゲート電極及び第２のゲート電極と、を備えたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサであることを特徴とする。
請求項６記載の発明は、請求項１乃至５のいずれかに記載のトランジスタアレイにおいて、前記トランジスタアレイは、前記基板上の所定の領域に、前記機能素子を２次元配列した画素アレイと、前記画素アレイに隣接する周辺領域に、少なくとも、前記ポリシリコン薄膜トランジスタ相互を所定の回路形態で接続したドライバ回路と、を有していることを特徴とする。
請求項７記載の発明は、請求項６記載のトランジスタアレイにおいて、前記ドライバ回路は、前記ポリシリコン薄膜トランジスタ及び前記アモルファスシリコン薄膜トランジスタとを含んで構成されていることを特徴とする。
請求項７記載の発明は、請求項６記載のトランジスタアレイにおいて、前記ドライバ回路は、前記ポリシリコン薄膜トランジスタ及び前記アモルファスシリコン薄膜トランジスタとを含んで構成されていることを特徴とする。
請求項８記載の発明は、単一の絶縁性の基板上に複数のトランジスタが設けられたトランジスタアレイの製造方法において、少なくとも、前記基板上に、ポリシリコンからなる第１の半導体層を形成する工程と、前記第１の半導体層を用いて、ポリシリコン薄膜トランジスタを形成する工程と、前記第１の半導体層よりも上層側に、アモルファスシリコンからなる第２の半導体層を形成する工程と、前記第２の半導体層を用いて、アモルファスシリコン薄膜トランジスタ構造を有する機能素子を形成する工程と、を含むことを特徴とする。
請求項９記載の発明は、請求項８記載のトランジスタアレイの製造方法において、前記第１の半導体層を形成する工程は、第１の温度条件の下で施され、前記第２の半導体層を形成する工程は、最高温度が前記第１の温度条件よりも低い第２の温度条件の下で施されることを特徴とする。
請求項１０記載の発明は、請求項８又は９記載のトランジスタアレイの製造方法において、前記ポリシリコン薄膜トランジスタを形成する工程、及び、前記機能素子を形成する工程は、各々、複数の導電層を形成する工程を含み、前記複数の導電層を形成する工程は、前記機能素子の少なくとも何れか１つの導電層と、前記ポリシリコン薄膜トランジスタの少なくとも何れか１つの導電層を共通の電極形成層として同時に形成する工程を含むことを特徴とする。
請求項１０記載の発明は、請求項８又は９記載のトランジスタアレイの製造方法において、前記ポリシリコン薄膜トランジスタを形成する工程、及び、前記機能素子を形成する工程は、各々、複数の導電層を形成する工程を含み、前記複数の導電層を形成する工程は、前記機能素子の少なくとも何れか１つの導電層と、前記ポリシリコン薄膜トランジスタの少なくとも何れか１つの導電層を共通の電極形成層として同時に形成する工程を含むことを特徴とする。
請求項１１記載の発明は、請求項１０記載のトランジスタアレイの製造方法において、前記機能素子は、前記第２の半導体層を用いたアモルファスシリコン薄膜トランジスタであり、前記導電層を共通の電極形成層として同時に形成する工程は、前記アモルファスシリコン薄膜トランジスタのゲート電極を、前記ポリシリコン薄膜トランジスタのゲート電極と、共通の電極形成層に同時に形成することを特徴とする。
請求項１２記載の発明は、請求項１０又は１１記載のトランジスタアレイの製造方法において、前記機能素子は、前記第２の半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記第２の半導体層の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、を備えたダブルゲート型の薄膜トランジスタ構造を有し、前記導電層を共通の電極形成層として同時に形成する工程は、前記第２のゲート電極を、前記ポリシリコン薄膜トランジスタのゲート電極と、共通の電極形成層に同時に形成することを特徴とする。
請求項１３記載の発明は、複数の読取画素が２次元配列された画素アレイを走査して、該画素アレイ上に載置された被写体の画像を読み取る画像処理装置において、少なくとも、前記画素アレイに配列された任意の行の前記読取画素を選択状態に設定するための走査信号を出力する走査駆動手段と、前記走査駆動手段により選択状態に設定された前記読取画素の各々から、前記被写体の画像に係る電気信号を読み出す信号駆動手段と、を備え、前記走査駆動手段及び前記信号駆動手段は、少なくともポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、前記読取画素の各々は、アモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタ構造を有して構成され、少なくとも前記画素アレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられていることを特徴とする。
請求項１４記載の発明は、複数の表示画素が２次元配列された画素アレイを備え、該画素アレイに所望の画像情報を表示する画像処理装置において、少なくとも、前記画素アレイに配列された任意の行の前記表示画素を選択状態に設定するための走査信号を出力する走査駆動手段と、前記走査駆動手段により選択状態に設定された前記表示画素の各々に、前記画像情報に係る階調信号を供給する信号駆動手段と、を備え、前記走査駆動手段及び前記信号駆動手段は、少なくともポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、前記表示画素の各々は、アモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含んで構成され、少なくとも前記画素アレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられていることを特徴とする。
請求項１５記載の発明は、請求項１３又は１４記載の画像処理装置において、前記ポリシリコン薄膜トランジスタ、及び、前記読取画素又は前記表示画素は、各々複数の導電層を有し、前記読取画素又は前記表示画素の少なくとも何れか１つの前記導電層が、前記ポリシリコン薄膜トランジスタの何れか１つの前記導電層と共通の電極形成層に設けられていることを特徴とする。
請求項１６記載の発明は、請求項１３乃至１５のいずれかに記載の画像処理装置において、前記画像処理装置は、前記画素アレイと、前記走査駆動手段又は前記信号駆動手段と、の間の前記基板上に配線接続領域を有し、該配線接続領域において、少なくとも、前記画素アレイと、前記走査駆動手段又は前記信号駆動手段と、を接続するための複数の接続配線のうち、特定の接続配線を共用した構成を有していることを特徴とする。
請求項１６記載の発明は、請求項１３乃至１５のいずれかに記載の画像処理装置において、前記画像処理装置は、前記画素アレイと、前記走査駆動手段又は前記信号駆動手段と、の間の前記基板上に配線接続領域を有し、該配線接続領域において、少なくとも、前記画素アレイと、前記走査駆動手段又は前記信号駆動手段と、を接続するための複数の接続配線のうち、特定の接続配線を共用した構成を有していることを特徴とする。
請求項１７記載の発明は、請求項１３乃至１６のいずれかに記載の画像処理装置において、前記走査駆動手段は、少なくとも、各行ごとの前記読取画素又は前記表示画素を選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、を備え、前記シフトレジスタ回路部及び前記出力回路部は、前記ポリシリコン薄膜トランジスタを含んで構成されていることを特徴とする。
請求項１８記載の発明は、請求項１３乃至１６のいずれかに記載の画像処理装置において、前記走査駆動手段は、少なくとも、前記アモルファスシリコン薄膜トランジスタを含んで構成され、前記走査信号を前記各行ごとの前記読取画素又は前記表示画素に印加するレベルシフト回路部を備えていることを特徴とする。
請求項１９記載の発明は、請求項１８記載の画像処理装置において、前記走査駆動手段は、少なくとも、各行ごとの前記読取画素又は前記表示画素を選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、を備え、前記出力回路部は、少なくとも前記レベルシフト回路部を有して構成されていることを特徴とする。
請求項１９記載の発明は、請求項１８記載の画像処理装置において、前記走査駆動手段は、少なくとも、各行ごとの前記読取画素又は前記表示画素を選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、を備え、前記出力回路部は、少なくとも前記レベルシフト回路部を有して構成されていることを特徴とする。
請求項２０記載の発明は、請求項１３、及び、請求項１５乃至１９のいずれかに記載の画像処理装置において、前記信号駆動手段は、少なくとも、各列ごとの前記読取画素から前記電気信号を読み出すためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記被写体の画像に対応して前記読取画素の各々に蓄積された電荷を、電圧成分として保持する電圧保持部と、各列ごとに並列的に保持された前記電圧成分を、時系列的に配列して読取データ信号として出力する信号変換部と、を備え、前記シフトレジスタ回路部及び前記電圧保持部、前記信号変換部は、前記ポリシリコン薄膜トランジスタを含んで構成されていることを特徴とする。
請求項２１記載の発明は、請求項１３、及び、請求項１５乃至２０のいずれかに記載の画像処理装置において、前記読取画素は、前記アモルファスシリコン半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極の上方に形成され、前記被写体が載置される検知面と、を有し、前記第１のゲート電極にリセットパルスを印加して前記読取画素を初期化し、前記ソース電極にプリチャージパルスを印加した後、前記第２のゲート電極に読み出しパルスを印加することにより、前記初期化終了から前記読み出しパルスの印加までの電荷蓄積期間に、前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を出力することを特徴とする。
請求項２２記載の発明は、請求項２１記載の画像処理装置において、前記走査駆動手段は、前記読取画素の前記第１のゲート電極に、前記走査信号として前記リセットパルスを出力する第１の走査駆動手段と、前記読取画素の前記第２のゲート電極に、前記走査信号として前記読み出しパルスを出力する第２の走査駆動手段と、を備え、前記信号駆動手段は、前記読取画素の前記ソース電極に、前記プリチャージパルスを出力するプリチャージ制御部を備えていることを特徴とする。
請求項２３記載の発明は、請求項２２記載の画像処理装置において、前記第１の走査駆動手段は、少なくとも、前記アモルファスシリコン薄膜トランジスタを含んで構成され、前記リセットパルスを前記各行ごとの前記読取画素の前記第１のゲート電極に印加するレベルシフト回路部を備えていることを特徴とする。
請求項２３記載の発明は、請求項２２記載の画像処理装置において、前記第１の走査駆動手段は、少なくとも、前記アモルファスシリコン薄膜トランジスタを含んで構成され、前記リセットパルスを前記各行ごとの前記読取画素の前記第１のゲート電極に印加するレベルシフト回路部を備えていることを特徴とする。
請求項２４記載の発明は、請求項２３記載の画像処理装置において、前記第１の走査駆動手段は、少なくとも、各行ごとの前記読取画素の前記第１のゲート電極に前記リセットパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記リセットパルスとして出力する出力回路部と、を備え、前記第２の走査駆動手段は、少なくとも、各行ごとの前記読取画素の前記第２のゲート電極に前記読み出しパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記読み出しパルスとして出力する出力回路部と、を備え、前記第１の走査駆動手段における前記出力回路部は、少なくとも前記レベルシフト回路部を有して構成されていることを特徴とする。
請求項２５記載の発明は、請求項２３又は２４記載の画像処理装置において、前記第１の走査駆動手段の前記レベルシフト回路部は、少なくとも、前記タイミング信号の反転信号であって、第１の電圧振幅を有する第１の入力信号、及び、前記第１の入力信号の反転信号となる第２の入力信号が個別に入力され、前記第１の入力信号の反転信号となる第３の入力信号を生成する入力段のインバータ回路と、前記第１の入力信号に基づく信号電圧、及び、前記第３の入力信号が個別に入力され、前記第１の電圧振幅よりも大きい第２の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、前記第１の入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路に入力される前記信号電圧を昇圧するブートストラップ回路部と、を有し、前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、少なくとも、単一のチャネル極性を有する前記アモルファスシリコン薄膜トランジスタを含んで構成されていることを特徴とする。
すなわち、本発明に係るトランジスタアレイ及びその製造方法は、ガラス基板等の絶縁性の基板の一面側に、薄膜構造を有する複数のトランジスタが設けられたトランジスタアレイにおいて、少なくとも、該単一の基板上にポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタ構造を有する機能素子（具体的には、アモルファスシリコン薄膜トランジスタ、又は、アモルファスシリコン薄膜トランジスタ構造を有するフォトセンサ等）とが、混在して一体的に形成され、かつ、アモルファスシリコン薄膜トランジスタ構造を有する機能素子に用いられる第２の半導体層（アモルファスシリコン半導体層）が、上記基板を基準にして、ポリシリコン薄膜トランジスタに用いられる第１の半導体層（ポリシリコン半導体層）よりも上層側に設けられた素子構造を有している。
ここで、上記トランジスタアレイにおいては、ポリシリコン薄膜トランジスタ、及び、機能素子（アモルファスシリコン薄膜トランジスタ）が、各々複数の導電層を有し、これらの導電層のうち、少なくとも何れか１つの導電層（例えば、ゲート電極）が、ポリシリコン薄膜トランジスタと機能素子の双方において、共通の電極形成層に設けられた素子構造を適用できる。また、上記基板上の所定の領域に、接続配線領域を設けて、少なくとも、ポリシリコン薄膜トランジスタ相互、及び、ポリシリコン薄膜トランジスタと機能素子を接続するための複数の接続配線（層間配線）のうち、特定の接続配線を共用した構成を適用することができる。
このような構成によれば、少なくとも、ポリシリコン薄膜トランジスタに用いられる第１の半導体層（ポリシリコン半導体層）を、アモルファスシリコン薄膜トランジスタ構造を有する機能素子に用いられる第２の半導体層（アモルファスシリコン半導体層）よりも下層側（基板側）に配置しているので、比較的高温の成膜条件（第１の温度条件）を必要とするポリシリコン半導体層を形成する工程の後に、比較的低温の成膜条件（第２の温度条件）を必要とするアモルファスシリコン半導体層を形成する工程を施すように、製造プロセスを設定することができる。
したがって、アモルファスシリコン半導体層の成膜後に、比較的高い温度環境に晒されることにより、アモルファスシリコン半導体層が脱水素化する現象を防止して、十分な素子特性（電子移動度）を良好に維持することができるので、下層側に形成されるポリシリコン薄膜トランジスタ、及び、上層側に形成される機能素子（アモルファスシリコン薄膜トランジスタ構造）の双方の素子特性を良好に保持することができる。
また、ポリシリコン半導体層の形成工程後に、その上層にアモルファスシリコン半導体層を形成するため、基板上に形成されたアモルファスシリコン膜の全面を結晶化させて、ポリシリコン半導体層を形成するようにしてよく、従来技術にあるように、特定の領域を選択的に結晶化するような工程が不要となり、製造工程を簡易化して、製造コストを低減させることができる。
さらに、ポリシリコン半導体層の上層側にアモルファスシリコン半導体層が設けられ、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとが、異なる層に分離して形成されるため、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを十分接近させて配置することができ、画素アレイに近接してドライバ回路を配置することができるので、トランジスタアレイの面積を小さくすることができて、装置規模を小型化することができる。
また、少なくとも、ポリシリコン薄膜トランジスタと機能素子の一部の導電層（例えば、ポリシリコン薄膜トランジスタのゲート電極と、アモルファスシリコン薄膜トランジスタのゲート電極又はフォトセンサのボトムゲート電極）を、同一の電極形成層（共有するレイヤ）とする構成を適用することができるので、これらの導電層を同一の工程で同時に形成することができ、製造プロセスの短縮及び製造コストの削減を図ることもできる。
なお、本発明に係るトランジスタアレイに設けられる、アモルファスシリコン薄膜トランジスタ構造を有する機能素子としては、例えば、アモルファスシリコン薄膜トランジスタであってもよいし、アモルファスシリコン半導体層（チャネル領域）の上方及び下方に第１のゲート電極（トップゲート電極）及び第２のゲート電極（ボトムゲート電極）を備えたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサ（ダブルゲート型フォトセンサ）であってもよい。
ここで、前者においては、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとが混在する機能回路（例えば、ドライバ回路）を構成することができるので、例えば、内部回路にポリシリコン薄膜トランジスタを適用し、出力部にアモルファスシリコン薄膜トランジスタを適用することにより、内部回路における信号処理を比較的迅速に実行することができるとともに、出力部における耐圧特性を比較的高くした回路を実現することができる。
また、後者においては、該フォトセンサを２次元配列した画素アレイと、該画素アレイに隣接する周辺領域に、ポリシリコン薄膜トランジスタのみ、もしくは、ポリシリコン薄膜トランジスタ及びアモルファスシリコン薄膜トランジスタからなるドライバ回路と、を単一の基板上に一体的に形成することができるので、装置（トランジスタアレイ）を薄型化することができるとともに、画素アレイに近接してドライバ回路を配置することができるので、装置規模を小型化することができる。
そして、本発明に係る画像処理装置においては、上述したような素子構造を有するトランジスタアレイ及びその製造方法を、画素アレイを備えた画像読取装置又は画像表示装置等に適用することにより、画素アレイ及び周辺回路（各ドライバ回路）を単一の基板上に一体的に形成することができるとともに、画素アレイに近接して周辺回路を配置することができるので、装置規模を小型薄型化することができ、例えば、指紋読取装置のように、フォトセンサアレイ（画素アレイ）上の検知面に直接被写体が載置される場合に、被写体を検知面に密着させることを容易として、当該画像を良好に読み取ることができる。
ここで、画像処理装置として画像読取装置に着目した場合、画素アレイを構成する読取画素として、いわゆる、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサ（ダブルゲート型フォトセンサ）のように、アモルファスシリコン薄膜トランジスタ構造を有するフォトセンサを適用することができ、また、該画素アレイ（フォトセンサアレイ）の周辺回路として、少なくともポリシリコン薄膜トランジスタを含んで構成されるドライバ回路（走査駆動手段、信号駆動手段）を適用することができる。そして、これらのフォトセンサ及びドライバ回路に用いられるアモルファスシリコン薄膜トランジスタ及びポリシリコン薄膜トランジスタは、上述したトランジスタアレイと同様に、ガラス基板等の単一の基板上に一体的に形成され、かつ、アモルファスシリコン半導体層（第２の半導体層）が、ポリシリコン半導体層（第１の半導体層）よりも上層側に設けられた構成を有している。
特に、フォトセンサとして、上述したダブルゲート型フォトセンサを適用した場合においては、ドライバ回路として、チャネル領域を形成するアモルファスシリコン半導体層の上方に設けられた第１のゲート電極（トップゲート電極）に走査信号（リセットパルス）を印加するための第１の走査駆動手段（トップゲートドライバ）と、上記アモルファスシリコン半導体層の下方に設けられた第２のゲート電極（ボトムゲート電極）に走査信号（少なくとも、読み出しパルス）を印加するための第２の走査駆動手段（ボトムゲートドライバ）と、を個別に備えた構成を有し、さらに、各走査駆動手段は、各々シフトレジスタ回路部と出力回路部とを備えて、これらがいずれも、ポリシリコン薄膜トランジスタを含む構成、あるいは、上記シフトレジスタ回路部と出力回路部に加えて、第１の走査駆動手段が、少なくとも、走査信号（リセットパルス）を第１のゲート電極（トップゲート電極）に印加するアモルファスシリコン薄膜トランジスタを含んで構成されるレベルシフト回路部を備えた構成を適用することができる。
ここで、第１の走査駆動手段がアモルファスシリコン薄膜トランジスタを含んで構成されたレベルシフト回路部を備えた構成を有する場合においては、アモルファスシリコン薄膜トランジスタが比較的高い耐圧特性を有していることにより、ポリシリコン薄膜トランジスタを用いたシフトレジスタ回路部及び出力回路部（出力バッファ部）において、信号生成動作を比較的迅速に実行することができるとともに、比較的大きな電圧振幅を有する走査信号を、上記レベルシフト回路部により素子の耐圧破壊等を生じることなく良好に生成することができ、フォトセンサ（読取画素）を良好に駆動させることができる。
以下、本発明に係るトランジスタアレイ及びその製造方法並びに画像処理装置について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
まず、本発明に係るトランジスタアレイ及びその製造方法について説明する。
（素子構造）
図１は、本発明に係るトランジスタアレイの素子構造の第１の実施形態を示す概略断面図である。ここで、図１では、説明の簡略化のため、ポリシリコン半導体層及びアモルファスシリコン半導体層を用いた電界効果型トランジスタ（薄膜トランジスタ）を各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
＜第１の実施形態＞
まず、本発明に係るトランジスタアレイ及びその製造方法について説明する。
（素子構造）
図１は、本発明に係るトランジスタアレイの素子構造の第１の実施形態を示す概略断面図である。ここで、図１では、説明の簡略化のため、ポリシリコン半導体層及びアモルファスシリコン半導体層を用いた電界効果型トランジスタ（薄膜トランジスタ）を各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
本実施形態に係るトランジスタアレイの素子構造は、図１に示すように、例えば、単一の絶縁性の基板ＳＵＢの一面側の所定の領域に、アモルファスシリコンからなる半導体層（アモルファスシリコン半導体層；第２の半導体層）を用いたｎチャネル型の電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ；機能素子）ＦＥＴｘと、低温ポリシリコンからなる半導体層（ポリシリコン半導体層；第１の半導体層）を用いたｐチャネル型及びｎチャネル型の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ及びＦＥＴｎと、を混在させて一体的に形成した構成を有している。
具体的には、ｐチャネル型の電界効果型トランジスタＦＥＴｐは、図１に示すように、例えば、基板ＳＵＢの一面側の表面に形成された窒化シリコン膜（ＳｉＮ）等の絶縁膜３１及び酸化シリコン膜（ＳｉＯ２）等の絶縁膜３２上に、低温ポリシリコンからなり、チャネル領域を形成するｐ型の半導体層２１ｐと、該半導体層２１ｐの両端に形成されたｐ＋シリコンからなる不純物層（オーミックコンタクト層）２２ｐと、半導体層２１ｐの上方（図面上方）に絶縁膜（ゲート絶縁膜）３３を介して形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるゲート電極Ｇｐと、該ゲート電極Ｇｐ上に積層された絶縁層３４及び上記絶縁膜３３に形成されたコンタクトホールを介して、各不純物層２２ｐに接続され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなる電極層（ソース電極及びドレイン電極）２４ｐと、を有して構成されている。
また、ｎチャネル型の電界効果型トランジスタＦＥＴｎは、図１に示すように、例えば、基板ＳＵＢの一面側の表面に形成された上記絶縁膜３１及び３２上に、低温ポリシリコンからなり、ｎ型のチャネル領域を形成する半導体層２１ｎと、該半導体層２１ｎの両端に形成されたｎ−シリコンからなる不純物層２３ｎ、さらにその両端（外側）に形成されたｎ＋シリコンからなる不純物層（オーミックコンタクト層）２２ｎと、半導体層２１ｎの上方に上記と同一の絶縁膜（ゲート絶縁膜）３３を介して形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるゲート電極Ｇｎと、該ゲート電極Ｇｎ上に積層された上記と同一の絶縁層３４及び絶縁膜３３に形成されたコンタクトホールを介して、各不純物層２２ｎに接続され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなる電極層（ソース電極及びドレイン電極）２４ｎと、を有して構成されている。
一方、電界効果型トランジスタＦＥＴｘは、図１に示すように、例えば、上記基板ＳＵＢの一面側に積層形成された上記電界効果型トランジスタＦＥＴｐ及びＦＥＴｎに設けられた電極層（ソース電極、ドレイン電極）２４ｐ、２４ｎを被覆するように形成された絶縁膜（窒化シリコン膜）３５上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるゲート電極Ｇｘと、該ゲート電極Ｇｘの上方に絶縁膜３６を介して形成され、アモルファスシリコンからなり、チャネル領域を形成する半導体層（アモルファスシリコン半導体層）１１と、該半導体層１１の上方に、例えば、窒化シリコン膜により形成されたブロック絶縁膜（ストッパ膜）１４と、半導体層１１上のブロック絶縁膜１４の両端に形成されたｎ＋シリコンからなる不純物層（オーミックコンタクト層）１７、１８と、該不純物層１７、１８上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるソース電極１２及びドレイン電極１３と、該半導体層１１及びブロック絶縁膜１４、ソース電極１２、ドレイン電極１３を含む絶縁膜３６上に積層された絶縁層（保護絶縁層）３７と、を有して構成されている。
すなわち、本素子構造においては、図１に示すように、電界効果型トランジスタＦＥＴｘは、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに対して、相互に電極形成層（レイヤ）を共有することなく、各々独立して形成され、かつ、電界効果型トランジスタＦＥＴｘが、基板ＳＵＢを基準にして、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎよりも上層側に形成された構成を有している。これは、換言すると、少なくとも、ｐチャネル型及びｎチャネル型の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに適用される、低温ポリシリコンからなる半導体層（チャネル領域）２１ｐ、２１ｎが、電界効果型トランジスタＦＥＴｘに適用される、アモルファスシリコンからなる半導体層（チャネル領域）１１に対して、下層側（基板ＳＵＢ側）に設けられた構成を有していることを意味している。
（製造方法）
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して説明する。
図２、図３、図４は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、以下の説明において、「第１の工程」乃至「第１１の工程」の表記は、説明の都合上、便宜的に用いたものであって、その間に任意の付加工程があってもよく、また、置換可能な他の工程に変更してもよいものであって、実際の製造プロセスに直接関連付けられたものではない。
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して説明する。
図２、図３、図４は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、以下の説明において、「第１の工程」乃至「第１１の工程」の表記は、説明の都合上、便宜的に用いたものであって、その間に任意の付加工程があってもよく、また、置換可能な他の工程に変更してもよいものであって、実際の製造プロセスに直接関連付けられたものではない。
まず、第１の工程においては、図２（ａ）に示すように、ガラス基板等の透明な絶縁性の基板ＳＵＢの一面側全域に、例えば、プラズマＣＶＤ法等の成膜法を用いて、窒化シリコンからなる絶縁膜（窒化シリコン膜）３１、酸化シリコンからなる絶縁膜（酸化シリコン膜）３２、アモルファスシリコン膜２１ａを順次積層形成する。ここで、アモルファスシリコン膜２１ａ（第２の半導体層）を形成する工程は、概ね３００℃程度を最高温度とする温度条件（第２の温度条件）で実行される。
次いで、第２の工程においては、図２（ｂ）に示すように、アモルファスシリコン膜２１ａに対してアニール処理を施して脱水素化処理を行い、その後、エキシマレーザー等を用いた結晶化処理により、脱水素化アモルファスシリコン膜をポリシリコン化（多結晶化）してポリシリコン膜（第１の半導体層）２１ｂを形成する。ここで、アモルファスシリコンをポリシリコン化してポリシリコン膜を形成する工程は、概ね６００℃程度を最高温度とする温度条件（第１の温度条件）で実行される。
次いで、第３の工程においては、図２（ｃ）に示すように、図示を省略したフォトリソマスク（フォトリソグラフィ技術を用いて、所定のパターンに対応してエッチング形成されたレジストマスク）を介して、例えば、ホウ素（Ｂ）イオン等のｐ型不純物イオンをポリシリコン膜２１ｂにドーピングし、電界効果型トランジスタＦＥＴｐのチャネル領域となる半導体層（ポリシリコン膜２１ｂ）の両端に隣接する領域にｐ＋シリコン層２２ｐａを形成する。
同様に、図示を省略したフォトリソマスクを介して、例えば、リン（Ｐ）イオン等のｎ型不純物イオンをポリシリコン膜２１ｂにドーピングし、電界効果型トランジスタＦＥＴｎのチャネル領域となる半導体層（ポリシリコン膜２１ｂ）の両端に隣接する領域にｎ−シリコン層２３ｎａを、また、該ｎ−シリコン層２３ｎａの両端に隣接する領域にｎ＋シリコン層２２ｎａを形成する。
ここで、この第３の工程において形成されるｐ＋シリコン層２２ｐａ、ｎ−シリコン層２３ｎａ及びｎ＋シリコン層２２ｎａの形成順序は特に制約されるものではなく、任意の順序を設定して形成するものであってもよい。
ここで、この第３の工程において形成されるｐ＋シリコン層２２ｐａ、ｎ−シリコン層２３ｎａ及びｎ＋シリコン層２２ｎａの形成順序は特に制約されるものではなく、任意の順序を設定して形成するものであってもよい。
次いで、第４の工程においては、図２（ｄ）に示すように、図示を省略したフォトリソマスクを用いて、電界効果型トランジスタＦＥＴｐの形成領域、すなわち、上記第３の工程において形成された半導体層２１ｐ及びｐ＋シリコン層２２ｐａ（ｐ＋シリコンからなる不純物層２２ｐ；オーミックコンタクト層）、並びに、電界効果型トランジスタＦＥＴｎの形成領域、すなわち、半導体層２１ｎ及びｎ−シリコン層２３ｎａ（ｎ−シリコンからなる不純物層２３ｎ）、ｎ＋シリコン層２２ｎａ（ｎ＋シリコンからなる不純物層２２ｎ；オーミックコンタクト層）のみを残すようにポリシリコン膜２１ｂをパターニング（エッチング）する。
次いで、第５の工程においては、図３（ａ）に示すように、少なくとも上記半導体層２１ｐ及び不純物層２２ｐ、並びに、半導体層２１ｎ及び不純物層２３ｎ、不純物層２２ｎを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、酸化シリコンからなる絶縁膜（ゲート絶縁膜）３３を形成した後、さらに、スパッタリング法や蒸着法等の成膜法を用いて、例えば、アルミニウム合金やクロム合金等の金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのゲート電極Ｇｐ、Ｇｎを同一工程で同時に形成する。
次いで、第６の工程においては、図３（ｂ）に示すように、少なくとも上記ゲート電極Ｇｐ、Ｇｎを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜３４を形成した後、図示を省略したフォトリソマスクを用いて、少なくとも、該絶縁膜３４の上面から絶縁層３４、３３を貫通して、電界効果型トランジスタＦＥＴｐのｐ＋シリコンからなる不純物層２２ｐ及び電界効果型トランジスタＦＥＴｎのｎ＋シリコンからなる不純物層２２ｎに至るコンタクトホール（ソースコンタクトホール及びドレインコンタクトホール）ＣＨＬｐ、ＣＨＬｎを形成する。
次いで、第７の工程においては、図３（ｃ）に示すように、例えば、スパッタリング法等を用いて、アルミニウム合金やクロム合金等の金属膜を、上記コンタクトホールＣＨＬｐ、ＣＨＬｎの内部に埋め込むとともに、絶縁膜３４上に積層形成した後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのソース電極及びドレイン電極となる電極配線２４ｐ、２４ｎを形成する。
これにより、少なくとも図面左方の領域に、複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎからなる機能回路が形成される。
これにより、少なくとも図面左方の領域に、複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎからなる機能回路が形成される。
次いで、第８の工程においては、図３（ｄ）に示すように、例えば、プラズマＣＶＤ法等を用いて、基板ＳＵＢの一面側全域に上記電極配線２４ｐ、２４ｎを被覆するように、窒化シリコンからなる絶縁膜３５を形成した後、さらに、スパッタリング法又は蒸着法等を用いて、例えば、アルミニウム合金やクロム合金等の金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｘの形成領域にゲート電極Ｇｘを形成する。
次いで、第９の工程においては、図４（ａ）に示すように、例えば、プラズマＣＶＤ法等を用いて、少なくとも上記ゲート電極Ｇｘを含む領域上に、窒化シリコンからなる絶縁膜（ゲート絶縁膜）３６を形成した後、さらに、アモルファスシリコン膜（第２の半導体層）１１ａ、窒化シリコンからなる絶縁膜を順次積層形成し、その後、図示を省略したフォトリソマスクを用いて、該窒化シリコンからなる絶縁膜をパターニングして、ボトムゲート電極ＢＧｘ及びゲート電極Ｇｘの形成領域に対応するアモルファスシリコン膜１１ａ上にブロック絶縁膜（ストッパ膜）１４を形成する。なお、アモルファスシリコン膜１１ａは、上述した第１の工程と同様に、概ね３００℃程度の温度条件（第２の温度条件）で形成される。
ここで、ブロック絶縁膜１４は、アモルファスシリコン膜１１ａからなるチャネル領域（後述する半導体層１１）を後工程におけるダメージから保護するためのものであり、このブロック絶縁膜１４とアモルファスシリコン膜１１ａ（半導体層１１）との界面状態が、電界効果型トランジスタＦＥＴｘの素子特性に大きな影響を与えるため、アモルファスシリコン膜１１ａとブロック層１４は、真空中で連続的に成膜することにより、界面が汚染されないようにすることが望ましい。
次いで、第１０の工程においては、図４（ｂ）に示すように、アモルファスシリコン膜１１ａ及びブロック絶縁膜１４を含む領域上に、例えば、プラズマＣＶＤ法等を用いて、アモルファスシリコン膜を形成し、例えば、リンイオン（Ｐ）等のｎ型不純物イオンを該アモルファスシリコン膜にドーピングして、ｎ＋シリコンからなる不純物層を形成した後、電界効果型トランジスタＦＥＴｘの形成領域（概ね、上述したゲート電極Ｇｘの形成領域）に対応するように、図示を省略したフォトリソマスクを用いて、不純物層及びアモルファスシリコン膜１１ａをパターニングして、電界効果型トランジスタＦＥＴｘの形成領域に半導体層１１、及び、該半導体層１１上のブロック絶縁膜１４の両端に、オーミックコンタクト層としてのｎ＋シリコンからなる不純物層１７、１８を形成する。
この不純物層１７、１８は、各々、後述するソース電極１２及びドレイン電極１３と、半導体層１１との電気的接続（オーミック接続）を良好にし、逆電界におけるリーク電流を防止する目的で形成される。なお、不純物層１７、１８を形成するためのアモルファスシリコン膜も、上述した第１の工程と同様に、概ね３００℃程度の温度条件で形成される。
次いで、第１１の工程においては、図４（ｃ）に示すように、スパッタリング法又は蒸着法等を用いて、少なくとも上記不純物層１７、１８を含む領域上に、例えば、アルミニウム合金やクロム合金等の金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、少なくとも上記不純物層１７、１８上に積層して延在するソース電極１２及びドレイン電極１３を形成する。
これにより、少なくとも図面右方の領域に、電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）ＦＥＴｘからなる機能回路が形成される。
その後、基板ＳＵＢの一面側全域に、少なくとも、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜３７を積層形成することにより、図１に示したような素子構造を有するトランジスタアレイが完成する。
その後、基板ＳＵＢの一面側全域に、少なくとも、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜３７を積層形成することにより、図１に示したような素子構造を有するトランジスタアレイが完成する。
このような素子構造及び製造方法を有するトランジスタアレイによれば、単一の絶縁性基板ＳＵＢ上に、低温ポリシリコン半導体層を用いた電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、アモルファスシリコン半導体層を用いた電界効果型トランジスタＦＥＴｘを混在させて、薄膜構造で一体的に形成することができるので、小型で薄型化が可能なトランジスタアレイを実現することができる。
また、本実施形態に係るトランジスタアレイの素子構造及び製造方法によれば、少なくとも、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに用いられる低温ポリシリコン半導体層（半導体層２１ｐ及びｐ＋シリコンからなる不純物層２２ｐ、並びに、半導体層２１ｎ及びｎ−シリコンからなる不純物層２３ｎ、ｎ＋シリコンからなる不純物層２２ｎ）を、電界効果型トランジスタＦＥＴｘを構成するアモルファスシリコン半導体層（半導体層１１）よりも下層に配置し、上述した一連の製造プロセスにおいて、低温ポリシリコン半導体層を形成する工程（上記第２及び第３の工程）の後に、アモルファスシリコン半導体層を形成する工程（上記第９及び第１０の工程）を適用しているので、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及び電界効果型トランジスタＦＥＴｘの各素子特性を良好に維持することができる。
すなわち、例えば、第９及び第１０の工程に示したような成膜時の温度条件が比較的低い（概ね３００℃程度）アモルファスシリコン半導体層を形成する工程の後に、第２及び第３の工程に示したような成膜時の温度条件が比較的高い（概ね６００℃程度）低温ポリシリコン半導体層を形成する工程を実行した場合には、既に形成されたアモルファスシリコン半導体層において脱水素化が進行するため、電界効果型トランジスタＦＥＴｘにおいて充分な電子移動度を実現することができなくなり、素子特性が劣化する現象が生じる可能性がある。
そこで、本実施形態においては、比較的高温の温度条件を必要とする低温ポリシリコン半導体層を先の工程で形成した後に、比較的低温で成膜が可能なアモルファスシリコン半導体層を後の工程で形成することにより、低温ポリシリコン半導体層を用いた電界効果型トランジスタの素子特性を良好に保持しつつ、アモルファスシリコン半導体層を用いた電界効果型トランジスタの素子特性も良好に保持することができるので、動作特性に優れたトランジスタアレイを実現することができる。
また、本実施形態における製造方法においては、第２の工程におけるポリシリコン半導体層の形成工程において、基板上に形成されたアモルファスシリコン膜の全面を結晶化させて、ポリシリコン半導体層を形成するようにしてよく、従来技術にあるような特定の領域のみを選択的に結晶化するような工程が不要であるため、製造工程を簡易化することができ、製造装置を簡易化することができて、製造コストを低減させることができる。
また、ポリシリコン半導体層の上層側にアモルファスシリコン半導体層が形成され、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとが異なる層に分離して形成されるため、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを十分接近させて配置することができ、それ故、画素アレイに近接してドライバ回路を配置することができるため、トランジスタアレイの面積を小さくすることができて、装置規模を小型化することができる。
さらに、本実施形態に係るトランジスタアレイを、後述するようにドライバ回路に適用して、該ドライバ回路の出力回路部（レベルシフト回路部）をアモルファスシリコン半導体層を用いた電界効果型トランジスタ（電界効果型トランジスタＦＥＴｘ）により構成し、また、該ドライバ回路の他の内部回路部をポリシリコン半導体層を用いた電界効果型トランジスタ（電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ）により構成することにより、内部回路部においては、電界効果型トランジスタ（ポリシリコン薄膜トランジスタ）のオン電流が比較的大きく、電子移動度が比較的大きいので、信号生成等の回路動作を比較的迅速に実行することができ、一方、出力回路部においては、比較的高い耐圧特性を有するアモルファスシリコン薄膜トランジスタを有して構成されているので、比較的大きな電圧振幅を有する信号を良好に生成することができる。
＜第２の実施形態＞
次いで、本発明に係るトランジスタアレイの素子構造及びその製造方法の第２の実施形態について、図面を参照して説明する。
（素子構造）
図５は、本発明に係るトランジスタアレイの素子構造の第２の実施形態を示す概略断面図である。ここで、上述した第１の実施形態（図１参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図５においても、説明の簡略化のため、ポリシリコン半導体層及びアモルファスシリコン半導体層を用いた電界効果型トランジスタを各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
次いで、本発明に係るトランジスタアレイの素子構造及びその製造方法の第２の実施形態について、図面を参照して説明する。
（素子構造）
図５は、本発明に係るトランジスタアレイの素子構造の第２の実施形態を示す概略断面図である。ここで、上述した第１の実施形態（図１参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図５においても、説明の簡略化のため、ポリシリコン半導体層及びアモルファスシリコン半導体層を用いた電界効果型トランジスタを各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
上述した第１の実施形態に係る素子構造及びその製造方法においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと電界効果型トランジスタＦＥＴｘが、電極形成層（レイヤ）を共有することなく、下層側（基板側）に電界効果型トランジスタＦＥＴｐ、ＦＥＴｎが、その上層側に電界効果型トランジスタＦＥＴｘが、各々独立して形成された構成について説明したが、本実施形態においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及び電界効果型トランジスタＦＥＴｘの一部の導電層（ゲート電極）を同一の電極形成層（共有するレイヤ）に設けた構成を有している。
具体的には、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎは、図５に示すように、各々、基板ＳＵＢの一面側の表面に形成された窒化シリコン膜４１及び酸化シリコン膜４２（各々、上述した絶縁膜３１及び３２に相当する）上に、低温ポリシリコンからなる半導体層（チャネル領域）２１ｐ、２１ｎと、該半導体層２１ｐの両端に形成されたｐ＋シリコンからなる不純物層２２ｐと、半導体層２１ｎの両端に形成されたｎ−シリコンからなる不純物層２３ｎ、ｎ＋シリコンからなる不純物層２２ｎと、各半導体層２１ｐ、２１ｎの上方に絶縁膜４３（ゲート絶縁膜；上述した絶縁膜３３に相当する）を介して形成されたゲート電極Ｇｐ、Ｇｎと、該ゲート電極Ｇｐ、Ｇｎ上に積層された絶縁層４４、４５及び上記絶縁膜４３を貫通して形成されたコンタクトホールを介して、各不純物層２２ｐ、２２ｎに接続された電極層（ソース電極及びドレイン電極）２４ｐ、２４ｎと、該電極層２４ｐ、２４ｎ上に積層された絶縁層（保護絶縁膜）４６と、を有して構成されている。
また、電界効果型トランジスタＦＥＴｘは、図５に示すように、基板ＳＵＢの一面側の表面に積層形成された上記窒化シリコン膜４１及び酸化シリコン膜４２、絶縁膜４３上に形成されたゲート電極Ｇｘと、該ゲート電極Ｇｘの上方に上記と同一の絶縁膜（ゲート絶縁膜）４４を介して形成され、アモルファスシリコンからなる半導体層（チャネル領域）１１と、該半導体層１１上に形成されたブロック絶縁膜（ストッパ膜）１４と、半導体層１１上のブロック絶縁膜１４の両端に形成された不純物層１７、１８と、該不純物層１７、１８上に形成されたソース電極１２及びドレイン電極１３と、半導体層１１及びブロック絶縁膜１４、ソース電極１２、ドレイン電極１３の上方に積層された上記と同一の絶縁層４５、４６と、を有して構成されている。
すなわち、本素子構造においては、図５に示すように、上述した第１の実施形態と同様に、少なくとも、電界効果型トランジスタＦＥＴｘに適用される、アモルファスシリコンからなる半導体層（チャネル領域）１１が、ｐチャネル型及びｎチャネル型の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに適用される、低温ポリシリコンからなる半導体層（チャネル領域）２１ｐ、２１ｎよりも上層側に形成された構成を有し、かつ、電界効果型トランジスタＦＥＴｘを構成するゲート電極Ｇｘが、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎを構成するゲート電極Ｇｐ、Ｇｎと電極形成層（レイヤ）を共有して形成された構成を有している。
（製造方法）
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して説明する。
図６、図７は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、上述した第１の製造方法と同等の工程については、その説明を簡略化又は省略する。また、以下の説明において、「第１の工程」乃至「第１０の工程」の表記は、説明の都合上、便宜的に用いたものであって、その間に任意の付加工程があってもよく、また、置換可能な他の工程と変更してもよいものであって、実際の製造プロセスに関連付けられたものではない。
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して説明する。
図６、図７は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、上述した第１の製造方法と同等の工程については、その説明を簡略化又は省略する。また、以下の説明において、「第１の工程」乃至「第１０の工程」の表記は、説明の都合上、便宜的に用いたものであって、その間に任意の付加工程があってもよく、また、置換可能な他の工程と変更してもよいものであって、実際の製造プロセスに関連付けられたものではない。
まず、上述した第１の実施形態において、第１乃至第４の工程（図２（ａ）〜（ｄ））に示したように、透明な絶縁性の基板ＳＵＢの一面側全域に、絶縁膜（窒化シリコン膜）４１、絶縁膜（酸化シリコン膜）４２、アモルファスシリコン膜２１ａを順次積層形成し、その後、アモルファスシリコン膜２１ａをポリシリコン化したポリシリコン膜２１ｂの所定の領域に不純物イオンをドーピングして、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを構成する半導体層２１ｐ、２１ｎの各両端領域にｐ＋シリコン層２２ｐａ、ｎ−シリコン層２３ｎａ及びｎ＋シリコン層２２ｎａを形成する。
そして、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎの各々の形成領域に対応する半導体層２１ｐ及びｐ＋シリコンからなる不純物層２２ｐ、並びに、半導体層２１ｎ及びｎ−シリコンからなる不純物層２３ｎ、ｎ＋シリコンからなる不純物層２２ｎのみを残すようにパターニング（エッチング）する。
そして、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎの各々の形成領域に対応する半導体層２１ｐ及びｐ＋シリコンからなる不純物層２２ｐ、並びに、半導体層２１ｎ及びｎ−シリコンからなる不純物層２３ｎ、ｎ＋シリコンからなる不純物層２２ｎのみを残すようにパターニング（エッチング）する。
次いで、第５の工程においては、図６（ａ）に示すように、少なくとも上記半導体層２１ｐ及び不純物層２２ｐ、並びに、半導体層２１ｎ及び不純物層２３ｎ、２２ｎを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、酸化シリコンからなる絶縁膜（ゲート絶縁膜）４３を形成した後、さらに、スパッタリング法又は蒸着法等を用いて、例えば、アルミニウム合金やクロム合金等の金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのゲート電極Ｇｐ、Ｇｎ、及び、電界効果型トランジスタＦＥＴｘのゲート電極Ｇｘを同一工程で同時に形成する。
次いで、第６の工程においては、図６（ｂ）に示すように、少なくとも上記ゲート電極Ｇｐ、Ｇｎ、Ｇｘを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜（ゲート絶縁膜）４４、アモルファスシリコン膜１１ａを順次積層形成した後、ゲート電極Ｇｘの形成領域に対応するアモルファスシリコン膜１１ａ上にブロック絶縁膜（ストッパ膜）１４を形成する。
次いで、第７の工程においては、図６（ｃ）に示すように、少なくともアモルファスシリコン膜１１ａ及びブロック絶縁膜１４を含む領域上に、例えば、プラズマＣＶＤ法等を用いて、アモルファスシリコン膜を形成し、該アモルファスシリコン膜にｎ型不純物イオンをドーピングして、ｎ＋シリコンからなる不純物層を形成した後、電界効果型トランジスタＦＥＴｘの形成領域（概ね、上述したゲート電極Ｇｘの形成領域）に対応するように、不純物層及びアモルファスシリコン膜１１ａをパターニングして、半導体層１１及びｎ＋シリコンからなる不純物層１７、１８を形成する。
次いで、第８の工程においては、図６（ｄ）に示すように、少なくとも不純物層１７、１８上に金属膜を積層形成した後、該金属膜を所定の電極形状にパターニングして、電界効果型トランジスタＦＥＴｘのソース電極５２及びドレイン電極５３を形成し、基板ＳＵＢの一面側全域に絶縁膜４５を積層形成する。
これにより、少なくとも図面右方の領域に、電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）ＦＥＴｘからなる機能回路が形成される。
これにより、少なくとも図面右方の領域に、電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）ＦＥＴｘからなる機能回路が形成される。
次いで、第９の工程においては、図７（ａ）に示すように、少なくとも、該絶縁膜４５の上面から各絶縁層４５、４４、４３を貫通して、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎの不純物層２２ｐ及び２２ｎに至るコンタクトホール（ソースコンタクトホール及びドレインコンタクトホール）ＣＨＬｐ、ＣＨＬｎを形成する。
次いで、第１０の工程においては、図７（ｂ）に示すように、スパッタリング法等を用いて、例えば、アルミニウム合金やクロム合金等の金属膜をコンタクトホールＣＨＬｐ、ＣＨＬｎの内部に埋め込むとともに、絶縁膜４５上に積層形成した後、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのソース電極及びドレイン電極となる電極配線２４ｐ、２４ｎを形成する。
次いで、第１０の工程においては、図７（ｂ）に示すように、スパッタリング法等を用いて、例えば、アルミニウム合金やクロム合金等の金属膜をコンタクトホールＣＨＬｐ、ＣＨＬｎの内部に埋め込むとともに、絶縁膜４５上に積層形成した後、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのソース電極及びドレイン電極となる電極配線２４ｐ、２４ｎを形成する。
これにより、少なくとも図面左方の領域に、複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎからなる機能回路が形成される。
その後、基板ＳＵＢの一面側全域に、少なくとも絶縁膜（保護絶縁膜）４６を積層形成することにより、図５に示したような素子構造を有するトランジスタアレイが完成する。
したがって、このような素子構造及び製造方法を有する画像読取装置によれば、上述した第１の実施形態と同様に、単一の絶縁性基板ＳＵＢ上に、低温ポリシリコン半導体層を用いた電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、アモルファスシリコン半導体層を用いた電界効果型トランジスタＦＥＴｘを混在させて、薄膜構造で一体的に形成することができるので、小型で薄型化が可能なトランジスタアレイを実現することができる。
その後、基板ＳＵＢの一面側全域に、少なくとも絶縁膜（保護絶縁膜）４６を積層形成することにより、図５に示したような素子構造を有するトランジスタアレイが完成する。
したがって、このような素子構造及び製造方法を有する画像読取装置によれば、上述した第１の実施形態と同様に、単一の絶縁性基板ＳＵＢ上に、低温ポリシリコン半導体層を用いた電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、アモルファスシリコン半導体層を用いた電界効果型トランジスタＦＥＴｘを混在させて、薄膜構造で一体的に形成することができるので、小型で薄型化が可能なトランジスタアレイを実現することができる。
また、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに用いられる低温ポリシリコン半導体層を、電界効果型トランジスタＦＥＴｘを構成するアモルファスシリコン半導体層よりも下層に配置し、上述した一連の製造プロセスにおいて、低温ポリシリコン半導体層を形成した後に、アモルファスシリコン半導体層を形成する工程を適用しているので、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及び電界効果型トランジスタＦＥＴｘの各素子特性を良好に維持することができる。
さらに、本実施形態特有の効果として、少なくとも、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、電界効果型トランジスタＦＥＴｘの一部の導電層（ゲート電極Ｇｐ、Ｇｎとゲート電極Ｇｘ）を、同一の電極形成層（共有するレイヤ）に設けた構成を適用しているので、これらの導電層を同一の工程で（工程を共有して）同時に形成することができ、製造プロセスの短縮と製造コストの削減を図ることもできる。
＜第３の実施形態＞
次いで、本発明に係るトランジスタアレイの素子構造及びその製造方法の第３の実施形態について、図面を参照して簡単に説明する。
（素子構造）
図８は、本発明に係るトランジスタアレイの素子構造の第３の実施形態を示す概略断面図である。ここで、上述した第１の実施形態（図１参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図８においても、説明の簡略化のため、ポリシリコン半導体層を用いた電界効果型トランジスタ及びフォトセンサを各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
次いで、本発明に係るトランジスタアレイの素子構造及びその製造方法の第３の実施形態について、図面を参照して簡単に説明する。
（素子構造）
図８は、本発明に係るトランジスタアレイの素子構造の第３の実施形態を示す概略断面図である。ここで、上述した第１の実施形態（図１参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図８においても、説明の簡略化のため、ポリシリコン半導体層を用いた電界効果型トランジスタ及びフォトセンサを各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
上述した第１の実施形態に係る素子構造及びその製造方法においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと電界効果型トランジスタＦＥＴｘが、電極形成層（レイヤ）を共有することなく、単一の基板ＳＵＢ上に混在して形成された構成について説明したが、本実施形態においては、上記電界効果型トランジスタＦＥＴｘに替えて、アモルファスシリコン半導体層を用いた複数のフォトセンサ（機能素子、読取画素）が、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと電極形成層（レイヤ）を共有することなく、単一の基板ＳＵＢ上に一体的に形成された構成を有している。
ここで、本実施形態に適用可能な界効果型トランジスタＦＥＴｐ、ＦＥＴｎは、図８に示すように、上述した第１の実施形態に示したトランジスタアレイ（図１参照）と同等の素子構造を有しているので、具体的な説明を省略する。
ここで、本実施形態に適用可能な界効果型トランジスタＦＥＴｐ、ＦＥＴｎは、図８に示すように、上述した第１の実施形態に示したトランジスタアレイ（図１参照）と同等の素子構造を有しているので、具体的な説明を省略する。
本実施形態に係るトランジスタアレイに適用可能なフォトセンサＰＳは、図８に示すように、例えば、基板ＳＵＢの一面側の表面に積層形成された、上記ｐチャネル型電界効果型トランジスタＦＥＴｐ及びｎチャネル型電界効果型トランジスタＦＥＴｎに設けられた電極層２４ｐ、２４ｎを被覆するように形成された窒化シリコン膜３５上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極（第２のゲート電極）ＢＧｘと、該ボトムゲート電極ＢＧｘの上方に上記と同一の絶縁膜（下部ゲート絶縁膜）３６を介して形成され、アモルファスシリコンからなり、チャネル領域を形成する半導体層５１と、該半導体層５１の上方（図面上方）に、例えば、窒化シリコン膜により形成されたブロック絶縁膜（ストッパ膜）５４と、半導体層５１上のブロック絶縁膜１４の両端に形成されたｎ＋シリコンからなる不純物層（オーミックコンタクト層）５７、５８と、該不純物層５７、５８上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極５２及びドレイン電極５３と、半導体層５１及びブロック絶縁膜５４の上方に上記と同一の絶縁膜（上部ゲート絶縁膜）３７を介して形成され、例えば、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極（第１のゲート電極）ＴＧｘと、該トップゲート電極ＴＧｘを含む絶縁膜３７上に積層された絶縁層（絶縁保護膜）３８と、を有して構成されている。
ここで、本実施形態においては、上述した絶縁膜（絶縁層）３１〜３８が、各々窒化シリコン膜や酸化シリコン膜等の透光性を有する透明な絶縁膜により形成されている。
ここで、本実施形態においては、上述した絶縁膜（絶縁層）３１〜３８が、各々窒化シリコン膜や酸化シリコン膜等の透光性を有する透明な絶縁膜により形成されている。
このように、本実施形態に係るフォトセンサＰＳは、概略、上述した第１の実施形態に示した、アモルファスシリコン半導体層を用いた電界効果型トランジスタＦＥＴｘの素子構造に対して、アモルファスシリコン半導体層の上方に、絶縁膜（トップゲート絶縁膜）を介してトップゲート電極ＴＧｘを付加した構成を有している。すなわち、本実施形態に係るフォトセンサＰＳは、励起光（ここでは、可視光）の入射により電子−正孔対が生成される、共通のアモルファスシリコンからなる半導体層（チャネル領域）５１に対して、上方及び下方に、個別のゲート電極（トップゲート電極ＴＧｘ、ボトムゲート電極ＢＧｘ）が設けられた、いわゆる、ダブルゲート型の薄膜トランジスタ構造を有している。
ここで、フォトセンサＰＳは、上述した第１の実施形態と同様に、少なくとも、フォトセンサＰＳに適用される、アモルファスシリコンからなる半導体層５１が、ｐチャネル型及びｎチャネル型の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに適用される、低温ポリシリコンからなる半導体層２１ｐ、２１ｎよりも上層側に形成された構成を有し、かつ、フォトセンサＰＳと、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎが、相互に電極形成層（レイヤ）を共有することなく、各々独立して形成された構成を有している。
（製造方法）
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して説明する。
図９は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、上述したように、本素子構造に係るフォトセンサＰＳは、上述した第１の実施形態に示した電界効果型トランジスタＦＥＴｘの素子構造と略同等であるので、該電界効果型トランジスタＦＥＴｘにおけるゲート電極Ｇｘからソース電極１２及びドライバ電極１３の形成までの各工程と同等の工程を適用した製造方法を示し、その説明を簡略化又は省略する。また、以下の説明においても、「第１の工程」乃至「第１０の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに関連付けられたものではない。
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して説明する。
図９は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、上述したように、本素子構造に係るフォトセンサＰＳは、上述した第１の実施形態に示した電界効果型トランジスタＦＥＴｘの素子構造と略同等であるので、該電界効果型トランジスタＦＥＴｘにおけるゲート電極Ｇｘからソース電極１２及びドライバ電極１３の形成までの各工程と同等の工程を適用した製造方法を示し、その説明を簡略化又は省略する。また、以下の説明においても、「第１の工程」乃至「第１０の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに関連付けられたものではない。
まず、上述した第１の実施形態において、第１乃至第７の工程（図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ））に示した製造方法と同様に、基板ＳＵＢの一面側全域に積層形成された絶縁膜３１、３２上であって、図面左方の領域に、ポリシリコン半導体層を用いた複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎを形成する。
次いで、第８の工程においては、図９（ａ）に示すように、基板ＳＵＢの一面側全域に電極配線２４ｐ、２４ｎを被覆するように絶縁膜３５を形成した後、アルミニウム合金やクロム合金等の、遮光性を有する金属膜を積層形成し、該金属膜を所定の電極形状にパターニングすることにより、各フォトセンサＰＳの形成領域にボトムゲート電極ＢＧｘを形成する。
次いで、第９の工程においては、図９（ｂ）に示すように、上述した第１の実施形態に示した第９乃至第１０の工程と同様に、ボトムゲート電極ＢＧｘ上に、絶縁膜（下部ゲート絶縁膜）３６を介して半導体層５１（上述した半導体層１１に相当する）及びブロック絶縁膜５４（上述したブロック絶縁膜１４に相当する）、オーミックコンタクト層としての不純物層５７、５８（上述した不純物層１７、１８に相当する）を所定の形状で形成し、さらに、該不純物層５７、５８上に延在するようにソース電極５２及びドレイン電極５３（上述したソース電極１２及びドレイン電極１３に相当する）を積層形成する。ここで、半導体層５１を形成するためのアモルファスシリコン膜５１ａの成膜工程は、上述した第１の製造方法と同様に、概ね３００℃程度の温度条件で形成される。
次いで、第１０の工程においては、図９（ｃ）に示すように、基板ＳＵＢの一面側全域に、絶縁膜（上部ゲート絶縁膜）３７を積層形成し、さらに、蒸着法等を用いて、酸化スズ膜やＩＴＯ膜等の透明電極層を形成した後、図示を省略したフォトリソマスクを用いて、上記半導体層（チャネル領域）５１に対応するようにパターニングして、トップゲート電極ＴＧｘを形成する。
これにより、少なくとも図面右方の領域に、いわゆる、ダブルゲート型の薄膜トランジスタ（アモルファスシリコン薄膜トランジスタ）構造を有する複数のフォトセンサＰＳが形成される。
その後、基板ＳＵＢの一面側全域に、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜（保護絶縁膜）３８を積層形成することにより、図８に示したような素子構造を有するトランジスタアレイが完成する。
その後、基板ＳＵＢの一面側全域に、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜（保護絶縁膜）３８を積層形成することにより、図８に示したような素子構造を有するトランジスタアレイが完成する。
したがって、このような素子構造及び製造方法を有するトランジスタアレイによれば、上述した第１の実施形態と同様に、単一の絶縁性基板ＳＵＢ上に、低温ポリシリコン半導体層を用いた電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、アモルファスシリコン半導体層を用いたフォトセンサＰＳを混在させて、薄膜構造で一体的に形成することができるので、小型で薄型化が可能なトランジスタアレイを実現することができる。
また、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに用いられる低温ポリシリコン半導体層を、フォトセンサＰＳを構成するアモルファスシリコン半導体層よりも下層に配置し、上述した一連の製造プロセスにおいて、低温ポリシリコン半導体層を形成した後に、アモルファスシリコン半導体層を形成する工程を適用しているので、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及び電界効果型トランジスタＦＥＴｘの各素子特性を良好に維持することができる。
さらに、本実施形態特有の効果として、フォトセンサＰＳがダブルゲート型の薄膜トランジスタ構造を有しているので、後述するように、各フォトセンサＰＳによりフォトセンス機能と選択トランジスタ機能の双方を実現することができる。したがって、該フォトセンサを２次元配列してフォトセンサアレイを構成した場合、各読取画素を構成するトランジスタ数を少なくして、フォトセンサアレイの一層の小型化又は画素数の増加を図りつつ、薄型化を実現することができる。
＜第４の実施形態＞
次いで、本発明に係るトランジスタアレイの素子構造及びその製造方法の第４の実施形態について、図面を参照して説明する。
（素子構造）
図１０は、本発明に係るトランジスタアレイの素子構造の第４の実施形態を示す概略断面図である。ここで、上述した第２の実施形態（図５参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図１０においても、説明の簡略化のため、ポリシリコン半導体層を用いた電界効果型トランジスタ及びフォトセンサを各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
次いで、本発明に係るトランジスタアレイの素子構造及びその製造方法の第４の実施形態について、図面を参照して説明する。
（素子構造）
図１０は、本発明に係るトランジスタアレイの素子構造の第４の実施形態を示す概略断面図である。ここで、上述した第２の実施形態（図５参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図１０においても、説明の簡略化のため、ポリシリコン半導体層を用いた電界効果型トランジスタ及びフォトセンサを各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
上述した第２の実施形態に係る素子構造及びその製造方法においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと電界効果型トランジスタＦＥＴｘの各ゲート電極Ｇｐ、Ｇｎ、Ｇｘが、電極形成層（レイヤ）を共有して、単一の基板ＳＵＢ上に混在して形成された構成について説明したが、本実施形態においては、上記電界効果型トランジスタＦＥＴｘに替えて、第３の実施形態に示した素子構造を有するフォトセンサのボトムゲートＢＧｘが、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎの各ゲート電極Ｇｐ、Ｇｎと電極形成層（レイヤ）を共有して、単一の基板ＳＵＢ上に一体的に形成された構成を有している。
ここで、本実施形態に適用可能な電界効果型トランジスタＦＥＴｐ、ＦＥＴｎは、図１０に示すように、上述した第２の実施形態に示したトランジスタアレイ（図５参照）と同等の素子構造を有しているので、具体的な説明を省略する。また、フォトセンサＰＳについても、上述した第３の実施形態に示したトランジスタアレイ（図８参照）と略同等の素子構造を有しているので、説明を簡略化する。
本実施形態に係るトランジスタアレイに適用可能なフォトセンサＰＳは、図１０に示すように、基板ＳＵＢの一面側の表面に積層形成された、上記ｐチャネル型電界効果型トランジスタＦＥＴｐ及びｎチャネル型電界効果型トランジスタＦＥＴｎに設けられたゲート電極Ｇｐ、Ｇｎと同一の電極形成層（レイヤ）に形成されたボトムゲート電極（第２のゲート電極）ＢＧｘと、該ボトムゲート電極ＢＧｘの上方に上記と同一の絶縁膜（下部ゲート絶縁膜）４４を介して形成された、アモルファスシリコンからなる半導体層（チャネル領域）５１と、該半導体層５１の上に形成されたブロック絶縁膜（ストッパ膜）５４、該ブロック絶縁膜１４の両端に形成されたｎ＋シリコンからなる不純物層（オーミックコンタクト層）５７、５８、該不純物層５７、５８上に形成されたソース電極５２及びドレイン電極５３と、半導体層５１及びブロック絶縁膜５４、ソース電極５２、ドレイン電極５３の上方に上記と同一の絶縁膜（上部ゲート絶縁膜）４５を介して形成されたトップゲート電極（第１のゲート電極）ＴＧｘと、該トップゲート電極ＴＧｘ上に積層された絶縁層４６と、を有して構成されている。
なお、本実施形態においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに設けられる電極層２４ｐ、２４ｎは、例えば、上記フォトセンサＰＳのトップゲートＴＧｘ上に積層された絶縁層４６の上面から絶縁層４３〜４５を貫通して形成されたコンタクトホールを介して、各不純物層２２ｐ、２２ｎに接続される。ここで、該電極層２４ｐ、２４ｎを含む絶縁膜４６上には、絶縁層（絶縁保護膜）４７が積層形成された構成を有している。
（製造方法）
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して簡単に説明する。
図１１は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、上述した電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びフォトセンサＰＳと同等の工程については、その説明を簡略化又は省略する。また、以下の説明においても、「第１の工程」乃至「第８の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに関連付けられたものではない。
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して簡単に説明する。
図１１は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、上述した電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びフォトセンサＰＳと同等の工程については、その説明を簡略化又は省略する。また、以下の説明においても、「第１の工程」乃至「第８の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに関連付けられたものではない。
まず、上述した第１の実施形態において、第１乃至第４の工程（図２（ａ）〜（ｄ））に示した製造方法と同様に、基板ＳＵＢの一面側全域に積層形成された絶縁膜４１、４２上であって、図面左方の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎの各々の形成領域に、アモルファスシリコンからなる半導体層２１ｐ及びｐ＋シリコンからなる不純物層２２ｐ、並びに、アモルファスシリコンからなる半導体層２１ｎ及びｎ−シリコンからなる不純物層２３ｎ、ｎ＋シリコンからなる不純物層２２ｎを形成する。
次いで、第５の工程においては、図１１（ａ）に示すように、基板ＳＵＢの一面側全域に絶縁膜４３を形成した後、アルミニウム合金やクロム合金等の遮光性を有する金属膜により、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎの形成領域（概ね、上述した半導体層２１ｐ、２１ｎ上）にゲート電極Ｇｐ、Ｇｎを、また、各フォトセンサＰＳの形成領域にボトムゲート電極ＢＧｘを同一工程により同時に形成する。
次いで、第６の工程においては、図１１（ｂ）に示すように、上述した第２の実施形態に示した第６乃至第８の工程と同様に、ゲート電極Ｇｐ、Ｇｎ及びボトムゲート電極ＢＧｘ上に、絶縁膜（下部ゲート絶縁膜）４４を介して半導体層５１及びブロック絶縁膜５４、オーミックコンタクト層としての不純物層５７、５８を所定の形状で形成し、さらに、該不純物層５７、５８上に延在するようにソース電極５２及びドレイン電極５３（上述したソース電極１２及びドレイン電極１３に相当する）を積層形成する。
次いで、第７の工程においては、図１１（ｃ）に示すように、基板ＳＵＢの一面側全域に、絶縁膜（上部ゲート絶縁膜）４５を積層形成し、さらに、上記半導体層（チャネル領域）５１に対応するように、透明電極層からなるトップゲート電極ＴＧｘを形成する。
次いで、第８の工程においては、図１１（ｄ）に示すように、少なくとも、トップゲート電極ＴＧｘを含む基板ＳＵＢの一面側に絶縁膜４６を積層形成した後、該絶縁膜４６の上面から各絶縁層４３〜４５を貫通して電界効果型トランジスタＦＥＴｐ及びＦＥＴｎの各不純物層２２ｐ及び２２ｎに至る電極配線２４ｐ、２４ｎ（ソース電極及びドレイン電極）を形成する。
次いで、第８の工程においては、図１１（ｄ）に示すように、少なくとも、トップゲート電極ＴＧｘを含む基板ＳＵＢの一面側に絶縁膜４６を積層形成した後、該絶縁膜４６の上面から各絶縁層４３〜４５を貫通して電界効果型トランジスタＦＥＴｐ及びＦＥＴｎの各不純物層２２ｐ及び２２ｎに至る電極配線２４ｐ、２４ｎ（ソース電極及びドレイン電極）を形成する。
これにより、少なくとも図面左方の領域に、複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎからなる機能回路が形成され、図面右方の領域に、いわゆる、ダブルゲート型の薄膜トランジスタ（アモルファスシリコン薄膜トランジスタ）構造を有する複数のフォトセンサＰＳが形成される。
その後、基板ＳＵＢの一面側全域に、絶縁膜（保護絶縁膜）４７を積層形成することにより、図１０に示したような素子構造を有するトランジスタアレイが完成する。
その後、基板ＳＵＢの一面側全域に、絶縁膜（保護絶縁膜）４７を積層形成することにより、図１０に示したような素子構造を有するトランジスタアレイが完成する。
したがって、このような素子構造及び製造方法を有するトランジスタアレイによれば、上述した第２の実施形態と同様に、少なくとも、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、フォトセンサＰＳの一部の導電層（ゲート電極Ｇｐ、Ｇｎとボトムゲート電極ＢＧｘ）を、同一の電極形成層（共有するレイヤ）に設けた構成を適用しているので、これらの導電層を同一の工程で（工程を共有して）同時に形成することができ、製造プロセスの短縮と製造コストの削減を図ることができる、という特有の効果を有している。
なお、上述した第１乃至第４の実施形態に係るトランジスタアレイの素子構造においては、単一の基板上に、ポリシリコン半導体層を用いた電界効果型トランジスタと、アモルファスシリコン半導体層を用いた電界効果型トランジスタ又はフォトセンサのいずれか一方のみが、一体的に形成された例について示したが、本発明はこれに限定されるものではなく、例えば、以下に示すように、単一の基板上に、ポリシリコン半導体層を用いた電界効果型トランジスタとともに、アモルファスシリコン半導体層を用いた電界効果型トランジスタ及びフォトセンサの双方が、混在して形成された構成を有しているものであってもよい。
＜第５の実施形態＞
次いで、本発明に係るトランジスタアレイの素子構造及びその製造方法の第５の実施形態について、図面を参照して説明する。
図１２は、本発明に係るトランジスタアレイの素子構造の第５の実施形態を示す概略断面図である。ここで、上述した第１乃至第４の実施形態と同等の構成については、その説明を簡略化又は省略する。
次いで、本発明に係るトランジスタアレイの素子構造及びその製造方法の第５の実施形態について、図面を参照して説明する。
図１２は、本発明に係るトランジスタアレイの素子構造の第５の実施形態を示す概略断面図である。ここで、上述した第１乃至第４の実施形態と同等の構成については、その説明を簡略化又は省略する。
本発明に係るトランジスタアレイの第５の実施形態は、例えば、図１２（ａ）、（ｂ）に示すように、単一の基板ＳＵＢ上に、ポリシリコン半導体層２１ｐ、２１ｎを用いた電界効果型トランジスタＦＥＴｐ、ＦＥＴｎとともに、アモルファスシリコン半導体層１１を用いた電界効果型トランジスタＦＥＴｘ及びアモルファスシリコン半導体層５１を用いたフォトセンサＰＳの双方が、一体的に形成された構成を有している。
ここで、図１２（ａ）に示した素子構造においては、上述した第１及び第３の実施形態と同様に、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎと、電界効果型トランジスタＦＥＴｘ及びフォトセンサＰＳが、相互に電極形成層（レイヤ）を共有することなく、単一の基板ＳＵＢ上に混在して形成された構成を有し、一方、図１２（ｂ）に示した素子構造においては、上述した第２及び第４の実施形態と同様に、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎと、電界効果型トランジスタＦＥＴｘ及びフォトセンサＰＳが、一部の導電層（ゲート電極及びボトムゲート電極）を電極形成層（レイヤ）を相互に共有して、単一の基板ＳＵＢ上に混在して形成された構成を有している。
このような構成を有するトランジスタアレイによれば、後述する適用例に示すような画素アレイ（フォトセンサアレイ等）と、その周辺回路であるドライバ回路（トップゲートドライバ、ボトムゲートドライバ、ソースドライバ等）と、を構成する各トランジスタ及びトランジスタ構造を有する画素の素子特性を良好に維持しながら、単一の基板上に一体的に形成することができるので、画素アレイを備えた画像処理装置等の製造プロセスの簡略化や部品点数の削減による製品歩留まりの向上、コストの削減を図りつつ、装置の小型薄型化を実現することができる。
また、図示を省略したが、上述した第１乃至第４の実施形態、並びに、上記他の実施形態に係るトランジスタアレイの素子構造において、基板ＳＵＢ上に一体的に形成される電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、電界効果型トランジスタＦＥＴｘ及びフォトセンサＰＳの少なくともいずれか一方とは、例えば、以下に示すように、層間配線層により相互に接続された構成を有しているものであってもよい。
図１３は、本発明に係るトランジスタアレイの各実施形態に適用可能な電界効果型トランジスタ及びフォトセンサ相互を接続する配線層の一例を示す概略断面図である。
各実施形態に係るトランジスタアレイに適用可能な配線層は、例えば、図１３に示すように、基板ＳＵＢ上の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びＦＥＴｘにより機能回路が形成される領域と、複数のフォトセンサＰＳが形成されるアレイ領域（フォトセンサアレイ）との間に、任意の層間を相互に接続するためのコンタクト領域（配線接続領域）ＣＮＴを設け、上記電界効果型トランジスタからなる機能回路とフォトセンサアレイとを接続するコンタクト配線（接続配線）ＬＣａや、機能回路内部の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びＦＥＴｘ相互を接続する配線（内部配線）ＬＣｂとして形成される。
各実施形態に係るトランジスタアレイに適用可能な配線層は、例えば、図１３に示すように、基板ＳＵＢ上の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びＦＥＴｘにより機能回路が形成される領域と、複数のフォトセンサＰＳが形成されるアレイ領域（フォトセンサアレイ）との間に、任意の層間を相互に接続するためのコンタクト領域（配線接続領域）ＣＮＴを設け、上記電界効果型トランジスタからなる機能回路とフォトセンサアレイとを接続するコンタクト配線（接続配線）ＬＣａや、機能回路内部の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びＦＥＴｘ相互を接続する配線（内部配線）ＬＣｂとして形成される。
この場合、コンタクト配線ＬＣａ相互や内部配線ＬＣｂ相互、もしくは、コンタクト配線ＬＣａと内部配線ＬＣｂ相互を共有化して、層間配線数を削減するようにした構成を有するものであってもよい。また、コンタクト配線ＬＣａや内部配線ＬＣｂを、例えば、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに設けられる電極層（ソース電極及びドレイン電極）２４ｐ、２４ｎと同一の工程により同時に形成するようにしてもよい。
なお、図１３においては、図１２（ｂ）に示したトランジスタアレイの素子構造に、コンタクト領域ＣＮＴを設定して、層間配線層（コンタクト配線ＬＣａや内部配線ＬＣｂ）を設けた例を示したが、本発明はこれに限定されるものではなく、図１２（ａ）や図１、図５、図８、又は、図１０に示したトランジスタアレイの素子構造の任意の領域にコンタクト領域ＣＮＴを設定して層間配線層を設けるものであってもよいことはいうまでもない。
＜第１の適用例＞
次に、上述した本発明に係るトランジスタアレイの適用例について、図面を参照して具体的に説明する。ここでは、上述した実施形態に係るトランジスタアレイを、画像読取装置に適用した場合について説明する。
まず、本発明に係るトランジスタアレイを適用可能な画像読取装置の全体構成について説明する。
次に、上述した本発明に係るトランジスタアレイの適用例について、図面を参照して具体的に説明する。ここでは、上述した実施形態に係るトランジスタアレイを、画像読取装置に適用した場合について説明する。
まず、本発明に係るトランジスタアレイを適用可能な画像読取装置の全体構成について説明する。
図１４は、本発明に係るトランジスタアレイを画像読取装置に適用した場合の第１の例を示す概略全体構成図である。
図１４に示すように、本適用例に係る画像読取装置１００Ａは、概略、多数のフォトセンサＰＳ（読取画素：上述した第３及び第４の実施形態に示したフォトセンサＰＳと同等）を、例えば、二次元配列（例えば、ｎ行×ｍ列のマトリクス状に配列）したフォトセンサアレイ（画素アレイ）１１０と、各フォトセンサＰＳのトップゲート端子ＴＧ（上述したトップゲート電極ＴＧｘと同等）を行方向に接続して伸延するトップゲートライン１１１に接続され、各トップゲートライン（走査ライン）１１１に順次走査信号φＴｉ（後述するリセットパルス：ｉは、任意の自然数；ｉ＝１、２、・・・ｎ）を印加するトップゲートドライバ（ドライバ回路、第１の走査駆動装置）１２０Ａと、各フォトセンサＰＳのボトムゲート端子ＢＧ（上述したボトムゲート電極ＢＧｘと同等）を行方向に接続して伸延するボトムゲートライン１１２に接続され、各ボトムゲートライン１１２に順次走査信号φＢｉ（後述する読み出しパルス）を印加するボトムゲートドライバ（ドライバ回路、第２の走査駆動装置）１３０と、各フォトセンサＰＳのソース端子Ｓ（上述したソース電極５２と同等）を列方向に接続して伸延するソースライン（データライン）１１３に接続され、各ソースライン１１３を介して各フォトセンサＰＳにプリチャージ電圧Ｖpgを印加するとともに、各フォトセンサＰＳに蓄積されたキャリヤに応じたソースライン電圧ＶＤｊ（＝データ電圧Ｖrd：ｊは、任意の自然数；ｊ＝１、２、・・・ｍ）を読み出すソースドライバ（ドライバ回路、信号駆動装置）１４０と、少なくとも、フォトセンサアレイ１１０による被写体画像の読み取り動作を制御するための各種制御信号φtg、φbg、φpgを、各々上記トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０に供給するとともに、ソースドライバ１４０を介して取得した画像データ（読取データ信号Ｖdata）を、図示を省略した記憶部や、画像データの加工や照合等の所定の処理を実行する外部機能部との間でやり取りする機能を備えたシステムコントローラ１５０と、を有して構成されている。
なお、フォトセンサアレイ１１０において、１１４は、各フォトセンサＰＳのドレイン端子Ｄ（上述したドレイン電極５３と同等）を所定の低電位電圧（例えば、接地電位）Ｖssに共通に接続するドレインライン（コモンライン）である。
図１４に示すように、本適用例に係る画像読取装置１００Ａは、概略、多数のフォトセンサＰＳ（読取画素：上述した第３及び第４の実施形態に示したフォトセンサＰＳと同等）を、例えば、二次元配列（例えば、ｎ行×ｍ列のマトリクス状に配列）したフォトセンサアレイ（画素アレイ）１１０と、各フォトセンサＰＳのトップゲート端子ＴＧ（上述したトップゲート電極ＴＧｘと同等）を行方向に接続して伸延するトップゲートライン１１１に接続され、各トップゲートライン（走査ライン）１１１に順次走査信号φＴｉ（後述するリセットパルス：ｉは、任意の自然数；ｉ＝１、２、・・・ｎ）を印加するトップゲートドライバ（ドライバ回路、第１の走査駆動装置）１２０Ａと、各フォトセンサＰＳのボトムゲート端子ＢＧ（上述したボトムゲート電極ＢＧｘと同等）を行方向に接続して伸延するボトムゲートライン１１２に接続され、各ボトムゲートライン１１２に順次走査信号φＢｉ（後述する読み出しパルス）を印加するボトムゲートドライバ（ドライバ回路、第２の走査駆動装置）１３０と、各フォトセンサＰＳのソース端子Ｓ（上述したソース電極５２と同等）を列方向に接続して伸延するソースライン（データライン）１１３に接続され、各ソースライン１１３を介して各フォトセンサＰＳにプリチャージ電圧Ｖpgを印加するとともに、各フォトセンサＰＳに蓄積されたキャリヤに応じたソースライン電圧ＶＤｊ（＝データ電圧Ｖrd：ｊは、任意の自然数；ｊ＝１、２、・・・ｍ）を読み出すソースドライバ（ドライバ回路、信号駆動装置）１４０と、少なくとも、フォトセンサアレイ１１０による被写体画像の読み取り動作を制御するための各種制御信号φtg、φbg、φpgを、各々上記トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０に供給するとともに、ソースドライバ１４０を介して取得した画像データ（読取データ信号Ｖdata）を、図示を省略した記憶部や、画像データの加工や照合等の所定の処理を実行する外部機能部との間でやり取りする機能を備えたシステムコントローラ１５０と、を有して構成されている。
なお、フォトセンサアレイ１１０において、１１４は、各フォトセンサＰＳのドレイン端子Ｄ（上述したドレイン電極５３と同等）を所定の低電位電圧（例えば、接地電位）Ｖssに共通に接続するドレインライン（コモンライン）である。
以下、各構成について具体的に説明する。
（フォトセンサ）
フォトセンサアレイ１１０に配列されたフォトセンサＰＳは、具体的には、上述した第３又は第４の各実施形態（図８、図１０参照）に示した素子構造と同様に、アモルファスシリコン半導体層を用いたダブルゲート型の薄膜トランジスタ構造を有している。ここで、図８、図１０に示した素子構造において、最上層に積層形成される絶縁膜３８、４７は、フォトセンサＰＳを保護するための保護膜であり、その上面は被写体が直接載置される検知面となる。
（フォトセンサ）
フォトセンサアレイ１１０に配列されたフォトセンサＰＳは、具体的には、上述した第３又は第４の各実施形態（図８、図１０参照）に示した素子構造と同様に、アモルファスシリコン半導体層を用いたダブルゲート型の薄膜トランジスタ構造を有している。ここで、図８、図１０に示した素子構造において、最上層に積層形成される絶縁膜３８、４７は、フォトセンサＰＳを保護するための保護膜であり、その上面は被写体が直接載置される検知面となる。
次いで、上述したフォトセンサアレイの駆動制御方法について、図面を参照して簡単に説明する。
図１５は、上述したフォトセンサアレイにおける基本的な駆動制御方法を示すタイミングチャートである。ここでは、フォトセンサアレイの駆動制御方法として、指紋を読み取る場合について説明する。また、図１６は、本適用例に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。ここで、図１６においては、図示の都合上、フォトセンサアレイの断面部分を表すハッチングの一部を省略する。
図１５は、上述したフォトセンサアレイにおける基本的な駆動制御方法を示すタイミングチャートである。ここでは、フォトセンサアレイの駆動制御方法として、指紋を読み取る場合について説明する。また、図１６は、本適用例に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。ここで、図１６においては、図示の都合上、フォトセンサアレイの断面部分を表すハッチングの一部を省略する。
上述したフォトセンサアレイの基本的な駆動制御方法は、図１５に示すように、所定の処理動作期間（処理サイクル）に、リセット期間Ｔrst、電荷蓄積期間Ｔａ、プリチャージ期間Ｔprch及び読み出し期間Ｔreadを設定することにより実現される。
図１５に示すように、まず、リセット期間Ｔrstにおいては、トップゲートドライバ１２０Ａによりトップゲートライン１１１を介して、ｉ行目のフォトセンサＰＳのトップゲート端子ＴＧにリセットパルス（例えば、トップゲート電圧（＝リセットパルス電圧）Ｖtg＝＋１５Ｖのハイレベル）φＴｉを印加して、半導体層５１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作（初期化動作）を実行する。
図１５に示すように、まず、リセット期間Ｔrstにおいては、トップゲートドライバ１２０Ａによりトップゲートライン１１１を介して、ｉ行目のフォトセンサＰＳのトップゲート端子ＴＧにリセットパルス（例えば、トップゲート電圧（＝リセットパルス電圧）Ｖtg＝＋１５Ｖのハイレベル）φＴｉを印加して、半導体層５１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作（初期化動作）を実行する。
次いで、電荷蓄積期間Ｔａにおいては、トップゲートドライバ１２０Ａによりトップゲート端子ＴＧにローレベル（例えば、トップゲート電圧Ｖtg＝−１５Ｖ）のバイアス電圧φＴｉを印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
ここで、電荷蓄積期間Ｔａにおいては、図１６に示すように、フォトセンサＰＳが形成された透明な基板ＳＵＢの下方に設けられたバックライト（光源）ＢＬから、検知面（フォトセンサアレイ１１０の上面）ＤＴＣに密着して載置された被写体（例えば、指）ＦＧに対して照射光Ｌａが照射され、その反射光Ｌｂが透明電極層からなるトップゲート電極ＴＧｘを通過して半導体層５１に入射する。これにより、電荷蓄積期間Ｔａ中に半導体層５１に入射した光量に応じて、半導体層５１の入射有効領域（キャリヤ発生領域）で電子−正孔対が生成され、半導体層５１とブロック絶縁膜５４との界面近傍（チャネル領域周辺）に正孔が蓄積される。
ここで、電荷蓄積期間Ｔａにおいては、図１６に示すように、フォトセンサＰＳが形成された透明な基板ＳＵＢの下方に設けられたバックライト（光源）ＢＬから、検知面（フォトセンサアレイ１１０の上面）ＤＴＣに密着して載置された被写体（例えば、指）ＦＧに対して照射光Ｌａが照射され、その反射光Ｌｂが透明電極層からなるトップゲート電極ＴＧｘを通過して半導体層５１に入射する。これにより、電荷蓄積期間Ｔａ中に半導体層５１に入射した光量に応じて、半導体層５１の入射有効領域（キャリヤ発生領域）で電子−正孔対が生成され、半導体層５１とブロック絶縁膜５４との界面近傍（チャネル領域周辺）に正孔が蓄積される。
そして、プリチャージ期間Ｔprchにおいては、上記電荷蓄積期間Ｔａに並行して、ソースドライバ１４０によりプリチャージ信号φpgに基づいてソースライン１１３を介して、ソース端子Ｓにプリチャージパルス（例えば、プリチャージ電圧Ｖpg＝＋５Ｖ）を印加し、ソース電極１２に電荷を保持させるプリチャージ動作を実行する。
次いで、読み出し期間Ｔreadにおいては、上記プリチャージ期間Ｔprchを経過した後、ボトムゲートドライバ１３０によりボトムゲートライン１１２を介して、ボトムゲート端子ＢＧに読み出しパルス（例えば、ボトムゲート電圧（＝読み出しパルス電圧）Ｖbg＝＋１０Ｖのハイレベル）φＢｉを印加することにより、電荷蓄積期間Ｔａにチャネル領域に蓄積されたキャリヤ（正孔）に応じたソースライン電圧ＶＤ（データ電圧Ｖrd；電圧信号）をソースドライバ１４０により読み出す読み出し動作が実行される。
次いで、読み出し期間Ｔreadにおいては、上記プリチャージ期間Ｔprchを経過した後、ボトムゲートドライバ１３０によりボトムゲートライン１１２を介して、ボトムゲート端子ＢＧに読み出しパルス（例えば、ボトムゲート電圧（＝読み出しパルス電圧）Ｖbg＝＋１０Ｖのハイレベル）φＢｉを印加することにより、電荷蓄積期間Ｔａにチャネル領域に蓄積されたキャリヤ（正孔）に応じたソースライン電圧ＶＤ（データ電圧Ｖrd；電圧信号）をソースドライバ１４０により読み出す読み出し動作が実行される。
ここで、読み出しパルスφＢｉの印加期間（読み出し期間）におけるソースライン電圧ＶＤ（データ電圧Ｖrd）の変化傾向は、電荷蓄積期間Ｔａに蓄積されたキャリヤが多い場合（明状態）には、データ電圧Ｖrdが急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（暗状態）には緩やかに低下する傾向を示すので、例えば、読み出し期間Ｔreadの開始から所定の時間経過後のデータ電圧Ｖrdを検出することにより、フォトセンサＰＳに入射した光の量、すなわち、被写体の明暗パターンに対応した明度データ（明暗情報）を検出することができる。
そして、このような特定の行（ｉ行目）に対する一連の明度データ検出動作を１サイクルとして、上述したフォトセンサアレイ１１０の各行（ｉ、ｉ+１、・・・）に対して、同等の動作処理を繰り返すことにより、フォトセンサＰＳを用いたフォトセンサシステムを、被写体の２次元画像（例えば、指紋パターン）を明度データとして読み取るモノクローム型の画像読取装置として動作させることができる。
なお、本適用例においては、フォトセンサアレイとして、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサを備えた構成を示したが、本発明はこれに限定されるものではなく、周知のフォトトランジスタやフォトダイオード等を２次元配列したフォトセンサアレイを適用するものであってもよい。
なお、本適用例においては、フォトセンサアレイとして、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサを備えた構成を示したが、本発明はこれに限定されるものではなく、周知のフォトトランジスタやフォトダイオード等を２次元配列したフォトセンサアレイを適用するものであってもよい。
（トップゲートドライバ／ボトムゲートドライバ）
図１７は、本適用例に係る画像読取装置に適用可能なトップゲートドライバ又はボトムゲートドライバの一構成例を示す概略ブロック図であり、図１８は、本構成例に係るトップゲートドライバ又はボトムゲートドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図１９は、本構成例に係るシフトレジスタ回路部及び出力バッファ部に適用される論理素子の回路構成を示す図である。
図１７は、本適用例に係る画像読取装置に適用可能なトップゲートドライバ又はボトムゲートドライバの一構成例を示す概略ブロック図であり、図１８は、本構成例に係るトップゲートドライバ又はボトムゲートドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図１９は、本構成例に係るシフトレジスタ回路部及び出力バッファ部に適用される論理素子の回路構成を示す図である。
図１７に示すように、トップゲートドライバ１２０Ａ及びボトムゲートドライバ１３０は、少なくとも、上述したシステムコントローラ１５０から供給される制御信号φtg又はφbgからなるスタート信号ＳＴtb、及び、２相の基準クロック信号ＣＫ、ＣＫｂ、出力イネーブル信号ＯＥtb等に基づいて、スタート信号を順次シフトしつつ、各トップゲートライン１１１又はボトムゲートライン１１２に対応するシフト信号（論理信号；タイミング信号）Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutdを出力するシフトレジスタ回路部１２１と、該シフトレジスタ回路部１２１から順次出力されるシフト信号Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutdを、所定の信号レベルに増幅して走査信号（上述したリセットパルスφＴｉ又は読出パルスφＢｉ）として、各トップゲートライン１１１又はボトムゲートライン１１２に印加する出力バッファ部（出力回路部）１２２と、を有して構成されている。
シフトレジスタ回路部１２１は、例えば、図１８に示すように、トップゲートライン１１１又はボトムゲートライン１１２の本数に対応（該ライン本数＋１）して設けられ、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで入力されたスタート信号ＳＴtbを順次、次段にシフトする複数段のラッチ回路群（ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒ）と、システムコントローラ１５０から供給されるシフト方向設定信号ＳＣ、ＳＣｂに基づいて、ラッチ回路群へのスタート信号ＳＴtbの入力とシフト方向を切り換えるアナログスイッチ群（アナログスイッチＳＷ１１、ＳＷ１２、・・・ＳＷ１ｄ、ＳＷ１ｒ、ＳＷ１ｓ、及び、ＳＷ２１、ＳＷ２２、・・・ＳＷ２ｄ、ＳＷ２ｒ、ＳＷ２ｓ）と、出力イネーブル信号ＯＥtbに基づいて各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄからのシフト信号の取り出し、出力バッファ部１２２への出力を制御する出力論理回路群（３入力ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）とを備えた構成を有している。
ここで、システムコントローラ１５０からシフトレジスタ回路部１２１に供給される基準クロックＣＫ、ＣＫｂは、相互に逆相となるクロック信号であり、また、シフト方向設定信号ＳＣ、ＳＣｂも、相互に逆相となる制御信号である。
また、図１８に示したシフトレジスタ回路部１２１に適用されるラッチ回路ＬＣ（ＬＣ１〜ＬＣｒ）は、例えば、図１９（ａ）に示すような、周知のインバータＩＮＶ及びクロックドインバータＣＩＶ１、ＣＩＶ２を用いた論理回路を適用することができ、アナログスイッチＳＷ（ＳＷ１１〜ＳＷ１ｓ、ＳＷ２１〜ＳＷ２ｓ）は、例えば、図１９（ｂ）に示すように、上述した各実施形態に示した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを並列に接続した回路構成を適用することができる。
また、図１８に示したシフトレジスタ回路部１２１に適用されるラッチ回路ＬＣ（ＬＣ１〜ＬＣｒ）は、例えば、図１９（ａ）に示すような、周知のインバータＩＮＶ及びクロックドインバータＣＩＶ１、ＣＩＶ２を用いた論理回路を適用することができ、アナログスイッチＳＷ（ＳＷ１１〜ＳＷ１ｓ、ＳＷ２１〜ＳＷ２ｓ）は、例えば、図１９（ｂ）に示すように、上述した各実施形態に示した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを並列に接続した回路構成を適用することができる。
なお、図１９（ａ）に示したインバータＩＮＶ及びクロックドインバータＣＩＶ（ＣＩＶ１、ＣＩＶ２）についても、各々、図１９（ｃ）、（ｄ）に示すように、上述した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを直列に接続した回路構成を適用することができる。さらに、出力論理回路群を構成する各３入力ＮＡＮＤ回路ＮＡＮＤ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）についても、上述した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを周知の回路形態で接続した構成を適用することができる。
また、図示を省略するが、シフトレジスタ回路部１２１の出力側に設けられる出力バッファ部１２２は、例えば、図１９（ｃ）に示したようなインバータＩＮＶを奇数段、直列に接続した回路構成を適用することができ、後述するようにシフトレジスタ回路部１２１から個別に出力される論理信号を、反転処理するとともに、所定の信号レベルを有するように増幅処理して、各トップゲートライン１１１又はボトムゲートライン１１２に印加する。
このような構成を有するトップゲートドライバ１２０Ａ又はボトムゲートドライバ１３０においては、まず、システムコントローラ１５０からハイレベルのシフト方向設定信号ＳＣ及びローレベルのシフト方向設定信号ＳＣｂがシフトレジスタ回路部１２１に供給されると、アナログスイッチ群のうち、アナログスイッチＳＷ１１、ＳＷ２２、ＳＷ１３・・・ＳＷ１ｄ、ＳＷ２ｒ、ＳＷ１ｓがオン動作することにより、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが順方向に接続される。すなわち、ラッチ回路ＬＣ１の入力接点ｉｎにスタート信号ＳＴtbが入力されるとともに、ｉ段目のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｄ）の出力接点ｏｕｔが次段のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）の入力接点ｉｎに接続されるように、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが順次直列に接続された状態に設定される。
これにより、システムコントローラ１５０から制御信号φtg又はφbgとして供給されたスタート信号ＳＴtbは、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒの順に、順次シフトされるとともに、ｉ段目のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｎ、ＬＣｄ）から出力されるシフト信号Ｓoutiが、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ：ＮＡＮＤｄはダミー）の第１の入力接点に入力される。また、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）から出力されるシフト信号Ｓout(i+1)が、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第３の入力接点に入力される。
ここで、ｉ段目及び(i+1)段目のラッチ回路ＬＣｉ、ＬＣ(i+1)から出力される各シフト信号Ｓouti、Ｓout(i+1)がハイレベルであって、かつ、システムコントローラ１５０からハイレベルの出力イネーブル信号ＯＥtbが供給され、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤｉからローレベルの論理信号Ｓouti（Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutd）が出力バッファ部１２２に出力され、該出力バッファを介して、ｉ行目のトップゲートライン１１１又はボトムゲートライン１１２に所定の信号レベルを有するハイレベルの走査信号（上述したリセットパルスφＴｉ又は読出パルスφＢｉ）が出力される。これにより、トップゲートライン１１１又はボトムゲートライン１１２の１行目から最終行まで、順方向に順次走査信号が印加されることになる。
一方、システムコントローラ１５０からローレベルのシフト方向設定信号ＳＣ及びハイレベルのシフト方向設定信号ＳＣｂがシフトレジスタ回路部１２１に供給されると、アナログスイッチ群のうち、アナログスイッチＳＷ２１、ＳＷ１２、ＳＷ２３・・・ＳＷ２ｄ、ＳＷ１ｒ、ＳＷ２ｓがオン動作することにより、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが逆方向に接続される。すなわち、ラッチ回路ＬＣｒの入力接点ｉｎにスタート信号ＳＴtbが入力されるとともに、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）の出力接点ｏｕｔが次段のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｎ、ＬＣｄ）の入力接点ｉｎに接続されるように、各ラッチ回路ＬＣｒ、ＬＣｄ、・・・ＬＣ２、ＬＣ１が順次直列に接続された状態に設定される。
これにより、システムコントローラ１５０から供給されたスタート信号ＳＴtbは、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで、各ラッチ回路ＬＣｒ、ＬＣｄ、・・・ＬＣ２、ＬＣ１の順に、順次シフトされるとともに、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣｒ、ＬＣｄ、・・・ＬＣ３、ＬＣ２）から出力されるシフト信号Ｓout(i+1)が、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤｄ、ＮＡＮＤｎ、・・・ＮＡＮＤ２、ＮＡＮＤ１）の第３の入力接点に入力される。また、ｉ段目のラッチ回路ＬＣｉ（ＬＣｄ、・・・ＬＣ２、ＬＣ１）から出力されるシフト信号Ｓoutiが、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤｄ、ＮＡＮＤｎ、・・・ＮＡＮＤ２、ＮＡＮＤ１）の第１の入力接点に入力される。
ここで、(i+1)段目及びｉ段目のラッチ回路ＬＣ(i+1)、ＬＣｉから出力される各シフト信号Ｓouti、Ｓout(i+1)がハイレベルであって、かつ、ハイレベルの出力イネーブル信号ＯＥtbがｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤｉからローレベルの論理信号Ｓouti（Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutd）が出力バッファ部１２２に出力され、ｉ行目のトップゲートライン１１１又はボトムゲートライン１１２に所定の信号レベルを有するハイレベルの走査信号（リセットパルスφＴｉ又は読出パルスφＢｉ）が出力される。これにより、トップゲートライン１１１又はボトムゲートライン１１２の最終行から１行目まで、逆方向に順次走査信号が印加されることになる。
したがって、図１８に示したようなシフトレジスタ回路部１２１を備えたトップゲートドライバ１２０Ａ及びボトムゲートドライバ１３０を適用した画像読取装置１００Ａによれば、システムコントローラ１５０から出力するシフト方向設定信号ＳＣの信号レベルを切り換える簡易な制御方法により、フォトセンサアレイ１１０（検知面ＤＴＣ）上に載置された被写体の画像読取方向（画像読取動作を行う行の走査方向）を任意に反転設定することができるので、使い勝手や設計自由度の高いシステムを提供することができる。
なお、本実施形態に示したシフトレジスタ回路部１２１においては、システムコントローラ１５０から出力するシフト方向設定信号に基づいて、ラッチ回路群におけるシフト方向を切り換え可能（反転可能）なように制御することができる回路構成を示したが、本発明はこれに限定されるものではなく、周知の一方向にのみシフト動作を行うシフトレジスタ回路（例えば、後述するソースドライバに適用されるシフトレジスタ回路部１４１；図２１参照）を適用するものであってもよいことは言うまでもない。
（ソースドライバ）
図２０は、本適用例に係る画像読取装置に適用可能なソースドライバの一構成例を示す概略ブロック図であり、図２１は、本構成例に係るソースドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図２２は、本構成例に係るソースドライバに適用可能なプリチャージ回路部、サンプリング回路部、ソースフォロワ回路部及びパラレル−シリアル変換回路部の一例を示す回路構成図である。
図２０は、本適用例に係る画像読取装置に適用可能なソースドライバの一構成例を示す概略ブロック図であり、図２１は、本構成例に係るソースドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図２２は、本構成例に係るソースドライバに適用可能なプリチャージ回路部、サンプリング回路部、ソースフォロワ回路部及びパラレル−シリアル変換回路部の一例を示す回路構成図である。
図２０に示すように、ソースドライバ１４０は、少なくとも、システムコントローラ１５０から供給される制御信号（後述するスタート信号ＳＴｓ及び２相の基準クロック信号ＡＣＫ、ＡＣＫｂ、出力イネーブル信号ＯＥｓ等）に基づいて、スタート信号を順次シフトしつつ、各ソースライン１１３に対応するシフト信号（論理信号；タイミング信号）ＡＳout1、ＡＳout2、・・・ＡＳoutmを出力するシフトレジスタ回路部１４１と、上述したプリチャージ期間に、プリチャージ信号φpgに基づくタイミングで、各ソースライン１１３に所定のプリチャージパルス（プリチャージ電圧Ｖpg）を一斉に印加するスイッチ群を備えたプリチャージ回路部（プリチャージ制御部）１４５と、上述した読み出し期間に、サンプリング信号φsrに基づくタイミングで、各ソースライン１１３を介して各フォトセンサ（読取画素）ＰＳに蓄積されたキャリヤに対応するソースライン電圧ＶＤ（データ電圧Ｖrd）を並列的に読み出すスイッチ群、及び、該ソースライン電圧ＶＤを保持する容量素子群を備えたサンプリング回路部（電圧保持部）１４４と、上記容量素子群に保持されたソースライン電圧ＶＤを所定の信号レベルに増幅するアンプ群を備えたソースフォロワ回路部１４３と、上記シフトレジスタ回路部１４１から順次出力されるシフト信号ＡＳout1、ＡＳout2、・・・ＡＳoutmに基づくタイミングで、ソースフォロワ回路部１４３から出力されるデータ電圧を時系列的に取り出してシリアル信号に変換して読取データ信号Ｖdataとして出力するスイッチ群を備えたパラレル−シリアル変換回路部（信号変換部）１４２と、を有して構成されている。
シフトレジスタ回路部１４１は、例えば、図２１に示すように、ソースライン１１３の本数に対応（該ライン本数＋２）して設けられ、基準クロックＡＣＫ、ＡＣＫｂに基づく所定のタイミングで入力されたスタート信号ＳＴｓを順次、次段にシフトする複数段のラッチ回路群（ラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂ）と、出力イネーブル信号ＯＥｓに基づいて各ラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂからのシフト信号の取り出し、パラレル−シリアル変換回路部１４２への出力を制御する出力論理回路群（３入力ＮＡＮＤ回路ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）と、を備えた構成を有している。
ここで、ラッチ回路群及び出力論理回路群は、各々、上述したトップゲートドライバ１２０Ａ又はボトムゲートドライバ１３０に適用可能なシフトレジスタ回路部１２１を構成するラッチ回路群及び出力論理回路群と同等の構成（図１８、図１９参照）を有しているので、具体的な回路構成についての説明を省略する。
ここで、ラッチ回路群及び出力論理回路群は、各々、上述したトップゲートドライバ１２０Ａ又はボトムゲートドライバ１３０に適用可能なシフトレジスタ回路部１２１を構成するラッチ回路群及び出力論理回路群と同等の構成（図１８、図１９参照）を有しているので、具体的な回路構成についての説明を省略する。
このような構成を有するシフトレジスタ回路部１４１においては、システムコントローラ１５０からラッチ回路ＬＣＡ１の入力接点ｉｎにスタート信号ＳＴｓが入力されると、基準クロックＡＣＫ、ＡＣＫｂに基づく所定のタイミングで、スタート信号ＳＴｓがラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂの順にシフトされるとともに、ｊ段目のラッチ回路ＬＣＡｊ（ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡｍ）から出力されるシフト信号が、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｉ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第１の入力接点に入力される。また、(j+1)段目のラッチ回路ＬＣＡ(j+1)（ＬＣＡ２、ＬＣＡ３、・・・ＬＣＡａ）から出力されるシフト信号が、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｊ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第３の入力接点に入力される。
ここで、ｊ段目及び(j+1)段目のラッチ回路ＬＣＡｊ、ＬＣＡ(j+1)から出力される各シフト信号がハイレベルであって、かつ、システムコントローラ１５０からハイレベルの出力イネーブル信号ＯＥｓが供給され、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｊ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤＡｊからローレベルの論理信号ＡＳoutj（ＡＳout1、ＡＳout2、・・・ＡＳoutm）がパラレル−シリアル変換回路部１４２に出力される。これにより、ソースライン１１３の１列目から最終列まで順次ソースライン電圧ＶＤ（データ電圧Ｖrd）が時分割的に取り出されてシリアル信号に変換され、読取データ信号Ｖdataとして出力されることになる。
また、プリチャージ回路部１４５、サンプリング回路部１４４、ソースフォロワ回路部１４３及びパラレル−シリアル変換回路部１４２は、例えば、各ソースライン１１３に対応して、図２２に示すような回路構成を有している。
すなわち、ｊ列目のソースライン１１３に設けられるプリチャージ回路部１４５（１４５ｊ）は、システムコントローラ１５０から供給されるプリチャージ信号φpg（非反転信号ＰＣＧ及び反転信号ＰＣＧｂ）に基づいて、オン、オフ動作するアナログスイッチＳＷ５ｊを備え、ハイレベルのプリチャージ信号φpgが供給されるタイミングで、ソースライン１１３に対してプリチャージ電圧Ｖpgをプリチャージパルスとして出力する。
すなわち、ｊ列目のソースライン１１３に設けられるプリチャージ回路部１４５（１４５ｊ）は、システムコントローラ１５０から供給されるプリチャージ信号φpg（非反転信号ＰＣＧ及び反転信号ＰＣＧｂ）に基づいて、オン、オフ動作するアナログスイッチＳＷ５ｊを備え、ハイレベルのプリチャージ信号φpgが供給されるタイミングで、ソースライン１１３に対してプリチャージ電圧Ｖpgをプリチャージパルスとして出力する。
また、サンプリング回路部１４４（１４４ｊ）は、図２２に示すように、システムコントローラ１５０から供給されるサンプリング信号φsr（非反転信号ＳＲ及び反転信号ＳＲｂ）に基づいて、オン、オフ動作するアナログスイッチＳＷ４ｊと、一端がアナログスイッチＳＷ４ｊの出力接点に、他端が接地電位に接続されたコンデンサ（容量素子）Ｃsrと、を備え、ハイレベルのサンプリング信号φsrが供給されるタイミングで、ソースライン１１３を介して、フォトセンサＰＳに蓄積されたキャリヤに対応するソースライン電圧ＶＤを取り込んで、コンデンサＣsrに電圧成分として保持する。
また、ソースフォロワ回路部１４３（１４３ｊ）は、図２２に示すように、高電位電圧Ｖapdと低電位電圧Ｖaps間に電界効果型トランジスタＦＥＴａ及びＦＥＴｂを直列接続した回路構成を有し、上記サンプリング回路部１４４ｊに設けられたコンデンサＣsrに保持された電圧成分（ソースライン電圧ＶＤ）に応じて、所定の増幅率で増幅された信号レベルが生成される。
パラレル−シリアル変換回路部１４２（１４２ｊ）は、図２２に示すように、上述したシフトレジスタ回路部１４１から出力される論理信号（シフト信号）ＡＳoutjを反転処理するインバータ群ＩＮＶ１〜ＩＮＶ３と、該論理信号ＡＳoutjを非反転処理するインバータ群ＩＮＶ１、ＩＮＶ４〜ＩＮＶ６と、論理信号ＡＳoutj（非反転信号及び反転信号）に基づいて、オン、オフ動作するアナログスイッチＳＷ２ｊと、を備え、ローレベルの論理信号ＡＳoutjが供給されるタイミングで、上記ソースフォロワ回路部１４３ｊから出力されるデータ電圧が読取データ信号Ｖdataとして出力される。
このような構成を有するソースドライバ１４０によれば、システムコントローラ１５０から供給されるサンプリング信号φsrに基づいて、１列目から最終列までの各ソースライン１１３を介して、ソースライン電圧ＶＤが一括して取り出されて一旦保持され、シフトレジスタ回路部１４１から順次出力される論理信号ＡＳoutjに基づいて、シリアル信号に変換されて読取データ信号Ｖdataとして出力される。
次いで、本適用例に係る画像読取装置の素子構造について、上述した各実施形態に示したトランジスタアレイを参照しながら説明する。
上述したような本適用例に係る画像読取装置を構成するフォトセンサアレイ１１０及び各ドライバ回路（トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０）については、例えば、上述した第３又は第４の実施形態（図８、図１０参照）に示したような素子構造及び製造方法を良好に適用することができる。
上述したような本適用例に係る画像読取装置を構成するフォトセンサアレイ１１０及び各ドライバ回路（トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０）については、例えば、上述した第３又は第４の実施形態（図８、図１０参照）に示したような素子構造及び製造方法を良好に適用することができる。
すなわち、単一の絶縁性の基板ＳＵＢの一面側であって、該基板ＳＵＢの略中央領域に、アモルファスシリコン半導体層を用いたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサＰＳを、図１４に示したようにマトリクス状に複数配列することによりフォトセンサアレイ１１０が構成され、該フォトセンサアレイ１１０（フォトセンサＰＳ）の形成領域に隣接する周辺領域に、低温ポリシリコン半導体層を用いた薄膜トランジスタ（上述した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎ）を、図１７乃至図２２に示したように所定の回路形態を有するように接続することによりトップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、又は、ソースドライバ１４０が、上記フォトセンサアレイ１１０とともに一体的に構成される。
また、このようなフォトセンサＰＳ及びドライバ回路においては、少なくとも、上記ドライバ回路を構成する電界効果型トランジスタＦＥＴｐ及びＦＥＴｎに用いられるポリシリコン半導体層が、フォトセンサＰＳに用いられるアモルファスシリコン半導体層に対して、下層側（基板ＳＵＢ側）に設けられた構成を有している。
また、このようなフォトセンサＰＳ及びドライバ回路においては、少なくとも、上記ドライバ回路を構成する電界効果型トランジスタＦＥＴｐ及びＦＥＴｎに用いられるポリシリコン半導体層が、フォトセンサＰＳに用いられるアモルファスシリコン半導体層に対して、下層側（基板ＳＵＢ側）に設けられた構成を有している。
ここで、フォトセンサ（ダブルゲート型フォトセンサ）ＰＳと、各ドライバ回路を構成する薄膜トランジスタは、上述した第３の実施形態（図８参照）に示したように、相互に電極形成層を共有することなく、独立した製造プロセスにより形成するものであってもよいし、第４の実施形態（図１０参照）に示したように、少なくとも一部の導電層（例えば、ボトムゲート電極とゲート電極）を同一の電極形成層に設けて、同一の製造プロセスで同時に形成するものであってもよい。
このように、本適用例に係る画像読取装置に、上述したような本発明に係るトランジスタアレイの素子構造及び製造方法を適用することにより、単一の絶縁性基板ＳＵＢ上に、フォトセンサアレイ１１０を構成するフォトセンサ（ダブルゲート型フォトセンサ）ＰＳと各ドライバ回路を構成する電界効果型トランジスタを、単一の基板ＳＵＢ上に一体的に形成することができる。
したがって、本適用例に係る画像読取装置を、フォトセンサアレイ上の検知面に直接被写体が載置される指紋読取装置等に適用した場合であっても、フォトセンサアレイ及びその周辺のドライバ回路の最上面は略平坦に形成されていることにより、被写体を検知面に密着させて当該画像を良好に読み取り、認識することができるとともに、フォトセンサアレイに近接して周辺回路を一体的に配置することができる。これにより、装置規模を小型化しつつ、被写体画像を良好に読み取ることができる画像読取装置を実現することができる。
さらに、本実施形態に係る素子構造及び製造方法によれば、少なくとも、各ドライバ回路を構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに用いられる低温ポリシリコン半導体層を、フォトセンサＰＳを構成するアモルファスシリコン半導体層よりも下層に配置し、上述した各実施形態に示した一連の製造プロセスにおいて、低温ポリシリコン半導体層を形成する工程の後に、アモルファスシリコン半導体層を形成する工程を適用しているので、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びフォトセンサ（ダブルゲート型フォトセンサ）ＰＳの各素子特性を良好に維持することができ、動作特性に優れた画像読取装置を実現することができる。
加えて、第４の実施形態に示した素子構造を適用した場合にあっては、少なくとも、各ドライバ回路を構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎとフォトセンサＰＳの一部の導電層（ゲート電極とボトムゲート電極）を、同一の電極形成層（共有するレイヤ）に設けた構成を適用しているので、これらの導電層を同一の工程で同時に形成することができ、製造プロセスの短縮と製造コストの削減を図ることもできる。
なお、本適用例に係る画像読取装置においては、ドライバ回路が低温ポリシリコン半導体層を用いた電界効果型トランジスタにより構成され、また、フォトセンサアレイ（フォトセンサ）がアモルファスシリコン半導体層を用いたダブルゲート型の薄膜トランジスタ構造を有しているので、各ドライバ回路を構成する電界効果型トランジスタにおいて、動作速度は比較的高速であるものの絶縁耐圧が低いという低温ポリシリコン半導体層特有の性質を有しているので、上述したフォトセンサアレイの駆動制御方法（図３参照）をそのまま適用すると、特にリセットパルスの電圧振幅が３０Ｖと比較的大きいため、耐圧破壊に至る可能性がある。
そこで、図１５に示した画像読取装置（フォトセンサアレイ）の駆動制御方法において、例えば、リセット期間にトップゲートドライバ１２０ＡからリセットパルスφＴｉを印加するタイミングに同期して、ボトムゲートドライバ１３０から読み出しパルスφＢｉとは別個の、所定の電圧パルス（正のバイアス電圧；例えば、１０Ｖ）を印加することにより、上記リセットパルスの電圧値を、例えば、０Ｖに設定した場合（すなわち、リセットパルスの電圧振幅を、−１５〜０Ｖの１５Ｖに設定した場合）であっても、図１５に示した場合と同等の良好な画像読取動作を実現することができる。
これは、リセット期間Ｔrstに、トップゲート電極ＴＧｘ及びボトムゲート電極ＢＧｘに対して、各々リセットパルス及び電圧パルスを同期して印加することにより、フォトセンサＰＳの半導体層（チャネル領域）に電位差が誘起され、これによって、通常のキャリヤの掃き出し動作（すなわち、図１５に示したリセット動作）と同等の作用が働いて、リセット動作が実現されることに基づくものである。
したがって、このような駆動制御方法によれば、トップゲート端子ＴＧに印加するリセットパルスの信号レベルを低減（例えば、＋１５Ｖ→０Ｖ）して電圧振幅を、上述した基本的な駆動制御方法（図１５参照）に比較して縮小（例えば、３０Ｖ→１５Ｖ）しつつ、良好なリセット動作を実現することができるので、フォトセンサアレイ１１０の周辺回路（特に、トップゲートドライバ１２０Ａ）を、上述したような絶縁耐圧が比較的低い低温ポリシリコン半導体層を用いた電界効果型トランジスタ（ポリシリコン薄膜トランジスタ）を適用して構成した場合であっても、素子の耐圧破壊等を生じることなく、比較的良好な動作速度で画像読取動作を実行することができる。また、ドライバ回路の駆動電源（電源電圧）を低電圧化することもできる。さらに、高電圧パルスがフォトセンサに直接印加されることがなくなるので、フォトセンサの素子特性の劣化や配線間での絶縁不良の発生等を抑制することができ、より信頼性の高い画像読取装置を提供することができる。
＜第２の適用例＞
次に、本発明に係るトランジスタアレイの第２の適用例について、図面を参照して具体的に説明する。
図２３は、本発明に係るトランジスタアレイを画像読取装置に適用した場合の第２の例を示す概略全体構成図である。ここで、上述した第１の適用例と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
次に、本発明に係るトランジスタアレイの第２の適用例について、図面を参照して具体的に説明する。
図２３は、本発明に係るトランジスタアレイを画像読取装置に適用した場合の第２の例を示す概略全体構成図である。ここで、上述した第１の適用例と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
上述した第１の適用例においては、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサを２次元配列したフォトセンサアレイの周辺領域に形成されるドライバ回路（トップゲートドライバ、ボトムゲートドライバ、ソースドライバ）が、低温ポリシリコン薄膜トランジスタにより構成され、かつ、該構成を有する画像読取装置に適用可能な特有の駆動制御方法を用いる場合について説明したが、第２の適用例においては、フォトセンサアレイの周辺領域に形成されるトップゲートドライバが、少なくとも、アモルファスシリコンからなる半導体層を用いた電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）を適用して構成された出力部（後述するレベルシフト回路部）を備えていることを特徴とする。これにより、本適用例に係る画像読取装置においては、上述した基本的な駆動制御方法（図１５参照）をそのまま用いて画像読取動作を実行させることができる。
すなわち、図２３に示すように、本適用例に係る画像読取装置１００Ｂは、上述した第１の適用例と同様の構成（図１参照）を有するフォトセンサアレイ１１０と、ボトムゲートドライバ（第２の走査駆動手段）１３０と、ソースドライバ（信号駆動手段）１４０と、システムコントローラ１５０に加え、トップゲートライン１１１に直接接続され、アモルファスシリコン薄膜トランジスタにより構成されたレベルシフト回路部１２３を備えたトップゲートドライバ（第１の走査駆動手段）１２０Ｂを有して構成されている。
そして、本適用例においても、第１の適用例と同様に、単一のガラス基板等の絶縁性の基板ＳＵＢの一面側に、上記フォトセンサアレイ１１０及びトップゲートドライバ１２０Ｂ、ボトムゲートドライバ１３０、ソースドライバ１４０が、上述したような実施形態に示した素子構造を有して、一体的に形成されている。すなわち、フォトセンサアレイ１１０に配列されたフォトセンサＰＳは、アモルファスシリコン半導体層を用いた、ダブルゲート型の薄膜トランジスタ構造を有し、一方、ボトムゲートドライバ１３０、ソースドライバ１４０の各ドライバ回路は、低温ポリシリコン薄膜トランジスタにより構成され、さらに、トップゲートドライバ１２０Ｂは、少なくともアモルファスシリコン薄膜トランジスタにより構成されたレベルシフト回路部１２３を備えた構造を有している。なお、トップゲートドライバ１２０Ｂのレベルシフト回路部１２３以外の回路部は、低温ポリシリコン薄膜トランジスタによって構成されるものであってもよいし、また、低温ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを含んで構成されるものであってもよい。
以下、本適用例特有の構成であるトップゲートドライバについて具体的に説明する。
図２４は、本適用例に係る画像読取装置に適用可能なトップゲートドライバの一構成例を示す概略ブロック図であり、図２５は、本構成例に係るトップゲートドライバに適用可能な出力バッファ部及びレベルシフト回路部の一例を示す回路構成図である。ここで、上述した第１の適用例と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
図２４は、本適用例に係る画像読取装置に適用可能なトップゲートドライバの一構成例を示す概略ブロック図であり、図２５は、本構成例に係るトップゲートドライバに適用可能な出力バッファ部及びレベルシフト回路部の一例を示す回路構成図である。ここで、上述した第１の適用例と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
図２４に示すように、トップゲートドライバ１２０Ｂは、上述した第１の適用例と同等の回路構成（図１８参照）を有するシフトレジスタ回路部１２１と、該シフトレジスタ回路部１２１から順次出力されるシフト信号（論理信号；タイミング信号）を、所定の信号レベルに増幅する前段の増幅手段としての出力バッファ部（出力回路部）１２２と、該出力バッファ部１２２から出力される増幅信号を、所定の電圧振幅を有する信号に変換（信号増幅、レベルシフト）して、各トップゲートライン１１１に走査信号（リセットパルス）φＴ１、φＴ２、・・・φＴｎとして印加する、後段の増幅手段としてのレベルシフト回路部（出力回路部）１２３と、を有して構成されている。
ここで、シフトレジスタ回路部１２１は、第１の適用例に示した回路構成と同等であるので、その説明を省略する。また、出力バッファ部１２２（１２２ｉ）は、図２５に示すように、各行のトップゲートライン１１１に対応して、上記シフトレジスタ回路部１２１から出力される論理信号（シフト信号）Ｓoutiを非反転処理するインバータ群ＩＮＶ２１、ＩＮＶ２２と、該論理信号Ｓoutiを反転処理するインバータ群ＩＮＶ２１〜ＩＮＶ２３と、を備え、ローレベルの論理信号Ｓoutiが供給されるタイミングで、該論理信号Ｓoutiの非反転信号となる増幅信号ＡＭＳと論理信号Ｓoutiの反転信号となる増幅信号ＡＭＳｂを生成してレベルシフト回路部１２３に出力する。
また、レベルシフト回路部１２３（１２３ｉ）は、例えば、図２５に示すように、各行のトップゲートライン（走査ライン）１１１に対応して、高電位電圧（第１の電源電圧）Ｖapdと接点Ｎ３１との間に電流路（ソース−ドレイン端子）が接続され、制御端子（ゲート端子）に論理信号Ｓoutiの非反転信号となる増幅信号ＡＭＳ（第２の入力信号）が印加されるｎチャネル型の電界効果型トランジスタ（薄膜トランジスタ）Ｔｒ３１と、接点Ｎ３１と低電位電圧（第２の電源電圧）Ｖapsとの間に電流路が接続され、制御端子に論理信号Ｓoutiの反転信号となる増幅信号ＡＭＳｂ（第１の入力信号）が印加されるｎチャネル型の電界効果型トランジスタＴｒ３２と、増幅信号ＡＭＳｂが印加される接点（電界効果型トランジスタＴｒ３２の制御端子）と接点Ｎ３２との間に電流路が接続され、制御端子に高電位電圧Ｖapdが印加されたｎチャネル型の電界効果型トランジスタＴｒ３５と、高電位電圧Ｖapdと接点Ｎ３３（出力接点）との間に電流路が接続され、制御端子が接点Ｎ３２に接続されたｎチャネル型の電界効果型トランジスタＴｒ３３と、接点Ｎ３３と低電位電圧Ｖapsとの間に電流路が接続され、制御端子が接点Ｎ３１に接続されたｎチャネル型の電界効果型トランジスタＴｒ３４と、を備えた構成を有している。ここで、接点Ｎ３２と接点Ｎ３３との間には、電界効果型トランジスタＴｒ３３のゲート−ソース間に、図示を省略した寄生容量（容量素子）が形成されている。
すなわち、本実施形態に係るレベルシフト回路部１２３ｉにおいて、電界効果型トランジスタＴｒ３１及びＴｒ３２は、高電位電圧Ｖapdと低電位電圧Ｖapsとの間に直列に接続され、かつ、電界効果型トランジスタＴｒ３１に出力バッファ部１２２ｉから増幅信号ＡＭＳが、また、電界効果型トランジスタＴｒ３２に増幅信号ＡＭＳの反転信号となる増幅信号ＡＭＳｂが同時に印加されるように構成された、入力段のインバータ回路を構成し、電界効果型トランジスタＴｒ３３及びＴｒ３４は、高電位電圧Ｖapdと低電位電圧Ｖapsとの間に直列に接続され、かつ、電界効果型トランジスタＴｒ３３に接点Ｎ３２の電位が、また、電界効果型トランジスタＴｒ３４に接点３１の電位（入力段のインバータ回路の出力電位であって増幅信号ＡＭＳｂの反転信号となる第３の入力信号；後述するように、接点Ｎ３２の電位の略逆相となる）が同時に印加されるように構成された、出力段のインバータ回路を構成している。
ここで、各電界効果型トランジスタＴｒ３１〜Ｔｒ３５は、いずれもアモルファスシリコン薄膜トランジスタである。
ここで、各電界効果型トランジスタＴｒ３１〜Ｔｒ３５は、いずれもアモルファスシリコン薄膜トランジスタである。
次いで、上述した回路構成を有するトップゲートドライバのレベルシフト回路部の動作について説明する。
図２６は、本構成例に係るレベルシフト回路部の各端子及び接点における信号電圧の変化を示すシミュレーション結果である。ここでは、上述したトップゲートドライバ１２０Ｂにおいて、少なくとも、レベルシフト回路部１２３に供給される電源電圧として、高電位電圧Ｖapdが＋１５Ｖ、低電位電圧Ｖapsが−１８Ｖに設定され、出力バッファ部１２２（１２２ｉ）から入力される０〜１５Ｖの電圧振幅（第１の電圧振幅）を有する増幅信号ＡＭＳ、ＡＭＳｂを、上記レベルシフト回路部１２３（１２３ｉ）により、−１５〜＋１５Ｖの電圧振幅（第２の電圧振幅）を有する信号に変換して走査信号（リセットパルス）φＴｉとしてｉ行目のトップゲートライン１１１に印加する場合について説明する。
図２６は、本構成例に係るレベルシフト回路部の各端子及び接点における信号電圧の変化を示すシミュレーション結果である。ここでは、上述したトップゲートドライバ１２０Ｂにおいて、少なくとも、レベルシフト回路部１２３に供給される電源電圧として、高電位電圧Ｖapdが＋１５Ｖ、低電位電圧Ｖapsが−１８Ｖに設定され、出力バッファ部１２２（１２２ｉ）から入力される０〜１５Ｖの電圧振幅（第１の電圧振幅）を有する増幅信号ＡＭＳ、ＡＭＳｂを、上記レベルシフト回路部１２３（１２３ｉ）により、−１５〜＋１５Ｖの電圧振幅（第２の電圧振幅）を有する信号に変換して走査信号（リセットパルス）φＴｉとしてｉ行目のトップゲートライン１１１に印加する場合について説明する。
まず、図２４、図２５に示したトップゲートドライバ１２０Ｂにおいて、シフトレジスタ回路部１２１から出力バッファ部１２２ｉに、シフト信号としてローレベルの論理信号Ｓoutiが供給されると、レベルシフト回路部１２３ｉの入力段のインバータ回路に、ローレベル（＝０Ｖ）の増幅信号ＡＭＳ及びハイレベル（＝＋１５Ｖ）の増幅信号ＡＭＳｂが入力されて、電界効果型トランジスタＴｒ３２がオン動作するとともに、電界効果型トランジスタＴｒ３１がオフ動作する。これにより、図２６に示すように、接点Ｎ３１の電位Ｖn31は、電界効果型トランジスタＴｒ３２の導通抵抗（オン抵抗）分だけ、低電位電圧Ｖaps（＝−１８Ｖ）よりも高い電圧になるものの、充分低い信号電圧（概ね−１３Ｖ）を有するローレベルに設定される。
一方、シフトレジスタ回路部１２１から、シフト信号としてハイレベルの論理信号Ｓoutiが供給されると、レベルシフト回路部１２３ｉの入力段のインバータ回路に、ハイレベル（＝＋１５Ｖ）の増幅信号ＡＭＳ及びローレベル（＝０Ｖ）の増幅信号ＡＭＳｂが入力されて、電界効果型トランジスタＴｒ３１がオン動作するとともに、電界効果型トランジスタＴｒ３２がオフ動作する。これにより、接点Ｎ３１の電位Ｖn31は、電界効果型トランジスタＴｒ３１の導通抵抗分だけ、高電位電圧Ｖapd（＝＋１５Ｖ）よりも低い電圧を有するハイレベルに設定される。ここで、電界効果型トランジスタに適用されるアモルファスシリコン薄膜トランジスタの回路特性上、高電位電圧Ｖapd側に接続された電界効果型トランジスタＴｒ３１の導通抵抗は比較的大きく、小さく設定することが困難であるため、接点Ｎ３１電位Ｖn31は、ハイレベルでありながら、図２６に示すように、概ね＋３〜＋４Ｖ程度の極めて低い電圧しか得られない。
次いで、出力段のインバータ回路において、上記入力段のインバータ回路の出力電圧（接点Ｎ３１の電位Ｖn31）がハイレベル（概ね＋３〜＋４Ｖ）のときには、電界効果型トランジスタＴｒ３４がオン動作して、接点Ｎ３３（トップゲートライン１１１）の電位は、電界効果型トランジスタＴｒ３４の導通抵抗分だけ、低電位電圧Ｖaps（＝−１８Ｖ）よりも高い電圧である、所望の信号レベル（所望の電圧振幅−１５〜＋１５Ｖの、下限側の電圧である−１５Ｖ；ローレベル）に設定される。
ここで、出力段のインバータ回路において、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）には、高電位電圧Ｖapd（＝＋１５Ｖ）により常時オン状態にある電界効果型トランジスタＴｒ３５を介して、増幅信号ＡＭＳｂが印加されるので、接点Ｎ３１の電位Ｖn31がハイレベルとなるタイミング（増幅信号ＡＭＳｂがローレベルベルとなるタイミング）で、図２６に示すように、接点Ｎ３２の電位Ｖn32は、概ね０Ｖのローレベルに設定される。これにより、接点Ｎ３２とＮ３３間に生じた電位差が、電界効果型トランジスタＴｒ３３のゲート−ソース間の寄生容量に電圧成分として保持される。なお、寄生容量に保持された電荷は、電界効果型トランジスタＴｒ３５の導通抵抗により移動が妨げられるため、上記電位差に応じた電圧成分が寄生容量に良好に保持される。
一方、上記入力段のインバータ回路の出力電圧（接点Ｎ３１の電位Ｖn31）がローレベル（概ね−１３Ｖ）のときには、電界効果型トランジスタＴｒ３４がオフ動作するとともに、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）に、ハイレベル（＋１５Ｖ）の増幅信号ＡＭＳｂが印加されることにより、電界効果型トランジスタＴｒ３３がオン動作して、接点Ｎ３３（トップゲートライン１１１）の電位は、電界効果型トランジスタＴｒ３３の導通抵抗分だけ、高電位電圧Ｖapd（＝＋１５Ｖ）よりも低い電圧が印加される。
ここで、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）には、接点Ｎ３３の電位の上昇に伴って、図２６に示すように、該接点Ｎ３３の電位に上記寄生容量に保持された電圧成分に相当する電位差が上乗せされた電圧（概ね２５〜２７Ｖ）が生じて（ブートストラップ現象）、電界効果型トランジスタＴｒ３３が略飽和状態でオン動作するので、接点Ｎ３３（トップゲートライン１１１）の電位は、高電位電圧Ｖapd（＝＋１５Ｖ）に略近似する充分に高い信号レベル（すなわち、所望の電圧振幅−１５〜＋１５Ｖの、上限側の電圧に近似する＋１３〜＋１４Ｖ；ハイレベル）が得られる。
このように、本構成例に係るトップゲートドライバ１２０Ｂに適用されるレベルシフト回路部１２３においては、２段のインバータ回路を構成し、出力段のインバータ回路に印加される一方の信号レベル（ハイレベル）をブートストラップ回路部（電界効果型トランジスタＴｒ３５、電界効果型トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量）を用いて昇圧することにより、入力段のインバータ回路から出力されるハイレベル側の信号レベルが低い場合であっても、出力段のインバータ回路から出力されるハイレベル側の信号レベルを十分高くすることができる。
なお、本構成例においては、トップゲートドライバ１２０Ｂに設けられるレベルシフト回路部１２３のブートストラップ回路部の構成として、電界効果型トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量を適用する場合（図２５参照）について説明したが、本発明はこれに限定されるものではなく、上記ゲート−ソース間（接点Ｎ３２と接点Ｎ３３との間）に、上記寄生容量に加えて、さらに任意の容量素子（コンデンサ）を接続した構成を適用するものであってもよい。また、レベルシフト回路部１２３として、ｎチャネル型の電界効果型トランジスタを適用した場合についてのみ説明したが、本発明はこれに限定されるものではなく、ｐチャネル型の電界効果型トランジスタを適用して構成するものであってもよい。
次いで、本適用例に係る画像読取装置の素子構造について、上述した各実施形態に示したトランジスタアレイを参照しながら説明する。
上述したような本適用例に係る画像読取装置を構成するフォトセンサアレイ１１０及び各ドライバ回路（トップゲートドライバ１２０Ｂ、ボトムゲートドライバ１３０、ソースドライバ１４０）については、例えば、上述した第５の実施形態（図１２参照）に示したような素子構造及び製造方法を良好に適用することができる。
上述したような本適用例に係る画像読取装置を構成するフォトセンサアレイ１１０及び各ドライバ回路（トップゲートドライバ１２０Ｂ、ボトムゲートドライバ１３０、ソースドライバ１４０）については、例えば、上述した第５の実施形態（図１２参照）に示したような素子構造及び製造方法を良好に適用することができる。
すなわち、上述した第１の適用例と同様に、単一の絶縁性の基板ＳＵＢの一面側であって、該基板ＳＵＢの略中央領域に、アモルファスシリコン半導体層を用いたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサＰＳを、マトリクス状に複数配列することによりフォトセンサアレイ１１０が構成され、該フォトセンサアレイ１１０（フォトセンサＰＳ）に隣接する周辺領域に、低温ポリシリコン半導体層を用いた薄膜トランジスタ（上述した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎ）を、図１７乃至図２２に示したように所定の回路形態を有するように接続することによりボトムゲートドライバ１３０、又は、ソースドライバ１４０が構成される。
また、本適用例においては、特に、上記フォトセンサアレイ１１０に隣接する周辺領域に、アモルファスシリコン半導体層を用いた薄膜トランジスタ（上述した電界効果型トランジスタＦＥＴｘ）を、図２４乃至図２５に示したように所定の回路形態を有するように接続することによりトップゲートドライバ１２０Ｂのレベルシフト回路部１２３が構成され、さらに、該レベルシフト回路部１２３に隣接する領域に、低温ポリシリコン半導体層を用いた薄膜トランジスタ（上述した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎ）を、図１８、図２４乃至図２５に示したように所定の回路形態を有するように接続することによりトップゲートドライバ１２０Ｂのシフトレジスタ回路部１２１及び出力バッファ部１２２が構成される。そして、これらのフォトセンサアレイ１１０及び各ドライバ回路が上記基板ＳＵＢ上に一体的に形成されている。
また、このようなフォトセンサＰＳ及びドライバ回路においては、少なくとも、上記ドライバ回路（トップゲートドライバ１２０Ｂのレベルシフト回路部１２３を除く）を構成する電界効果型トランジスタＦＥＴｐ及びＦＥＴｎに用いられるポリシリコン半導体層が、フォトセンサＰＳ及びトップゲートドライバ１２０Ｂのレベルシフト回路部１２３に用いられるアモルファスシリコン半導体層に対して、下層側（基板ＳＵＢ側）に設けられた構成を有している。
ここで、フォトセンサＰＳ及びトップゲートドライバ１２０Ｂのレベルシフト回路部１２３と、各ドライバ回路（トップゲートドライバ１２０Ｂのレベルシフト回路部１２３を除く）を構成する薄膜トランジスタは、上述した第５の実施形態（図１２（ａ）参照）に示したように、相互に電極形成層を共有することなく、独立した製造プロセスにより形成するものであってもよいし、第５の実施形態（図１２（ｂ）参照）に示したように、少なくとも一部の導電層（フォトセンサＰＳのボトムゲート電極ＢＧｘ及びレベルシフト回路部１２３に適用される電界効果型トランジスタＦＥＴｘのゲート電極Ｇｘと、レベルシフト回路部１２３を除く各ドライバ回路に適用される電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのゲート電極Ｇｐ、Ｇｎ）を同一の電極形成層に設けて、同一の製造プロセスで同時に形成するものであってもよい。
このように、本適用例に係る画像読取装置に、上述したような本発明に係るトランジスタアレイの素子構造及び製造方法を適用することにより、第１の適用例と同様に、フォトセンサアレイ及びドライバ回路の動作特性を良好に維持して、被写体画像を良好に読み取ることができるとともに、装置規模の小型化、部品点数や製造プロセスの削減を図ることができる画像読取装置を実現することができる。
また、トップゲートドライバ１２０Ｂの出力部が、少なくとも、アモルファスシリコン半導体層を用いた電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）を適用して構成されたレベルシフト回路部１２３を有していることにより、ポリシリコン半導体層を用いた電界効果型トランジスタ（ポリシリコン薄膜トランジスタ）を適用して構成されたシフトレジスタ回路部１２１や出力バッファ部１２２において、ポリシリコン薄膜トランジスタのオン電流が比較的大きく、電子移動度が比較的大きいことにより、信号生成動作を比較的迅速に実行することができ、一方、出力部のレベルシフト回路部１２３において、比較的高い耐圧特性を有するアモルファスシリコン薄膜トランジスタを適用しているので、比較的大きな電圧振幅を有する走査信号（上述したような数十Ｖの電圧振幅を有するリセットパルスφＴｉ）を良好に生成することができる。これにより、トップゲートドライバ１２０Ｂ全体として適度な動作速度を実現しつつ、適切な電圧範囲を有する走査信号を、素子破壊を生じることなく良好に生成して、トップゲートライン１１１に印加することができるので、上述した基本的な駆動制御方法（図１５参照）をそのまま適用して、動作特性が良好で信頼性の高い画像読取装置を提供することができる。
以上のように、上述した各適用例においては、アモルファスシリコン半導体層を用いたダブルゲート型フォトセンサを二次元配列したフォトセンサアレイと、低温ポリシリコン半導体層を用いた電界効果型トランジスタのみからなるドライバ回路、もしくは、出力部のみをアモルファスシリコン半導体層を用いた電界効果型トランジスタを適用したドライバ回路と、を備え、これらが単一の基板上に一体的に形成された画像読取装置について説明したが、本発明に係るトランジスタアレイは、このような画像読取装置への適用に限定されるものではない。
要するに、上述した各実施形態に示したようなアモルファスシリコン半導体層と低温ポリシリコン半導体層が混在した素子構造を有し、アモルファスシリコン半導体層を用いた画素が配列された画素アレイ（特定の負荷であってもよい）と、該画素アレイに対して、所定の駆動信号を生成、出力（印加）するドライバ回路と、が単一の基板上に一体的に形成されているものであれば、本発明を良好に適用することができ、例えば、液晶容量や有機ＥＬ素子等の発光素子を含む周知の表示画素（具体的には、液晶容量と画素トランジスタからなる液晶画素や、有機ＥＬ素子と画素駆動回路からなる表示画素等）を２次元配列した画素アレイ、及び、該画素アレイの各表示画素を選択状態に設定して、該表示画素に対して所定の階調信号を供給して所望の画像情報を表示するように制御するドライバ回路（走査ドライバやデータドライバ、電源ドライバ等）を備えた周知の画像表示装置（画像処理装置）に、本発明に係るトランジスタアレイを適用するものであってもよい。
ＰＳ フォトセンサ
ＦＥＴｐ、ＦＥＴｎ、ＦＥＴｘ 電界効果型トランジスタ
Ｇｐ、Ｇｎ、Ｇｘ ゲート電極
ＢＧｘ ボトムゲート電極
ＴＧｘ トップゲート電極
ＳＵＢ 基板
１１、５１ 半導体層（アモルファスシリコン半導体層）
２１ｐ、２１ｎ 半導体層（ポリシリコン半導体層）
１００Ａ、１００Ｂ 画像読取装置
１１０ フォトセンサアレイ
１２０Ａ、１２０Ｂ トップゲートドライバ
１２３ レベルシフト回路部
ＦＥＴｐ、ＦＥＴｎ、ＦＥＴｘ 電界効果型トランジスタ
Ｇｐ、Ｇｎ、Ｇｘ ゲート電極
ＢＧｘ ボトムゲート電極
ＴＧｘ トップゲート電極
ＳＵＢ 基板
１１、５１ 半導体層（アモルファスシリコン半導体層）
２１ｐ、２１ｎ 半導体層（ポリシリコン半導体層）
１００Ａ、１００Ｂ 画像読取装置
１１０ フォトセンサアレイ
１２０Ａ、１２０Ｂ トップゲートドライバ
１２３ レベルシフト回路部
Claims (25)
- 単一の絶縁性の基板上に複数のトランジスタが設けられたトランジスタアレイにおいて、
少なくとも、
前記基板上に、ポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタと、アモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタ構造を有する機能素子と、が一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられていることを特徴とするトランジスタアレイ。 - 前記ポリシリコン薄膜トランジスタ、及び、前記機能素子は、各々複数の導電層を有し、
前記機能素子の少なくとも何れか１つの前記導電層が、前記ポリシリコン薄膜トランジスタの何れか１つの前記導電層と共通の電極形成層に設けられていることを特徴とする請求項１記載のトランジスタアレイ。 - 前記トランジスタアレイは、前記基板上に、少なくとも、前記ポリシリコン薄膜トランジスタ相互、及び、前記ポリシリコン薄膜トランジスタと前記機能素子を接続するための複数の接続配線を有し、
該複数の接続配線のうち、特定の接続配線を共用した構成を有していることを特徴とする請求項１又は２記載のトランジスタアレイ。 - 前記機能素子は、前記第２の半導体層を用いたアモルファスシリコン薄膜トランジスタであることを特徴とする請求項１乃至３のいずれかに記載のトランジスタアレイ。
- 前記機能素子は、前記第２の半導体層により構成されるチャネル領域を挟んで設けられたソース電極及びドレイン電極と、前記第２の半導体層の上方及び下方に各々絶縁膜を介して設けられた第１のゲート電極及び第２のゲート電極と、を備えたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサであることを特徴とする請求項１乃至４のいずれかに記載のトランジスタアレイ。
- 前記トランジスタアレイは、
前記基板上の所定の領域に、前記機能素子を２次元配列した画素アレイと、
前記画素アレイに隣接する周辺領域に、少なくとも、前記ポリシリコン薄膜トランジスタ相互を所定の回路形態で接続したドライバ回路と、
を有していることを特徴とする請求項１乃至５のいずれかに記載のトランジスタアレイ。 - 前記ドライバ回路は、前記ポリシリコン薄膜トランジスタ及び前記アモルファスシリコン薄膜トランジスタとを含んで構成されていることを特徴とする請求項６記載のトランジスタアレイ。
- 単一の絶縁性の基板上に複数のトランジスタが設けられたトランジスタアレイの製造方法において、
少なくとも、前記基板上に、
ポリシリコンからなる第１の半導体層を形成する工程と、
前記第１の半導体層を用いて、ポリシリコン薄膜トランジスタを形成する工程と、
前記第１の半導体層よりも上層側に、アモルファスシリコンからなる第２の半導体層を形成する工程と、
前記第２の半導体層を用いて、アモルファスシリコン薄膜トランジスタ構造を有する機能素子を形成する工程と、
を含むことを特徴とするトランジスタアレイの製造方法。 - 前記第１の半導体層を形成する工程は、第１の温度条件の下で施され、
前記第２の半導体層を形成する工程は、最高温度が前記第１の温度条件よりも低い第２の温度条件の下で施されることを特徴とする請求項８記載のトランジスタアレイの製造方法。 - 前記ポリシリコン薄膜トランジスタを形成する工程、及び、前記機能素子を形成する工程は、各々、複数の導電層を形成する工程を含み、
前記複数の導電層を形成する工程は、前記機能素子の少なくとも何れか１つの導電層と、前記ポリシリコン薄膜トランジスタの少なくとも何れか１つの導電層を共通の電極形成層として同時に形成する工程を含むことを特徴とする請求項８又は９記載のトランジスタアレイの製造方法。 - 前記機能素子は、前記第２の半導体層を用いたアモルファスシリコン薄膜トランジスタであり、
前記導電層を共通の電極形成層として同時に形成する工程は、前記アモルファスシリコン薄膜トランジスタのゲート電極を、前記ポリシリコン薄膜トランジスタのゲート電極と、共通の電極形成層に同時に形成することを特徴とする請求項１０記載のトランジスタアレイの製造方法。 - 前記機能素子は、前記第２の半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記第２の半導体層の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、を備えたダブルゲート型の薄膜トランジスタ構造を有し、
前記導電層を共通の電極形成層として同時に形成する工程は、前記第２のゲート電極を、前記ポリシリコン薄膜トランジスタのゲート電極と、共通の電極形成層に同時に形成することを特徴とする請求項１０又は１１記載のトランジスタアレイの製造方法。 - 複数の読取画素が２次元配列された画素アレイを走査して、該画素アレイ上に載置された被写体の画像を読み取る画像処理装置において、
少なくとも、
前記画素アレイに配列された任意の行の前記読取画素を選択状態に設定するための走査信号を出力する走査駆動手段と、
前記走査駆動手段により選択状態に設定された前記読取画素の各々から、前記被写体の画像に係る電気信号を読み出す信号駆動手段と、
を備え、
前記走査駆動手段及び前記信号駆動手段は、少なくともポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、
前記読取画素の各々は、アモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタ構造を有して構成され、
少なくとも前記画素アレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられていることを特徴とする画像処理装置。 - 複数の表示画素が２次元配列された画素アレイを備え、該画素アレイに所望の画像情報を表示する画像処理装置において、
少なくとも、
前記画素アレイに配列された任意の行の前記表示画素を選択状態に設定するための走査信号を出力する走査駆動手段と、
前記走査駆動手段により選択状態に設定された前記表示画素の各々に、前記画像情報に係る階調信号を供給する信号駆動手段と、
を備え、
前記走査駆動手段及び前記信号駆動手段は、少なくともポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、
前記表示画素の各々は、アモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含んで構成され、
少なくとも前記画素アレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられていることを特徴とする画像処理装置。 - 前記ポリシリコン薄膜トランジスタ、及び、前記読取画素又は前記表示画素は、各々複数の導電層を有し、
前記読取画素又は前記表示画素の少なくとも何れか１つの前記導電層が、前記ポリシリコン薄膜トランジスタの何れか１つの前記導電層と共通の電極形成層に設けられていることを特徴とする請求項１３又は１４記載の画像処理装置。 - 前記画像処理装置は、前記画素アレイと、前記走査駆動手段又は前記信号駆動手段と、の間の前記基板上に配線接続領域を有し、
該配線接続領域において、少なくとも、前記画素アレイと、前記走査駆動手段又は前記信号駆動手段と、を接続するための複数の接続配線のうち、特定の接続配線を共用した構成を有していることを特徴とする請求項１３乃至１５のいずれかに記載の画像処理装置。 - 前記走査駆動手段は、少なくとも、
各行ごとの前記読取画素又は前記表示画素を選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、
を備え、
前記シフトレジスタ回路部及び前記出力回路部は、前記ポリシリコン薄膜トランジスタを含んで構成されていることを特徴とする請求項１３乃至１６のいずれかに記載の画像処理装置。 - 前記走査駆動手段は、少なくとも、前記アモルファスシリコン薄膜トランジスタを含んで構成され、前記走査信号を前記各行ごとの前記読取画素又は前記表示画素に印加するレベルシフト回路部を備えていることを特徴とする請求項１３乃至１６のいずれかに記載の画像処理装置。
- 前記走査駆動手段は、少なくとも、
各行ごとの前記読取画素又は前記表示画素を選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、
を備え、
前記出力回路部は、少なくとも前記レベルシフト回路部を有して構成されていることを特徴とする請求項１８記載の画像処理装置。 - 前記信号駆動手段は、少なくとも、
各列ごとの前記読取画素から前記電気信号を読み出すためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記被写体の画像に対応して前記読取画素の各々に蓄積された電荷を、電圧成分として保持する電圧保持部と、
各列ごとに並列的に保持された前記電圧成分を、時系列的に配列して読取データ信号として出力する信号変換部と、
を備え、
前記シフトレジスタ回路部及び前記電圧保持部、前記信号変換部は、前記ポリシリコン薄膜トランジスタを含んで構成されていることを特徴とする請求項１３、及び、請求項１５乃至１９のいずれかに記載の画像処理装置。 - 前記読取画素は、前記アモルファスシリコン半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極の上方に形成され、前記被写体が載置される検知面と、を有し、
前記第１のゲート電極にリセットパルスを印加して前記読取画素を初期化し、前記ソース電極にプリチャージパルスを印加した後、前記第２のゲート電極に読み出しパルスを印加することにより、前記初期化終了から前記読み出しパルスの印加までの電荷蓄積期間に、前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を出力することを特徴とする請求項１３、及び、請求項１５乃至２０のいずれかに記載の画像処理装置。 - 前記走査駆動手段は、前記読取画素の前記第１のゲート電極に、前記走査信号として前記リセットパルスを出力する第１の走査駆動手段と、前記読取画素の前記第２のゲート電極に、前記走査信号として前記読み出しパルスを出力する第２の走査駆動手段と、を備え、
前記信号駆動手段は、前記読取画素の前記ソース電極に、前記プリチャージパルスを出力するプリチャージ制御部を備えていることを特徴とする請求項２１記載の画像処理装置。 - 前記第１の走査駆動手段は、少なくとも、前記アモルファスシリコン薄膜トランジスタを含んで構成され、前記リセットパルスを前記各行ごとの前記読取画素の前記第１のゲート電極に印加するレベルシフト回路部を備えていることを特徴とする請求項２２記載の画像処理装置。
- 前記第１の走査駆動手段は、少なくとも、各行ごとの前記読取画素の前記第１のゲート電極に前記リセットパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記リセットパルスとして出力する出力回路部と、を備え、
前記第２の走査駆動手段は、少なくとも、各行ごとの前記読取画素の前記第２のゲート電極に前記読み出しパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記読み出しパルスとして出力する出力回路部と、を備え、
前記第１の走査駆動手段における前記出力回路部は、少なくとも前記レベルシフト回路部を有して構成されていることを特徴とする請求項２３記載の画像処理装置。 - 前記第１の走査駆動手段の前記レベルシフト回路部は、少なくとも、
前記タイミング信号の反転信号であって、第１の電圧振幅を有する第１の入力信号、及び、前記第１の入力信号の反転信号となる第２の入力信号が個別に入力され、前記第１の入力信号の反転信号となる第３の入力信号を生成する入力段のインバータ回路と、
前記第１の入力信号に基づく信号電圧、及び、前記第３の入力信号が個別に入力され、前記第１の電圧振幅よりも大きい第２の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、
前記第１の入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路に入力される前記信号電圧を昇圧するブートストラップ回路部と、
を有し、
前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、少なくとも、単一のチャネル極性を有する前記アモルファスシリコン薄膜トランジスタを含んで構成されていることを特徴とする請求項２３又は２４記載の画像処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004035622A JP4045446B2 (ja) | 2004-02-12 | 2004-02-12 | トランジスタアレイ及び画像処理装置 |
| US11/046,380 US7915723B2 (en) | 2004-01-29 | 2005-01-28 | Transistor array, manufacturing method thereof and image processor |
| KR1020050007875A KR100685239B1 (ko) | 2004-01-29 | 2005-01-28 | 트랜지스터어레이 및 그 제조방법 및 화상처리장치 |
| TW094102666A TWI255032B (en) | 2004-01-29 | 2005-01-28 | Transistor array and manufacturing method thereof image processing device |
| CNB2005100059523A CN100454538C (zh) | 2004-01-29 | 2005-01-31 | 晶体管阵列及其制造方法、以及图像处理器件 |
| US13/052,724 US8227906B2 (en) | 2004-01-29 | 2011-03-21 | Transistor array, manufacturing method thereof and image processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004035622A JP4045446B2 (ja) | 2004-02-12 | 2004-02-12 | トランジスタアレイ及び画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005228895A true JP2005228895A (ja) | 2005-08-25 |
| JP4045446B2 JP4045446B2 (ja) | 2008-02-13 |
Family
ID=35003369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004035622A Expired - Lifetime JP4045446B2 (ja) | 2004-01-29 | 2004-02-12 | トランジスタアレイ及び画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4045446B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1944806A2 (en) | 2007-01-09 | 2008-07-16 | Hitachi Displays, Ltd. | Highly sensitive photo-sensing element and photo-sensing device using the same |
| JPWO2016051475A1 (ja) * | 2014-09-29 | 2017-04-27 | 三菱電機株式会社 | スイッチ制御回路、半導体装置および磁気インク読み取り装置 |
| JP2018182332A (ja) * | 2009-12-11 | 2018-11-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20200041027A (ko) * | 2018-10-11 | 2020-04-21 | 엘지디스플레이 주식회사 | 센싱 구동 회로, 디스플레이 패널 및 디스플레이 장치 |
| CN111668238A (zh) * | 2020-06-19 | 2020-09-15 | 武汉华星光电半导体显示技术有限公司 | Oled显示面板及其制作方法 |
| JP2021103300A (ja) * | 2009-10-30 | 2021-07-15 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2022172088A (ja) * | 2020-04-14 | 2022-11-15 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
2004
- 2004-02-12 JP JP2004035622A patent/JP4045446B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8097927B2 (en) | 2007-01-09 | 2012-01-17 | Hitachi Displays, Ltd. | Highly sensitive photo-sensing element and photo-sensing device using the same |
| EP1944806A2 (en) | 2007-01-09 | 2008-07-16 | Hitachi Displays, Ltd. | Highly sensitive photo-sensing element and photo-sensing device using the same |
| JP2021103300A (ja) * | 2009-10-30 | 2021-07-15 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2022141651A (ja) * | 2009-10-30 | 2022-09-29 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2018182332A (ja) * | 2009-12-11 | 2018-11-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9955093B2 (en) | 2014-09-29 | 2018-04-24 | Mitsubishi Electric Corporation | Switch control circuit, semiconductor apparatus, and magnetic ink reading apparatus |
| JPWO2016051475A1 (ja) * | 2014-09-29 | 2017-04-27 | 三菱電機株式会社 | スイッチ制御回路、半導体装置および磁気インク読み取り装置 |
| KR20200041027A (ko) * | 2018-10-11 | 2020-04-21 | 엘지디스플레이 주식회사 | 센싱 구동 회로, 디스플레이 패널 및 디스플레이 장치 |
| KR102539517B1 (ko) | 2018-10-11 | 2023-06-02 | 엘지디스플레이 주식회사 | 센싱 구동 회로, 디스플레이 패널 및 디스플레이 장치 |
| JP2022172088A (ja) * | 2020-04-14 | 2022-11-15 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP7399229B2 (ja) | 2020-04-14 | 2023-12-15 | 株式会社半導体エネルギー研究所 | 表示装置 |
| CN111668238A (zh) * | 2020-06-19 | 2020-09-15 | 武汉华星光电半导体显示技术有限公司 | Oled显示面板及其制作方法 |
| CN111668238B (zh) * | 2020-06-19 | 2022-09-09 | 武汉华星光电半导体显示技术有限公司 | Oled显示面板及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4045446B2 (ja) | 2008-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100685239B1 (ko) | 트랜지스터어레이 및 그 제조방법 및 화상처리장치 | |
| CN108598087B (zh) | 阵列基板及其制造方法、显示面板、电子装置 | |
| US9053985B2 (en) | Semiconductor device having a contact pattern electrically connecting at least three conductive layers | |
| JP5174988B2 (ja) | 回路基板および表示装置 | |
| KR100607619B1 (ko) | 화상 취득시의 누설 전류의 억제 | |
| CN101207164B (zh) | 高灵敏度光传感元件和使用该元件的光传感装置 | |
| US11177390B2 (en) | Transistor having vertical structure and electric device | |
| TW202005080A (zh) | 具有矽及半導電性氧化物薄膜電晶體之顯示器及顯示像素 | |
| CN102759400A (zh) | 光感测装置和驱动光感测装置的方法 | |
| US10134800B2 (en) | Photo sensor and display device having the same | |
| JP2019174963A (ja) | 指紋検出装置及び表示装置 | |
| JP2005251348A (ja) | シフトレジスタ回路及びその駆動制御方法 | |
| JP7489510B2 (ja) | 検出装置及び表示装置 | |
| JP4045446B2 (ja) | トランジスタアレイ及び画像処理装置 | |
| JP4009759B2 (ja) | 画像処理装置及びその製造方法 | |
| KR102365774B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| JP4168945B2 (ja) | 画像読取装置及びその駆動制御方法 | |
| JP5582170B2 (ja) | 半導体装置および表示装置 | |
| JP7467061B2 (ja) | 検出装置 | |
| WO2012060320A1 (ja) | 半導体装置およびその製造方法 | |
| CN109099940A (zh) | 感测装置 | |
| CN111106180B (zh) | 晶体管和电子装置 | |
| JP2024051015A (ja) | 検出装置 | |
| JP2004140846A (ja) | 電子装置 | |
| US20120181545A1 (en) | Semiconductor device and method for producing same, and display device provided with semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070511 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070806 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071003 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071024 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071106 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4045446 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131130 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |