CN115565994A - 半导体集成电路 - Google Patents
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Abstract
本公开实施例涉及半导体领域，提供一种半导体集成电路，包括：沿第一方向排列的第一标准单元和第二标准单元，第一标准单元包括在衬底内间隔设置的第一有源区和第二有源区，第二标准单元包括在衬底内间隔设置的第三有源区和第四有源区；第一有源区、第二有源区、第三有源区和第四有源区均沿第二方向延伸且沿第一方向上依次排列，第二有源区用于形成第二晶体管，第三有源区用于形成第三晶体管，第二晶体管与第三晶体管的导电类型相同；沿第二方向延伸的第一电源线，位于第二有源区和第三有源区之间，第一电源线用于与第二晶体管的源极或者漏极电连接，且用于与第三晶体管的源极或者漏极电连接，以减少标准单元的排布面积，提高线道数量。
Description
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体集成电路。
背景技术
半导体集成电路可以基于数字标准单元库中的标准单元来设计。具体而言，标准单元库包含半导体集成电路设计中所需的基本逻辑单元及一些功能单元，如基本门电路、多路开关、触发器、全加器、编码器等。设计时将所需标准单元从数字标准单元库中调出，将其排列成若干行，行间留有布线通道。然后根据电路要求将各标准单元用连线联接起来，同时把相应的输入/输出单元和压焊块联接起来，得到所要求的芯片版图。
在半导体集成电路的设计过程中，需要考虑标准单元占用面积因素，同时还需要考虑布线通道的设计。
发明内容
本公开实施例提供一种半导体集成电路，可以减少标准单元的排布面积，提高线道数量。
根据本公开一些实施例，本公开实施例一方面提供一种半导体集成电路，包括：衬底；沿第一方向排列的第一标准单元和第二标准单元，第一标准单元包括在衬底内间隔设置的第一有源区和第二有源区，第二标准单元包括在衬底内间隔设置的第三有源区和第四有源区；其中，第一有源区、第二有源区、第三有源区和第四有源区均沿第二方向延伸，且沿第一方向上依次排列，第二有源区用于形成至少一个第二晶体管，第三有源区用于形成至少一个第三晶体管，第二晶体管的类型与第三晶体管的类型相同；沿第二方向延伸的第一电源线，位于第二有源区和第三有源区之间，第一电源线用于与第二晶体管的源极或者漏极电连接，且用于与第三晶体管的源极或者漏极电连接。
在一些实施例中，在沿第一方向上，第二有源区与第三有源区之间的距离范围为D1+N1*C1，其中D1是第一电源线沿第一方向的宽度，C1是第一金属线沿第一方向的宽度，N1是第一金属线的预设线道数量，其中第一金属线用于电连接第二晶体管或者第三晶体管与其他器件。
在一些实施例中，半导体集成电路还包括金属层，金属层位于第一标准单元和第二标准单元的上方，第一电源线位于金属层上方，金属层包括：沿第一方向延伸的第一子金属线，一端用于与第二晶体管的源极或者漏极电连接，另一端用于与第一电源线电连接；沿第一方向延伸的第二子金属线，一端用于与第三晶体管的源极或者漏极电连接，另一端用于与第一电源线电连接。
在一些实施例中，金属层包括多个第一子金属线，且每一第一子金属线与相应的一第二晶体管的源极或者漏极电连接；金属层包括多个第二子金属线，且每一第二子金属线与相应的一第三晶体管的源极或者漏极电连接。
在一些实施例中，金属层还包括：多个第一导电部，每一第一导电部位于相应的第二晶体管上方，且与相应的第二晶体管的源极或者漏极电连接，其中，多个第一导电部与同一第一子金属线处于同层且电接触；多个第二导电部，每一第二导电部位于相应的第三晶体管上方，且与相应的第三晶体管的源极或者漏极电连接，其中，多个第二导电部与同一第二子金属线处于同层且电接触。
在一些实施例中，半导体集成电路还包括：第一开关管，第一开关管的源极和漏极分别电连接至第一子金属线的两端，第一开关管的栅极响应于第一控制信号导通或者关断，以实现第一电源线与第二晶体管的电连接或者断开；第二开关管，第二开关管的源极和漏极分别电连接至第二子金属线的两端，第二开关管的栅极响应于第二控制信号导通或关断，以实现第一电源线与第三晶体管的电连接或者断开。
在一些实施例中，多个第一标准单元和多个第二标准单元沿第一方向交替排列，第一有源区用于形成至少一个第一晶体管，第四有源区用于形成至少一个第四晶体管，第一晶体管与第四晶体管的类型相同；在相邻的第一电源线之间，第二标准单元的第四有源区与第一标准单元的第一有源区之间具有第二电源线，第二电源线用于与第一晶体管的源极或者漏极电连接，且用于与第四晶体管的源极或者漏极电连接。
在一些实施例中，在沿第一方向上，共用同一第二电源线的第一有源区和第四有源区之间距离范围为D2+N2*C2，其中D2是第二电源线沿第一方向的宽度，C2是第二金属线沿第一方向的宽度，N2是第二金属线的预设线道数量，其中第二金属线用于电连接第一晶体管或者第四晶体管与其他器件。
在一些实施例中，第一电源线提供电源电压，第二电源线提供接地电压。
在一些实施例中，半导体集成电路还包括：第二阱区，第二阱区位于第二有源区远离第一有源区的一侧，第二阱区内的掺杂离子类型与第二晶体管源极或者漏极中的掺杂离子类型相反；第三阱区，第三阱区位于第三有源区远离第四有源区的一侧，第三阱区内的掺杂离子类型与第三晶体管源极或者漏极中的掺杂离子类型相反；其中，第一电源线位于第二阱区和第三阱区之间。
在一些实施例中，第一电源线与第二阱区电连接，且与第三阱区电连接。
在一些实施例中，半导体集成电路还包括：第一隔离阱区，第一隔离阱区位于第二有源区远离第一有源区的一侧，还位于第三有源区远离第四有源区的一侧，第一隔离阱区内的掺杂离子类型与第二晶体管源极或者漏极中的掺杂离子类型相反；其中，第一电源线在衬底上的正投影覆盖第一隔离阱区在衬底上的正投影。
在一些实施例中，第一电源线与第一隔离阱区电连接。
在一些实施例中，第一标准单元沿第二方向排列，且第二标准单元沿第二方向排列，在沿第二方向上，多个第一标准单元连接同一第一电源线和同一第二电源线，多个第二标准单元连接同一第一电源线和同一第二电源线。
本公开实施例提供的技术方案至少具有以下优点：通过将第一有源区、第二有源区、第三有源区和第四有源区沿第一方向排列，可以使第一标准单元的第二有源区与第二标准单元的第三有源区相邻，从而第一电源线可以连接第二晶体管的源极或者漏极，且连接第三晶体管的源极或者漏极，第一标准单元和第二标准单元可以共用同一第一电源线，提高第一电源线的控制能力；相应的第一标准单元和第二标准单元在第一方向上的电源线占用的线道减少，可以增加半导体集成电路中其他连线的线道数量，或者第一标准单元和第二标准单元之间的距离可以减小，从而降低第一标准单元和第二标准单元占用的面积。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图8为本公开实施例提供的多种标准单元的结构示意图。
具体实施方式
由背景技术可知，在半导体集成电路的设计过程中，需要考虑标准单元占用面积因素，同时还需要考虑布线通道的设计。
本公开实施例提供一种半导体集成电路，可以减少标准单元的排布面积，提高线道数量。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1至图8为本公开实施例提供的多种标准单元的结构示意图，以下将结合附图对本实施例提供的半导体集成电路进行详细说明，具体如下：
参考图1，半导体集成电路包括：衬底(图中未示出)；沿第一方向X排列的第一标准单元100和第二标准单元200，第一标准单元100包括在衬底内间隔设置的第一有源区101和第二有源区102，第二标准单元200包括在衬底内间隔设置的第三有源区201和第四有源区202；其中，第一有源区101、第二有源区102、第三有源区201和第四有源区202均沿第二方向Y延伸，且沿第一方向X上依次排列；第二有源区102用于形成至少一个第二晶体管，第三有源区201用于形成至少一个第三晶体管，第二晶体管与第三晶体管的导电类型相同；第一电源线S1，位于第二有源区102和第三有源区201之间，第一电源线S1用于与第二晶体管的源极或者漏极电连接，且用于与第三晶体管的源极或者漏极电连接。
通过将第一有源区、第二有源区、第三有源区和第四有源区沿第一方向排列，可以使第一标准单元的第二有源区与第二标准单元的第三有源区相邻，从而第一电源线可以连接第二晶体管的源极或者漏极，且连接第三晶体管的源极或者漏极，第一标准单元和第二标准单元可以共用同一第一电源线，提高第一电源线的控制能力；相应的第一标准单元和第二标准单元在第一方向上的电源线占用的线道减少，可以增加半导体集成电路中其他连线的线道数量，或者第一标准单元和第二标准单元之间的距离可以减小，从而降低第一标准单元和第二标准单元占用的面积。
需要说明的是，在本实施例中，第一方向X与第二方向Y之间的夹角为90°；在其他实施例中，第一方向与第二方向之间的夹角可以是30°、45°或者60°，本实施例不构成对第一方向和第二方向之间夹角的限定。
进一步地，参考图2，在一些实施例中，多个第一标准单元100和多个第二标准单元200沿第一方向X交替排列，第一有源区101用于形成至少一个第一晶体管，第四有源区202用于形成至少一个第四晶体管，第一晶体管与第四晶体管的导电类型相同；在相邻的第一电源线S1之间，第二标准单元200的第四有源区202与第一标准单元100的第一有源区101之间具有第二电源线S2，第二电源线S2用于与第一晶体管的源极或者漏极电连接，且用于与第四晶体管的源极或者漏极电连接。
通过将第一标准单元和第二标准单元沿第一方向上交替排列，可以使第一电源线连接两个标准单元中对应的晶体管，且使第二电源线连接两个标准单元中对应的晶体管，从而使第一电源线和第二电源线的控制能力增强，相应的沿第一方向上，第一电源线和第二电源线需要占用的总线道数量减少，其他连线的线道可用数量增多，另外第一标准单元和第二标准单元之间的距离可以适当缩短，以减少整体占用的面积。
需要说明的是，本实施例提供的第一标准单元100和第二标准单元200沿第一方向X排列的附图，仅为半导体集成电路中的部分结构示意图，并不构成对第一标准单元100和第二标准单元200沿第一方向X上排列数量的限定。
对于衬底，形成衬底的材料可以为元素半导体材料或者化合物半导体材料。元素半导体材料可以锗、硅、硒、硼、碲或者锑；化合物半导体材料可以为砷化镓、磷化锢、锑化锢、碳化硅、硫化镉或者镓砷硅等。
对于第一标准单元100和第二标准单元200，第一标准单元100和第二标准单元200均可以包括反相器、与门、寄存器、选择器、全加器等基本单元。
对于第一有源区101和第二有源区102，第一有源区101用于形成至少一个第一晶体管，第一晶体管可以是PMOS晶体管或者NMOS晶体管的其中一种，相应的第一晶体管的源极或者源极具有P型或者N型掺杂离子中的一种；第二有源区102用于形成至少一个第二晶体管，第二晶体管可以是PMOS晶体管或者NMOS晶体管中的另一种，相应的第二晶体管的源极或者漏极具有P型或者N型掺杂离子中的另一种。
对于第三有源区201和第四有源区202，第三有源区201用于形成至少一个第三晶体管，第三晶体管可以是PMOS晶体管或者NMOS晶体管的其中一种，相应的第三晶体管的源极或者漏极具有P型或者N型掺杂离子中的一种；第四有源区202用于形成至少一个第四晶体管，第四晶体管可以是PMOS晶体管或者NMOS晶体管中的另一种，相应的第四晶体管的源极或者漏极具有P型或者N型掺杂离子中的另一种。
在一些实施例中，N型离子具体可以为磷离子、砷离子或者锑离子；P型离子具体可以为硼离子、铟离子或者氟化硼离子。
可以理解的是，第二晶体管的源极或者漏极与第一电源线电连接，且第三晶体管的源极或者漏极与第一电源线电连接，则第二有源区102形成的晶体管的种类与第三有源区201形成的晶体管的种类相同，第一有源区101形成的晶体管的种类与第四有源区202形成的晶体管的种类相同。在本实施例中，第二有源区102和第三有源区201均用于形成PMOS晶体管，对应的第二晶体管的源极和漏极中与第三晶体管的源极和漏极中均具有P型掺杂离子，第一有源区101和第四有源区202均用于形成NMOS晶体管，对应的第一晶体管的源极和漏极中与第四晶体管的源极和漏极中均具有N型掺杂离子；在其他实施例中，第二有源区和第三有源区可以均用于形成NMOS晶体管，对应的第二晶体管的源极和漏极中与第三晶体管的源极和漏极中均具有N型掺杂离子，第一有源区和第四有源区可以均用于形成PMOS晶体管，对应的第一晶体管的源极和漏极中与第四晶体管的源极和漏极中均具有P型掺杂离子。
对于第一电源线S1，在本实施例中，第二有源区102和第三有源区201均用于形成PMOS晶体管，相应的第一电源线S1用于向第二晶体管和第三晶体管提供电源电压；在其他实施例中，第二有源区和第三有源区可以均用于形成NMOS晶体管，第一电源线可以用于向第二晶体管和第三晶体管提供接地电压。
对于第二电源线S2，在本实施例中，第一有源区101和第四有源区202均用于形成NMOS晶体管，相应的第二电源线S2用于向第一晶体管和第四晶体管提供接地电压；在其他实施例中，第一有源区和第四有源区均用于形成PMOS晶体管，相应的第二源极线用于向第一晶体管和第四晶体管提供电源电压。
在一些实施例中，在沿第一方向X上，第二有源区102与第三有源区201之间的距离范围为D1+N1*C1，其中D1是第一电源线沿第一方向的宽度，C1是第一金属线沿第一方向的宽度，N1是第一金属线的预设线道数量，其中第一金属线用于电连接第二晶体管或者第三晶体管与其他器件。可以理解的是，第一电源线位于第二有源区和第三有源区之间，第二有源区和第三有源区之间的距离需要满足第一电源线和多个第一金属线的设置，且同时尽量减少第二有源区和第三有源区中间的距离以降低第一标准单元和第二标准单元占用的面积。因此，第二有源区和第三有源区之间的距离需要结合实际情况，在满足第一电源线和多个第一金属线的使用性能不受影响的情况下，尽量减少第一标准单元和第二标准单元占用的面积，进而使半导体集成电路中标准单元占用面积减少的情况下，增加可用的线道总数。
在一些实施例中，在沿第一方向X上，共用同一第二电源线S2的第一有源区101和第四有源区202之间距离范围为D2+N2*C2，其中D2是第二电源线沿第一方向的宽度，C2是第二金属线沿第一方向的宽度，N2是第二金属线的预设线道数量，其中第二金属线用于电连接第一晶体管或者第四晶体管与其他器件。可以理解的是，第二电源线位于第一有源区和第四有源区之间，第一有源区和第四有源区之间的距离需要满足第二电源线和多个第二金属线的设置需要，且同时尽量减少第一有源区和第四有源区之间的距离以降低第一标准单元和第二标准单元占用的面积。因此，第一有源区和第四有源区之间的距离需要结合实际情况，在满足第二电源线和多个第二金属线的使用性能不受影响的情况下，尽量减少第一标准单元和第二标准单元占用的面积，进而使半导体集成电路中标准单元占用面积减少的情况下，增加可用线道的数量。
参考图1，在一些实施例中，半导体集成电路还包括金属层300，金属层300位于第一标准单元100和第二标准单元200的上方，第一电源线S1位于金属层300上方，金属层300包括：沿第一方向X延伸的第一子金属线302，一端用于与第二晶体管的源极或者漏极电连接，另一端用于与第一电源线S1电连接；沿第一方向X延伸的第二子金属线303，一端用于与第三晶体管的源极或者漏极电连接，另一端用于与第一电源线S1电连接。通过金属层内的第一子金属线可以将第二晶体管源极或者漏极与第一电源线进行电连接电连接，通过金属层内的第二子金属线可以将第三晶体管源极或者漏极与第一电源线进行电连接。
需要说明的是，在本实施例中，第一子金属线与第二子金属线设置于同层，且第一子金属线的另一端与第二子金属线的另一端电接触，第一子金属线和第二子金属线共用同一接触结构与第一电源线进行电连接，从而减少接触结构的数量，降低第一电源线与接触结构之间的接触电阻；在其他实施例中，第一子金属线的另一端与第二子金属线的另一端可以分别通过一个接触结构与第一电源线进行电连接，以满足不同的电路设计需要。
参考图3，在一些实施例中，金属层300可以包括多个第一子金属线302，且每一第一子金属线302与相应的一第二晶体管的源极或者漏极电连接；金属层300包括多个第二子金属线303，且每一第二子金属线303与相应的一第三晶体管的源极或者漏极电连接。可以理解的是，多个第二晶体管的源极或者漏极均可以单独通过一第一子金属线与第一电源线电连接，多个第三晶体管的源极或者漏极均可以单独通过一第二子金属线与第一电源线电连接，从而提高第二晶体管或者第三晶体管与第一电源线的信号传输效率。
需要说明的是，在本实施例中，多个第一子金属线302和多个第二子金属线303均位于同层，且多个第一子金属线302的另一端以及多个第二子金属线303的另一端均与沿第二方向Y延伸的第一主金属线301电接触，从而通过仅一个接触结构实现多个第二晶体管和多个第三晶体管与第一电源线S1的电连接，以降低第一电源线的接触电阻。在其他实施例中，多个第一子金属线的另一端和多个第二子金属线的另一端均可以单独通过一接触结构与第一电源线进行电连接。
参考图4，在另一些实施例中，金属层300可以包括：多个第一导电部304，每一第一导电部304位于相应的第二晶体管上方，且与相应的第二晶体管的源极或者漏极电连接，其中，多个第一导电部304与同一第一子金属线302处于同层且电接触；多个第二导电部305，每一第二导电部305位于相应的第三晶体管上方，且与相应的第三晶体管的源极或者漏极电连接，其中，多个第二导电部305与同一第二子金属线303处于同层且电接触。通过位于第二晶体管上方的第一导电部，可以将第二晶体管的源极或者漏极先进行电连接，然后再通过第一子金属线将第二晶体管的源极或者漏极与第一电源线电连接；通过位于第三晶体管上方的第二导电部，可以将第三晶体管的源极或者漏极先进行电连接，然后再通过第二子金属线将第三晶体管的源极或者漏极与第一电源线电连接，可以降低金属层的布线难度。
进一步地，参考图2，当第一标准单元100和第二标准单元200沿第一方向X交替排列时，金属层300还可以包括：沿第一方向X延伸的第三子金属线402，一端用于与第一晶体管的源极或者漏极电连接，另一端用于与第二电源线S2电连接；沿第一方向X延伸的第四子金属线403，一端用于与第四晶体管的源极或者漏极电连接，另一端用于与第二电源线S2电连接。通过金属层内的第三子金属线可以将第一晶体管源极或者漏极与第二电源线电连接，通过金属层内的第四子金属线可以将第四晶体管源极或者漏极与第二电源线电连接。
需要说明的是，在本实施例中，第三子金属线与第四子金属线设置于同层，且第三子金属线的另一端与第四子金属线的另一端电接触，第三子金属线和第四子金属线共用同一接触结构与第二电源线进行电连接，从而减少接触结构的数量，降低第二电源线与接触结构之间的接触电阻；在其他实施例中，第三子金属线的另一端与第四子金属线的另一端可以分别通过一个接触结构与第二电源线进行电连接，以满足不同的电路设计需要。
参考图5，在一些实施例中，金属层300还可以包括多个第三子金属线402，且每一第三子金属线402与相应的一第一晶体管的源极或者漏极电连接；金属层300包括多个第四子金属线403，且每一第四子金属线403与相应的一第四晶体管的源极或者漏极电连接。多个第一晶体管的源极或者漏极均可以单独通过一第三子金属线与第二电源线电连接，多个第四晶体管的源极或者漏极均可以单独通过一第四子金属线与第二电源线电连接，从而提高第一晶体管或者第四晶体管与第二电源线的信号传输效率。
需要说明的是，在本实施例中，多个第三子金属线402和多个第四子金属线403均位于同层，且多个第三子金属线402的另一端以及多个第四子金属线403的另一端均与沿第二方向Y延伸的第二主金属线401电接触，从而通过仅一个接触结构实现多个第一晶体管和多个第四晶体管与第二电源线S2的电连接，以降低第二电源线的接触电阻。在其他实施例中，多个第三子金属线的另一端和多个第四子金属线的另一端均可以单独通过一接触结构与第二电源线进行电连接。
参考图6，在另一些实施例中，金属层300还可以包括：多个第三导电部404，每一第三导电部404位于相应的第一晶体管上方，且与相应的第一晶体管的源极或者漏极电连接，其中，多个第三导电部404与同一第三子金属线402处于同层且电接触；多个第四导电部405，每一第四导电部405位于相应的第四晶体管上方，且与相应的第四晶体管的源极或者漏极电连接，其中，多个第四导电部405与同一第四子金属线403处于同层且电接触。通过位于第一晶体管上方的第三导电部，可以将第一晶体管的源极或者漏极先进行电连接，然后再通过第三子金属线将第一晶体管的源极或者漏极与第二电源线电连接；通过位于第四晶体管上方的第四导电部，可以将第四晶体管的源极或者漏极先进行电连接，然后再通过第四子金属线将第四晶体管的源极或者漏极与第二电源线电连接，可以降低金属层的布线难度。
可以理解的是，第一子金属线、第二子金属线、第三子金属线和第四子金属线均位于同一金属层时，在半导体集成电路的制作工艺过程中，第一子金属线、第二子金属线、第三子金属线和第四子金属线均可以在同一工艺制程中形成，从而提高半导体集成电路的制作效率。在一些实施例中，半导体集成电路还包括：第一开关管，第一开关管的源极和漏极分别电连接至第一子金属线的两端，第一开关管的栅极响应于第一控制信号导通或者关断，以实现第一电源线与第二晶体管的电连接或者断开；第二开关管，第二开关管的源极和漏极分别电连接至第二子金属线的两端，第二开关管的栅极响应于第二控制信号导通或关断，以实现第一电源线与第三晶体管的电连接或者断开。可以理解的是，第二晶体管和第三晶体管均与第一电源线电连接，当第一电源线通电时，第一标准单元和第二标准单元中均被通入第一电源线内的电压，则无需进行操作的标准单元也被通入相应的电压。因此，在半导体集成电路中设置第一开关管，将第一开关管的源极和漏极分别连接至第一子金属线两端，可以通过第一开关管控制第一标准单元与第一电源线的断通，将第二开关管的源极和漏极分别连接至第二子金属线两端，可以通过第二开关管控制第二标准单元与第一电源线的断通，从而在第一标准单元或者第二标准单元不需要进行操作时，将第一标准单元或者第二标准单元与第一电源线断开，防止第一标准单元或者第二标准单元在无需操作的情况下被通入电压导致漏电。同理，还设置第三开关管和第四开关管，将第三开关管的源极和漏极分别连接至第三子金属线两端，将第四开关管的源极和漏极分别连接至第四子金属线两端，从而通过第三开关管控制第一标准单元与第二电源线的断通，通过第四开关管控制第二电源线与第二标准单元的断通。
需要说明的是，上述实施例中提供的金属层的布线方式，在不冲突的情况下可以任意组合以得到新的实施例，本实施例中提供的金属层的附图并不构成对金属层布线方式的限定。本实施例也不对标准单元内晶体管的数量以及排列方式进行限定，不同标准单元内的晶体管数量和排列方式可以根据具体的电路需要进行设计。
参考图7，在一些实施例中，半导体集成电路还可以包括：第二阱区502，第二阱区502位于第二有源区102远离第一有源区101的一侧，第二阱区502内的掺杂离子类型与第二晶体管源极或者漏极中的掺杂离子类型相反；第三阱区503，第三阱区503位于第三有源区201远离第四有源区202的一侧，第三阱区503内的掺杂离子类型与第三晶体管源极或者漏极中的掺杂离子类型相反；其中，第一电源线S1位于第二阱区502和第三阱区503之间。可以理解的是，第一标准单元通过第二阱区与第二标准单元分隔开，第二标准单元通过第三阱区与第一标准单元分隔开，从而避免第一标准单元和第二标准单元之间造成干扰，第一电源线用于向第一标准单元和第二标准单元提供电源电压，通常第一电源电压还需要与半导体集成电路中的其他器件电连接，因此，第一电源线可以设置于第二阱区和第三阱区之间。
在一些实施例中，第一电源线S1与第二阱区502电连接，且与第三阱区503电连接。通过将第一电源线与第二阱区和第三阱区电连接，可以使第二阱区和第三阱区内通入与其导电类型相反的电压，以截止第二有源区和第三有源区内的寄生的PN结，进而避免漏电，提高半导体集成电路的使用性能。
继续参考图7，半导体集成电路还可以包括第一阱区501，第一阱区501位于第一有源区101远离第二有源区102的一侧，第一阱区501中的掺杂离子类型与第一晶体管的源极或者漏极中的掺杂离子类型相反；第四阱区504，第四阱区504位于第四有源区202远离第三有源区201的一侧，第四阱区504中的掺杂离子类型与第四晶体管的源极或者漏极中的掺杂离子类型相反。可以理解的是，半导体集成电路中还具有其他的器件结构，第一阱区可以将第一标准单元与其他器件结构分隔开，第四阱区可以将第二标准单元与其他器件分隔开。当第一标准单元和第二标准单元在第一方向上交替排列时，第一有源区可以通过第一阱区与第二标准单元分隔开，第四有源区可以通过第四阱区与第一标准单元分隔开，从而避免相邻的第一有源区和第四有源区之间相互干扰。同理，第二电源线可以与第一阱区和第四阱区电连接，以避免第一有源区和第四有源区的漏电，提高半导体集成电路的稳定性。
参考图8，在一些实施例中，半导体集成电路还可以包括：第一隔离阱区500，第一隔离阱区500位于第二有源区102远离第一有源区101的一侧，还位于第三有源区201远离第四有源区202的一侧，第一隔离阱区500内的掺杂离子类型与第二晶体管源极或者漏极中的掺杂离子类型相反；其中，第一电源线S1在衬底上的正投影覆盖第一隔离阱区500在衬底上的正投影。可以理解的是，第二有源区和第三有源区之间可以通过同一第一隔离阱区分隔开，从而避免第二有源区与第三有源区之间的相互干扰。
进一步地，在一些实施例中，第一电源线S1与第一隔离阱区500电连接。通过将第一电源线与第一隔离阱区电连接，可以使第一隔离阱区中通入与其导电类型相反的电压，减少第二有源区和第三有源区内寄生的PN结，进而避免漏电，提高半导体集成电路的使用性能。
可以理解的是，当第一标准单元和第二标准单元在第一方向上交替排列时，第二标准单元的第四有源区与第一标准单元的第一有源区之间可以具有第二隔离阱区，从而将相邻的第一有源区和第四有源区分隔开，避免相邻的第一有源区与第四有源区之间相互干扰。同理，第二电源线可以与第二隔离阱区电连接，以避免第一有源区与第四有源区的漏电，提高半导体集成电路的稳定性。
在一些实施例中，第一标准单元沿第二方向排列，且第二标准单元沿第二方向排列，在沿第二方向上，多个第一标准单元连接同一第一电源线和同一第二电源线，多个第二标准单元连接同一第一电源线和同一第二电源线。可以理解的是，在沿第二方向上，多个第一标准单元可以并列设置，多个第一标准单元的第一有源区沿第二方向排列，多个第一标准单元的第二有源区沿第二方向排列；多个第二标准单元可以并列设置，多个第二标准单元的第三有源区沿第二方向排列，多个第二标准单元的第四有源区沿第二方向排列，从而形成阵列排布的第一标准单元和第二标准单元；且第一电源线可以连接相邻的一列第一标准单元和一列第二标准单元，第二电源线可以连接相邻的一列第一标准单元和一列第二标准单元，第一电源线和第二电源线的控制能力增加，且第一标准单元和第二标准单元之间的距离可以根据实际需要进行调整，以满足第一电源线和第二电源线功能的情况下，尽量增加半导体集成电路中的可用线道的总数量，同时减少标准单元阵列排布整体占用的面积。
本公开实施例提供的半导体集成电路，通过将第一有源区、第二有源区、第三有源区和第四有源区沿第一方向排列，可以使第一标准单元的第二有源区与第二标准单元的第三有源区相邻，从而第一电源线可以连接第二晶体管的源极或者漏极，且连接第三晶体管的源极或者漏极，第一标准单元和第二标准单元可以共用同一第一电源线，提高第一电源线的控制能力；相应的第一标准单元和第二标准单元在第一方向上的电源线占用的线道减少，可以增加半导体集成电路中其他连线的线道数量，或者第一标准单元和第二标准单元之间的距离可以减小，从而降低第一标准单元和第二标准单元占用的面积。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。
Claims (14)
1.一种半导体集成电路，其特征在于，包括：
衬底；
沿第一方向排列的第一标准单元和第二标准单元，所述第一标准单元包括在所述衬底内间隔设置的第一有源区和第二有源区，所述第二标准单元包括在所述衬底内间隔设置的第三有源区和第四有源区；其中，所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区均沿第二方向延伸，且沿所述第一方向上依次排列，所述第二有源区用于形成至少一个第二晶体管，所述第三有源区用于形成至少一个第三晶体管，所述第二晶体管与所述第三晶体管的导电类型相同；
沿所述第二方向延伸的第一电源线，位于所述第二有源区和所述第三有源区之间，所述第一电源线用于与所述第二晶体管的源极或者漏极电连接，且用于与所述第三晶体管的源极或者漏极电连接。
2.如权利要求1所述的半导体集成电路，其特征在于，在沿所述第一方向上，所述第二有源区与所述第三有源区之间的距离范围为D1+N1*C1，其中D1是所述第一电源线沿所述第一方向的宽度，C1是第一金属线沿所述第一方向的宽度，N1是所述第一金属线的预设线道数量，其中所述第一金属线用于电连接所述第二晶体管或者所述第三晶体管与其他器件。
3.如权利要求1所述的半导体集成电路，其特征在于，所述半导体集成电路还包括金属层，所述金属层位于所述第一标准单元和所述第二标准单元的上方，所述第一电源线位于所述金属层上方，所述金属层包括：
沿第一方向延伸的第一子金属线，一端用于与所述第二晶体管的源极或者漏极电连接，另一端用于与所述第一电源线电连接；沿第一方向延伸的第二子金属线，一端用于与所述第三晶体管的源极或者漏极电连接，另一端用于与所述第一电源线电连接。
4.如权利要求3所述的半导体集成电路，其特征在于，所述金属层包括多个所述第一子金属线，且每一所述第一子金属线与相应的一所述第二晶体管的源极或者漏极电连接；所述金属层包括多个所述第二子金属线，且每一所述第二子金属线与相应的一所述第三晶体管的源极或者漏极电连接。
5.如权利要求3所述的半导体集成电路，其特征在于，所述金属层还包括：
多个第一导电部，每一所述第一导电部位于相应的所述第二晶体管上方，且与相应的所述第二晶体管源极或者漏极电连接，其中，多个所述第一导电部与同一所述第一子金属线处于同层且电接触；
多个第二导电部，每一所述第二导电部位于相应的所述第三晶体管上方，且与相应的所述第三晶体管的源极或者漏极电连接，其中，多个所述第二导电部与同一所述第二子金属线处于同层且电接触。
6.如权利要求3所述的半导体集成电路，其特征在于，所述半导体集成电路还包括：第一开关管，所述第一开关管的源极和漏极分别电连接至所述第一子金属线的两端，所述第一开关管的栅极响应于第一控制信号导通或者关断，以实现所述第一电源线与所述第二晶体管的电连接或者断开；第二开关管，所述第二开关管的源极和漏极分别电连接至所述第二子金属线的两端，所述第二开关管的栅极响应于第二控制信号导通或关断，以实现所述第一电源线与所述第三晶体管的电连接或者断开。
7.如权利要求1所述的半导体集成电路，其特征在于，多个所述第一标准单元和多个所述第二标准单元沿所述第一方向交替排列，所述第一有源区用于形成至少一个第一晶体管，所述第四有源区用于形成至少一个第四晶体管，所述第一晶体管与所述第四晶体管的导电类型相同；在相邻的所述第一电源线之间，所述第二标准单元的所述第四有源区与所述第一标准单元的所述第一有源区之间具有第二电源线，所述第二电源线用于与所述第一晶体管的源极或者漏极电连接，且用于与所述第四晶体管的源极或者漏极电连接。
8.如权利要求7所述的半导体集成电路，其特征在于，在沿所述第一方向上，共用同一所述第二电源线的所述第一有源区和所述第四有源区之间距离范围为D2+N2*C2，其中D2是所述第二电源线沿所述第一方向的宽度，C2是第二金属线沿所述第一方向的宽度，N2是所述第二金属线的预设线道数量，其中所述第二金属线用于电连接所述第一晶体管或者所述第四晶体管与其他器件。
9.如权利要求7所述的半导体集成电路，其特征在于，所述第一电源线提供电源电压，所述第二电源线提供接地电压。
10.如权利要求1所述的半导体集成电路，其特征在于，还包括：
第二阱区，所述第二阱区位于所述第二有源区远离所述第一有源区的一侧，所述第二阱区内的掺杂离子类型与所述第二晶体管源极或者漏极中的掺杂离子类型相反；
第三阱区，所述第三阱区位于所述第三有源区远离所述第四有源区的一侧，所述第三阱区内的掺杂离子类型与所述第三晶体管源极或者漏极中的掺杂离子类型相反；
其中，所述第一电源线位于所述第二阱区和所述第三阱区之间。
11.如权利要求10所述的半导体集成电路，其特征在于，所述第一电源线与所述第二阱区电连接，且与所述第三阱区电连接。
12.如权利要求1所述的半导体集成电路，其特征在于，还包括：
第一隔离阱区，所述第一隔离阱区位于所述第二有源区远离所述第一有源区的一侧，还位于所述第三有源区远离所述第四有源区的一侧，所述第一隔离阱区内的掺杂离子类型与所述第二晶体管源极或者漏极中的掺杂离子类型相反；
其中，所述第一电源线在所述衬底上的正投影覆盖所述第一隔离阱区在所述衬底上的正投影。
13.如权利要求12所述的半导体集成电路，其特征在于，所述第一电源线与所述第一隔离阱区电连接。
14.如权利要求7所述的半导体集成电路，其特征在于，所述第一标准单元沿所述第二方向排列，且所述第二标准单元沿所述第二方向排列，在沿所述第二方向上，多个所述第一标准单元连接同一所述第一电源线和同一所述第二电源线，多个所述第二标准单元连接同一所述第一电源线和同一所述第二电源线。
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| Application Number | Priority Date | Filing Date | Title |
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