JPS63318141A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63318141A JPS63318141A JP62154104A JP15410487A JPS63318141A JP S63318141 A JPS63318141 A JP S63318141A JP 62154104 A JP62154104 A JP 62154104A JP 15410487 A JP15410487 A JP 15410487A JP S63318141 A JPS63318141 A JP S63318141A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 abstract description 19
- 238000007747 plating Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5221—Crossover interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分舒)
この発明は、半導体基板上に形成するエアーブリッジ配
線の構造に関するものである。
線の構造に関するものである。
第2図(a)、(b)は従来のエアーブリッジ構造を有
する半導体装置の平面図および側面図である。第2図に
おいて、1は第1層配線で複数形成される。2は前記第
1層配線1の幅広部分1aにそれぞれ形成されたエアー
ブリッジ配線を形成するための橋杭部分、3は前記橋杭
部分2にまたがって形成されたエアーブリッジ配線の橋
板部分を示している。4は半導体基板である。また、図
中のWlはプロセス上および設計上必要な余裕配線間隔
、W2aは主配線間の配線間隔である。
する半導体装置の平面図および側面図である。第2図に
おいて、1は第1層配線で複数形成される。2は前記第
1層配線1の幅広部分1aにそれぞれ形成されたエアー
ブリッジ配線を形成するための橋杭部分、3は前記橋杭
部分2にまたがって形成されたエアーブリッジ配線の橋
板部分を示している。4は半導体基板である。また、図
中のWlはプロセス上および設計上必要な余裕配線間隔
、W2aは主配線間の配線間隔である。
次に動作について説明する。
従来、半導体基板4上にエアーブリッジ配線を形成する
際には、まず、主配線となる第1層配線1をリフトオフ
法、あるいはエツチング法によって形成する。次いで、
エアーブリッジ配線を形成するために必要な橋杭部分2
はリフトオフ法によって形成する。そして最後に、エア
ーブリッジ配線の橋板部分3をリフトオフ法、またはメ
ッキ法により形成し、エアーブリッジ配線が形成される
。
際には、まず、主配線となる第1層配線1をリフトオフ
法、あるいはエツチング法によって形成する。次いで、
エアーブリッジ配線を形成するために必要な橋杭部分2
はリフトオフ法によって形成する。そして最後に、エア
ーブリッジ配線の橋板部分3をリフトオフ法、またはメ
ッキ法により形成し、エアーブリッジ配線が形成される
。
従来のエアーブリッジ配線の形成方法は、エアーブリッ
ジの橋杭部分2が一直線上に並ぶように設計されていた
。第1層配線1のうち、エアーブリッジの橋杭部分2が
形成される幅広部分1aは橋杭部分2を形成するための
マスク合せ余裕、パターンシフト量を考慮して、主配線
幅に比べて寸法を大きくしなければならなず、自動的に
主配線間、の配線間隔W2aが大きくなってしまう。特
に、橋杭部分2の高さが高い場合、橋杭部分2を形成す
るためのレジストを厚くしなければならないので、橋杭
部分2の寸法が大きくなってしまい、主配線間の配線間
隔W2aがさらに大きくなる。また、主配線の本数が多
い場合は、その影響は顕著であり、チップサイズの縮小
、さらに低コスト化には非常に不利であった。
ジの橋杭部分2が一直線上に並ぶように設計されていた
。第1層配線1のうち、エアーブリッジの橋杭部分2が
形成される幅広部分1aは橋杭部分2を形成するための
マスク合せ余裕、パターンシフト量を考慮して、主配線
幅に比べて寸法を大きくしなければならなず、自動的に
主配線間、の配線間隔W2aが大きくなってしまう。特
に、橋杭部分2の高さが高い場合、橋杭部分2を形成す
るためのレジストを厚くしなければならないので、橋杭
部分2の寸法が大きくなってしまい、主配線間の配線間
隔W2aがさらに大きくなる。また、主配線の本数が多
い場合は、その影響は顕著であり、チップサイズの縮小
、さらに低コスト化には非常に不利であった。
この発明は、上記のような問題点を解決するためになさ
れたもので、エアーブリッジの橋杭部分の大きさおよび
高さが高くなっても主配線間隔が大きくならず、また、
主配線の本数が多くなってもその影響を大きく受けずに
、チップサイズの縮小、さらに低コスト化をはかった半
導体装置を得ることを目的とする。
れたもので、エアーブリッジの橋杭部分の大きさおよび
高さが高くなっても主配線間隔が大きくならず、また、
主配線の本数が多くなってもその影響を大きく受けずに
、チップサイズの縮小、さらに低コスト化をはかった半
導体装置を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る半導体装置は、第1層配線の複数の橋杭
部分が形成されるそれぞれの幅広部分を互いにずらした
位置に形成したものである。
部分が形成されるそれぞれの幅広部分を互いにずらした
位置に形成したものである。
この発明においては、主配線が形成される橋杭部分を互
いにずらした位置にして第1層配線を形成したことから
、主配線間の配線間隔が広がらず、チップサイズの縮小
が可能となる。
いにずらした位置にして第1層配線を形成したことから
、主配線間の配線間隔が広がらず、チップサイズの縮小
が可能となる。
以下、この発明の一実施例を第1図について説明する。
第1図において、1は主配線となる第1層配線、2はエ
アーブリッジ配線を形成するための橋杭部分、3はエア
ーブリッジ配線の橋板部分を示している。4は半導体基
板である。エアーブリッジ配線の形成要領については従
来法とまったく同じで良い。ただし、第1層配線1を形
成する際に、エアーブリッジ配線の橋杭部分2が一直線
上に並ばないようにずらして、例えば千鳥状に並ぶよう
に形成する。このようにすると、第1層配線1で橋杭部
分2が形成される幅広部分1aは、主配線幅に比べて大
きくなっているが、横方向の突出部分の寸法が相殺され
て余裕配線間隔W1を同じ程度にとつたとしても第1層
配線1の配線間隔W2が狭く形成できる。
アーブリッジ配線を形成するための橋杭部分、3はエア
ーブリッジ配線の橋板部分を示している。4は半導体基
板である。エアーブリッジ配線の形成要領については従
来法とまったく同じで良い。ただし、第1層配線1を形
成する際に、エアーブリッジ配線の橋杭部分2が一直線
上に並ばないようにずらして、例えば千鳥状に並ぶよう
に形成する。このようにすると、第1層配線1で橋杭部
分2が形成される幅広部分1aは、主配線幅に比べて大
きくなっているが、横方向の突出部分の寸法が相殺され
て余裕配線間隔W1を同じ程度にとつたとしても第1層
配線1の配線間隔W2が狭く形成できる。
なお、上記実施例では、エアーブリッジ配線の橋杭部分
2を互いにずらして形成する一例として千鳥状にずらし
た場合について説明したが、これに限らず斜め一方向だ
けずらしても同じ効果が得られる。また、第1層配線1
.橋杭部分2.橋板部分3の形成方法についてもす′フ
トオフ法、メッキ法による形成またはRIBE、イオン
シリング等によるドライエツチング、または薬品による
ウェットエツチングのいずれを組み合せて使用しても、
上記実施例と同様の効果を奏する。
2を互いにずらして形成する一例として千鳥状にずらし
た場合について説明したが、これに限らず斜め一方向だ
けずらしても同じ効果が得られる。また、第1層配線1
.橋杭部分2.橋板部分3の形成方法についてもす′フ
トオフ法、メッキ法による形成またはRIBE、イオン
シリング等によるドライエツチング、または薬品による
ウェットエツチングのいずれを組み合せて使用しても、
上記実施例と同様の効果を奏する。
(発明の効果)
以上説明したように、この発明は、第1層配線の複数の
橋杭部分が形成される幅広部分を互いにずらした位置に
形成したので、主配線の配線間隔を小さくすることが可
能になり、チップサイズの縮小、さらには低コスト化が
図られる。また、プロセス方式を従来方法から変更する
必要もない。
橋杭部分が形成される幅広部分を互いにずらした位置に
形成したので、主配線の配線間隔を小さくすることが可
能になり、チップサイズの縮小、さらには低コスト化が
図られる。また、プロセス方式を従来方法から変更する
必要もない。
第1図(a)、(b)はこの発明の一実施例を示す半導
体装置の平面図および側面図、第2図(a)、(b)は
従来の半導体装置の平面図および側面図である。 図において、1は第1層配線、1aは幅広部分、2はエ
アーブリッジ配線の橋杭部分、3はエアーブリッジ配線
の橋板部分、4は半導体基板である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 (外2名)第1図 4ヰ導体基板 第2図
体装置の平面図および側面図、第2図(a)、(b)は
従来の半導体装置の平面図および側面図である。 図において、1は第1層配線、1aは幅広部分、2はエ
アーブリッジ配線の橋杭部分、3はエアーブリッジ配線
の橋板部分、4は半導体基板である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 (外2名)第1図 4ヰ導体基板 第2図
Claims (1)
- 半導体基板上の複数の第1層配線のそれぞれの幅広部分
に形成された橋杭部分にまたがってエアーブリッジ配線
が形成された半導体装置において、前記各橋杭部分が形
成される第1層配線の幅広部分を互いにずらした位置に
形成したことを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62154104A JPH0783053B2 (ja) | 1987-06-19 | 1987-06-19 | 半導体装置 |
GB8814297A GB2207808B (en) | 1987-06-19 | 1988-06-16 | A semiconductor device having an air bridge wiring structure |
US07/208,083 US4924289A (en) | 1987-06-19 | 1988-06-17 | Air bridge wiring for semiconductor devices |
FR8808159A FR2616965A1 (fr) | 1987-06-19 | 1988-06-17 | Interconnexion par montage en pont exterieur sur un substrat semi-conducteur |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62154104A JPH0783053B2 (ja) | 1987-06-19 | 1987-06-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63318141A true JPS63318141A (ja) | 1988-12-27 |
JPH0783053B2 JPH0783053B2 (ja) | 1995-09-06 |
Family
ID=15577008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62154104A Expired - Lifetime JPH0783053B2 (ja) | 1987-06-19 | 1987-06-19 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4924289A (ja) |
JP (1) | JPH0783053B2 (ja) |
FR (1) | FR2616965A1 (ja) |
GB (1) | GB2207808B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05259159A (ja) * | 1992-03-16 | 1993-10-08 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置内の配線形状 |
US6962868B2 (en) | 1999-03-16 | 2005-11-08 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and wiring arranging method thereof |
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US5019877A (en) * | 1989-08-31 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
FR2653595B1 (fr) * | 1989-10-25 | 1992-02-14 | Valtronic France | Circuit electronique a grille d'interconnexion. |
JP3031966B2 (ja) * | 1990-07-02 | 2000-04-10 | 株式会社東芝 | 集積回路装置 |
GB2273201B (en) * | 1992-09-18 | 1996-07-10 | Texas Instruments Ltd | High reliablity contact scheme |
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JPH08306774A (ja) * | 1995-05-01 | 1996-11-22 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
EP0834913A4 (en) * | 1996-04-19 | 2001-09-05 | Matsushita Electronics Corp | SEMICONDUCTOR DEVICE |
KR100697803B1 (ko) * | 2002-08-29 | 2007-03-20 | 시로 사카이 | 복수의 발광 소자를 갖는 발광 장치 |
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JPS5819144B2 (ja) * | 1977-12-02 | 1983-04-16 | 株式会社東芝 | 読み出し専用記憶装置 |
JPS59198733A (ja) * | 1983-04-26 | 1984-11-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US4651183A (en) * | 1984-06-28 | 1987-03-17 | International Business Machines Corporation | High density one device memory cell arrays |
-
1987
- 1987-06-19 JP JP62154104A patent/JPH0783053B2/ja not_active Expired - Lifetime
-
1988
- 1988-06-16 GB GB8814297A patent/GB2207808B/en not_active Expired - Fee Related
- 1988-06-17 FR FR8808159A patent/FR2616965A1/fr active Granted
- 1988-06-17 US US07/208,083 patent/US4924289A/en not_active Expired - Fee Related
Patent Citations (3)
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Also Published As
Publication number | Publication date |
---|---|
JPH0783053B2 (ja) | 1995-09-06 |
GB8814297D0 (en) | 1988-07-20 |
FR2616965B1 (ja) | 1994-04-22 |
GB2207808B (en) | 1990-07-11 |
GB2207808A (en) | 1989-02-08 |
US4924289A (en) | 1990-05-08 |
FR2616965A1 (fr) | 1988-12-23 |
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