JPH11186500A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11186500A JPH11186500A JP35298497A JP35298497A JPH11186500A JP H11186500 A JPH11186500 A JP H11186500A JP 35298497 A JP35298497 A JP 35298497A JP 35298497 A JP35298497 A JP 35298497A JP H11186500 A JPH11186500 A JP H11186500A
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- output circuit
- power supply
- output
- semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 基板領域を有効に活用でき、ノイズの低減を
図る。 【解決手段】 外部との信号の授受を行うための入出力
回路を内部回路Ｅの周囲に複数列配置したので、入出力
回路の大きさにより決まっていたチップサイズを小さく
することができ、基板領域を有効に活用することができ
る。また、電源回路４，５を最外郭の入出力回路群Ａに
配置し、電源回路４，５からの電源配線２，３を、内側
の入出力回路群Ｂに形成したスペースＤに通すことによ
り、最外郭とともに内側の入出力回路群Ｂおよび内部回
路の素子へも電源配線２，３を共通化したので、電源配
線２，３が多重に配線され、電源配線２，３の抵抗値が
低下し同時変化や、入出力回路の電源部などでよく問題
とされるエレクトロマイグレーションに対しても緩和さ
れることになる。また、出力回路７を電源回路４，５の
近くに配置することで、同時変化のノイズを低減するこ
とができる。
図る。 【解決手段】 外部との信号の授受を行うための入出力
回路を内部回路Ｅの周囲に複数列配置したので、入出力
回路の大きさにより決まっていたチップサイズを小さく
することができ、基板領域を有効に活用することができ
る。また、電源回路４，５を最外郭の入出力回路群Ａに
配置し、電源回路４，５からの電源配線２，３を、内側
の入出力回路群Ｂに形成したスペースＤに通すことによ
り、最外郭とともに内側の入出力回路群Ｂおよび内部回
路の素子へも電源配線２，３を共通化したので、電源配
線２，３が多重に配線され、電源配線２，３の抵抗値が
低下し同時変化や、入出力回路の電源部などでよく問題
とされるエレクトロマイグレーションに対しても緩和さ
れることになる。また、出力回路７を電源回路４，５の
近くに配置することで、同時変化のノイズを低減するこ
とができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
における入出力回路の配置および構成についての半導体
装置に関するものである。
における入出力回路の配置および構成についての半導体
装置に関するものである。
【０００２】
【従来の技術】従来の半導体装置における入出力回路の
一般的な配置例を図３に示す。入出力回路は半導体装置
と外部の装置との信号のやりとりをするために、半導体
装置に内蔵されているものであり、この入出力回路には
外部からの高電圧の印加を保護する素子や外部装置との
信号の授受を行うための素子が含まれている。このた
め、入出力回路は概してレイアウトにおける面積は内部
の素子に比べ大きなものとなっている。よって、レイア
ウトする際には個々の入出力回路の幅（以下ＩＯｘとす
る）は１００μｍ程度、入出力回路の高さ（以下ＩＯｙ
とする）は５００μｍ程度の大きさをもってしまう。ま
た、ボンディングパッドの間隔は半導体装置のレイアウ
トによるものだけではなく、半導体装置の組み立て技術
によっても制約されている。
一般的な配置例を図３に示す。入出力回路は半導体装置
と外部の装置との信号のやりとりをするために、半導体
装置に内蔵されているものであり、この入出力回路には
外部からの高電圧の印加を保護する素子や外部装置との
信号の授受を行うための素子が含まれている。このた
め、入出力回路は概してレイアウトにおける面積は内部
の素子に比べ大きなものとなっている。よって、レイア
ウトする際には個々の入出力回路の幅（以下ＩＯｘとす
る）は１００μｍ程度、入出力回路の高さ（以下ＩＯｙ
とする）は５００μｍ程度の大きさをもってしまう。ま
た、ボンディングパッドの間隔は半導体装置のレイアウ
トによるものだけではなく、半導体装置の組み立て技術
によっても制約されている。
【０００３】まず、従来技術を図３および図４により説
明する。図４は代表的な入出力回路を構成する場合のレ
イアウトの概略図である。図４に示すように、入出力回
路Ａのレイアウトにおいては最下部に外部との信号の授
受を行うためのボンディングパッド１を配置し、水平方
向に高電位な電源配線２と低電位な電源配線３を有して
いる。そして、半導体装置を構成する場合はこの入出力
回路を図３のように半導体装置の周囲に一列に配列して
いる。
明する。図４は代表的な入出力回路を構成する場合のレ
イアウトの概略図である。図４に示すように、入出力回
路Ａのレイアウトにおいては最下部に外部との信号の授
受を行うためのボンディングパッド１を配置し、水平方
向に高電位な電源配線２と低電位な電源配線３を有して
いる。そして、半導体装置を構成する場合はこの入出力
回路を図３のように半導体装置の周囲に一列に配列して
いる。
【０００４】
【発明が解決しようとする課題】半導体装置においては
年々高速化、高集積化、多ピン化の技術の進展がある。
この技術の進展において、高集積化と多ピン化により、
入出力回路部のサイズによるチップサイズの影響が問題
となっている。それは前項でも述べたように入出力回路
においては外部からの高電圧を保護する回路などが内蔵
されるため、内部素子ほど高集積化できない、ピン数も
増大している半導体装置においては多数の入出力回路を
配置することになり、入出力回路によりチップサイズが
決められている場合は以下の式でチップサイズが表現で
きる。
年々高速化、高集積化、多ピン化の技術の進展がある。
この技術の進展において、高集積化と多ピン化により、
入出力回路部のサイズによるチップサイズの影響が問題
となっている。それは前項でも述べたように入出力回路
においては外部からの高電圧を保護する回路などが内蔵
されるため、内部素子ほど高集積化できない、ピン数も
増大している半導体装置においては多数の入出力回路を
配置することになり、入出力回路によりチップサイズが
決められている場合は以下の式でチップサイズが表現で
きる。
【０００５】チップサイズ（以下Ｓchipとする）＝
｛（ピン数÷４×ＩＯｘ）＋（ＩＯｙ×２）｝2 但し、本式は各入出力回路を構成する１単位が同一のサ
イズで、半導体装置の周辺に配置される入出力回路の数
が同数の場合である。よって半導体装置のチップサイズ
はこのピン数のおよそ２乗に比例して増大してしまう。
また、外部との信号を授受するボンディングパッドは、
組み立て技術の制約とプロセス技術の制約により、任意
の距離で配置しなければならない。このため、チップサ
イズが大きくなり、基板領域を有効に活用できなかっ
た。
｛（ピン数÷４×ＩＯｘ）＋（ＩＯｙ×２）｝2 但し、本式は各入出力回路を構成する１単位が同一のサ
イズで、半導体装置の周辺に配置される入出力回路の数
が同数の場合である。よって半導体装置のチップサイズ
はこのピン数のおよそ２乗に比例して増大してしまう。
また、外部との信号を授受するボンディングパッドは、
組み立て技術の制約とプロセス技術の制約により、任意
の距離で配置しなければならない。このため、チップサ
イズが大きくなり、基板領域を有効に活用できなかっ
た。
【０００６】一方、半導体装置においては同時変化によ
る発生したノイズによる誤動作や、エレクトロマイグレ
ーションによる電源配線などの断線の問題がある。これ
らは高速化や多ピン化により、同時に高速に動作する半
導体集積回路が増え、時間における電流の変化（ｄｉ／
ｄｔ）が増加する、またピン数が増加し電源間の距離が
増大し、自己インダクタンスと抵抗も増加するために発
生要因が高くなってきている。
る発生したノイズによる誤動作や、エレクトロマイグレ
ーションによる電源配線などの断線の問題がある。これ
らは高速化や多ピン化により、同時に高速に動作する半
導体集積回路が増え、時間における電流の変化（ｄｉ／
ｄｔ）が増加する、またピン数が増加し電源間の距離が
増大し、自己インダクタンスと抵抗も増加するために発
生要因が高くなってきている。
【０００７】したがって、この発明の目的は、入出力回
路の幅と高さによって決まっていたチップサイズを小さ
くできることにより基板領域を有効に活用でき、ノイズ
の低減を図ることができる半導体装置を提供することで
ある。
路の幅と高さによって決まっていたチップサイズを小さ
くできることにより基板領域を有効に活用でき、ノイズ
の低減を図ることができる半導体装置を提供することで
ある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
にこの発明の請求項１記載の半導体装置は、外部との信
号の授受を行うための入出力回路を内部回路の周囲に複
数列配置した。このように、入出力回路を複数列の配置
構成にするので、従来の半導体装置で示した条件でのチ
ップサイズ算出式は以下のようになる。
にこの発明の請求項１記載の半導体装置は、外部との信
号の授受を行うための入出力回路を内部回路の周囲に複
数列配置した。このように、入出力回路を複数列の配置
構成にするので、従来の半導体装置で示した条件でのチ
ップサイズ算出式は以下のようになる。
【０００９】Ｓchip＝｛（ピン数÷４（ｎ＋１）×ＩＯ
ｘ）＋（ＩＯｙ×２）｝2 ここで、ｎは最外郭に配置された入出力回路の数とその
内側に配置された入出力回路の数との比である。これに
より、入出力回路の大きさにより決まっていたチップサ
イズを小さくすることができ、基板領域を有効に活用す
ることができる。また、上記の条件において各入出力回
路を構成する１単位が同一のサイズで、半導体装置の周
辺に配置される入出力回路の数が同数の場合で具体的に
表現を行っているが別のケースでも同様の効果が得られ
る。
ｘ）＋（ＩＯｙ×２）｝2 ここで、ｎは最外郭に配置された入出力回路の数とその
内側に配置された入出力回路の数との比である。これに
より、入出力回路の大きさにより決まっていたチップサ
イズを小さくすることができ、基板領域を有効に活用す
ることができる。また、上記の条件において各入出力回
路を構成する１単位が同一のサイズで、半導体装置の周
辺に配置される入出力回路の数が同数の場合で具体的に
表現を行っているが別のケースでも同様の効果が得られ
る。
【００１０】請求項２記載の半導体装置は、請求項１に
おいて、各列の入出力回路が配置される領域（入出力回
路部）にボンディングパッドおよび電源配線をそれぞれ
配置し、内側の入出力回路群に配線が通るスペースを形
成した。このように、ボンディングパッドを各列の入出
力回路が配置される領域に配置し、各入出力回路の直下
にボンディングパッドを配置することで、パッド間隔も
２次元の配置となり組み立て技術の制約からくる間隔を
保ったまま１次元で見ると狭いピッチでの配置が可能と
なる。また、電源配線も各入出力回路部に有し、内側の
入出力回路群に配線が通るスペースを形成したので、外
側の入出力回路群から内側の素子との信号をやりとりす
るための配線や電源配線を通す空間が確保される。
おいて、各列の入出力回路が配置される領域（入出力回
路部）にボンディングパッドおよび電源配線をそれぞれ
配置し、内側の入出力回路群に配線が通るスペースを形
成した。このように、ボンディングパッドを各列の入出
力回路が配置される領域に配置し、各入出力回路の直下
にボンディングパッドを配置することで、パッド間隔も
２次元の配置となり組み立て技術の制約からくる間隔を
保ったまま１次元で見ると狭いピッチでの配置が可能と
なる。また、電源配線も各入出力回路部に有し、内側の
入出力回路群に配線が通るスペースを形成したので、外
側の入出力回路群から内側の素子との信号をやりとりす
るための配線や電源配線を通す空間が確保される。
【００１１】請求項３記載の半導体装置は、請求項１ま
たは２において、電源用の入出力回路を最外郭の入出力
回路群に配置し、電源用の入出力回路からの電源配線
を、内側の入出力回路群に形成したスペースに通すこと
により、最外郭とともに内側の入出力回路群および内部
回路の素子へも電源配線を共通化した。このように、電
源用の入出力回路を最外郭の入出力回路群に配置し、電
源用の入出力回路からの電源配線を、内側の入出力回路
群に形成したスペースに通すことにより、最外郭ととも
に内側の入出力回路群および内部回路の素子へも電源配
線を共通化したので、すべての入出力回路に対して電源
供給を行うことがきる。これにより、電源配線が多重に
配線され、電源配線の抵抗値が低下し同時変化やエレク
トロマイグレーションに対しても緩和されることにな
る。
たは２において、電源用の入出力回路を最外郭の入出力
回路群に配置し、電源用の入出力回路からの電源配線
を、内側の入出力回路群に形成したスペースに通すこと
により、最外郭とともに内側の入出力回路群および内部
回路の素子へも電源配線を共通化した。このように、電
源用の入出力回路を最外郭の入出力回路群に配置し、電
源用の入出力回路からの電源配線を、内側の入出力回路
群に形成したスペースに通すことにより、最外郭ととも
に内側の入出力回路群および内部回路の素子へも電源配
線を共通化したので、すべての入出力回路に対して電源
供給を行うことがきる。これにより、電源配線が多重に
配線され、電源配線の抵抗値が低下し同時変化やエレク
トロマイグレーションに対しても緩和されることにな
る。
【００１２】請求項４記載の半導体装置は、請求項３に
おいて、最外郭の入出力回路群の出力用の回路を電源用
の入出力回路の隣接部に、内側の入出力回路群の出力用
の回路を最外郭の電源用の入出力回路からの電源配線が
通るスペースの両側にそれぞれ配置し、２次元的に電源
用の入出力回路の近くに出力用の回路を配置した。入出
力回路群のうちで出力回路は外部へ信号を伝達するた
め、大きな負荷を駆動できるようにトランジスタサイズ
が大きくなっており、ノイズによる誤動作の問題が生じ
るが、上記のように最外郭の入出力回路群の出力用の回
路を電源用の入出力回路の隣接部に、内側の入出力回路
群の出力用の回路を最外郭の電源用の入出力回路からの
電源配線が通るスペースの両側にそれぞれ配置し、２次
元的に電源用の入出力回路の近くに出力用の回路を配置
したので、出力用の回路で発生する信号の変化による同
時変化のノイズを大幅に低減することができる。
おいて、最外郭の入出力回路群の出力用の回路を電源用
の入出力回路の隣接部に、内側の入出力回路群の出力用
の回路を最外郭の電源用の入出力回路からの電源配線が
通るスペースの両側にそれぞれ配置し、２次元的に電源
用の入出力回路の近くに出力用の回路を配置した。入出
力回路群のうちで出力回路は外部へ信号を伝達するた
め、大きな負荷を駆動できるようにトランジスタサイズ
が大きくなっており、ノイズによる誤動作の問題が生じ
るが、上記のように最外郭の入出力回路群の出力用の回
路を電源用の入出力回路の隣接部に、内側の入出力回路
群の出力用の回路を最外郭の電源用の入出力回路からの
電源配線が通るスペースの両側にそれぞれ配置し、２次
元的に電源用の入出力回路の近くに出力用の回路を配置
したので、出力用の回路で発生する信号の変化による同
時変化のノイズを大幅に低減することができる。
【００１３】
【発明の実施の形態】この発明の実施の形態の半導体装
置を図１および図２に基づいて説明する。図１はこの発
明の実施の形態の半導体装置で入出力回路を２列で構成
した場合の配置図である。入出力回路１つの単位のレイ
アウトの概略図は図４と同様である。この半導体装置
は、外部との信号の授受を行うための入出力回路を、従
来は周囲１列で配置していたところ、図１のように内部
回路Ｅの周囲に複数列配置している。この場合、入出力
回路群Ａの内側に入出力回路群Ｂを配置する。入出力回
路群Ａ，Ｂにおいて、４は高電位電源回路、５は低電位
電源回路、６は入力用回路、７は出力用回路である。ま
た、外部装置との間で信号を受けるボンディングパッド
１を各列の入出力回路部に配置し、かつ高電位電源配線
２および低電位電源配線３も全ての入出力回路群Ａ，Ｂ
に対して配線を行っている。この入出力回路群Ａ，Ｂ間
にある隙間のスペースＣは入出力回路群Ａに配線する信
号線を通すための領域である。また、入出力回路群Ｂに
あるスペースＤは入出力回路群Ａ（電源含む）から内側
の素子との信号をやりとりするための配線と電源配線
２，３を確保するための領域である。そして、電源用の
入出力回路（電源回路）４，５をすべて最外郭の入出力
回路群Ａに配置し、電源回路４，５からの電源配線２，
３を、内側の入出力回路群ＢにあるスペースＤの部分か
ら内部へ供給することで、入出力回路Ａ，Ｂ両方および
内部回路Ｅの素子に対して電源供給する。
置を図１および図２に基づいて説明する。図１はこの発
明の実施の形態の半導体装置で入出力回路を２列で構成
した場合の配置図である。入出力回路１つの単位のレイ
アウトの概略図は図４と同様である。この半導体装置
は、外部との信号の授受を行うための入出力回路を、従
来は周囲１列で配置していたところ、図１のように内部
回路Ｅの周囲に複数列配置している。この場合、入出力
回路群Ａの内側に入出力回路群Ｂを配置する。入出力回
路群Ａ，Ｂにおいて、４は高電位電源回路、５は低電位
電源回路、６は入力用回路、７は出力用回路である。ま
た、外部装置との間で信号を受けるボンディングパッド
１を各列の入出力回路部に配置し、かつ高電位電源配線
２および低電位電源配線３も全ての入出力回路群Ａ，Ｂ
に対して配線を行っている。この入出力回路群Ａ，Ｂ間
にある隙間のスペースＣは入出力回路群Ａに配線する信
号線を通すための領域である。また、入出力回路群Ｂに
あるスペースＤは入出力回路群Ａ（電源含む）から内側
の素子との信号をやりとりするための配線と電源配線
２，３を確保するための領域である。そして、電源用の
入出力回路（電源回路）４，５をすべて最外郭の入出力
回路群Ａに配置し、電源回路４，５からの電源配線２，
３を、内側の入出力回路群ＢにあるスペースＤの部分か
ら内部へ供給することで、入出力回路Ａ，Ｂ両方および
内部回路Ｅの素子に対して電源供給する。
【００１４】また、出力用回路７は前述のように大きな
電流の変化が発生するので、出力用回路７を２次元的に
電源回路４，５の近く（なるべく隣接した領域）に配置
する。この場合、図１に示すように、最外郭の入出力回
路群Ａの出力用回路７を電源回路４，５の隣接部に、内
側の入出力回路群Ｂの出力用回路７を最外郭の電源回路
４，５からの電源配線２，３が通るスペースＤの両側に
それぞれ配置している。
電流の変化が発生するので、出力用回路７を２次元的に
電源回路４，５の近く（なるべく隣接した領域）に配置
する。この場合、図１に示すように、最外郭の入出力回
路群Ａの出力用回路７を電源回路４，５の隣接部に、内
側の入出力回路群Ｂの出力用回路７を最外郭の電源回路
４，５からの電源配線２，３が通るスペースＤの両側に
それぞれ配置している。
【００１５】図２は入出力回路の配置を従来と実施の形
態を比較した説明図である。すなわち、図２（ａ）に示
すように、従来、ＩＯセルは１列に配置されていたの
で、電源セル１０と出力セル１１の距離Ｌは横一方向で
あった。これに対し、図２（ｂ）に示すように、この実
施の形態では２列にＩＯセルを配置することで電源セル
１０と出力セル１１の距離ｌを縦横方向の２次元にし、
その距離を短くすることが実現する。
態を比較した説明図である。すなわち、図２（ａ）に示
すように、従来、ＩＯセルは１列に配置されていたの
で、電源セル１０と出力セル１１の距離Ｌは横一方向で
あった。これに対し、図２（ｂ）に示すように、この実
施の形態では２列にＩＯセルを配置することで電源セル
１０と出力セル１１の距離ｌを縦横方向の２次元にし、
その距離を短くすることが実現する。
【００１６】上記のように構成された半導体装置では、
複数列に入出力回路（電源を含む）を配置し、かつ電源
配線２，３も全て入出力回路群Ａ，Ｂに対して配線を行
い、ボンディングパッド１を各入出力回路部に配置させ
ることで、従来入出力回路のピン数によって決まってい
たチップサイズを低減させることができ、かつボンディ
ングパッド１も２次元で配置することによって、組み立
て技術での間隔の制限を保ったままでも１次元ではボン
ディングパッド１の間隔は狭くなりチップサイズの縮小
を図ることができる。ここで、入出力回路を複数列の配
置構成にすることによるチップサイズの算出式は、従来
の半導体装置で示した条件で以下のようになる。
複数列に入出力回路（電源を含む）を配置し、かつ電源
配線２，３も全て入出力回路群Ａ，Ｂに対して配線を行
い、ボンディングパッド１を各入出力回路部に配置させ
ることで、従来入出力回路のピン数によって決まってい
たチップサイズを低減させることができ、かつボンディ
ングパッド１も２次元で配置することによって、組み立
て技術での間隔の制限を保ったままでも１次元ではボン
ディングパッド１の間隔は狭くなりチップサイズの縮小
を図ることができる。ここで、入出力回路を複数列の配
置構成にすることによるチップサイズの算出式は、従来
の半導体装置で示した条件で以下のようになる。
【００１７】Ｓchip＝｛（ピン数÷４（ｎ＋１）×ＩＯ
ｘ）＋（ＩＯｙ×２）｝2 上式において、ｎは最外郭に配置された入出力回路の数
とその内側に配置された入出力回路の数との比である。
これにより、入出力回路の大きさにより決まっていたチ
ップサイズを小さくすることができ、また、電源配線
２，３を内側の入出力回路群Ｂに形成したスペースＤに
通すことにより、入出力回路群Ａ，Ｂ両方および内部回
路Ｅの素子に対して、電源を安定的に供給しエレクトロ
マイグレーションや電源ラッチアップに強い構成とな
る。また、２次元的に電源回路４，５の近くに出力用回
路７を配置したので、出力用回路７と電源間の抵抗とイ
ンダクタンスを低下させることで、同時変化によるノイ
ズの低減を図ることができる。
ｘ）＋（ＩＯｙ×２）｝2 上式において、ｎは最外郭に配置された入出力回路の数
とその内側に配置された入出力回路の数との比である。
これにより、入出力回路の大きさにより決まっていたチ
ップサイズを小さくすることができ、また、電源配線
２，３を内側の入出力回路群Ｂに形成したスペースＤに
通すことにより、入出力回路群Ａ，Ｂ両方および内部回
路Ｅの素子に対して、電源を安定的に供給しエレクトロ
マイグレーションや電源ラッチアップに強い構成とな
る。また、２次元的に電源回路４，５の近くに出力用回
路７を配置したので、出力用回路７と電源間の抵抗とイ
ンダクタンスを低下させることで、同時変化によるノイ
ズの低減を図ることができる。
【００１８】以下に同時変化ノイズに対して理論的に説
明を行う。同時変化のノイズとしてはインダクタンスに
よるものと抵抗によるものの合成電圧である。以下にそ
れぞれを表現する式を示す。 （１）インダクタンスによるもの Ｖ＝−Ｌｄｉ／ｄｔ Ｖ：逆起電力としてのノイズの大きさ Ｌ：自己インダクタンス、ｄｉ／ｄｔ：単位時間あたり
の電流増加 またインダクタンスは次式で表現される Ｌ＝（μ0 ÷２π）ｌｎ（８ｈ÷Ｗ＋Ｗ÷４ｈ） μ0 ：単位長さ当たりのインダクタンス ｈ：tox ＋tsi （酸化膜とシリコンの厚さ） Ｗ：配線の幅 （２）抵抗によるもの Ｖ＝ＲＩ Ｒ：配線の抵抗 Ｉ：配線に流れる電流 まず上式より入出力回路を複数列の配置にし、電源用の
入出力回路４，５を最外郭に配置し、その電源配線２，
３を全ての入出力回路へ供給できるようにすることで、
電源配線数も複数列配線されるので、電源配線２，３の
インダクタンスと抵抗値が減少しノイズの低下が図れ
る。また出力用の回路７では他に比べ大きな電流変化が
あるので、それを各列に分散することによって、各列で
発生するインダクタンスと抵抗によるノイズも平均化さ
れノイズの最大値を低く押さえることができる。
明を行う。同時変化のノイズとしてはインダクタンスに
よるものと抵抗によるものの合成電圧である。以下にそ
れぞれを表現する式を示す。 （１）インダクタンスによるもの Ｖ＝−Ｌｄｉ／ｄｔ Ｖ：逆起電力としてのノイズの大きさ Ｌ：自己インダクタンス、ｄｉ／ｄｔ：単位時間あたり
の電流増加 またインダクタンスは次式で表現される Ｌ＝（μ0 ÷２π）ｌｎ（８ｈ÷Ｗ＋Ｗ÷４ｈ） μ0 ：単位長さ当たりのインダクタンス ｈ：tox ＋tsi （酸化膜とシリコンの厚さ） Ｗ：配線の幅 （２）抵抗によるもの Ｖ＝ＲＩ Ｒ：配線の抵抗 Ｉ：配線に流れる電流 まず上式より入出力回路を複数列の配置にし、電源用の
入出力回路４，５を最外郭に配置し、その電源配線２，
３を全ての入出力回路へ供給できるようにすることで、
電源配線数も複数列配線されるので、電源配線２，３の
インダクタンスと抵抗値が減少しノイズの低下が図れ
る。また出力用の回路７では他に比べ大きな電流変化が
あるので、それを各列に分散することによって、各列で
発生するインダクタンスと抵抗によるノイズも平均化さ
れノイズの最大値を低く押さえることができる。
【００１９】また、電源用回路４，５を最外郭に配置す
ることで、全電源が全入出力回路へ電源を供給すること
が可能となり、これにより複数列にしても電源供給数が
低下することがなくなる。更に出力用回路７をこの電源
回路４，５から２次元で近いところに配置することで、
出力用回路７の変化で発生するノイズに対して電源の抵
抗が下がりノイズも上式より低減される。なお、出力用
回路７をスペースＤの両側に配置したが片側にだけ配置
してもよい。
ることで、全電源が全入出力回路へ電源を供給すること
が可能となり、これにより複数列にしても電源供給数が
低下することがなくなる。更に出力用回路７をこの電源
回路４，５から２次元で近いところに配置することで、
出力用回路７の変化で発生するノイズに対して電源の抵
抗が下がりノイズも上式より低減される。なお、出力用
回路７をスペースＤの両側に配置したが片側にだけ配置
してもよい。
【００２０】
【発明の効果】この発明の半導体装置によれば、外部と
の信号の授受を行うための入出力回路を内部回路の周囲
に複数列配置したので、入出力回路の大きさにより決ま
っていたチップサイズを小さくすることができ、基板領
域を有効に活用することができる。
の信号の授受を行うための入出力回路を内部回路の周囲
に複数列配置したので、入出力回路の大きさにより決ま
っていたチップサイズを小さくすることができ、基板領
域を有効に活用することができる。
【００２１】請求項２では、ボンディングパッドを各列
の入出力回路部に配置し、各入出力回路の直下にボンデ
ィングパッドを配置することで、パッド間隔も２次元の
配置となり、半導体加工技術によって制限されているボ
ンディングパッド間の距離を維持しつつ入出力回路のピ
ッチを縮小することができる。また、電源配線も各入出
力回路部に有し、内側の入出力回路群に配線が通るスペ
ースを形成したので、外側の入出力回路群から内側の素
子との信号をやりとりするための配線や電源配線を通す
空間が確保される。
の入出力回路部に配置し、各入出力回路の直下にボンデ
ィングパッドを配置することで、パッド間隔も２次元の
配置となり、半導体加工技術によって制限されているボ
ンディングパッド間の距離を維持しつつ入出力回路のピ
ッチを縮小することができる。また、電源配線も各入出
力回路部に有し、内側の入出力回路群に配線が通るスペ
ースを形成したので、外側の入出力回路群から内側の素
子との信号をやりとりするための配線や電源配線を通す
空間が確保される。
【００２２】請求項３では、電源用の入出力回路を最外
郭の入出力回路群に配置し、電源用の入出力回路からの
電源配線を、内側の入出力回路群に形成したスペースに
通すことにより、最外郭とともに内側の入出力回路群お
よび内部回路の素子へも電源配線を共通化したので、す
べての入出力回路に対して電源供給を行うことがきる。
これにより、電源配線が多重に配線され、電源配線の抵
抗値が低下し同時変化や、入出力回路の電源部などでよ
く問題とされるエレクトロマイグレーションに対しても
緩和されることになる。
郭の入出力回路群に配置し、電源用の入出力回路からの
電源配線を、内側の入出力回路群に形成したスペースに
通すことにより、最外郭とともに内側の入出力回路群お
よび内部回路の素子へも電源配線を共通化したので、す
べての入出力回路に対して電源供給を行うことがきる。
これにより、電源配線が多重に配線され、電源配線の抵
抗値が低下し同時変化や、入出力回路の電源部などでよ
く問題とされるエレクトロマイグレーションに対しても
緩和されることになる。
【００２３】請求項４では、最外郭の入出力回路群の出
力用の回路を電源用の入出力回路の隣接部に、内側の入
出力回路群の出力用の回路を最外郭の電源用の入出力回
路からの電源配線が通るスペースの両側にそれぞれ配置
し、２次元的に電源用の入出力回路の近くに出力用の回
路を配置したので、出力用の回路で発生する信号の変化
による同時変化のノイズを大幅に低減することができ
る。
力用の回路を電源用の入出力回路の隣接部に、内側の入
出力回路群の出力用の回路を最外郭の電源用の入出力回
路からの電源配線が通るスペースの両側にそれぞれ配置
し、２次元的に電源用の入出力回路の近くに出力用の回
路を配置したので、出力用の回路で発生する信号の変化
による同時変化のノイズを大幅に低減することができ
る。
【図１】この発明の実施の形態の半導体装置における入
出力回路の配置図である。
出力回路の配置図である。
【図２】入出力回路の配置を従来例とこの発明の実施の
形態とで比較した説明図である。
形態とで比較した説明図である。
【図３】従来例の半導体装置における入出力回路の配置
図である。
図である。
【図４】入出力回路のレイアウトを示す概略図である。
１ ボンディングパッド ２ 高電位電源配線 ３ 低電位電源配線 ４ 高電位電源回路 ５ 低電位電源回路 ６ 入力用回路 ７ 出力用回路 Ａ 入出力回路群 Ｂ 入出力回路群 Ｃ スペース Ｄ スペース
Claims (4)
- 【請求項１】 外部との信号の授受を行うための入出力
回路を内部回路の周囲に複数列配置したことを特徴とす
る半導体装置。 - 【請求項２】 各列の入出力回路が配置される領域にボ
ンディングパッドおよび電源配線をそれぞれ配置し、内
側の入出力回路群に配線が通るスペースを形成した請求
項１記載の半導体装置。 - 【請求項３】 電源用の入出力回路を最外郭の入出力回
路群に配置し、前記電源用の入出力回路からの電源配線
を、内側の入出力回路群に形成したスペースに通すこと
により、最外郭とともに内側の入出力回路群および内部
回路の素子へも電源配線を共通化した請求項１または２
記載の半導体装置。 - 【請求項４】 最外郭の入出力回路群の出力用の回路を
電源用の入出力回路の隣接部に、内側の入出力回路群の
出力用の回路を最外郭の電源用の入出力回路からの電源
配線が通るスペースの両側にそれぞれ配置し、２次元的
に電源用の入出力回路の近くに出力用の回路を配置した
請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35298497A JPH11186500A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35298497A JPH11186500A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186500A true JPH11186500A (ja) | 1999-07-09 |
Family
ID=18427787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35298497A Pending JPH11186500A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120122984A (ko) * | 2011-04-28 | 2012-11-07 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 디바이스, 반도체 디바이스 설계 방법, 반도체 디바이스 설계 장치, 및 프로그램 |
-
1997
- 1997-12-22 JP JP35298497A patent/JPH11186500A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120122984A (ko) * | 2011-04-28 | 2012-11-07 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 디바이스, 반도체 디바이스 설계 방법, 반도체 디바이스 설계 장치, 및 프로그램 |
| JP2012234931A (ja) * | 2011-04-28 | 2012-11-29 | Renesas Electronics Corp | 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム |
| US9054120B2 (en) | 2011-04-28 | 2015-06-09 | Renesas Electronics Corporation | Semiconductor device, semiconductor device design method, semiconductor device design apparatus, and program |
| CN104733425A (zh) * | 2011-04-28 | 2015-06-24 | 瑞萨电子株式会社 | 半导体器件、半导体器件设计方法、半导体器件设计装置以及程序 |
| US9589893B2 (en) | 2011-04-28 | 2017-03-07 | Renesas Electronics Corporation | Semiconductor device, semiconductor device design method, semiconductor device design apparatus, and program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040224 |