KR910008726A - 반도체기억장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 관한 반도체기억장치의 칩레이아웃을 나타낸 평면패턴도.
제4도와 제5도는 각각 본 발명의 다른 실시예에 관한 반도체기억장치의 칩 레이아웃을 나타낸 평면패턴도.
Claims (4)
- 행렬형상으로 배치된 메모리셀어레이를 갖춘 반도체기어장치에 있어서, a. 열방향 및 행방향의 분할에 의해 최소한 4개의 블록으로 분할되는 메모리셀어레이(22a~22d, 22a'~22d')와, b. 열방향으로 분할된 상기 메모리 셀어레이의 블측사이에 배치되는 불규칙적으로 접혀 겹쳐진 패턴의 주변회로(23), c. 상기 메모리셀어레이의 블록에 대응해서 배치되는 제1디코더를 포함하는 주변회로(24a~24d), d. 상기 메모리셀어레이와 상기 불규칙적으로 접혀 겹쳐진 패턴의 주변회로(23) 사이에 배치되는 제2디코더를 포함하는 주변회로(25) 및, e. 상기 메모리 셀어레이의 외주부에 배치되어 본딩패드와 입력보호회로를 포함하는 주변회로(29)를 구비한 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 제1디코더를 포함하는 주변회로(24a~24d)는 행방향으로 분할된 메모리셀어레이의 블록 사이에 배치되어, 인접하는 메모리 셀어레이의 블록에 의해 공유되는 것을 특징으로 하는 반도체기억장치.
- 제1항에 있어서, 상기 메모리셀어레이의 블록은 행방향에서 재차 2분할되고, 그 2분할된 메모리셀어레이의 블록사이에 상기 제1디코더를 포함하는 주변회로(24c~24d)가 배치된 것을 특징으로 하는 반도체기억장치.
- 제1항에 있어서, 상기 메모리셀어레이의 각 블록은 재차 열방향에서 2p(n은 자연수)로 분할되고, 각각이 최소의 메모리셀어레이로 구성되어 있는 것을 특징으로 하는 반도체기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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