KR970076848A - 집적 회로 메모리 - Google Patents

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Abstract

직적 회로 메모리(10)가 메모리 어레이(80,81)의 거의 중간에 위치하는 여분의 열(20)을 구비한다. 입/출력(I/O)블럭(49,70)의 상기 메모리(10)의 둘레 상에 위치한다. 여분의 멀티플렉서(24)가 여분의 열(20)과 상산의 여분의 글러벌 데이타 라인(top redundant global data line; 36) 및 하단의 여분의 글로벌 라인 (bottom redundant global data line: 34)에 연결된다. 데이타는 사이 여분의 데이터 라인을 효과적으로 짧게 하기 위해서 상기 상단 및 하단의 여분의 글로벌 데이타 라인을 통해 여분의 열(20)과 I/O 블럭(49,70) 사이에서 경로를 정하게 됨으로써, 여분의 데이타 라인 부하 용량(redundant data line load capacitance)의 양을 감소하게 된다. 퓨즈 회로(50)는 상단 또는 하단의 글로벌 데이타 라인(36,34) 중 어느 것이 결함을 갖는 데이타 경로를 대체하는 지를 프로그램 하기 위해 사용된다. 이러한 배치는 요구되는 성능의 목적을 성취하면서 증가된 여분의 어레이 효율을 가능케 한다.

Description

직적 회로 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 여분을 갖는 집적 회로 메모리의 블럭도, 제2도는 제1도의 집적 회로 메모리의 여분의 멀티플렉서의 부분적이고 개략적인 논리도.

Claims (5)

  1. 행과 열로 통합된 다수의 메모리 셀을 포함하는 메모리 어레이(80, 81, 82, 84)와; 메모리 셀인 여분의 열 (20, 86)과; 메모리 어레이(80,81,82,84)와 여분의 열(20, 86)에 인접해서 위치하고 여분의 열(20,86)에서 직접회로 메모리(10)이 제1 둘레(periphery; 49)로 배치되며, 여분의 열(20,86)에서 데이타를 수신하기 위한 제1의 데이타 라인 부분(34)과; 메모리 어레이(80, 81, 82, 84)와; 여분의 열(20,86)에 인접해서 위치하고 여분의 열(20,86)에서 집적 회로 메로리(10)의 제2의 둘레(periphery;49)로 배치되며, 여분의 열(20,86)에서 데이타를 수신하기 위한 제2의 데이터 라인 부분(36); 및 상기 제1 및 제2의 데이터 라인 부분(34, 36)에 접속되고, 상기 제1및 제2의 데이터 라인 부분(34,36) 중 어느 것이 상기 여분의 열(20,86)에서 데이타를 수신할 지를 결정하기 위한 여분의 멀티플렉서(24)를 포함하는 것을 특징으로 하는 집적 회로 메모리(10).
  2. 행과 열로 통합된 다수의 메모리 셀을 포함하는 메모리 어레이(80, 81, 82, 84)와; 메모리 셀인 여분의 열 (20, 86)과; 메모리 어레이(80,81,82,84)와 여분의 열(20, 86)에 인접해서 위치하고 여분의 열(20,86)에서 직접회로 메모리(10)이 제1 둘레(periphery; 49)로 배치되며, 여분의 열(20,86)에서 데이타를 수신하기 위한 제1의 데이타 라인 부분(34)과; 메모리 어레이(80, 81, 82, 84)와; 여분의 열(20,86)에 인접해서 위치하고 여분의 열(20,86)에서 집적 회로 메로리(10)의 제2의 둘레(periphery;49)로 배치되며, 여분의 열(20,86)에서 데이타를 수신하기 위한 제2의 데이타 라인 부분(36); 및 상기 제1 및 제2의 데이타 라인 부분(34, 36)에 접속되고, 상기제1및 제2의 데이타 라인 부분(34,36) 중 어느 것이 상기 여분의 열(20,86)에서 데이타를 수신할 지를 결정하기 위한 여분의 멀티플렉서(24)를 포함하고상기 여분의 열(20, 86)은 상기 메모리 어레이(80, 81, 82, 84)에 거의 중간에 위치하는 것을 특징으로 하는 집적 회로 메모리(10).
  3. 행과 열로 통합된 다수의 메모리 셀을 포함하는 메모리 어레이(80, 81, 82, 84)와; 메모리 셀 (20, 86)인 여분의 열(20, 86)과; 메모리 어레이(80, 81, 82, 84)와 여분의 열(20, 86)에 인접해서 위치하고 여분의 열(20,86)에서 직접 회로 메모리(10)이 제1 둘레(periphery; 49)로 배치되며, 여분의 열(20,86)에서 데이타를 수신하기 위한 제1의 데이타 라인 부분(34)과; 메모리 어레이(80, 81, 82, 84)와; 여분의 열(20,86)에 인접해서 위치하고 여분의 열(20,86)에서 집적 회로 메로리(10)의 제2의 둘레(periphery;49)로 배치되며, 여분의 열(20,86)에서 데이타를 수신하기 위한 제2의 데이타 라인 부분(36); 및 상기 제1 및 제2의 데이타 라인 부분(34, 36)에 접속되고, 상기 제1및 제2의 데이타 라인 부분(34,36) 중 어느 것이 상기 여분의 열(20,86)에서 데이타를 수신할 지를 결정하기 위한 여분의 멀티플렉서(24); 및 상기 여분의 멀티플렉서(24)에 접속되고, 상기 제1 또는 제2의 데이터 라인 부분(34,36) 중 어느 것이 데이타를 수신할 지를 결정하기 위한 제어 신호를 제공하는 퓨즈 회로를 포함하고, 상기 여분의 열(20,86)은 상기 메모리 어레이(80, 81, 82, 84)에 거의 중간에 위치하는 것을 특징으로 하는 집적 회로 메모리(10).
  4. 행과 열로 통합된 다수의 메모리 셀을 포함하는 메모리 어레이(80, 81, 82, 84)와; 메모리 셀 (20, 86)인 여분의 열(20, 86)과; 메모리 어레이(80, 81, 82, 84)와 여분의 열(20, 86)에 인접해서 위치하고 여분의 열(20,86)에서집접 회로 메모리(10)이 제1 둘레(periphery; 49)로 배치되며, 상기 여분의 열(20,86)에서 데이타를 재공하기 위한 제1의 데이타 라인 부분(34)과; 메모리 어레이(80, 81, 82, 84)와; 여분의 열(20,86)에 인접해서 위치하고 여분의 열(20,86)에서 집적 회로 메로리(10)의 제2의 둘레(periphery;49)로 배치되며, 상기 여분의 열(20,86)에서 데이타를 수신하기 위한 제2의 데이터 라인 부분(36); 및 상기 제1 및 제2의 데이타 라인 부분(34, 36)에 접속되고, 상기 제1및 제2의 데이타 라인 부분(34,36) 중 어느 것이 상기 여분의 열(20,86)로 데이타를 제공할지를 결정하기 위한 여분의 멀티플렉서(24)를 포함하는 것을 특징으로 하는 집적 회로 메모리(10).
  5. 행과 열로 통합된 다수의 메모리 셀을 포함하는 메모리 어레이(80, 81, 82, 84)에 접속되고, 상기 메모리 어레이(80, 81, 82, 84)에 접속되고, 상기 메모리 어레이(80, 81, 82, 84)에서 데이타를 제공하고, 상기 메모리 어레이(80, 81,82, 84)에서 데이타를 수신하기 위한 다수의 글로벌 데이타 라인(global data line)과: 메모리 셀 (20, 86)인 여분의 열(20, 86)과; 메모리 어레이(80, 81, 82, 84)와 여분의 열(20, 86)에 인접해서 위치하고 여분의 열(20,86)에서 집접 회로 메모리(10)이 제1 둘레(periphery; 49)로 배치되며, 상기 여분의 열(20,86)에서 데이타를 수신하고 상기 여분의 열(20,86)로 데이타를 제공하기 위한 제1의 여분의 데이타 라인 부분(34)과; 메모리 어레이(80, 81, 82,84)와 여분의 열(20, 86)에 인접해서 위치하고 여분의 열(20, 86)에서 집적 회로 메모리(10)의 제2의둘레(periphery; 49)로 배치되며, 상기 여분의 열(20, 86)에서 데이타를 수신하고 상기 여분의 열(20, 86)로 데이타를 제공하기 위한 제2의 여분의 데이타 라인 부분(34); 및 상기 제1 및 제2의 여분의 데이타 라인 부분(34,36)에 접속되고, 상기 제1 또는 제2의 여분의 데이타 라인 부분(34,36) 중 어느 것이 상기 여분의 열(20,86)에서 데이타를 수신하는지, 또는 상기 여분의 열(20, 86)로 데이타를 제공할 지를 결정하기 위한 여분의 멀티플렉서(24)를 포함하는 것을 특징으로 하는 집적 회로 메모리(10).
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724330B1 (ko) * 1999-08-24 2007-06-04 오끼 덴끼 고오교 가부시끼가이샤 반도체 메모리 및 용장 회로

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3220009B2 (ja) * 1996-05-30 2001-10-22 日本電気株式会社 半導体記憶装置
JP2848339B2 (ja) * 1996-06-14 1999-01-20 日本電気株式会社 冗長デコード回路
US5953745A (en) * 1996-11-27 1999-09-14 International Business Machines Corporation Redundant memory array
US6191983B1 (en) 1997-06-19 2001-02-20 Hitachi, Ltd. Semiconductor memory
US5793684A (en) * 1997-07-10 1998-08-11 Microchip Technology Incorporated Memory device having selectable redundancy for high endurance and reliability and method therefor
US6157582A (en) * 1997-11-17 2000-12-05 Cypress Semiconductor Corporation Dynamic pull-up suppressor for column redundancy write schemes with redundant data lines
CA2223222C (en) * 1997-11-28 2006-05-02 Mosaid Technologies Incorporated Data-bit redundancy for semiconductor memories
US6144591A (en) * 1997-12-30 2000-11-07 Mosaid Technologies Incorporated Redundancy selection circuit for semiconductor memories
JP4260247B2 (ja) 1998-09-02 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US6456099B1 (en) * 1998-12-31 2002-09-24 Formfactor, Inc. Special contact points for accessing internal circuitry of an integrated circuit
DE10026993B4 (de) * 1999-06-03 2014-04-03 Samsung Electronics Co., Ltd. Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung
US6101138A (en) * 1999-07-22 2000-08-08 Eton Technology, Inc. Area efficient global row redundancy scheme for DRAM
US6240029B1 (en) * 2000-04-11 2001-05-29 Nanoamp Solutions, Inc. Memory column redundancy
US6552938B1 (en) * 2001-10-05 2003-04-22 International Business Machines Corporation Column redundancy system and method for embedded DRAM devices with multibanking capability
US6915467B2 (en) * 2001-12-11 2005-07-05 International Business Machines Corporation System and method for testing a column redundancy of an integrated circuit memory
US6862230B2 (en) * 2002-03-19 2005-03-01 Broadcom Corporation Efficient column redundancy techniques
US6674673B1 (en) * 2002-08-26 2004-01-06 International Business Machines Corporation Column redundancy system and method for a micro-cell embedded DRAM (e-DRAM) architecture
JP2004110870A (ja) * 2002-09-13 2004-04-08 Fujitsu Ltd 半導体記憶装置
US6992937B2 (en) * 2003-07-28 2006-01-31 Silicon Storage Technology, Inc. Column redundancy for digital multilevel nonvolatile memory
WO2005081257A1 (ja) 2004-02-20 2005-09-01 Spansion Llc 半導体記憶装置および半導体記憶装置の制御方法
JP2005267735A (ja) * 2004-03-18 2005-09-29 Oki Electric Ind Co Ltd 半導体メモリおよび半導体メモリのメモリセル選択方法
US7359260B2 (en) * 2004-05-20 2008-04-15 Analog Devices, Inc. Repair of memory cells
US7035152B1 (en) * 2004-10-14 2006-04-25 Micron Technology, Inc. System and method for redundancy memory decoding
KR100635176B1 (ko) * 2005-01-28 2006-10-16 주식회사 하이닉스반도체 반도체 메모리 장치 및 그것의 라이트 데이터 멀티플렉싱방법
US7403417B2 (en) * 2005-11-23 2008-07-22 Infineon Technologies Flash Gmbh & Co. Kg Non-volatile semiconductor memory device and method for operating a non-volatile memory device
US8750053B2 (en) * 2011-06-09 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM multiplexing apparatus
US20150019802A1 (en) * 2013-07-11 2015-01-15 Qualcomm Incorporated Monolithic three dimensional (3d) random access memory (ram) array architecture with bitcell and logic partitioning
US9208859B1 (en) 2014-08-22 2015-12-08 Globalfoundries Inc. Low power static random access memory (SRAM) read data path
JP6239078B1 (ja) * 2016-11-04 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58130495A (ja) * 1982-01-29 1983-08-03 Toshiba Corp 半導体記憶装置
US4601019B1 (en) * 1983-08-31 1997-09-30 Texas Instruments Inc Memory with redundancy
JPH0666394B2 (ja) * 1983-12-16 1994-08-24 富士通株式会社 半導体記憶装置
EP0490680B1 (en) * 1990-12-14 1996-10-02 STMicroelectronics, Inc. A semiconductor memory with multiplexed redundancy
US5265054A (en) * 1990-12-14 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with precharged redundancy multiplexing
US5268866A (en) * 1992-03-02 1993-12-07 Motorola, Inc. Memory with column redundancy and localized column redundancy control signals
US5404331A (en) * 1993-07-30 1995-04-04 Sgs-Thomson Microelectronics, Inc. Redundancy element check in IC memory without programming substitution of redundant elements

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724330B1 (ko) * 1999-08-24 2007-06-04 오끼 덴끼 고오교 가부시끼가이샤 반도체 메모리 및 용장 회로

Also Published As

Publication number Publication date
TW384476B (en) 2000-03-11
KR100495457B1 (ko) 2005-09-14
JPH1050099A (ja) 1998-02-20
US5673227A (en) 1997-09-30

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