KR980004966A - 반도체 기억 장치 - Google Patents

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KR980004966A
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가츠미 니시카와
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가네꼬 히사시
닛폰 덴키 가부시키가이샤
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Abstract

칩 면적을 줄임과 아울러, 소비 전력을 절감하는데 목적이 있다. 소정 개수의 리던던트 메모리 셀 행과 리던던트 메모리 셀 열을 포함하고 있는 메모리 셀 어레이(MA1∼MA4)를 설치하고 이들을 불록 선택 신호(BS)에 의해 부분 동작시킨다. 메모리 셀 어레이(MA1∼MA4)에 존재하는 불량 메모리 셀의 행 주소를 기억해 두고 행 주소 신호(XA)가 이 행 주소를 지정한 때 활성 레벨의 리던던트 행 선택 판정 신호(RSJ1∼RSJ4)를 출력하는, 리던던트 메모리 셀 행의 개수보다 적은 개수의 치환 주소 프로그램 회로(RAP1∼RAP4)를 설치한다. 리던던트 행 선택 판정신호(RAP1∼RAP4)중 1개를 선택하여 대응하는 리던던트 메모리 셀 행을 선택하는 선택회로(RSJ1∼RSJ8)를 설치한다. 리던던트 열 선택 회로((RYS1∼RYS2)의 치환 열 주소 프로그램 회로 부분도 리던던트 메모리 셀 열의 개수보다 적게 한다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제9도는 본 발명의 제1실시 형태를 나타낸 블록도이다.

Claims (5)

  1. 복수 행과 복수 열에 배치된 메모리 셀, 및 제1개의 리던던트 메모리 설행 각각을 포함하고 있고, 블록 선택 신호에 따라 부분 동작하는 복수의 메모리 셀 어레이와; 상기 복수의 메모리 셀 어레이의 불량 메모리 셀이 존재하는 행의 주소를 기억해 두고, 행 주소 신호가 이 기억해 둔 주소를 지정한 때 활성 레벨의 리던던트 행 선택 판정 신호를 출력하는, 상기 복수의 메모리 셀 어레이에 포함되어 있는 모든 리던던트 메모리 셀 행의 개수보다 적은 제2개수만큼 설치되어 있는 치환 행 주소 프로그램 회로와; 상기 제2개수의 치환 행 주소 프로그램 회로중 제3개수의 치환 행 주소 프로그램 회로에 대응하는 기억 소자를 포함하고 있고, 이들 기억 소자의 기억 상태에 따라 대응하는 치환 행 주소 프로그램 회로로부터 활성 레벨의 리던던트 행 선택 판정 신호를 선택하고, 이 리던던트 행 선택 판정 신호에 대응하는 메모리 셀 어레이의 리던던트 메모리 셀 행을 선택함 동시에, 이 메모리 셀 어레이의 모든 메모리 셀을 비선택 상태로 하는 복수의 행 선택 회로를 가지고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 행 선택 회로 각각이 제3개수의 치환 행 주소 프로그램 회로 각각에 대응하여 설치되어, 절단, 비절단에 의해 레벨이 다른 신호를 출력하는 퓨즈 소자와; 일측으로 상기 제3개수의 치환 행 주소 프로그램 회로 각각으로부터의 리던던트 행 선택 판정 신호를 대응하여 입력받고, 게이트로 상기 퓨즈 소자의 출력신호 각각을 대응하여 입력받아 타측으로부터 대응하는 리던던트 행 선택신호를 출력하는 제3개수의 트랜지스터를 구비하고 있는 회로로 된 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 제3개수를, 제2개수와 동일 개수와 상기 제2개수보다 적은 복수개중 하나로 한것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 복수의 메모리 셀 어레이 각각에 제4개수의 리던던트 메모리 셀 열이 포함되어 있고, 상기 복수의 메모리 셀 어레이의 불량 메모리 셀이 존재하는 열의 주소를 기억해 두고 열 주소 신호가 그 기억해 둔 주소를 지정한 때 활성화 레벨의 리던던트 열 선택 판정 신호를 출력하는, 상기 복수의 메모리 셀 어레이의 상호 대응하는 리던던트 메모리 셀 열의 동일 열 각각에 대응함과 동시에 동일 열의 리던던트 메모리 셀열의 개수보다 적은 5개수씩 설치된 치환 열 주소 프로그램 회로와; 이들 치환 열 주소 프로그램 회로 각각에 대응하여 설치되어 있는 상기 복수의 메모리 셀 어레이 각각에 대응하는 기억 소자를 포함하고 있는 이들 기억 소작의 기억 내용 및 활성 레벨의 블록 선택 신호에 따라 상기 치환 열주소 프로그램 회로로부터의 활성 레벨의 리던던트 열 선택 판정 신호를 선택하여 대응하는 리던던트 메모리 셀 열을 선택함과 동시에 상기 복수의 메모리 셀 어레이의 모든 메모리 셀 열을 비선택 상태로 하는 열 선택 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 열 선택 회로 각각이 복수의 메모리 셀 어레이 각각에 대응하여 설치되어, 절단, 비절단에 의해 레벨이 다른 신호를 출력하는 퓨즈 소자와; 이들 퓨즈 소자에 대응 접속되어 게이트로 대응하는 블록 선택 신호를 입력받는 트랜지스터를 포함하고 있으며, 복수의 메모리 셀 어레이중 소정의 메모리 셀 어레이의 불량 메모리 셀이 존재하는 열의 주소를 기억하는 치환 열 주소 프로그램 회로의 출력신호를, 상기 블록 선택 신호가 상기 소정의 메모리 셀 어레이를 포함하고 있는 블록을 지정한 때 선택하는 회로로 된 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970031019A 1996-06-27 1997-06-27 반도체 기억 장치 KR100268322B1 (ko)

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000268596A (ja) 1999-03-12 2000-09-29 Mitsubishi Electric Corp 半導体記憶装置
DE10026993B4 (de) * 1999-06-03 2014-04-03 Samsung Electronics Co., Ltd. Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung
US6144593A (en) 1999-09-01 2000-11-07 Micron Technology, Inc. Circuit and method for a multiplexed redundancy scheme in a memory device
TW473734B (en) * 1999-09-07 2002-01-21 Samsung Electronics Co Ltd Semiconductor memory device having redundancy circuit capable of improving redundancy efficiency
US6404264B2 (en) * 1999-12-06 2002-06-11 Infineon Technologies North America Corp. Fuse latch having multiplexers with reduced sizes and lower power consumption
JP2001167595A (ja) * 1999-12-08 2001-06-22 Mitsubishi Electric Corp 半導体記憶装置
US8164362B2 (en) * 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US7173867B2 (en) * 2001-02-02 2007-02-06 Broadcom Corporation Memory redundancy circuit techniques
DE10011180B4 (de) * 2000-03-08 2006-02-23 Infineon Technologies Ag Digitale Speicherschaltung
JP4111762B2 (ja) * 2002-07-03 2008-07-02 株式会社ルネサステクノロジ 半導体記憶装置
JP2004039896A (ja) * 2002-07-04 2004-02-05 Matsushita Electric Ind Co Ltd 半導体装置
DE10311373B4 (de) * 2003-03-14 2005-02-24 Infineon Technologies Ag Integrierter Speicher mit redundanten Einheiten von Speicherzellen und Verfahren zum Test eines integrierten Speichers
KR101165027B1 (ko) * 2004-06-30 2012-07-13 삼성전자주식회사 반도체 메모리 장치에서의 리던던시 프로그램 회로
KR100648266B1 (ko) * 2004-08-30 2006-11-23 삼성전자주식회사 리던던시 칼럼의 리페어 효율을 향상시킨 반도체 메모리장치
US10153288B2 (en) * 2016-05-31 2018-12-11 Taiwan Semiconductor Manufacturing Company Limited Double metal layout for memory cells of a non-volatile memory

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4601019B1 (en) * 1983-08-31 1997-09-30 Texas Instruments Inc Memory with redundancy
US5617365A (en) * 1988-10-07 1997-04-01 Hitachi, Ltd. Semiconductor device having redundancy circuit
JPH08153399A (ja) * 1994-11-29 1996-06-11 Nec Corp 半導体記憶装置

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KR100268322B1 (ko) 2000-10-16

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