JPH0415954A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0415954A JPH0415954A JP2120766A JP12076690A JPH0415954A JP H0415954 A JPH0415954 A JP H0415954A JP 2120766 A JP2120766 A JP 2120766A JP 12076690 A JP12076690 A JP 12076690A JP H0415954 A JPH0415954 A JP H0415954A
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- JP
- Japan
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- output signal
- circuit device
- input
- semiconductor integrated
- integrated circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000000295 complement effect Effects 0.000 claims abstract description 4
- 238000006243 chemical reaction Methods 0.000 claims description 27
- 238000003491 array Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 241000287828 Gallus gallus Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置、特にｓｏＧゲートアレ
イに関するものである。
イに関するものである。
第３図は従来のＳＯＧゲートアレイのチップ構成を示す
図である。
図である。
図において、（１）はチップ上に構成されたＰチャネル
ＭＯＳトランジスタおよびＮチャネルＭＯＳトランジス
タのトランジスタ領域で、このトランジスタ領域は配線
専用領域を設けることなく配置されている。（３）はチ
ップ上に構成された入出力信号変換回路専用領域で、あ
らかしめ、入出力変換回路装置（４）に必要なＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
および保護回路構成用ダイオードなどが配置されている
。
ＭＯＳトランジスタおよびＮチャネルＭＯＳトランジス
タのトランジスタ領域で、このトランジスタ領域は配線
専用領域を設けることなく配置されている。（３）はチ
ップ上に構成された入出力信号変換回路専用領域で、あ
らかしめ、入出力変換回路装置（４）に必要なＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
および保護回路構成用ダイオードなどが配置されている
。
次に、この従来のＳＯＧゲートアレイにおいて、任意の
回路を構成する場合について説明する。
回路を構成する場合について説明する。
トランジスタ領域（１）内に構成されるのは、任意の回
路内より半導体集積回路装置外部とのインターフェイス
を司る入出力信号変換部を除いた部分で、コンピュータ
による自動配置配線にて機能単位での半導体回路として
トランジスタ領域（１）に構成される。
路内より半導体集積回路装置外部とのインターフェイス
を司る入出力信号変換部を除いた部分で、コンピュータ
による自動配置配線にて機能単位での半導体回路として
トランジスタ領域（１）に構成される。
上記によって除かれた入出力信号変換部は、専用ｉＩ
域＋３１にコンピュータによる自動配置配線にて構成さ
れる。
域＋３１にコンピュータによる自動配置配線にて構成さ
れる。
この時、トランジスタ領域（１）では機能単位として配
置される半導体集積回路は配置可能な任意の位置に配置
でき、全体の回路構成、規模に対応し、最適な位置とな
る様自動配置配線される。
置される半導体集積回路は配置可能な任意の位置に配置
でき、全体の回路構成、規模に対応し、最適な位置とな
る様自動配置配線される。
それに対し、専用領域（３）に配置される入出力信号変
換回路袋！（４）の機能単位の半導体集積回路は、専用
領域（３）として構成されている場所に配置されるため
、配置可能な位置は固定されている。
換回路袋！（４）の機能単位の半導体集積回路は、専用
領域（３）として構成されている場所に配置されるため
、配置可能な位置は固定されている。
従来のＳＯＧゲートアレイは以上のように入出力信号変
換回路装置において、機能単位の半導体集積回路を配置
する領域が専用領域であるため、配置できる位置が任意
の場所にすることが出来ず、同し大きさのチップに対し
、第３図ｆａｔの様に配置することのできる位置を増加
するとともに、能力を維持することが出来る様にすると
、トランジスタ領域が小さくなり構成することのできる
全体の回路規模が小さくなってしまう。又、逆に第３図
ｃｂ＋の様にトランジスタ領域が大きく確保できる様に
チップを構成すると、入出力信号変換回路装置専用領域
が小さくなってしまい、配置することのできる入出力信
号変換回路の機能単位の半導体集積回路が小なくなって
しまう。
換回路装置において、機能単位の半導体集積回路を配置
する領域が専用領域であるため、配置できる位置が任意
の場所にすることが出来ず、同し大きさのチップに対し
、第３図ｆａｔの様に配置することのできる位置を増加
するとともに、能力を維持することが出来る様にすると
、トランジスタ領域が小さくなり構成することのできる
全体の回路規模が小さくなってしまう。又、逆に第３図
ｃｂ＋の様にトランジスタ領域が大きく確保できる様に
チップを構成すると、入出力信号変換回路装置専用領域
が小さくなってしまい、配置することのできる入出力信
号変換回路の機能単位の半導体集積回路が小なくなって
しまう。
以上の様な問題があったため、ＳＯＧゲートアレイの製
造メーカ側は、チップサイズと内部に構成することの出
来る回路規模と、入出力信号変換回路の数とを考慮しな
けれはならず、ＳＯＣゲートアレイを使用するユーザー
側は、入出力信号変換回路装置の搭載可能数と、回路規
模とのバランズによっては、不必要に大きなチップサイ
ズのＳＯＧゲートアレイを使用しなければならず、その
為希望通りの単価で購入することが出来ず、開発費の増
加が生じるという問題点を有していた。
造メーカ側は、チップサイズと内部に構成することの出
来る回路規模と、入出力信号変換回路の数とを考慮しな
けれはならず、ＳＯＣゲートアレイを使用するユーザー
側は、入出力信号変換回路装置の搭載可能数と、回路規
模とのバランズによっては、不必要に大きなチップサイ
ズのＳＯＧゲートアレイを使用しなければならず、その
為希望通りの単価で購入することが出来ず、開発費の増
加が生じるという問題点を有していた。
この発明は上記のような問題点を解消するためになされ
たもので、入出力信号変換回路装置の専用領域を無くし
て任意の位置に配置出来る様にするとともに、必要に応
して入出力信号変換回路装置の幅、高さの異なるものを
配置できる様に、全体の＠諮に応してトランジスタ領域
のみではなく、入出力信号変換回路装置においても最適
な配置が可能な半導体集積回路装置を得ることを目的と
する。
たもので、入出力信号変換回路装置の専用領域を無くし
て任意の位置に配置出来る様にするとともに、必要に応
して入出力信号変換回路装置の幅、高さの異なるものを
配置できる様に、全体の＠諮に応してトランジスタ領域
のみではなく、入出力信号変換回路装置においても最適
な配置が可能な半導体集積回路装置を得ることを目的と
する。
Ｃ課題を解決するための手段）
この発明に係る半導体集積回路装置（ＳＯＧゲートアレ
イ）は、装置外部とのインターフェイスを行う入出力信
号変換０路装置の専用領域を設けることなく、装置全面
に、分ＨＨｋＡおよび専用扉ｕ ｅＪｉ 域を設けずＰ
チ＋ネルＭＯＳトランジスタおよびＮチャネルトランジ
スタからなる複数対の相補形回路を敷き詰め、入出カ信
号ｆ換回路装置を任意の位置に配置出来る様にするとと
もに、異なる幅、高さの入出力信号変換回路装置を用い
て全体の回路に通した配置配線結果を得られる櫟にした
ものである。
イ）は、装置外部とのインターフェイスを行う入出力信
号変換０路装置の専用領域を設けることなく、装置全面
に、分ＨＨｋＡおよび専用扉ｕ ｅＪｉ 域を設けずＰ
チ＋ネルＭＯＳトランジスタおよびＮチャネルトランジ
スタからなる複数対の相補形回路を敷き詰め、入出カ信
号ｆ換回路装置を任意の位置に配置出来る様にするとと
もに、異なる幅、高さの入出力信号変換回路装置を用い
て全体の回路に通した配置配線結果を得られる櫟にした
ものである。
Ｃ作用〕
この発明における半導体集積回路装置は、人出力信号変
換回路袋！の専用Ｎ域が半導体集積回路装置に内には存
在せず、内部のトランジスタ領域全てが、分ＨｉＪ域お
よび専用扉４９１頭域を設けず、ＰチャフルＭＯ５）ラ
ンジスタおよびＮチャヱルＭＯ５）ランジスタからなる
複数対の相補形回路を敷き詰めであるため、入出力信号
変換回路装置は半導体集積回路装置内部の任意の位１に
配置できる様になり、かつ最適な大きさの入出力信号変
換回路装置を選択することにより、半導体集積回路装！
に構成する回路の規模に合せた数の入出力信号変換回路
装置を得ることができる。
換回路袋！の専用Ｎ域が半導体集積回路装置に内には存
在せず、内部のトランジスタ領域全てが、分ＨｉＪ域お
よび専用扉４９１頭域を設けず、ＰチャフルＭＯ５）ラ
ンジスタおよびＮチャヱルＭＯ５）ランジスタからなる
複数対の相補形回路を敷き詰めであるため、入出力信号
変換回路装置は半導体集積回路装置内部の任意の位１に
配置できる様になり、かつ最適な大きさの入出力信号変
換回路装置を選択することにより、半導体集積回路装！
に構成する回路の規模に合せた数の入出力信号変換回路
装置を得ることができる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例であるＳＯＲゲートアレイの平
面図である０図において、（１）はＳＯＲゲートアレイ
における機能単位の半導体回路を配置配線する敷き詰め
トランジスタ領域、（２ンはトランジスタ領域（１１の
一部を人出カ信号変＃ｌ！回路装置（４ンとして構成し
たもので、図示の如く大きさの異なるものが配置されて
いる。
図はこの発明の一実施例であるＳＯＲゲートアレイの平
面図である０図において、（１）はＳＯＲゲートアレイ
における機能単位の半導体回路を配置配線する敷き詰め
トランジスタ領域、（２ンはトランジスタ領域（１１の
一部を人出カ信号変＃ｌ！回路装置（４ンとして構成し
たもので、図示の如く大きさの異なるものが配置されて
いる。
ここで第２図ｔａｒの様に初めに構成のされた半導体集
積回路装置において、入出力信号変換回路装置（４）の
数を変更する必要が生じた場合、配置する入出力信号変
換回路装置（４）の幅、高さを変更し、第２図（′ｂ）
のようにして選択する。
積回路装置において、入出力信号変換回路装置（４）の
数を変更する必要が生じた場合、配置する入出力信号変
換回路装置（４）の幅、高さを変更し、第２図（′ｂ）
のようにして選択する。
ＳＯＧゲートアレイのチップは全面にＰチャネルＭＯＳ
トランジスタと、ＮチャネルＭＯＳトランジスタが敷き
詰められているので、選択変更された、入出力信号変換
回路装置（４）は、任意の位置に任意の大きさで配置す
ることが出来る。
トランジスタと、ＮチャネルＭＯＳトランジスタが敷き
詰められているので、選択変更された、入出力信号変換
回路装置（４）は、任意の位置に任意の大きさで配置す
ることが出来る。
以上の様にこの発明によれば、ＳＯＧゲートアレイのチ
ップ番こおいて、入出力信号変換回路装置用の専用領域
を設けずに、全面にＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタを敷き詰めているとともに
大きさの異なる入出力信号変換回路装置が選択できる様
にしであるので、ＳＯＧゲートアレイチップの任意の位
置に、配置することが出来るとともに、回路規模に応じ
た入出力信号変換回路装置を使用することができる。
ップ番こおいて、入出力信号変換回路装置用の専用領域
を設けずに、全面にＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタを敷き詰めているとともに
大きさの異なる入出力信号変換回路装置が選択できる様
にしであるので、ＳＯＧゲートアレイチップの任意の位
置に、配置することが出来るとともに、回路規模に応じ
た入出力信号変換回路装置を使用することができる。
第１図はこの発明の一実施例であるＳＯＧゲトアレイの
平面図、第２図（ａｔ （ｂｌはＳＯＧゲートアレイの
改造状態を示す説明図、第３図は従来のＳＯＧゲートア
レイの平面図である。 図において、（１）はチップ全面に敷き詰められたトラ
ンジスタ領域、（２）はトランジスタ領域ｆｌｌの一部
の領域を入出力信号変換回路装置領域として使用してい
る部分、（４）は入出力信号変換回路装置を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 （ａ） ４ 入土〃ｆＫ号変Ｉ奏圓工斉尺直 第３図 Ｃａ＞ 手 羽化 補 正 書（自発）
平面図、第２図（ａｔ （ｂｌはＳＯＧゲートアレイの
改造状態を示す説明図、第３図は従来のＳＯＧゲートア
レイの平面図である。 図において、（１）はチップ全面に敷き詰められたトラ
ンジスタ領域、（２）はトランジスタ領域ｆｌｌの一部
の領域を入出力信号変換回路装置領域として使用してい
る部分、（４）は入出力信号変換回路装置を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 （ａ） ４ 入土〃ｆＫ号変Ｉ奏圓工斉尺直 第３図 Ｃａ＞ 手 羽化 補 正 書（自発）
Claims (1)
- 相対向してＰチャネル活性領域とＮチャネル活性領域
とを形成し、この各活性領域上へ互いに隣接して複数の
ゲート電極によりＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタからなる複数対の相補形
回路を配線専用領域と半導体集積回路装置内部と半導体
集積回路装置外部との信号変換を行う専用領域を設ける
ことなくチップ全面に分離領域を設けずに一体として各
個に形成された前記ＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタを構成し、前記チップ
上に幅および高さの異なる複数個の前記信号変換回路装
置を構成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120766A JPH0415954A (ja) | 1990-05-09 | 1990-05-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120766A JPH0415954A (ja) | 1990-05-09 | 1990-05-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415954A true JPH0415954A (ja) | 1992-01-21 |
Family
ID=14794474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120766A Pending JPH0415954A (ja) | 1990-05-09 | 1990-05-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415954A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US5945696A (en) * | 1998-02-16 | 1999-08-31 | Faraday Technology Corp. | Silicon chip having mixed input/output slot structure |
| US6013924A (en) * | 1996-12-25 | 2000-01-11 | Fujitsu Limited | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit |
| KR100456446B1 (ko) * | 2002-03-26 | 2004-11-16 | 교동산업 주식회사 | 수관 건조방법 및 그 장치 |
-
1990
- 1990-05-09 JP JP2120766A patent/JPH0415954A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US6013924A (en) * | 1996-12-25 | 2000-01-11 | Fujitsu Limited | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit |
| US5945696A (en) * | 1998-02-16 | 1999-08-31 | Faraday Technology Corp. | Silicon chip having mixed input/output slot structure |
| KR100456446B1 (ko) * | 2002-03-26 | 2004-11-16 | 교동산업 주식회사 | 수관 건조방법 및 그 장치 |
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