JPH0462953A

JPH0462953A - ゲートアレー方式ｌｓｉ

Info

Publication number: JPH0462953A
Application number: JP17492290A
Authority: JP
Inventors: Noboru Yamakawa; 山河　昇
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1990-07-02
Filing date: 1990-07-02
Publication date: 1992-02-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は多数の基本セルが半導体チップ上に規則的に配
列されたゲートアレー方式ＬＳＩに関するものである。

〔従来の技術〕

従来、この種のゲートアレー方式ＬＳＩにおける信号入
出力部としては、例えば、第４図に示される構成のもの
がある。同図はゲートアレー方式ＬＳＩにおける信号入
出力部の拡大図を示している。半導体チップ上には多数
の基本セルがら構成される内部回路１が形成されている
。この内部回路１と外部回路との間で信号の授受を行う
ため、内部回路１を囲む半導体チップ上には複数の１／
Ｏセルが形成されている。このＩ／Ｏセルは、入力保護
回路２．入力トランジスタ３および出力トランジスタ４
から構成されている。また、Ｉ／Ｏセルと外部回路とを
接続するため、１つのＩ／Ｏセルに対して１つのボンデ
ィングパッド５が半導体チップの端部に形成されている
。つまり、１つのＩ／Ｏチップと１つのボンディングパ
ッド５とが信号入出力部の１ユニツト６になっている。

ユニットが信号入力用として使用される場合、つまり、
半導体チップ上に形成された内部回路１から外部へ信号
が出力される場合には、ボンディングパッド５と入力保
護回路２、および入力保護回路２と入力トランジスタ３
とが接続される。また、ユニットが信号出力用として使
用される場合、つまり、外部から内部回路１に信号が入
力される場合には、ボンディングパッド５と出力トラン
ジスタ４とが接続される。

〔発明が解決しようとする課題〕

しかしながら、上記従来のゲートアレー方式ＬＳＩにあ
っては、少量多品種のＬＳＩを実現するため、１つの半
導体チップ上に多量の基本セルが形成されている。この
ため、ある特定機能を有する半導体チップを実現する際
には、全てのＩ／Ｏセルが使用される訳ではなく、Ｉ／
Ｏセルが余り、未使用のＩ／Ｏセルが多数存在していた
。また、１つのユニット６を信号入力用に配線すると出
力用トランジスタ４を使用することが出来なくなり、ま
た、信号出力用に配線すると入力保護回路２および入力
トランジスタ３を使用することが出来なくなる。この結
果、使用されない回路部分が半導体チップ上に占める面
積が大きくなり、半導体チップが大形化してしまう。

〔課題を解決するための手段〕

本発明はこのような課題を解消するためになされたもの
で、ボンディングパッド２個に対して１個のＩ／Ｏセル
を設けたものである。

また、ボンディングパッド３個に対して２個の１／Ｏセ
ルを設けたものである。

〔作用〕

複数個のボンディングパッドに対してこのボンディング
パッド数より少ないＩ／Ｏセルが設けられているため、
Ｉ／Ｏセルの数は減少する。また、１ユニツト内にボン
ディングパッドが複数個設けであるため、１ユニツト内
に同時に信号入力用配線および信号出力用配線が組める
。

〔実施例〕

次に、本発明の一実施例によるゲートアレー方式ＬＳＩ
について、第１図および第２図を参照して説明する。

第２図は本実施例による半導体チップの平面図を示して
いる。半導体チップ１１上には大別して内部回路１２と
信号入出力部１３とが形成されている。内部回路１２は
多数の基本セルがアレー上に配置されて形成されており
、基本セル間の配線設計をすることのみにより、所望の
ＬＳＩが形成される構成になっている。ただし、電源や
グランドの配線は、全ての基本セルの電気的特性を満足
するように予め定められている。信号入出力部１３は、
チップの最外部部に形成された複数個のボンディングパ
ッド１４と、その内側に形成された複数個のＩ／Ｏセル
１５とから構成されている。

第１図は第２図に示された半導体チップ１１における信
号入出力部１３の一部拡大図を示している。信号入出力
部１３は点線で囲まれるユニット１６を単位として形成
されており、図示の場合には２つのユニット１６ａ、１
６ｂが描かれている。

すなわち、１ユニツトは２個のボンディングパッド１４
と１個のＩ／Ｏセル１５とから構成されている。このＩ
／Ｏセル１５は、入力保護回路１７゜入力トランジスタ
１８および出力トランジスタ１９とから構成されるもの
である。入力保護回路１７は外部から到来する外来雑音
、例えば、半導体装置のリードピンから侵入する衝撃性
ノイズ電圧等を除去し、内部回路１２を保護する機能を
有している。また、入力トランジスタ１８および出力ト
ランジスタ１９は、半導体装置に求められる所定のファ
ンインおよびファンアウトを満足させる機能を有してい
る。

信号入出力部１３はＬＳＩに望まれる機能に応じてその
配線が異なってくる。第１図に示された配線パターンは
その一例である。図示の左側に位置するユニット１６ａ
は信号入力用および信号出力用の双方に配線されている
。つまり、一方のボンディングパッド１４は入力保護回
路１７に接続され、この入力保護回路１７は入力用トラ
ンジスタ１８に接続されている。さらに、この入力用ト
ランジスタ１８は内部回路１２の所定の基本回路に接続
されている。従って、このユニット１６ａは信号入力回
路として機能し、ボンディングパッド１４からの外部信
号はユニット１６ａを介して内部回路１２に取り込まれ
る。また、他方のボンディングパッド１４は出力用トラ
ンジスタ１９に接続され、この出力用トランジスタ１９
はさらに内部回路１２の所定の基本回路に接続されてい
る。

従って、このユニット１６ａは信号入力回路として機能
すると共に信号出力回路としても機能し、内部回路１２
からの出力信号はユニット１６ａを介して外部に出力さ
れる。

また、図示の右側に位置するユニット１６ｂは、信号出
力用として配線されている。つまり、一方のボンディン
グパッド１４は出力用トランジスター９に接続され、こ
の出力用トランジスター９はさらに内部回路１２に接続
されて信号出力回路が構成されている。

このように本実施例によれば、２個のボンディングパッ
ド１４に対して１個のＩ、／Ｏセル１５が設けられてい
るため、Ｉ／Ｏセル１５の数は減少する。つまり、従来
のゲートアレー方式ＬＳＩに比較し、同数のボンディン
グパッドを備えつつＩ／Ｏセル１５の数が半減して形成
される。このため、Ｉ／Ｏセル１５が半導体チップ上に
占める面積は縮小し、従来の信号入出力部の幅Ｗ。（第
４図参照）に比較して本実施例による信号入出力部１３
の幅Ｗ　は小さくなる。。また、同一ユニット１６内に
２個のボンディングパッドを備えているため、１つのユ
ニット１５で同時に信号入力用配線および信号出力用配
線を組むことが可能になる。従って、信号入力用素子ま
たは信号出力回路子が余ることが無くなり、半導体チッ
プ１１上に形成されている素子に無駄が無くなる。この
ため、有効に各素子を使用することが可能になる。

次に、本発明の他の一実施例によるゲートアレー方式Ｌ
ＳＩの信号入出力部の構成を第３図に示す。なお、第１
図および第２図と同一または相当する部分については同
符号を用いてその説明は省略する。

本実施例による信号入出力部も、第２図に示される上記
実施例の半導体装置と同様に、内部回路１２の周囲を覆
う半導体チップ１１上に形成されている。本実施例によ
るＬＳＩと上記実施例によるＬＳＩとの相違点は、信号
入出力部の構成にある。つまり、本実施例による信号入
出力部は、第３図に示されるように、３個のボンディン
グパッド］４に対して２個のＩ／Ｏセル１５が設けられ
ており、信号入出力部１３はこれを１ユニツト２０とし
て形成されている。同図には２つのユニット２０ａ、２
０ｂが示されており、ユニット２０ａには１つの信号入
力用配線および２つの信号出力用配線が形成されている
。また、ユニット２０ｂには２つの信号入力用配線およ
び１つの信号出力用配線が形成されている。なお、配線
の方法は上記実施例と同様である。

本実施例によっても上記実施例と同様な効果を奏する。

つまり、１ユニツト２０におけるＩ／Ｏセル１５の数は
２個で、ボンディングパッド１４の数３個より少ないた
め、Ｉ／Ｏセル１５が半導体チップ１１上に占める面積
は縮小される。このため、上記実施例と同様に信号入出
力部１３の幅Ｗ２は小さくなる。また、１ユニツト２０
内に同時に信号入力用配線および信号出力用配線を組む
ことが出来るため、チップ上に形成された素子を有効に
使用することが出来る。

また、上記各実施例においては信号入出力部１３を構成
する全ての所定数（２個または３個）のボンディングパ
ッド１４に対して所定数（１個または２個）のＩ／Ｏセ
ル１５を設けた場合について説明した。しかし、必ずし
も、全ての素子をユニット化する必要はない。つまり、
一部のボンディングバッド１４に対してのみＩ／Ｏセル
１５の数を減らしても良い。例えば、前述の２個のパッ
ド１４に対して１個のＩ／Ｏセル１５を設ける実施例の
場合には、電源用を除くボンディングパッド１４の全個
数をＮとすれば、Ｉ／Ｏセル１５の個数は（Ｎ−１）〜
（Ｎ／２）個の範囲内で自由に設定することが可能であ
る。このように設定することにより、Ｉ／Ｏセル１５が
半導体チップ上に占める面積は減少する。

〔発明の効果〕

以上説明したように本発明によれば、複数個のボンディ
ングパッドに対してこのボンディングパッドの数より少
ないＩ／Ｏセルが設けられているため、Ｉ／Ｏセルの数
は減少する。また、１ユニツト内にボンディングパッド
が複数個設けであるため、１ユニツト内に同時に信号入
力用配線および信号出力用配線が組める。また、双方向
（入力。

出力）用配線も構成できることは言うまでもない。

このため、Ｉ／Ｏセルの面積は小さくなり、また、チッ
プ上に形成された各素子を有効に使用することが可能に
なる。この結果、素子面積を増大させずにＬＳＩの集積
度を高めることが可能になり、小面積で機能の高いゲー
トアレー方式ＬＳＩを提供することが可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例によるゲートアレー方式ＬＳ
Ｉの信号入出力部の構成を示す一部拡大平面図、第２図
は第１図に示されたＬＳＩの全体の構成を示す平面図、
第３図は本発明の他の一実施例によるゲートアレー方式
ＬＳＩの信号入出力部の構成を示す一部拡大平面図、第
４図は従来のゲートアレー方式ＬＳＩの信号入出力部の
構成を示す一部拡大平面図である。１１・・・半導体チップ、１２・・・内部回路、１３・
・・信号入出力部、１４・・・ボンディングパッド、１
５・・・Ｉ／Ｏセル、１６．２０・・・ユニット、１７
・・・入力保護回路、１８・・・信号入力用トランジス
タ、１９・・・信号出力用トランジスタ。］　２

Claims

【特許請求の範囲】１、外来雑音から内部回路を保護する入力保護回路、外
部からの入力信号を受け取る入力トランジスタ、および
内部からの出力信号を送出する出力トランジスタから構
成されるＩ／Ｏセルと、信号を授受する配線が接続され
るボンディングパッドとを複数備えて信号入出力部が形
成されるゲートアレー方式ＬＳＩにおいて、前記ボンディングパッド２個に対して１個の前記Ｉ／Ｏ
セルを設けたことを特徴とするゲートアレー方式ＬＳＩ
。２、外来雑音から内部回路を保護する入力保護回路、外
部からの入力信号を受け取る入力トランジスタ、および
内部からの出力信号を送出する出力トランジスタから構
成されるＩ／Ｏセルと、信号を授受する配線が接続され
るボンディングパッドとを複数備えて信号入出力部が形
成されるゲートアレー方式ＬＳＩにおいて、前記ボンディングパッド３個に対して２個の前記Ｉ／Ｏ
セルを設けたことを特徴とするゲートアレー方式ＬＳＩ
。