CN114895412B - 一种Tbps级高集成度的硅基板光互连引擎布局方式 - Google Patents

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Abstract

本发明公开了一种Tbps级高集成度的硅基板光互连引擎布局方式，包括：在基板的中部布局芯片放置区域，所述芯片放置区域的外侧布局有保护区域，所述保护区域的左侧布局有VCSEL/PD区域，所述保护区域的右侧和下侧布局有焊盘区域，所述焊盘区域远离所述保护区域的外侧布局有过孔区域，所述VCSEL/PD区域的左侧以及所述过孔区域的右侧布局有LENS粘接区域。采用本发明布局方式使得光互连引擎的布局集成密度提升，并且集成密度可提高至1Tb/s·cm2，与传统的光引擎相比，采用本发明的布局方式能够使得光引擎高速传输的数据容量增加，传输Tb级别数据时的效率明显提升，能够满足交换机的高速数据传输要求。

Description

一种Tbps级高集成度的硅基板光互连引擎布局方式
技术领域
本发明涉及光互连引擎技术领域，更具体地说，本发明涉及一种Tbps级高集成度的硅基板光互连引擎布局方式。
背景技术
在数据中心机架单元(RU)中，随着交换机的速度从12.8T增加到25.6T、51.2T和102.4T，市场对可插拔光引擎的传输速率提出更高的要求，而现有传统光引擎可高速传输的数据容量小，传输Tb级别数据时存在时间长、速度慢、信号延迟等问题，难以满足交换机的高速数据传输要求。
光互连引擎的集成密度是指在相同面积下传输的信号传输速率密度，受芯片、VCSEL(Vertical Cavity Surface Emitting Laser，垂直腔面发射激光器)、PD(PhotoDiode，光电二极管/光电探测器)、Lens(透镜；镜片)及焊盘尺寸的限制，现有Tbps(TeraBytes per second，兆兆；太比特每秒)级可插拔嵌入式硅基板光互连引擎的集成密度仅为0.06Tb/s·cm2，当实际应用时要求密度集成更高时，难以满足需求；所以有必要改进光互连引擎的布局方式，来提高集成密度。
在现有技术中，阵列基板的制作过程中，不同金属膜层之间的搭接一般需要通过在金属膜层之间的绝缘膜层中制作过孔实现，过孔也称金属化孔，在双面板和多层板中，为连通各层之间的印制导线，在各层需要连通的导线的交汇处钻上一个公共孔，即过孔；在工艺上，过孔的孔壁圆柱面上用化学沉积的方法镀上一层金属，用以连通中间各层需要连通的铜箔，而过孔的上下两面做成圆形焊盘形状，过孔的参数主要有孔的外径和钻孔尺寸。
如附图1和附图2所示为现有技术中常规基板的布局方式以及过孔的位置，可见原有芯片、过孔、焊盘设置的布局方式密度低。
因此，提出一种Tbps级高集成度的硅基板光互连引擎布局方式，以至少部分地解决现有技术中存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为至少部分地解决上述问题，本发明提供了一种Tbps级高集成度的硅基板光互连引擎布局方式，包括：在基板的中部布局芯片放置区域，所述芯片放置区域的外侧布局有保护区域，所述保护区域的左侧布局有VCSEL/PD区域，所述保护区域的右侧和下侧布局有焊盘区域，所述焊盘区域远离所述保护区域的外侧布局有过孔区域，所述VCSEL/PD区域的左侧以及所述过孔区域的右侧布局有LENS粘接区域。
优选的是，所述基板为矩形，所述芯片放置区域为矩形，所述VCSEL/PD区域为矩形，所述焊盘区域和过孔区域均为向左侧旋转90度的L形，所述LENS粘接区域为两个对称设置的矩形。
优选的是，所述基板的尺寸为4.3mm*2.6mm，所述LENS粘接区域的矩形的宽度为0.4mm，位于所述焊盘区域下侧的过孔区域的宽度为0.15mm，位于所述焊盘区域右侧的过孔区域的宽度为0.25mm。
优选的是，所述保护区域为矩形框状。
优选的是，所述基板的尺寸为4.5mm*2.5mm，所述LENS粘接区域的矩形的宽度为0.5mm，位于所述焊盘区域下侧的过孔区域的宽度为0.2mm，位于所述焊盘区域右侧的过孔区域的宽度为0.25mm。
优选的是，所述保护区域为直角U形，且直角U形的开口朝向上侧。
优选的是，所述芯片放置区域的尺寸为2.5mm*2.0mm，所述保护区域的宽度为0.15mm，所述VCSEL/PD区域的尺寸为0.3mm*2.3mm，所述焊盘区域的宽度为0.15mm，所述焊盘区域上设置的相邻焊盘边缘间距为0.1mm。
优选的是，所述过孔区域内设置的过孔借用所述LENS粘接区域的部分区域，或者在所述LENS粘接区域内设置过孔。
优选的是，所述LENS粘接区域上粘接有光学器件，所述光学器件的底面两端设有与所述LENS粘接区域对应的粘接部，所述光学器件的底面且位于两个所述粘接部之间设有凹槽，所述光学器件上靠近一个所述粘接部的端面上设有接插柱和第二光透镜组，所述凹槽靠近所述第二光透镜组的一端设有第一光透镜组，所述第一光透镜组和第二光透镜组之间设置有45度反射面；通过所述第一光透镜组、45度反射面以及第二光透镜组将VCSEL/PD区域内设置的VCSEL芯片发出的激光引导至与所述光学器件连接且平行于所述基板设置的光纤中，或者通过所述第一光透镜组、45度反射面以及第二光透镜组将光信号引导至VCSEL/PD区域内设置的PD芯片中。
优选的是，所述粘接部的底面设有粘接槽；
在LENS粘接区域内未设置过孔的情况下，粘接部与LENS粘接区域的粘接方式为，预先在粘接槽内设置粘接剂，使粘接剂充满粘接槽并使粘接剂与粘接部的底面平齐，再将粘接部粘贴至LENS粘接区域；
在LENS粘接区域内设置过孔的情况下，粘接部与LENS粘接区域的粘接方式为，预先将粘接部与LENS粘接区域贴紧，由LENS粘接区域内设置的过孔向粘接槽内注入定量粘接剂，使粘接剂充满粘接槽并溢出至与过孔接触。
相比现有技术，本发明至少包括以下有益效果：
本发明所述的Tbps级高集成度的硅基板光互连引擎布局方式使得光互连引擎的布局集成密度提升，并且集成密度可提高至1Tb/s·cm2，与传统的光引擎相比，采用本发明的布局方式能够使得光引擎高速传输的数据容量增加，传输Tb级别数据时的效率明显提升，能够满足交换机的高速数据传输要求。
本发明所述的Tbps级高集成度的硅基板光互连引擎布局方式，本发明的其它优点、目标和特征将部分通过下面的说明体现，部分还将通过对本发明的研究和实践而为本领域的技术人员所理解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1为现有技术中常规基板的布局方式示意图；
图2为现有技术中过孔的示意图；
图3为本发明所述的Tbps级高集成度的硅基板光互连引擎布局方式中第一种布局示意图；
图4为本发明所述的Tbps级高集成度的硅基板光互连引擎布局方式中第二种布局示意图；
图5为现有技术中的光电转换(发送端/接收端)的电路板上的基板位置示意图；
图6为本发明所述的Tbps级高集成度的硅基板光互连引擎布局方式中光学器件和基板的结构示意图；
图7为本发明所述的Tbps级高集成度的硅基板光互连引擎布局方式中光学器件的结构示意图；
图8为本发明所述的Tbps级高集成度的硅基板光互连引擎布局方式中45度反射面的结构示意图；
图9为本发明所述的Tbps级高集成度的硅基板光互连引擎布局方式中光学器件的结构示意图；
图10为本发明所述的Tbps级高集成度的硅基板光互连引擎布局方式中光学器件的原理示意图；
图11为本发明所述的Tbps级高集成度的硅基板光互连引擎布局方式中接收端和发送端的原理示意图。
具体实施方式
下面结合附图以及实施例对本发明做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。
应当理解，本文所使用的诸如“具有”、“包含”以及“包括”术语并不排除一个或多个其它元件或其组合的存在或添加。
如图1-图11所示，本发明提供了一种Tbps级高集成度的硅基板光互连引擎布局方式，包括：在基板的中部布局芯片放置区域1，所述芯片放置区域1的外侧布局有保护区域2，所述保护区域2的左侧布局有VCSEL/PD区域3，所述保护区域2的右侧和下侧布局有焊盘区域4，所述焊盘区域4远离所述保护区域2的外侧布局有过孔区域5，所述VCSEL/PD区域3的左侧以及所述过孔区域5的右侧布局有LENS粘接区域6。
上述技术方案的工作原理：光互连引擎包括：发送端TX和接收端RX，发送端是在光电转换的发射端的电路板上设置多个基板，在基板上的芯片放置区域1放置第一驱动电芯片，将第一驱动芯片与焊盘区域4上的焊盘电性连接，在VCSEL/PD区域3焊接光发射芯片，在LENS粘接区域6上粘接第一光学器件；
其中，第一驱动电芯片：本质是一个高速信号电压源转电流源，TX IC(VCSELDriver)指激光驱动电芯片，180nm裸芯片，将高速电压信号转换成高速电流调制信号、补充前端高频失真；(TX IC(VCSEL Driver)激光驱动电芯片将高速电压信号转换成高速电流调制信号，主要是调节调制电流和偏置电流等参数去对激光和驱动进行匹配，调节EQ参数以补充前端电信号的高频失真，因为激光需要电流信号驱动器输入的电信号不同，具有不同的前端电信号的高频失真。)；
光发射芯片：光发射芯片特指垂直腔面发射激光器VCSEL(Vertical-CavitySurface-Emitting Laser)，VSCEL采用砷化镓VCSEL裸芯片，用于将高速电流信号变成明暗高速光信号；VSCEL贴设于基板上，与LENS内光透镜和后端光纤连接器光纤口位于同一光路；
第一光学器件(Lens)：作用是将光发射芯片发出的激光引导到光纤中；具体是将8um激光发出的光引导到50um核心孔的光纤上，第一光学器件采用塑料材质、光学均匀性好、采用注塑成型工艺；
接收端是在光电转换的接收端的电路板上设置多个基板，基板上芯片放置区域1放置第二驱动电芯片，将第二驱动芯片与焊盘区域4上的焊盘电性连接，在VCSEL/PD区域3焊接光接收芯片，在LENS粘接区域6上粘接第二光学器件；
其中，第二驱动芯片：本质也是一个高速信号电流源转电压源(或者转换成任何接收端需要的电信号格式)；
光接收芯片：在本实施例中特指光电探测器PD(Photo Detector)；
第二光学器件(Lens)：作用是将光电混合电路板中引出的光信号引导到光电探测器中。
过孔区域5用于走线和过孔制作，保护区域2用于VCSEL/PD避空，保证安全距离。
上述技术方案的有益效果：通过上述布局设计，使得光互连引擎的布局集成密度提升，并且集成密度可提高至1Tb/s·cm2，与传统的光引擎相比，采用本发明的布局方式能够使得光引擎高速传输的数据容量增加，传输Tb级别数据时的效率明显提升，能够满足交换机的高速数据传输要求。
在一个实施例中，所述基板为矩形，所述芯片放置区域1为矩形，所述VCSEL/PD区域3为矩形，所述焊盘区域4和过孔区域5均为向左侧旋转90度的L形，所述LENS粘接区域6为两个对称设置的矩形。
上述技术方案的工作原理和有益效果：芯片放置区域1为矩形，其外侧通过保护区域2与焊盘区域4和VCSEL/PD区域3进行分隔，过孔区域5上设置有VIA过孔，VIA过孔称金属化孔，在双面板和多层板中，为连通各层之间的印制导线，在各层需要连通的导线的交汇处钻上一个公共孔；LENS粘接区域6的两个矩形区域用于粘接固定光学器件，使光学器件罩设在基板上方。
在一个实施例中，所述基板的尺寸为4.3mm*2.6mm，所述LENS粘接区域6的矩形的宽度为0.4mm，位于所述焊盘区域4下侧的过孔区域5的宽度为0.15mm，位于所述焊盘区域4右侧的过孔区域5的宽度为0.25mm；
所述保护区域2为矩形框状；
所述芯片放置区域1的尺寸为2.5mm*2.0mm，所述保护区域2的宽度为0.15mm，所述VCSEL/PD区域3的宽度为0.3mm，所述焊盘区域4的宽度为0.15mm，所述焊盘区域4上设置的相邻焊盘边缘间距为0.1mm。
上述技术方案的工作原理：在本实施例中，提供了第一种布局方式尺寸的设计，选用的基板长度为4.3mm，宽度为2.6mm，基板上各区域的布局尺寸参依据基板尺寸进行设计，如下：
4.3mm(基板的长度)＝2.5mm(芯片放置区域1长度)+0.15mm(保护区域2的宽度)+0.15mm(保护区域2的宽度)+0.15mm(焊盘区域4的宽度)+0.3mm(VCSEL/PD区域3的宽度)+0.25mm(右侧的过孔区域5的宽度)+0.4mm(LENS粘接区域6的矩形宽度)+0.4mm(LENS粘接区域6的矩形宽度)，
2.6mm(基板的宽度)＝2.0mm(芯片放置区域1宽度)+0.15mm(保护区域2的宽度)+0.15mm(保护区域2的宽度)+0.15mm(焊盘区域4的宽度)+0.15mm(下侧的过孔区域5的宽度)，
VCSEL/PD区域3的长度＝2.6mm(基板的宽度)-0.15mm(焊盘区域4的宽度)-0.15mm(下侧的过孔区域5的宽度)，
LENS粘接区域6的矩形长度＝2.6mm(基板的宽度)；
在焊盘区域4上设置的焊盘应满足相邻焊盘边缘的间距为0.1mm。
上述技术方案的有益效果：每个区域的尺寸精准设计，充分利用基板提供的面积，结布局紧凑；由于与本发明中光学器件7连接的光纤为四根，四根光纤总传输速率为0.112Tb/s，本实施例中提供基板的面积为0.43cm×0.26cm＝0.1118cm2，因此可以得到采用本实施例中基板布局尺寸的光互连引擎的集成密度也就是在相同面积下传输的信号传输速率密度为
Figure BDA0003636353300000061
与传统光引擎相比，集成密度提升，进而提高数据传输的速度和效率。
在一个实施例中，所述基板的尺寸为4.5mm*2.5mm，所述LENS粘接区域6的矩形的宽度为0.5mm，位于所述焊盘区域4下侧的过孔区域5的宽度为0.2mm，位于所述焊盘区域4右侧的过孔区域5的宽度为0.25mm；
所述保护区域2为直角U形，且直角U形的开口朝向上侧；
所述芯片放置区域1的尺寸为2.5mm*2.0mm，所述保护区域2的宽度为0.15mm，所述VCSEL/PD区域3的宽度为0.3mm，所述焊盘区域4的宽度为0.15mm，所述焊盘区域4上设置的相邻焊盘边缘间距为0.1mm。
上述技术方案的工作原理：在本实施例中，提供了第二种布局方式尺寸的设计，选用的基板长度为4.5mm，宽度为2.5mm，基板上各区域的布局尺寸参依据基板尺寸进行设计，如下：
4.5mm(基板的长度)＝2.5mm(芯片放置区域1长度)+0.15mm(保护区域2的宽度)+0.15mm(保护区域2的宽度)+0.15mm(焊盘区域4的宽度)+0.3mm(VCSEL/PD区域3的宽度)+0.25mm(右侧的过孔区域5的宽度)+0.5mm(LENS粘接区域6的矩形宽度)+0.5mm(LENS粘接区域6的矩形宽度)，
2.5mm(基板的宽度)＝2.0mm(芯片放置区域1宽度)+0.15mm(保护区域2的宽度)+0.15mm(焊盘区域4的宽度)+0.2mm(下侧的过孔区域5的宽度)，
VCSEL/PD区域3的长度＝2.6mm(基板的宽度)-0.15mm(焊盘区域4的宽度)-0.2mm(下侧的过孔区域5的宽度)，
LENS粘接区域6的矩形长度＝2.3mm(基板的宽度)；
在焊盘区域4上设置的焊盘应满足相邻焊盘边缘的间距为0.1mm。
上述技术方案的有益效果：在本实施例中，将芯片放置区域1上侧的保护区域2去除，并增加了LENS粘接区域6的宽度，使得光学器件7的粘接面积能够增加，增加其固定的稳定性；同时基板的面积得到充分利用，本实施例中提供基板的面积为0.45cm×0.25cm＝0.1125cm2，因此可以得到采用本实施例中基板布局尺寸的光互连引擎的集成密度也就是在相同面积下传输的信号传输速率密度为
Figure BDA0003636353300000071
与传统光引擎相比，集成密度提升，进而提高数据传输的速度和效率。
在一个实施例中，所述过孔区域5内设置的过孔借用所述LENS粘接区域6的部分区域，或者在所述LENS粘接区域6内设置过孔。
上述技术方案的工作原理和有益效果：考虑到过孔区域5内设置的过孔的尺寸的内径为0.15mm，而过孔处的焊盘最小尺寸为0.4mm，因此，过孔区域5的宽度不足以用来设置过孔，所以过孔要借用LENS粘接区域6的部分区域，也就是过孔会设置在过孔区域5和部分LENS粘接区域6位置上，在LENS粘接区域6上对光学器件7进行粘接时，会将过孔进行部分覆盖或完全覆盖，但过孔被覆盖并不影响基板的功能，使得此光互连引擎的布局更加紧凑，实现提升其集成密度的效果。
在一个实施例中，所述LENS粘接区域6上粘接有光学器件7，所述光学器件7的底面两端设有与所述LENS粘接区域6对应的粘接部710，所述光学器件7的底面且位于两个所述粘接部710之间设有凹槽720，所述光学器件7上靠近一个所述粘接部710的端面上设有接插柱730和第二光透镜组740，所述凹槽720靠近所述第二光透镜组740的一端设有第一光透镜组750，所述第一光透镜组750和第二光透镜组740之间设置有45度反射面760；通过所述第一光透镜组750、45度反射面760以及第二光透镜组740将VCSEL/PD区域3内设置的VCSEL芯片发出的激光引导至与所述光学器件7连接且平行于所述基板设置的光纤中，或者通过所述第一光透镜组750、45度反射面760以及第二光透镜组740将光信号引导至VCSEL/PD区域3内设置的PD芯片中。
上述技术方案的工作原理：光学器件7的顶部内侧设置有45度反射面760，具体结构为在光学器件7顶部设置V形槽，V形槽的至少一面与基板成45度，形成与第一光透镜组750相对应的45度反射面760，V形槽的开口处设置有防尘盖8，起到防尘作用；
45度反射面760将从第一光透镜组750进入的光反射至第二光透镜组740，或是将从第二光透镜组740进入的光反射之第一光透镜组750，第一光透镜组750和第二光透镜组740均为多个光透镜，粘接部710通过粘结剂固定至LENS粘接区域6上，使得VCSEL/PD区域3与第一光透镜组750的位置相对应，接插柱730用于固定光纤，使光纤与第二光透镜组740对接，光纤是平行于基板设置的；
在发射端光学器件7将VCSEL中发出的光引导至多模光纤中，同时在接收端将多模光纤中的光引导至PIN中，具体见图10，由于VCSEL的发光面以及PIN(在两种半导体之间的PN结，或者半导体与金属之间的结的邻近区域，在P区与N区之间生成I层，吸收光辐射而产生光电流的一种光检测器)的光电探测面均向上垂直于基板，而多模光纤的耦合方向是平行于基板，因此在COB工艺中，光学器件需要将光转动90度，高效的利于量产的光学器件的方法是用塑料材料注塑一体成型，分别设计三个光学平面，以发射端为例，第一光学平面为一聚光面(第一光透镜组750)将VCSEL发出的成高斯状能量分布的光聚合成类准直光，第二光平面为一个45度反射面，类准直的光束在45度入射时形成全反射(采用折射率为1.65塑料材料)，此时经过此第二光平面(45度反射面760)后形成类准直的平行于基板的光束，第三光平面为另一聚光面(第二光透镜组740)，类准直的平行光束经聚光面(第二光透镜组740)汇聚，形成入射的聚焦光束进入多模光纤的纤芯；在接收端的光路与发射端的光路类似，只是光传输的路径相反，但是原理相同；
COB工艺是将未经封装的裸芯片(包括光芯片和电芯片)直接组合并粘贴到印刷电路板(PCB)上，然后进行引线键合，最后对封装进行保护处理的工艺。
上述技术方案的有益效果：通过上述设计，光学器件7整体形成拱形的形状，将基板上的器件进行避让，与本发明中基板上的布局方式进行融合，并且能够稳定的固定在基板上，其具备稳定性高、结构简单和效率高等特点。
在一个实施例中，所述粘接部710的底面设有粘接槽；
在LENS粘接区域6内未设置过孔的情况下，粘接部710与LENS粘接区域6的粘接方式为，预先在粘接槽内设置粘接剂，使粘接剂充满粘接槽并使粘接剂与粘接部710的底面平齐，再将粘接部710粘贴至LENS粘接区域6；
在LENS粘接区域6内设置过孔的情况下，粘接部710与LENS粘接区域6的粘接方式为，预先将粘接部710与LENS粘接区域6贴紧，由LENS粘接区域6内设置的过孔向粘接槽内注入定量粘接剂，使粘接剂充满粘接槽并溢出至与过孔接触。
上述技术方案的工作原理和有益效果：粘接部710的底面设置粘接槽，在粘接部710与LENS粘接区域6进行粘接时能够很好的控制粘接剂的用量，并且能够使得粘接槽内的粘接剂与LENS粘接区域6能够充分接触，粘接的更加稳定；并且在LENS粘接区域6内设置过孔的情况下，可以将粘接部710与LENS粘接区域6进行预先贴紧，然后利用过孔向粘接槽内注入定量粘接剂，粘接剂的用量依据粘接槽的容积进行确定，并且粘接剂能够溢出至过孔内，使得粘接剂能够将粘接槽和过孔连接在一起，增加粘接部710固定的稳定性。
在一个实施例中，还包括对采用本发明布局方式的光互连引擎的数据传输效率进行检测，具体步骤为：
步骤1、采集影响数据传输效率的影响因素的数据，收集相应影响因素的数据传输效率，组成数据集；
步骤2、从步骤1的数据集中选择半数以上的数据作为数据传输效率检测模型的训练数据集，选择数据集中的剩余数据作为数据传输效率检测模型的测试数据集；
步骤3、根据影响因素的数量和数据传输效率的等级确定神经网络的结构，并确定神经网络各层连接权重；
设数据传输效率影响因素的数量为n，则可以确定神经网络的输入神经元数量为n，则影响因素组成了神经网络输入向量，即xa＝(x1,x2,…,xn)，a＝1,2,…,n，隐含层神经元的输入和输出向量分别为hib＝(hi1,hi2,…,hip)和hob＝(ho1,ho2,…,hop)，其中，b＝1,2,…,p，p表示隐含层神经元的数量，数据传输效率作为神经网络的输出，设数据传输效率有m个等级，输出层神经元的输入和输出向量分别为zic＝(zi1,zi2,…,zim)和zoc＝(zo1,zo2,…,zom)，其中，c＝1,2,…,m，m表示隐含层神经元的数量；
步骤4、训练数据集中的第k个数据传输效率的样本的输入xa(k)和期望输出yoc(k)分别表示为：
xa(k)＝(x1(k),x2(k),…,xn(k))
yoc(k)＝(y1(k),y2(k),…,ym(k))
其中，n是数据传输效率影响因素的数量，也就是神经网络的输入神经元数量，m为神经网络中隐含层神经元的数量；
步骤5、根据隐含层的连接权重和传递函数f()得到训练数据集中的第k个数据传输效率的样本在隐含层的输入和输出分别为：
Figure BDA0003636353300000091
hob(k)＝f(hib(k)),b＝1,2,…,p
其中，w1为隐含层的连接权重，rb为隐含层的每个神经元的调整参数；
根据输出层的连接权重和传递函数f()得到训练数据集中的第k个数据传输效率的样本在输出层的输入和输出分别为：
Figure BDA0003636353300000101
zoc(k)＝f(zic(k)),c＝1,2,…,m
其中，w2为输出层的连接权值，rc为输出层的每个神经元的调整参数；
步骤6、根据训练数据集中的第k个数据传输效率的样本的数据传输效率的期望输出yoc(k)和神经网络的实际输出zoc(k)，计算第k个数据传输效率的样本的误差e：
Figure BDA0003636353300000102
其中，q为训练数据集中的样本数量；
步骤7、计算训练数据集中全部数据传输效率样本的总误差E，
Figure BDA0003636353300000103
步骤8、若总误差满足使用要求，则结束训练，建立数据传输效率检测模型，否则，进入新的训练过程；
步骤9、采用测试数据集中的样本队建立的数据传输效率检测模型进行验证，并得到数据传输效率的检测精度；
步骤10、依据数据传输效率检测模型对光互连引擎的数据传输效率进行检测，并判断布局方式是否符合使用要求。
上述技术方案的工作原理和有益效果：影响数据传输效率的因素有多种，本实施例中的影响因素主要包括本发明所采用的布局方式，也就是各个区域的尺寸和基板的尺寸，以及光学器件7的粘接位置的偏移情况等，通过建立数据传输效率检测模型，来对采用此布局方式生成的光互连引擎的数据传输进行检测，保证光互连引擎的数据传输符合实际的使用需求，并且，数据传输效率检测模型可以输出其检测精度，可以依据实际情况来训练样本，并得到不同的检测精度，以满足数据传输的检测需求，同时采用上述方式建立的数据传输效率检测模型提升对光互连引擎数据传输的检测准确性，保证其实际使用的稳定性。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或彼此可通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
尽管本发明的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本发明的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本发明并不限于特定的细节与这里示出与描述的图例。

Claims (9)

1.一种Tbps级高集成度的硅基板光互连引擎布局方式，其特征在于，包括：在基板的中部布局芯片放置区域(1)，所述芯片放置区域(1)的外侧布局有保护区域(2)，所述保护区域(2)的左侧布局有VCSEL/PD区域(3)，所述保护区域(2)的右侧和下侧布局有焊盘区域(4)，所述焊盘区域(4)远离所述保护区域(2)的外侧布局有过孔区域(5)，所述VCSEL/PD区域(3)的左侧以及所述过孔区域(5)的右侧布局有LENS粘接区域(6)；
所述基板为矩形，所述芯片放置区域(1)为矩形，所述VCSEL/PD区域(3)为矩形，所述焊盘区域(4)和过孔区域(5)均为向左侧旋转90度的L形，所述LENS粘接区域(6)为两个对称设置的矩形；
所述基板的尺寸为4.3mm*2.6mm或4.5mm*2.5mm；
光互连引擎的信号传输速率密度＝总传输速率/基板的面积；
还包括对光互连引擎的数据传输效率进行检测，具体步骤为：
步骤1、采集影响数据传输效率的影响因素的数据，收集相应影响因素的数据传输效率，组成数据集；
步骤2、从步骤1的数据集中选择半数以上的数据作为数据传输效率检测模型的训练数据集，选择数据集中的剩余数据作为数据传输效率检测模型的测试数据集；
步骤3、根据影响因素的数量和数据传输效率的等级确定神经网络的结构，并确定神经网络各层连接权重；
设数据传输效率影响因素的数量为n，则可以确定神经网络的输入神经元数量为n，则影响因素组成了神经网络输入向量，即xa＝(x1,x2,…,xn)，a＝1,2,…,n，隐含层神经元的输入和输出向量分别为hib＝(hi1,hi2,…,hip)和hob＝(ho1,ho2,…,hop)，其中，b＝1,2,…,p，p表示隐含层神经元的数量，数据传输效率作为神经网络的输出，设数据传输效率有m个等级，输出层神经元的输入和输出向量分别为zic＝(zi1,zi2,…,zim)和zoc＝(zo1,zo2,…,zom)，其中，c＝1,2,…,m，m表示隐含层神经元的数量；
步骤4、训练数据集中的第k个数据传输效率的样本的输入xa(k)和期望输出yoc(k)分别表示为：
xa(k)＝(x1(k)，x2(k)，…，xn(k))
yoc(k)＝(y1(k)，y2(k)，…，ym(k))
其中，n是数据传输效率影响因素的数量，也就是神经网络的输入神经元数量，m为神经网络中隐含层神经元的数量；
步骤5、根据隐含层的连接权重和传递函数f()得到训练数据集中的第k个数据传输效率的样本在隐含层的输入和输出分别为：
Figure FDF0000023722170000021
hob(k)＝f(hib(k))，b＝1，2，…，p
其中，w1为隐含层的连接权重，rb为隐含层的每个神经元的调整参数；
根据输出层的连接权重和传递函数f()得到训练数据集中的第k个数据传输效率的样本在输出层的输入和输出分别为：
Figure FDF0000023722170000022
zoc(k)＝f(zic(k))，c＝1，2，…，m
其中，w2为输出层的连接权值，rc为输出层的每个神经元的调整参数；
步骤6、根据训练数据集中的第k个数据传输效率的样本的数据传输效率的期望输出yoc(k)和神经网络的实际输出zoc(k)，计算第k个数据传输效率的样本的误差e：
Figure FDF0000023722170000023
其中，q为训练数据集中的样本数量；
步骤7、计算训练数据集中全部数据传输效率样本的总误差E，
Figure FDF0000023722170000024
步骤8、若总误差满足使用要求，则结束训练，建立数据传输效率检测模型，否则，进入新的训练过程；
步骤9、采用测试数据集中的样本队建立的数据传输效率检测模型进行验证，并得到数据传输效率的检测精度；
步骤10、依据数据传输效率检测模型对光互连引擎的数据传输效率进行检测，并判断布局方式是否符合使用要求。
2.根据权利要求1所述的Tbps级高集成度的硅基板光互连引擎布局方式，其特征在于，所述基板的尺寸为4.3mm*2.6mm，所述LENS粘接区域(6)的矩形的宽度为0.4mm，位于所述焊盘区域(4)下侧的过孔区域(5)的宽度为0.15mm，位于所述焊盘区域(4)右侧的过孔区域(5)的宽度为0.25mm。
3.根据权利要求2所述的Tbps级高集成度的硅基板光互连引擎布局方式，其特征在于，所述保护区域(2)为矩形框状。
4.根据权利要求1所述的Tbps级高集成度的硅基板光互连引擎布局方式，其特征在于，所述基板的尺寸为4.5mm*2.5mm，所述LENS粘接区域(6)的矩形的宽度为0.5mm，位于所述焊盘区域(4)下侧的过孔区域(5)的宽度为0.2mm，位于所述焊盘区域(4)右侧的过孔区域(5)的宽度为0.25mm。
5.根据权利要求4所述的Tbps级高集成度的硅基板光互连引擎布局方式，其特征在于，所述保护区域(2)为直角U形，且直角U形的开口朝向上侧。
6.根据权利要求3或5所述的Tbps级高集成度的硅基板光互连引擎布局方式，其特征在于，所述芯片放置区域(1)的尺寸为2.5mm*2.0mm，所述保护区域(2)的宽度为0.15mm，所述VCSEL/PD区域(3)的宽度为0.3mm，所述焊盘区域(4)的宽度为0.15mm，所述焊盘区域(4)上设置的相邻焊盘边缘间距为0.1mm。
7.根据权利要求2所述的Tbps级高集成度的硅基板光互连引擎布局方式，其特征在于，所述过孔区域(5)内设置的过孔借用所述LENS粘接区域(6)的部分区域，或者在所述LENS粘接区域(6)内设置过孔。
8.根据权利要求1所述的Tbps级高集成度的硅基板光互连引擎布局方式，其特征在于，所述LENS粘接区域(6)上粘接有光学器件(7)，所述光学器件(7)的底面两端设有与所述LENS粘接区域(6)对应的粘接部(710)，所述光学器件(7)的底面且位于两个所述粘接部(710)之间设有凹槽(720)，所述光学器件(7)上靠近一个所述粘接部(710)的端面上设有接插柱(730)和第二光透镜组(740)，所述凹槽(720)靠近所述第二光透镜组(740)的一端设有第一光透镜组(750)，所述第一光透镜组(750)和第二光透镜组(740)之间设置有45度反射面(760)；通过所述第一光透镜组(750)、45度反射面(760)以及第二光透镜组(740)将VCSEL/PD区域(3)内设置的VCSEL芯片发出的激光引导至与所述光学器件(7)连接且平行于所述基板设置的光纤中，或者通过所述第一光透镜组(750)、45度反射面(760)以及第二光透镜组(740)将光信号引导至VCSEL/PD区域(3)内设置的PD芯片中。
9.根据权利要求8所述的Tbps级高集成度的硅基板光互连引擎布局方式，其特征在于，所述粘接部(710)的底面设有粘接槽；
在LENS粘接区域(6)内未设置过孔的情况下，粘接部(710)与LENS粘接区域(6)的粘接方式为，预先在粘接槽内设置粘接剂，使粘接剂充满粘接槽并使粘接剂与粘接部(710)的底面平齐，再将粘接部(710)粘贴至LENS粘接区域(6)；
在LENS粘接区域(6)内设置过孔的情况下，粘接部(710)与LENS粘接区域(6)的粘接方式为，预先将粘接部(710)与LENS粘接区域(6)贴紧，由LENS粘接区域(6)内设置的过孔向粘接槽内注入定量粘接剂，使粘接剂充满粘接槽并溢出至与过孔接触。
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