KR20120074337A - 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법 - Google Patents

반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법 Download PDF

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Abstract

본 발명은, 로직 회로를 포함하는 반도체 장치에 관하며, 처리 시간을 단축하여 제조 비용을 저감하는 것을 목적으로 한다. 그리고, 상기 목적을 달성하기 위해, 로직 회로의 형성 영역(114)은, 소정의 정밀도로 광 근접 보정 처리된 제1영역(114b, 170)과, 소정의 정밀도보다 낮은 정밀도로 광 근접 보정 처리된 제2영역(114a, 180)을 구비한다. 특히 제1영역(114b, 170)은, 트랜지스터로서 동작하는 게이트 배선(172)을 갖고, 제2영역(114a, 180)은, 트랜지스터로서 동작하지 않는 더미 레이아웃(182)을 가진다.

Description

반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법{Semiconductor Device and Its Manufacturing Method, Semiconductor Manufacturing Mask, and Optical Proximity Processing Method}
본 발명은, 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법에 관한 것으로, 특히, 반도체 장치 등의 설계 패턴을 전사할 때에 발생하는 일그러짐을 효율적으로 보정하기 위한 기술에 관한 것이다.
종래의 반도체 장치의 제조 방법에 있어서는, 설계에 의해 얻어진 설계 레이아웃은, 광 근접 효과에 따르는 일그러짐을 미리 예상하여 보정하는 OPC(Optical Proximity Correction : 광 근접 보정)을 실시하여 OPC후 레이아웃으로 변환된 후에, 마스크로서 회화된다. 묘화에 의해 얻어진 마스크를 사용하여 웨이퍼에 노광함으로써, 설계 패턴의 웨이퍼로의 전사가 행해진다. 또한, 이 설계 패턴의 전사에 있어서는, 반드시 마스크를 사용할 필요는 없고, 또한, OPC후 레이아웃을 사용하여 웨이퍼로의 직접 묘화(직묘)가 행해져도 좋다.
상기의 OPC에 있어서는, 광리소그래피뿐만아니라, 하전 빔 리소그라피, X선리소그라피, 에칭, CMP 및 마스크 형성 등의 프로세스에 있어서 생기는 일그러짐이 상정되고 있다.
일반적으로 보다 고정밀한 OPC처리를 행하는 것과 마스크나 웨이퍼의 제조 비용은 트레이드 오프의 관계에 있다. 즉,보다 고정밀한 OPC은, 보다 고비용이 되는 경향에 있다.
종래부터, OPC처리를 위한 방법으로서는, 룰베이스 OPC이 주로 이용되고 있다. 룰베이스 OPC에서는, 보정 스텝의 단위나, 보정대상의 세분화 단수, 코너부의 보정단수, 라인 단부의 보정단수 등이 고정밀화를 위한 파라미터이지만, 이것들을 고정밀하게 함으로써, 처리 시간 및 제조 비용이 증대한다는 문제가 있다.
또한 최근, 룰베이스 OPC을 대신하여, 모델 베이스 OPC이 이용되도록 되어 있다. 모델 베이스 OPC은, 룰베이스 OPC이 DRC(Design Rule Checker)적인 도형적 특징을 바탕으로 보정 룰을 인간이 기술하는데 비하여, 리소그라피 시뮬레이션을 사용하여 웨이퍼 위에 형성되는 패턴 형상을 예측하면서 보정한다. 따라서,보다 고정밀한 보정이 가능한 반면, 시뮬레이션을 칩 레벨로 행하므로 더욱 처리 시간이 증대한다는 문제가 있다. 이 처리 시간은, 종래와 동일한 처리 리소스를 사용했을 경우에는, 수일에서 수주일이 되는 경우도 있다.
또한 모델 베이스 OPC에서는, 일반적으로, 룰베이스 OPC에 비하여, OPC후 레이아웃이 보다 복잡한 형상이 되므로, 출력되는 데이터가 더욱 증대한다. 따라서, OPC후 레이아웃을 마스크 데이터로 변환하여 웨이퍼 위에 회화하기 위해 필요한 처리 시간이 더 증대한다는 문제가 있다.
모델 베이스 OPC에서는, 이동하는 엣지의 길이방향의 단위 길이나, 그 단위의 수나 이동의 스텝 등이 고정밀화를 위한 파라미터이지만, 고정밀도로 하면, OPC처리에 필요한 리소스뿐만 아니라 묘화 데이터수도 증가하므로, 제조 비용은 증대하는 경향에 있다.
즉, 룰베이스 OPC 및 모델 베이스 OPC 어디에 있어서도, OPC처리를 고정밀하게 하는 것에 의한 처리 시간 및 제조 비용의 증대가 문제가 되고 있다
이러한 문제점을 해결하기 위해, OPC처리의 정밀도를 레이아웃의 종류에 따라 변화시키고, 처리 시간을 단축하여 제조 비용의 저감 등을 도모하는 방법을 생각할 수 있다. 종래의 보정방법의 예는, 예를 들면 특허문헌 1?8에 개시되어 있다.
특허문헌 1 : 일본국 공개특허공보 특개평 10-199785호 특허문헌 2 : 일본국 공개특허공보 특개평10-301255호 특허문헌 3 : 일본국 공개특허공보 특개2000-162758호 특허문헌 4 : 일본국 공개특허공보 특개2001-100390호 특허문헌 5 : 일본국 공개특허공보 특개2002-341514호 특허문헌 6 : 일본국 공개특허공보 특개2003-173012호 특허문헌 7 : 일본국 공개특허공보 특개평9-319067호 특허문헌 8 : 일본국 공개특허공보 특개2002-328457호
종래의 OPC방법에 있어서는, 포토마스크 중 메모리에 대응하는 메모리 영역에 대해서는, OPC 처리의 정밀도를 레이아웃의 종류에 따라 변화시키고 있다. 그러나, 이들의 방법은, 포토마스크 중 랜덤 로직 회로에 대응하는 랜덤 로직 영역에 대해서는, 그다지 적절하다고는 하기 어렵다. 따라서, 랜덤 로직 회로를 포함하는 반도체 장치에 있어서는, 처리 시간을 단축하여 제조 비용을 저감 할 수 없는 경우가 있다는 문제점이 있었다.
본 발명은 이상의 문제점을 해결하기 위해 행한 것으로, 로직 회로를 포함하는 반도체 장치에 있어서 처리 시간을 단축하여 제조 비용을 저감할 수 있는 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치의 양태는, 로직 회로를 포함하는 반도체 장치로서, 로직 회로의 형성 영역은, 소정의 정밀도로 광 근접 보정 처리된 제1영역과, 소정의 정밀도보다 낮은 정밀도로 광 근접 보정 처리된 제2영역을 구비한다.
본 발명에 따른 반도체 장치의 양태에 의하면, 로직 회로를 포함하는 반도체 장치에 있어서 처리 시간을 단축하여 제조 비용을 저감 할 수 있다.
본 발명에 따른 반도체 제조용 마스크의 양태는, 로직 회로를 포함하는 반도체 장치를 제조하기 위한 반도체 제조용 마스크로서, 로직 회로에 대응하는 마스크 영역은, 소정의 정밀도로 광 근접 보정 처리된 제1영역과, 소정의 정밀도보다 낮은 정밀도로 광 근접 보정 처리된 제2영역을 구비한다.
본 발명에 따른 반도체 제조용 마스크의 양태에 의하면, 로직 회로를 포함하는 반도체 장치에 있어서 처리 시간을 단축하여 제조 비용을 저감 할 수 있다.
본 발명에 따른 광 근접 처리 방법의 양태는, 로직 회로를 포함하는 반도체 장치를 제조하기 위한 광 근접 처리 방법으로서, 로직 회로의 설계 레이아웃의 제1영역에 소정의 정밀도로 제1광 근접 보정 처리를 행하는 공정 (a)와, 로직 회로의 설계 레이아웃의 제2영역에 소정의 정밀도보다 낮은 정밀도로 제2광 근접 보정 처리를 행하는 공정 (b)를 구비한다.
본 발명에 따른 광 근접 처리 방법의 양태에 의하면, 로직 회로를 포함하는 반도체 장치에 있어서 처리 시간을 단축하여 제조 비용을 저감 할 수 있다.
본 발명의 목적, 특징, 국면 및 이점은, 이하의 상세한 설명과 첨부 도면에 의해 보다 명백하게 된다.
도 1은 실시예 1에 따른 포토마스크의 구성을 나타내는 상면도이다.
도 2는 마스크를 사용한 반도체 장치의 제조 방법을 나타내는 플로챠트이다.
도 3은 웨이퍼로의 직접 묘화에 의한 반도체 장치의 제조 방법을 나타내는 플로챠트이다.
도 4는 저정밀한 OPC처리와 고정밀한 OPC처리의 차이를 설명하기 위한 상면도이다.
도 5는 사각형상의 설계 레이아웃에 있어서 라인 단의 가로의 부풀어짐 부족을 저감하기 위한 OPC처리를 나타내는 상면도이다.
도 6은 T자형의 설계 레이아웃에 있어서 코너의 라운딩을 저감하기 위한 OPC처리를 나타내는 상면도이다.
도 7은 실시예 1에 따른 반도체 장치의 제조 방법의 일 예를 도시하는 플로챠트이다.
도 8은 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의 설계 레이아웃, OPC후 레이아웃 및 웨이퍼 마무리를 나타내는 상면도이다.
도 9는 실시예 1에 따른 반도체 장치의 제조 방법의 다른 예를 도시하는 플로챠트이다.
도 10은 저정밀한 설정 처리와 고정밀한 설정 처리가 서로 영향을 서로 주는 경우를 나타내는 모식도이다.
도 11은 실시예 1에 따른 반도체 장치의 제조 방법의 다른 예를 도시하는 플로챠트이다.
도 12는 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의 더미 레이아웃의 특징을 나타내는 상면도이다.
도 13은 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의 더미 레이아웃의 특징을 나타내는 상면도이다.
도 14는 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의 고정밀한 OPC처리와 저정밀한 OPC처리의 차이를 설명하기 위한 상면도이다.
도 15는 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의 고정밀한 OPC처리와 저정밀한 OPC처리의 차이를 설명하기 위한 상면도이다.
도 16은 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의 고정밀한 OPC처리와 저정밀한 OPC처리의 차이를 설명하기 위한 상면도이다.
도 17은 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의 고정밀한 OPC처리와 저정밀한 OPC처리의 차이를 설명하기 위한 상면도이다.
도 18은 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의 고정밀한 OPC처리와 저정밀한 OPC처리의 차이를 설명하기 위한 상면도이다.
도 19는 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의 계층처리에서 전개하는 거리를 나타내는 도면이다.
도 20은 실시예 2에 따른 반도체 장치의 제조 방법에 있어서의 설계 레이아웃, OPC후 레이아웃 및 웨이퍼 마무리를 나타내는 상면도이다.
도 21은 실시예 3에 따른 반도체 장치의 제조 방법에 있어서의 설계 레이아웃, OPC후 레이아웃 및 웨이퍼 마무리를 나타내는 상면도이다.
도 22는 실시예 3에 따른 반도체 장치의 제조 방법에 있어서의 설계 레이아웃, OPC후 레이아웃 및 웨이퍼 마무리를 나타내는 상면도이다.
도 23은 실시예 4에 따른 반도체 장치의 제조 방법에 있어서의 설계 레이아웃, OPC후 레이아웃 및 웨이퍼 마무리를 나타내는 상면도이다.
도 24는 실시예 5에 따른 반도체 장치의 제조 방법에 있어서의 설계 레이아웃, OPC후 레이아웃 및 웨이퍼 마무리를 나타내는 상면도이다.
도 25는 실시예 5에 따른 반도체 장치의 제조 방법에 있어서의 설계 레이아웃 및 OPC후 레이아웃을 나타내는 평면도이다.
도 26은 실시예 6에 따른 반도체 장치의 제조 방법을 나타내는 상면도이다.
도 27은 실시예 6에 따른 반도체 장치의 제조 방법을 나타내는 플로챠트이다.
도 28은 실시예 7에 따른 반도체 장치의 제조 방법을 나타내는 상면도이다.
도 29는 실시예 7에 따른 반도체 장치의 제조 방법을 나타내는 플로챠트이다.
도 30은 실시예 7에 따른 반도체 장치의 제조 방법을 나타내는 상면도이다.
도 31은 실시예 7에 따른 반도체 장치의 제조 방법을 나타내는 상면도이다.
도 32는 실시예 7에 따른 반도체 장치의 제조 방법을 나타내는 상면도이다.
<실시예 1>
실시예 1에 따른 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법에 있어서는, 랜덤 로직 회로에 대응하는 랜덤 로직 영역에 있어서, 고정밀한 처리를 필요로 하지 않는 영역에 대해서는 저정밀한 처리를 행하는 것을 특징으로 한다. 이러한 정밀도의 조정은, 설계 레이아웃에 대하여 OPC(Optical Proximity Correction : 광 근접 보정)을 함으로써 OPC후 레이아웃을 생성하는 기존의 EDA(Electrical Design Automation)툴에 있어서 설정을 조정함으로써 실시할 수 있다. 이에 따라 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
도 1은, 본 실시예에 따른 포토마스크의 구성을 나타내는 상면도이다.
도 1a에는, 포토마스크(100)의 전체가 도시되어 있다. 포토마스크(100)는, IC장치영역(110)과 마크/다이싱 영역(120)과 마스크 주변영역(130)으로 이루어진다. IC장치영역(110)에는, IC장치에 대응하는 영역이 그려지고 있다. 마크/다이싱 영역(120)에는, 제조 공정에 있어서 이용되는 마크나, 웨이퍼 프로세스 관리/웨이퍼 테스트를 위한 테스트 패턴이 탑재되어 있다. 마스크 주변영역(130)에는, 차광띠가 레이아웃되어 있다.
도 1b에는, 도 1a에 도시되는 IC장치영역(110)의 구성이 도시되어 있다. IC장치영역(110)은, 어레이 모양으로 패턴이 형성되어 있고, 기억장치에 대응하는 메모리 영역(112)과, 메모리 영역(112)이외의 영역이며 랜덤 로직 회로에 대응하는 랜덤 로직 영역(114)으로 이루어진다.
도 1c에는, 도 1b에 도시되는 랜덤 로직 영역(114)의 구성이 도시되어 있다. 랜덤 로직 영역(114)은, 자동레이아웃배선(P&R)으로 논리 블록을 나열하고, 이들의 단자를 접속한 형상으로 되어 있다. 사각형상의 셀(114a, 114b)은, 논리 블록의 단위이다. 도 1c에 있어서는, 저정밀하게 처리되는 셀 114a와 고정밀하게 처리되는 셀 114b의 2종류가 레이아웃되어 있다.
도 1d에는, 도 1c와 마찬가지로, 도 1b에 도시되는 랜덤 로직 영역(114)의 구성이 도시되어 있다. 도 1d에 있어서는, 세선으로 도시되어 고정밀도하게 처리되는 패턴 114c와 굵은선으로 도시되어 저정밀하게 처리되는 패턴 114d의 2종류가 레이아웃되어 있다. 도 1d에 나타내는 바와 같이, 각 패턴은, 1개의 셀내에 들어가 있어도 되고, 또는, 여러개의 셀에 걸쳐 있어도 된다. 예를 들면 저정밀한 처리를 행하는 영역은, 치수 변동, 마스크 겹침 어긋남 등의 프로세스 변동이, 논리, 지연 등, 랜덤 로직부의 회로 동작에 주는 영향이 작은 영역이다. 도 2는, 마스크를 사용한 반도체 장치의 제조 방법을 나타내는 플로챠트이다. 도 2에 있어서, 설계에 의해 얻어진 설계 레이아웃은, 광 근접 효과 등에 따르는 일그러짐을 미리 예상하여 보정하는 OPC을 실시하여 OPC후 레이아웃으로 변환된다. OPC후 레이아웃은 마스크 위로의 묘화를 위한 묘화 데이터로 변환된 후에, 마스크 프로세스에 있어서 마스크 위에 묘화된다. 묘화된 마스크는, 웨이퍼 프로세스에 있어서, 포토레지스트를 도포된 웨이퍼 위로의 노광에 의해, 웨이퍼 위에 패턴 전사된다. 전사된 패턴을 사용하여 에칭 등을 행하여 웨이퍼를 가공함으로써, 반도체 장치가 제조된다. 도 3은, 웨이퍼로의 직접 묘화(직묘)에 의한 반도체 장치의 제조 방법을 나타내는 플로챠트이다. 도 3에 있어서, 설계에 의해 얻어진 설계 레이아웃은, 광 근접 효과 등에 따르는 일그러짐을 미리 예상하여 보정하는 OPC를 실시하여 OPC후 레이아웃으로 변환된다. OPC후 레이아웃은 웨이퍼상으로의 묘화를 위한 묘화 데이터로 변환된 후에, 웨이퍼 프로세스에 있어서, 웨이퍼 위에 도포된 포토레지스트에 직접 묘화된다. 직접 묘화에 의해 전사된 패턴을 사용하여 에칭 등을 행하여 웨이퍼를 가공함으로써, 반도체 장치가 제조된다.
다음에 도 4?6을 사용하여, 저정밀한 처리를 행했을 경우와 고정밀한 처리를 행했을 경우에 대해, 묘화 데이터의 형상을 설명한다.
도 4는, 저정밀한 OPC처리와 고정밀한 OPC처리의 차이를 설명하기 위한 상면도이다.
도 4a에 도시되는 설계 레이아웃은, 저정밀한 처리를 행함으로써, 도 4b에 도시되는 OPC후 레이아웃으로 보정된다. 도 4b에 도시되는 OPC후 레이아웃은, 도 4c에 나타내는 바와 같이, 여러개의 사각형으로 분할되어, OPC후 묘화 데이터에 생성된다. 도 4b에 도시되는 OPC후 레이아웃은, 도 4a에 도시되는 설계 레이아웃에 대하여, 엣지 마다 일률적으로 바이어스를 부여하고 있을 뿐이므로, 정점수는 증가하지 않는다. 따라서, 도 4c에 도시되는 OPC후 묘화 데이터에 있어서는, 사각형의 개수는 3개로 적다.
한편, 도 4a에 도시되는 설계 레이아웃은, 고정밀한 처리를 행해지는 것에 의해, 도 4(1i)에 도시되는 OPC후 레이아웃으로 보정된다. 도 4d에 도시되는 OPC후 레이아웃은, 도 4e에 나타내는 바와 같이, 여러개의 사각형으로 분할되어, OPC후 묘화 데이터에 생성된다. 도 4d에 도시되는 OPC후 레이아웃은, 도 4a에 도시되는 설계 레이아웃에 대하여, 일그러짐을 억제하기 위해 엣지를 세세하게 분할하고 있기 때문에, 정점수는 증가하고 있다. 따라서, 도 4e에 도시되는 OPC후 묘화 데이터에 있어서는, 사각형의 개수는 22개로 많다.
즉, 저정밀한 처리를 행할 경우에는, 웨이퍼상의 마무리 정밀도는 낮아지지만, 묘화장치에 있어서 묘화해야 할 기본 도형(여기에서는 사각형)의 개수를 저감할 수 있기 때문에, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
도 5는, 사각형상의 설계 레이아웃에 있어서 라인 단의 가로의 부풀어짐 부족을 저감하기 위한 OPC처리를 나타내는 상면도이다.
도 5a에 도시되는 저정밀한 OPC후 레이아웃은, 정점수(즉 분할수)는 적지만, 도 5b에 나타내는 바와 같이 웨이퍼 위에 마무리된 경우에는, 라인 단의 가로의 부풀어짐 부족은 약간 크다.
한편, 도 5c에 도시되는 고정밀한 OPC후 레이아웃은, 정점수(즉 분할수)가 많지만, 도 5d에 나타내는 바와 같이 웨이퍼 위에 마무리된 경우에는, 라인 단의 가로의 부풀어짐 부족은 약간 작다.
*도 6은, T자형의 설계 레이아웃에 있어서 코너의 라운딩을 저감하기 위한 OPC처리를 나타내는 상면도이다.
도 6a에 도시되는 저정밀한 OPC후 레이아웃은, 정점수(즉 분할수)는 적지만, 도 6b에 나타내는 바와 같이 웨이퍼 위에 마무리된 경우에는, 코너의 라운딩은 약간 크다(화살표 부분에 있어서의 폭의 퍼짐이 크다).
한편, 도 6c에 도시되는 고정밀한 OPC후 레이아웃은, 정점수(즉 분할수)는 많지만, 도 6d에 나타내는 바와 같이 웨이퍼 위에 마무리된 경우에는, 코너의 라운딩은 약간 작다(화살표 부분에 있어서의 폭의 퍼짐이 작다).
도 7은, 본 실시예에 따른 OPC의 처리 방법의 일 예를 도시하는 플로챠트이다.
우선, 스텝 S1에 있어서, 설계 레이아웃이 입력된다. 입력된 설계 레이아웃은 소정의 관리용 데이타베이스(라이브러리)에 등록된다.
다음에 스텝 S2로 진행하여, 스텝 S1에 있어서 입력된 설계 레이아웃을, OPC에 요구되는 정밀도에 따라 분류한다. 이에 따라 요구되는 정밀도가 낮은 저정밀도 패턴과 요구되는 정밀도가 높은 고정밀도 패턴으로 분류가 행해진다.
다음에 스텝 S3으로 진행하여, 스텝 S2에 있어서 분류된 저정밀도 패턴에 있어서, 설정 처리 및 보정 처리를 행한다. 구체적으로는, 정점수 등의 파라미터의 결정(설정 처리)을 행한 후에, 결정된 제조건에 근거하여 DRC(Design Rule Checker)기능이나 시뮬레이션을 사용하여 도형의 변형(보정 처리)이 행해진다.
다음에 스텝 S4로 진행하여, 스텝 S2에 있어서 분류된 고정밀도 패턴에 있어서, 설정 처리 및 보정 처리를 행한다. 이 설정 처리에 있어서는, 스텝 S3에 있어서 설정된 파라미터를 참조하여, 파라미터가 설정된다. 이에 따라 스텝 S3에 있어서의 설정 처리가 스텝 S4에 있어서의 설정 처리에 영향을 주는 경우에도, 이 영향에 따라 적절한 파라미터를 설정하는 것이 가능하게 된다. 또한, 구체적인 처리의 내용은 스텝 S3과 동일하다. 이와 같이 스텝 S4의 처리는, 스텝 S3의 보정 결과(OPC후 레이아웃)를 고려하여 행해지지만, 스텝 S3에서는, 고정밀도의 보정결과를 참조하지 않고 처리가 행해지므로, 처리 시간을 단축할 수 있다. 여기에서, 스텝 S3과 스텝 S4는, 교체하는 것이 가능하지만, 전단의 처리는 후단의 처리 결과를 고려할 수 없기 때문에, 고정밀도의 보정 처리쪽을, 앞의 결과를 참조할 수 있는 후단의 처리로서 행하는 것이 바람직하다.
다음에 스텝 S5로 진행하여, 스텝 S3 및 스텝 S4에 있어서의 보정 처리에 의해 얻어진 OPC후 레이아웃을 출력한다.
이상의 스텝 S1?S5에 의해, 입력된 설계 레이아웃에 근거하여 OPC후 레이아웃을 생성하여 출력할 수 있다. 또한, 전술한 처리에서는, 랜덤 로직 영역(114)등에 있어서 동일한 형상을 가지는 레이아웃 패턴이라도, 다른 정밀도로 다른 형상을 가지도록 처리를 행할 수 있다. 또한 상기에 있어서는, 스텝 S3에서 저정밀한 설정 처리 및 보정 처리를 행한 후에 스텝 S4에서 고정밀한 설정 처리 및 보정 처리를 행할 경우에 대하여 설명했다.그러나, 이에 한정하지 않고, 예를 들면 도 9를 사용하여 후술하는 바와 같이, 저정밀한 설정 처리 및 고정밀한 설정 처리를 앞에 행한 후에, 저정밀한 보정 처리 및 고정밀한 보정 처리를 일괄하여 행해도 된다.
도 8은, 고정밀한 OPC처리와 저정밀한 OPC처리의 차이를 설명하기 위한 상면도이다. 도 8a에는 설계 레이아웃이, 도 8b, 도 8c 각각에는 고정밀한 OPC 처리 및 저정밀한 OPC처리에 의한 OPC후 레이아웃이, 도 8d, 도 8e 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 웨이퍼 마무리가 도시되어 있다.
도 8a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 8b에 도시되는 OPC후 레이아웃으로 보정된다. 도 8b에 도시되는 OPC후 레이아웃은, 도 8d에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 8b에 도시되는 OPC후 레이아웃은, 도 8a에 도시되는 설계 레이아웃에 대하여, 라인 단의 후퇴나 코너의 라운딩 등의 일그러짐을 미리 예상한 보정을 행하고 있다. 따라서, 도 8d에 도시되는 웨이퍼 마무리에 있어서는, 라인 단의 후퇴나 코너의 라운딩등의 일그러짐은 작다.
한편, 도 8a에 도시되는 설계 레이아웃은, 저정밀한 처리가 행해졌을 경우에는, 도 8c에 도시되는 OPC후 레이아웃으로 보정된다. 도 8c에 도시되는 OPC후 레이아웃은, 도 8e에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 8c에 도시되는 OPC후 레이아웃은, 도 8a에 도시되는 설계 레이아웃에 대하여, 라인 단의 후퇴를 예상하여 일률적으로 바이어스를 부여하여 폭을 굵게 하고 있을 뿐이다. 따라서, 도 8e에 도시되는 웨이퍼 마무리에 있어서는, 라인 단은 그다지 후퇴하고 있지 않지만, 도 8d에 비해 코너의 라운딩 등의 일그러짐이 크게 잔존하고 있다.
도 9는, 본 실시예에 따른 OPC의 처리 방법의 다른 예를 도시하는 플로챠트이다. 도 9는, 도 7에 도시되는 플로챠트에 있어서, 스텝 S3대신에 스텝 S3-1을, 스텝 S4대신에 스텝 S4-1, S4-2를, 각각 행하는 것이다.
스텝 S3-1에 있어서는, 스텝 S2에서 분류된 저정밀도 패턴에 있어서, 설정 처리만이 행해진다. 또한 스텝 S4-1에 있어서는, 스텝 S2에서 분류된 고정밀도 패턴에 있어서, 설정 처리만이 행해진다. 그리고, 스텝 S4-2에 있어서는, 저정밀한 보정 처리 및 고정밀한 보정 처리가 일괄하여 행해진다. 이하에서는, 이와 같이 보정 처리를 일괄하여 행하는 이유에 대하여 설명한다.
도 7에 도시되는 플로챠트에 있어서는, 스텝 S3에 있어서 저정밀한 설정 처리 및 보정 처리를 행한 후에 스텝 S4에 있어서 고정밀한 설정 처리 및 보정 처리를 행한다. 따라서, 고정밀한 설정 보정 처리와 저정밀한 설정 보정 처리가 서로 영향을 주는 경우에 있어서는, 적절한 설정 처리를 행하는 것이 곤란한 경우가 있다.
도 10은, 고정밀한 보정 처리가 저정밀한 보정 처리에 영향을 줄 경우를 나타내는 모식도이다. 도 10a에 있어서는, .설계 레이아웃상에, 고정밀한 처리를 필요로 하는 설계 레이아웃의 영역 150과 저정밀한 처리가 가능한 영역 160이 근접하고 있다. 따라서, 도 7에 나타내는 바와 같이, 영역 160의 보정 처리(스텝 S3)가 영역 150의 설정 처리(스텝 S4)보다 먼저 행해질 경우에는, 도 10b에 나타내는 바와 같이, OPC후 레이아웃인 영역 160a의 보정결과에 장해가 되어, 영역 150a에서 고정밀한 보정을 행할 수 없고, 영역 160측으로 연장시킬 수 없으므로, 마무리가 후퇴하는 경우가 있다(영역 150, 160은 점선으로 웨이퍼 마무리는 곡선으로 각각 도시되어 있다). 한편, 도 9에 도시되는 플로챠트에 있어서는, 스텝 S3-1 및 스텝 S4-1에 있어서는 설정 처리만이 행해지고, 스텝 S4-2에 있어서는 각 설정 처리가 서로 주는 영향을 참조하면서 보정 처리가 일괄하여 행해진다. 따라서, 도 7에 도시되는 플로챠트에 비하여, 요구되는 정밀도를 충족시키는 보정이 가능하다. 도 10c에 그 예를 도시한다. 영역 150b의 웨이퍼 마무리를 충분한 정밀도로 행하기 위해서, 영역 160b의 마무리 정밀도를 감소하여 이것을 보상하고 있다. 따라서, 도 9에 도시되는 플로챠트에 있어서는, 저정밀한 보정 처리가, 고정밀한 보정 처리에 영향을 주는 경우에 있어서도, 적절한 설정 처리를 행할 수 있다.
또한, 서로 주는 영향을 참조하면서 보정 처리를 행하는 방법은, 룰베이스 0PC 및 모델 베이스 OPC어디에 있어서도 실시가능하다. 즉, 룰베이스 OPC에 있어서는, OPC실시 전의 설계 레이아웃 패턴을 사용하여 파라미터가 설정되지만, 부분적으로, OPC실시 후의 다른 레이아웃 패턴을 참조하여 파라미터를 설정할 수 있다. 또한 모델 베이스 OPC에 있어서는, OPC실시 후의 다른 레이아웃 패턴을 참조하여 파라미터를 설정하여 시뮬레이션할 수 있다.
또한 도 7에 도시되는 플로챠트는, 도 9에 도시되는 플로챠트에 비해, 처리의 부하는 작다. 따라서, 예를 들면 영역 150, 160이 서로 떨어져서 레이아웃되어 있고 고정밀한 설정 처리가 저정밀한 설정 처리에 주는 영향이 작을 경우 등에는, 도 7에 나타내는 바와 같은 처리를 함으로써, OPC처리 리소스를 효율적으로 사용하는 것이 가능하다.
도 11은, 본 실시예에 따른 OPC의 처리 방법의 다른 예를 도시하는 플로챠트이다. 도 11은, 도 9에 도시되는 플로챠트에 있어서, 스텝 S3-1대신에 스텝 S3-1a?3-1c을 행하는 것이다.
스텝 S3-1a에 있어서는, 스텝 S2에서 분류된 제1저정밀도 패턴에 있어서, 설정 처리 및 보정 처리가 행해진다. 또한 스텝 S3-1b에 있어서는, 스텝 S2에서 분류된 제2저정밀도 패턴에 있어서, 설정 처리 및 보정 처리가 행해진다. 이 제1저정밀도 패턴 및 제2저정밀도 패턴은, 서로 영향을 서로 주지 않고, 또한 다른 패턴의 처리의 영향을 받지도 않기 때문에, 병렬하여 보정 처리까지를 행하는 것이 가능하다. 또한 스텝 S3-1c에 있어서는, 스텝 S2에서 분류된 제3저정밀도 패턴에 있어서, 설정 처리가 행해진다. 이 제3저정밀도 패턴의 설정 처리는, 제1저정밀도 패턴 및 제2저정밀도 패턴의 설정 처리의 영향을 받으므로, 이들의 처리의 후단에 레이아웃되어 있다. 또한 이 제3저정밀도 패턴의 설정 처리는 스텝 S4-1에서 행해지는 고정밀도 패턴의 설정 처리의 영향을 받는다. 따라서, 제3저정밀도 패턴에 대해서는, 스텝 S3-1c에 있어서 설정 처리만을 행하고, 스텝 S4-1에 있어서 고정밀도 패턴의 설정 처리가 행해진 후에, 스텝 S4-2에 있어서, 보정 처리가 일괄하여 행해진다. 이와 같이, 다른 영향을 서로 받지 않는 제1저정밀도 패턴 및 제2저정밀도 패턴의 설정 처리를 병렬로 함으로써, 도 9에 나타내는 플로챠트보다도 처리 시간을 단축할 수 있다.
다음에 도 12?도 18을 사용하여, 랜덤 로직 영역(114)에 있어서, 실제로는 고속 트랜지스터로서 동작하지 않는 더미 레이아웃을 추출하는 방법에 관하여 설명한다. 더미 레이아웃에는 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
구체적으로는, 랜덤 로직 영역(114)의 게이트층에 대응하는 설계 레이아웃에 있어서, 게이트로서 동작하지 않는 영역을 추출함으로써, 더미 레이아웃을 추출할 수 있다. 이 더미 레이아웃으로서는, 국소적인 면적율을 일정하게 하기 위해서 삽입되는 더미게이트나, 용량, 저항, 다이오드 등의 각 소자를 들 수 있다.
도 12는, 더미 레이아웃의 특징을 나타내는 상면도이다.
트랜지스터로서 동작하는 폴리실리콘등 도전 재료로 이루어져 트랜지스터의 게이트 배선으로서 이용되는 도전체층(도전체 영역)은, 활성층(활성 영역)과의 겹침을 가진다. 따라서, 활성층과의 겹침을 가지지 않는 레이아웃 패턴에 주목함으로써, 더미 레이아웃을 추출하는 것이 가능하게 된다.
도 12a에는 활성층(해칭 부분)과의 겹침을 가지는 도전체층의 레이아웃이, 도 12b에는 활성층과의 겹침을 가지지 않는 도전체층의 레이아웃이 각각 도시되어 있다. 즉, 도 12a에 도시되는 레이아웃은, 트랜지스터로서 동작하므로 고정밀한 처리가 필요하게 되지만, 도 12b에 도시되는 레이아웃은, 트랜지스터로서 동작하지 않기 때문에 고정밀한 처리가 필요하지 않다. 따라서, 도 12b에 나타내는 바와 같이 활성층과의 겹침을 가지지 않는 도전체층의 레이아웃을 기존의 DRC툴을 사용해서 추출하여 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하다.
또한 활성층과의 겹침을 가지는 도전체층이라도, 콘택을 받기 위한 콘택용 패드를 가지지 않는 경우에는 다른 층에 접속되지 않으므로, 트랜지스터로서 동작하지 않는다. 따라서, 콘택용 패드를 가지지 않는 레이아웃 패턴에 주목함으로써, 더미 레이아웃을 추출하는 것이 가능하게 된다.
도 12c에는 부분적으로 폭이 넓은 단부인 콘택용 패드에 대응하는 패드패턴을 가지는 도전체층의 레이아웃이, 도 12d에는 콘택용 패드에 대응하는 패드 패턴을 가지지 않는 도전체층의 레이아웃이, 각각 도시되어 있다. 즉, 도 12c에 도시되는 레이아웃은, 트랜지스터로서 동작하므로 고정밀한 처리가 필요하게 되지만, 도 12d에 도시되는 레이아웃은, 트랜지스터로서 동작하지 않으므로 고정밀한 처리가 필요가 필요하지 않다. 따라서, 도 12d에 나타내는 바와 같이 콘택용 패드에 대응하는 패드 패턴을 가지지 않는 도전체층의 레이아웃을 기존의 DRC툴을 사용해서 추출하여 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다. 또한, 패턴 폭이 충분히 커서 콘택용 패드가 불필요한 트랜지스터도 있을 수 있지만, 일반적으로, 고속동작하는 트랜지스터는 선폭이 작기 때문에, 도 12c에 나타내는 바와 같이, 활성층(해칭 부분)과의 겹침 외에, 콘택용 패드가 필요하게 된다. 즉, 트랜지스터의 게이트 배선으로서 선폭이 작은 도전체만이 레이아웃되는 경우에 있어서는, 이러한 방법으로 더미 패턴을 추출하는 것이 가능하게 된다. 예를 들면 고속 트랜지스터라 함은, 랜덤 로직 영역에 있어서, 저정밀도 영역에 형성되어 선폭이 큰 게이트 길이를 가지는 저속 트랜지스터보다도 선폭이 작고, 최소가공 치수에 가까운 게이트 길이를 갖고, 고속으로 동작하는 트랜지스터를 말한다.
또한 활성층과의 겹침 및 활성층과의 겹침 외에 형성된 콘택용 패드를 가지는 도전체층이라도, 콘택용 패드에 콘택이 접속되지 않은 경우에는 다른 층에 접속되지 않기 때문에, 트랜지스터로서 동작하지 않는다. 따라서, 콘택이 접속되지 않는 레이아웃 패턴에 주목함으로써, 더미 레이아웃을 추출하는 것이 가능하게 된다.
도 12e에는 부분적으로 폭이 넓은 단부(제1폭이 넓은부)에 있어서 콘택에 대응하는 패턴(굵은선부분)에 접속된 도전체층의 레이아웃이, 도 12f에는 부분적으로 폭이 넓은 단부(제2폭이 넓은부)에 있어서 콘택에 대응하는 패턴에 접속되지 않는 도전체층의 레이아웃이, 각각 도시되어 있다. 즉, 도 12e에 도시되는 레이아웃은, 트랜지스터로서 동작하므로 고정밀한 처리가 필요하게 되지만, 도 12f에 도시되는 레이아웃은, 트랜지스터로서 동작하지 않으므로 고정밀한 처리가 필요하지 않다. 따라서, 도 12f에 나타내는 바와 같이 콘택에 대응하는 패턴에 접속되지 않는 도전체층의 레이아웃을 기존의 DRC툴을 사용해서 추출하여 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다. 또한, 도 13a에 나타내는 바와 같이, 활성층 위에 도전체층의 폭이 크고 그 위에 콘택을 가지는 것은 용량으로서 사용되는 경우가 있다. 이것들도 더미 레이아웃으로서 취급하는 것이 가능하다.
도 13b에는, 인접하는 설계 셀에 있어서, 고정밀도 영역(170)과 저정밀도 영역(180)을 가지는 OPC후 레이아웃의 예가 도시되어 있다.
고정밀도 영역(170)에는, 활성 영역(174)을 가로지르도록 형성되는 게이트 배선(172)과, 활성 영역(174)과 전기적으로 접속하는도록 형성되는 콘택(176)이 레이아웃되어 있다. 저정밀도 영역(180)에는, 더미 활성영역(184)을 가로지르도록 형성되는 더미 게이트 배선(182)이 레이아웃되어 있다.
활성 영역(174)위에는, 게이트 절연막을 통해 도전체층으로 이루어지는 게이트 배선(172)이 형성된다. 게이트 배선(172)을 끼워 양측에 위치하는 활성 영역(174)은 각각 소스 영역/드레인 영역이 되어, 제1트랜지스터를 구성한다. 또한 더미 활성영역(184)위에는, 절연막을 통해 도전체층으로 이루어지는 더미 게이트 배선(182)이 형성된다.
고정밀도 영역(170)은, 트랜지스터로서 동작하므로, 고정밀한 OPC처리가 실시되고, 게이트 배선(172)은, 설계 레이아웃에 대하여, 라인 단의 후퇴나 코너의 라운딩 등의 일그러짐을 미리 예상한 보정을 행하고 있다. 저정밀도 영역(180)은, 트랜지스터로서 동작하지 않으므로, 저정밀한 OPC처리가 실시되어, 더미 게이트 배선(182)에는 일률적으로 바이어스를 부여하여 폭을 굵게만 하거나, 엣지의 분할을 행하지 않고, 엣지 마다 저정밀한 OPC처리를 한 예이다. 즉, 게이트 배선(172) 및 더미 게이트 배선(182)은, 각각 단부와 L자 모양의 굴곡부를 갖고, 게이트 배선(172)의 굴곡부의 내경은, 더미 게이트 배선(182)의 굴곡부의 내경보다도 작고, 게이트 배선(172)의 단부의 부풀어짐은, 더미 게이트 배선(182)의 단부의 부풀어짐 보다도 커지도록 보정되어 있다. 따라서, 도 13b에 나타내는 바와 같이 콘택(176)에 대응하는 패턴에 접속되지 않는 더미 활성영역(184)의 레이아웃을 기존의 DRC툴을 사용해서 추출하고, 대응하는 설계 셀에 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
또한 고정밀도 영역(170)의 각 게이트 배선(172)은, 대략 장방형의 활성 영역(174)의 긴변 방향에 대하여 대략 수직방향으로 소정의 제1피치 A로 형성되어, 일단은 서로 접속되는 동시에, 타단은 활성 영역(174) 밖에서 종단하고 있다. 한편, 저정밀도 영역(180)의 각 더미 게이트 배선(182)도 마찬가지로 대략 장방형의 더미 활성영역(184)의 긴변 방향에 대하여 대략 수직방향에 소정의 제2피치 B로 형성되어, 일단은 서로 접속되는 동시에, 타단은 더미 활성영역(184) 밖에서 종단하고 있다. 여기에서, 더미 게이트 배선(182)은, 사진제판공정이나, 에칭 공정, 평탄화 공정에 있어서의 조밀차의 영향을 억제하기 위해서, 국소적인 면적율을 일정하게 하도록 삽입된다. 따라서, 제1피치 A와 제2피치 B는 근사하는 것이 바람직하며, 본 실시예에서는 동일하게 형성되어 있다.
이러한 레이아웃에 의해 형성된 웨이퍼상의 마무리는, 게이트가 종단하고 있는 측(상기의 타단)에서 비교하면, 도 5에서 나타내는 바와 같이, 더미 게이트 배선(182)의 부풀어짐은, 게이트 배선(172)의 부풀어짐보다 작아진다. 또한 게이트가 서로 접속되는 측(상기의 일단)의 L자 모양의 굴곡부의 라운딩으로 비교하면, 도 6에서 나타내는 바와 같이, 더미 게이트 배선(182)의 라운딩은, 게이트 배선(172)의 라운딩보다 커지고 있다.
다음에 도 14?도 18을 사용하여, 저정밀도 OPC에 의해 생성된 레이아웃의 일그러짐에 대해서, 고정밀도 OPC에 의해 생성된 레이아웃의 일그러짐과 비교하는 것으로 설명한다.
도 14는, 고정밀한 OPC처리와 일률적으로 바이어스를 주는 저정밀한 OPC처리의 차이를 설명하기 위한 상면도이다. 도 14a에는 설계 레이아웃이, 도 14b, 도 14c 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 OPC후 레이아웃이, 도 14d, 도 14e 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 웨이퍼 마무리가 도시되어 있다.
도 14a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 14b에 도시되는 OPC후 레이아웃으로 보정된다. 도 14b에 도시되는 OPC후 레이아웃은, 도 14d에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 14b에 도시되는 OPC후 레이아웃은, 도 14a에 도시되는 설계 레이아웃에 대하여, 라인 단의 후퇴나 코너부의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐을 미리 예상한 보정을 행하고 있다. 따라서, 도 14d에 도시되는 웨이퍼 마무리에 있어서는, 라인 단의 후퇴나 코너의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐은 작다.
한편, 도 14a에 도시되는 설계 레이아웃은, 라인 단부, 코너부, 근접하는 도형의 효과가 고려되지 않고, 일률적으로 바이어스를 주는 저정밀한 처리를 행했을 경우에는, 도 14c에 도시되는 OPC후 레이아웃으로 보정된다. 도 14c에 도시되는 OPC후 레이아웃은, 도 14e에 나타내는 바와 같이, 웨이퍼 위에 마무리된다.도 14c에 도시되는 OPC후 레이아웃은, 도 14a에 도시되는 설계 레이아웃에 대하여, 일률적으로 바이어스를 주어 폭을 굵게 하고 있을 뿐이다. 따라서, 도 14e에 도시되는 웨이퍼 마무리에 있어서는, 도 14d에 비하여, 라인 단의 후퇴량이 크고, 또한 라인 단의 가로 부풀림양이 적으며, 코너의 라운딩이 크고, 근접하는 도형에 의한 영향 등의 일그러짐이 잔존하고, 선폭도 변동하는 등 CD정밀도가 낮다. 예를 들면 랜덤 로직부에서는 보통 최소선폭을 기준으로 한 몇종류의 선폭을 사용하는 경우가 많지만, 저정밀한 처리를 행한 영역에서는, 선폭이 불규칙하게 변동하게 된다.
도 15는, 고정밀한 OPC처리와 엣지의 분할을 행하지 않고, 엣지의 위치를 고정밀도로 보정하는 저정밀한 OPC처리의 차이를 설명하기 위한 상면도이다. 도 15a에는 설계 레이아웃이, 도 15b, 도 15c 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 OPC후 레이아웃이, 도 15d, 도 15e 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 웨이퍼 마무리가 도시되어 있다.
도 15a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 15b에 도시되는 OPC후 레이아웃으로 보정된다. 도 15b에 도시되는 OPC후 레이아웃은, 도 15d에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 15b에 도시되는 OPC후 레이아웃은, 도 15a에 도시되는 설계 레이아웃에 대하여, 라인 단의 후퇴나 코너부의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐을 미리 예상한 보정을 행하고 있다. 따라서, 도 15d에 도시되는 웨이퍼 마무리에 있어서는, 라인 단의 후퇴나 코너의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐은 작다.
한편, 도 15a에 도시되는 설계 레이아웃은, 엣지의 분할을 행하지 않고, 즉 라인 단, 코너부의 보정을 행하지 않고, 엣지의 위치를 고정밀도로 보정하는 저정밀한 처리가 행해졌을 경우에는, 도 15c에 도시되는 OPC후 레이아웃으로 보정된다.도 15c에 도시되는 OPC후 레이아웃은, 도 15e에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 15c에 도시되는 OPC후 레이아웃은, 도 15a에 도시되는 설계 레이아웃에 대하여, 엣지의 분할을 행하지 않고 엣지의 위치를 고정밀도로 보정하고 있다. 따라서, 도 15e에 도시되는 웨이퍼 마무리에 있어서는, 엣지부의 마무리는 도 15d와 같지만, 도 15d에 비하여, 라인 단의 후퇴량이 크고, 또 라인 단의 가로 부풀림양이 작고, 코너의 라운딩이 큰 등의 일그러짐이 잔존하고 있다.
도 16은, 고정밀한 OPC처리와 엣지의 분할수를 다소 적게 하는 저정밀한 OPC처리의 차이를 설명하기 위한 상면도이다. 도 16a에는 설계 레이아웃이, 도 16b, 도 16c 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 OPC후 레이아웃이, 도 16d, 도 16e 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 웨이퍼 마무리가 도시되어 있다.
도 16a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 16b에 도시되는 OPC후 레이아웃으로 보정된다. 도 16b에 도시되는 OPC후 레이아웃은, 도 16d에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 16b에 도시되는 OPC후 레이아웃은, 도 16a에 도시되는 설계 레이아웃에 대하여, 라인 단의 후퇴나 코너부의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐을 미리 예상한 보정을 행하고 있다. 따라서, 도 16d에 도시되는 웨이퍼 마무리에 있어서는, 라인 단의 후퇴나 코너의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐은 작다.
한편, 도 16a에 도시되는 설계 레이아웃은, 고정밀한 처리에 비해 엣지의 분할수를 다소 적게 하는, 예를 들면 햄머 헤드, 인너 햄머 헤드, 세리프, 인너 세리프 등의 패턴 엣지 코너부의 단수를 줄이거나, 자타(自他)도형의 관점에서 엣지의 분할수를 절감하는 등의 저정밀한 처리가 행해졌을 경우에는, 도 16c에 도시되는 OPC후 레이아웃으로 보정된다. 도 16c에 도시되는 OPC후 레이아웃은, 도 16e에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 16c에 도시되는 OPC후 레이아웃은, 도 16a에 도시되는 설계 레이아웃에 대하여, 다소 적은 분할수로, 라인 단의 후퇴나 코너부의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐을 예상하여 보정을 행하고 있다. 따라서, 도 16e에 도시되는 웨이퍼 마무리에 있어서는, 도 16d에 비하여, 라인 단의 후퇴량이 다소 크고, 또 라인 단의 가로의 부풀림 양이 약간 작고, 코너의 라운딩이 다소 크며, 근접하는 도형에 의한 영향 등의 일그러짐이 잔존하고 있다.
도 17은, 고정밀한 룰베이스 OPC처리와 보정 스펙을 다소 간이화하는(보정시에 분류하는 도형 사이즈의 구분의 저감이나, 코너, 라인 단부의 엣지 분할 단수 저감 등에 의해) 저정밀한 룰베이스 OPC처리의 차이를 설명하기 위한 상면도이다. 도 17a에는 설계 레이아웃이, 도 17b, 도 17c 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 OPC후 레이아웃이, 도 17d, 도 17e 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 웨이퍼 마무리가, 도시되어 있다.
도 17a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 17b에 도시되는 OPC후 레이아웃으로 보정된다. 도 17b에 도시되는 OPC후 레이아웃은, 도 17d에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 17b에 도시되는 OPC후 레이아웃은, 도 17a에 도시되는 설계 레이아웃에 대하여, 라인 단의 후퇴나 코너부의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐을 미리 예상한 보정을 행하고 있다. 따라서, 도 17d에 도시되는 웨이퍼 마무리에 있어서는, 라인 단의 후퇴나 코너의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐은 작다.
한편, 도 17a에 도시되는 설계 레이아웃은, 고정밀한 처리에 비해 보정 스펙을 다소 간이화하는 저정밀한 처리가 행해졌을 경우에는, 도 17c에 도시되는 OPC후 레이아웃으로 보정된다. 도 17c에 도시되는 OPC후 레이아웃은, 도 17e에 도시되는 바와 같이, 웨이퍼 위에 마무리된다. 도 17c에 도시되는 OPC후 레이아웃은, 도 17a에 도시되는 설계 레이아웃에 대하여, 다소 간이화된 보정 스펙으로, 라인 단의 후퇴나 코너부의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐을 미리 예상한 보정을 행하고 있다. 따라서, 도 17e에 도시되는 웨이퍼 마무리에 있어서는, 도 17d에 비하여, 라인 단의 후퇴량이 크고, 또 라인 단의 가로의 부풀림양이 작고, 코너의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐이 잔존하고 있다.
도 18은, 고정밀한 모델 베이스 OPC처리와 임계 스펙을 다소 완화하는(임계값을 낮추는) 저정밀한 모델 베이스 OPC처리의 차이를 설명하기 위한 상면도이다. 도 18a에는 설계 레이아웃이, 도 18b, 도 18c 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 OPC후 레이아웃이, 도 18d, 도 18e 각각에는 고정밀한 OPC처리 및 저정밀한 OPC처리에 의한 웨이퍼 마무리가 도시되어 있다.
도 18a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 18b에 도시되는 OPC후 레이아웃으로 보정된다. 도 18b에 도시되는 OPC후 레이아웃은, 도 18d에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 18b에 도시되는 OPC후 레이아웃은, 도 18a에 도시되는 설계 레이아웃에 대하여, 라인 단의 후퇴나 코너부의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐을 미리 예상한 보정을 행하고 있다. 따라서, 도 18d에 도시되는 웨이퍼 마무리에 있어서는, 라인 단의 후퇴나, 코너의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐은 작다.
한편, 도 18a에 도시되는 설계 레이아웃은, 고정밀한 처리에 비해 임계 스펙을 다소 완화하는 저정밀한 처리가 행해졌을 경우에는, 도 18c에 도시되는 OPC후 레이아웃으로 보정된다. 도 18c에 도시되는 OPC후 레이아웃은, 도 18e에 도시되는 바와 같이, 웨이퍼 위에 마무리된다. 도 18c에 도시되는 OPC후 레이아웃은, 도 18a에 도시되는 설계 레이아웃에 대하여, 다소 완화된 임계 스펙으로, 라인 단의 후퇴나 코너부의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐을 미리 예상한 보정을 행하고 있다. 따라서, 도 18e에 도시되는 웨이퍼 마무리에 있어서는, 도 18d에 비하여, 라인 단의 후퇴나 코너의 라운딩이나 근접하는 도형에 의한 영향 등의 일그러짐은 잔존하지 않지만, 폭이 변동한다. 즉 CD(Critical Dimension ) 정밀도가 낮아지고 있다.
또한, 모델 베이스 OPC에 있어서는, 모델의 정밀도를 낮게 함으로써, CD정밀도는 저하하지만, 시뮬레이션에 필요한 부하를 저감할 수 있으므로, OPC처리에 필요한 시간을 단축하는 것이 가능하게 된다. 모델의 정밀도를 낮게 하는 방법으로서는, 계층처리에서 전개하는 거리를 짧게 하는(소정거리 이내가 동일하면 계층전개하지 않는다), 시뮬레이션으로 고려하는 범위(통상은 시뮬레이션 포인트를 중심으로 한 원의 반경으로 나타낸다)를 작게 하는, 시뮬레이션 포인트수를 감소시키는, 시뮬레이션 포인트 간격을 넓게 하는, 시뮬레이션모델의 식을 간략화하는 등을 들 수 있다. 도 19에, 계층처리에서 전개하는 거리를 라인 단 근방만 짧게 한 예를 도시한다. 도 19a에, 3종류의 설계 레이아웃 예를 도시한다. 레이아웃 1a?3a는, 동일한 형상이다. 레이아웃 1a에 대향하는 도형의 라인 단은 거리 d1이내의 거리에 있고, 레이아웃 2a, 3a에 대향하는 도형은 거리 d1보다 크고 거리 d2이내의 거리에 있다. 계층전개 거리를 거리 d2로 했을 경우, 레이아웃 1a?3a의 OPC결과는 대향하는 도형에 따라 각각 다르고, 도 19b에 도시되는 레이아웃 1b?3b와 같이 되어 정밀도는 높다. 한편, 계층전개 거리를 거리 d1로 한 경우에는, 레이아웃 1a로부터는 대향하는 도형이 고려되는 것에 대해, 레이아웃 2a, 3a에서는 대향하는 도형이 모두 없어 동일한 상황에 주어진다고 하여 처리가 행해진다. 따라서, 도 19c에 나타내는 바와 같이, 레이아웃 1c에서는 레이아웃 1b와 동일한 결과가 되지만, 레이아웃 2c, 3c의 결과는 각각 레이아웃 2b, 3b와 다르고, 레이아웃 2c와 레이아웃 3c는 완전히 동일한 형상이 된다. 레이아웃 2c, 3c의 정밀도는 낮아지지만, 도 19b에 비해 처리를 동일하게 하여 한꺼번에 행하므로, 처리 시간을 짧게 할 수 있다. 또한, 이 거리를, 도형폭, 도형종(엣지, 라인 단 등) 혹은 대향하는 도형폭, 도형종이나 DRC에 의한 분류에 의해 행해도 된다.
또한 전술한 바와 같은 모델 베이스 OPC에 있어서의 복수종류의 저정밀도 처리는, 개별적으로 행해도 되고, 혹은 조합하여 행해도 된다. 또는 DRC의 기본적인 기능을 사용함으로써, 저정밀도 처리를 칩내에서의 위치나 랜덤 로직 영역내의 모듈 마다 전환하여 행해도 된다.
또한 통상, OPC을 행한 후에는, OPC사양이나 OPC처리나 설계 레이아웃에 문제가 없음을 확인하기 위해, OPC후 검증을 행한다. 일반적으로, 모델의 정밀도의 전환은, DRC의 기본적인 기능을 사용함으로써 실시가능하다. 따라서, 임계 스펙뿐만 아니라, DRC 또는 시뮬레이션을 사용한 OPC후 검증에 있어서도, 마찬가지로 스펙을 완화하는 것이 가능하다.
이와 같이, 본 실시예에 따른 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법에 있어서는, 랜덤 로직 회로에 대응하는 랜덤 로직 영역(114)에 있어서, 고정밀한 처리(제1 0PC처리)를 필요로 하는 영역(제1영역)에 관해서는 고정밀한 처리를 행하고, 고정밀한 처리를 필요로 하지 않는 영역(제2영역)에 관해서는 저정밀한 처리(제2 0PC처리)를 행한다. 따라서, 처리 시간을 단축하여 제조 비용을 저감 할 수 있다.
도 1b에 나타내는 바와 같이, 랜덤 로직 영역(114)은, 메모리 영역(112)에 비해 일반적으로 면적이 크고, 또한 레이아웃의 변동이 많다. 실제의 랜덤 로직 회로에 있어서, 더미 게이트에 대응하는 레이아웃에 저정밀한 처리를 행한바, 모든 레이아웃에 고정밀한 처리를 행했을 경우에 비하여, OPC에 필요한 처리 시간을 40％, 메모리 사용량을 60％, 출력 데이터량을 80％, 각각 저감 할 수 있었다.
또한 포토마스크의 형성에 있어서는, 제조 비용의 40％이 마스크 묘화에 따르는 마스크 비용에 기인하고 있다. 따라서, 포토마스크를 사용하여 웨이퍼로의 전사를 행할 경우에 있어서의 제조 비용을 저감하는 것이 가능하게 된다.
또한 상기의 설명에 있어서는, 포토마스크를 사용하여 웨이퍼로의 전사를 행할 경우에 대해 설명했지만, 이에 한정하지 않고, 웨이퍼로의 직접 묘화(직묘)에 있어서 본 발명을 적용해도 좋다. 이 경우에는, OPC후 레이아웃은, 마스크 위가 아닌 직접 묘화장치 내의 기억 수단에 배치된다. 특히, 가변성형 형태의 직접 묘화장치에 있어서는, 묘화시간이 도형의 개수에 비례하므로, 본 발명이 유효하게 된다.
또한 상기의 설명에 있어서는, 설계 레이아웃으로부터 OPC후 레이아웃을 생성할 경우에 대하여 설명했지만, 이에 한정하지 않고, OPC후 레이아웃을 사용하여 마스크 묘화나 웨이퍼로의 직접 묘화를 행할 경우에 대해서 본 발명을 적용해도 좋다. 즉, 묘화를 행할 때에는 마스크나 웨이퍼로의 노광량의 조정이 필요하지만, 고정밀한 처리가 필요한 레이아웃에 대해서는 노광량의 조정을 고정밀도로 행함으로써 제1레이아웃을 생성하고, 저정밀한 처리가 가능한 레이아웃에 대해서는 노광량의 조정을 저정밀도로 함으로써 제2레이아웃을 생성해도 좋다. 이에 따라 더욱 묘화시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
<실시예 2>
실시예 1에 있어서는, 저정밀한 처리가 가능한 레이아웃으로서, 도 12를 사용하여, 도전체층에 포함되는 더미 레이아웃을 추출하는 방법에 대하여 설명했다. 실시예 2에 있어서는, 도전체층 중, 더미 레이아웃 이외의 레이아웃이며, 저정밀한 처리가 가능한 것에 관하여 설명한다.
실시예 1에 있어서 상기한 바와 같이, 트랜지스터로서 동작하는 도전체층은, 활성층과의 겹침을 가지므로, 더미 레이아웃으로서 모든 영역에 저정밀한 처리를 행할 수는 없다. 즉, 도전체층 중 활성층과 겹치는 영역은, 트랜지스터의 게이트에 사용되므로, 이 영역 및 그 근방의 영역에 있어서는, 높은 치수정밀도가 요구된다. 그러나, 도전체층 중 활성층과 겹치는 영역으로부터 떨어진 영역은, 트랜지스터의 게이트로서가 아닌 트랜지스터의 접속에 사용할 수 있으므로, 게이트에 사용되는 영역에 비하여, 요구되는 치수정밀도는 낮다. 따라서, 트랜지스터로서 동작하는 도전체층이라도, 이러한 영역에 대해서는, 저정밀한 처리를 행해도 된다.
도 20은, 고정밀한 처리 및 저정밀한 처리 각각에 대해, 설계 레이아웃, OPC후 레이아웃 및 웨이퍼 마무리를 도시한 도면이다.
도 20a에는 활성층(해칭 부분)의 근방에 L자 모양의 코너(굴곡부)를 가지는 도전체층의 레이아웃이, 도 20b에는 활성층의 근방에 코너를 가지지 않는(활성층으로부터 떨어져서 코너를 가진다) 도전체층의 레이아웃이, 각각 도시되어 있다. 활성층 위에는, 게이트 절연막을 통해 도전체층으로 이루어지는 게이트 전극이 형성되고, 게이트 전극을 끼워 양측에 위치하는 활성층은 각각 소스 영역/드레인 영역이 되어, 트랜지스터를 구성한다. 즉, 도 20a에 도시되는 레이아웃(제1트랜지스터)은, 높은 치수 정밀도가 요구되므로 고정밀한 처리가 필요하게 되지만, 도 20b에 도시되는 레이아웃(제2트랜지스터)은, 높은 치수정밀도를 요구하지 않으므로 고정밀한 처리가 필요하지 않다. 따라서, 도 20b에 나타내는 바와 같이 활성층의 근방에 코너를 가지지 않는(예를 들면 굴곡부로부터 소스 영역까지의 거리가 소정의 임계값보다 크다) 도전체층의 레이아웃을 기존의 DRC툴을 사용해서 추출하여 저정밀한 처리를 함으로써, 처리시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
도 20a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 20c에 도시되는 OPC후 레이아웃으로 보정된다. 도 20c에 도시되는 OPC후 레이아웃은, 도 20e에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 20c에 나타내는 OPC후 레이아웃은, 도 20a에 나타내는 설계 레이아웃에 대하여 코너의 라운딩 일그러짐을 예상한 보정을 행하고 있다. 따라서 도 20e에 나타내는 웨이퍼 마무리에 있어서는 코너의 라운딩의 일그러짐은 적다.
한편, 도 20b에 도시되는 설계 레이아웃은, 저정밀한 처리가 행해졌을 경우에는, 도 20d에 도시되는 OPC후 레이아웃으로 보정된다. 도 20d에 도시되는 OPC후 레이아웃은, 도 20f에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 20d에 도시되는 OPC후 레이아웃은, 도 20b에 도시되는 설계 레이아웃에 대하여, 코너의 라운딩을 예상한 보정을 행하지 않는다. 따라서, 도 20f에 도시되는 웨이퍼 마무리에 있어서는, 도 20e에 비하여, 코너의 라운딩의 일그러짐이 약간 잔존하고 있다. 즉, 코너의 내경(및 외경)은, 도 20e에서는, 도 20f보다 작아진다(내경 x <내경 y). 또한 L자 모양의 코너에 한정되지 않고, T자 모양의 코너나, 배선보다 굵은 패드를 가지는 패턴에 있어서도, 마찬가지로, 저정밀한 처리에 의해 내경 및 외경이 커진다.
즉, 본 실시예에 있어서는, 도 20a에 나타내는 바와 같은 활성층의 근방에 코너를 가지는 도전체층의 레이아웃에 대해서는, 높은 치수정밀도가 요구되므로 고정밀한 처리를 행한다. 또한 도 20b에 나타내는 바와 같은 활성층의 근방에 코너를 가지지 않는 도전체층의 레이아웃에 대해서는, 높은 치수정밀도가 요구되지 않기 때문에 저정밀한 처리를 행한다.
또한, 도 20f에는, 점선으로, 활성층이 코너의 근방에 형성되었을 경우에 대해서 도시되어 있다. 이러한 경우에는, 코너의 라운딩의 일그러짐에 의해 활성층과 도전체의 겹침 면적(게이트 치수)이 증가하므로, 트랜지스터 특성의 변동의 원인이 되므로, 저정밀한 처리를 행하는 것은 적절하지 않음을 알았다.
이와 같이, 본 실시예에 따른 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법에서는, 도전체층 중 활성층과 겹치는 영역 및 그 근방의 영역에 있어서는 고정밀한 처리를 행하고, 도전체층 중 활성층과 겹치는 영역으로부터 떨어진 영역에 있어서는 저정밀한 처리를 행한다. 따라서, 실시예 1과 마찬가지로, 처리 시간을 단축하여 제조 비용을 저감 할 수 있다는 효과를 나타낸다.
또한, 이와 같이 제조된 IC장치는, 활성층 및 그 근방의 영역에 있어서는 CD정밀도가 높고 활성층으로부터 소정의 거리 떨어진 영역에 있어서는 CD정밀도가 낮다는 특징을 가진다.
또한 CD정밀도는, 도전체층의 폭에 의존하므로, 같은 정밀도로 처리를 행하는 경우에 있어서도, 굵은 폭을 가지는 도전체층에 있어서 허용되는 오차는 비교적 크고, 자세한 폭을 가지는 도전체층에 있어서 허용되는 오차는 비교적 작다. 따라서, 같은 정밀도로 처리를 행하는 경우에 있어서도, 폭이 다른 복수의 도전체층에 대해서는, 다른 처리를 행해도 된다.
<실시예 3>
실시예 1?2에 있어서는, 저정밀한 처리가 가능한 레이아웃으로서, 도 12 및 도 20을 사용하여, 도전체층 중 저정밀한 처리가 가능한 영역에 대하여 설명했다. 실시예 3에 있어서는, 활성층 중, 저정밀한 처리가 가능한 영역에 관하여 설명한다.
활성층 중 콘택이 형성되는 영역은, 트랜지스터로서 이용되므로, 높은 치수정밀도가 요구되는 경우가 있다. 그러나, 활성층 중 콘택이 형성되지 않는 영역은, 트랜지스터로서 사용되지 않고, 더미 레이아웃이나, 저항, 용량, 다이오드 등에 이용되므로, 요구되는 치수정밀도는 낮다. 따라서, 이러한 영역에 대해서도, 저정밀한 처리를 행해도 된다.
도 21은, 고정밀한 처리 및 저정밀한 처리 각각에 대해서, 설계 레이아웃, OPC후 레이아웃 및 웨이퍼 마무리를 도시한 도면이다.
도 21a에는 콘택(굵은선 부분)이 형성된 활성층(해칭 부분)의 레이아웃이, 도 21b에는 콘택이 형성되지 않는 활성층의 레이아웃이, 각각 도시되어 있다. 즉, 도 21a에 도시되는 레이아웃은, 높은 치수정밀도가 요구되므로 고정밀한 처리가 필요하게 되지만, 도 21b에 도시되는 레이아웃은, 높은 치수정밀도가 요구되지 않으므로 고정밀한 처리가 필요하지 않다. 따라서, 도 21b에 나타내는 바와 같이 콘택이 형성되지 않는 활성층의 레이아웃을 기존의 DRC툴을 사용해서 추출하여 저정밀한 처리를 행함으로써, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
도 21a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 21c에 도시되는 OPC후 레이아웃으로 보정된다. 도 21c에 도시되는 OPC후 레이아웃은, 도 21e에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 21c에 도시되는 OPC후 레이아웃은, 도 21a에 도시되는 설계 레이아웃에 대하여, 코너의 라운딩 및 엣지 어긋남의 왜곡을 미리 예상한 보정을 행하고 있다. 따라서, 도 21e에 도시되는 웨이퍼 마무리에 있어서는, 코너의 라운딩 및 엣지의 어긋남의 왜곡양은 작다.
한편, 도 21b에 도시되는 설계 레이아웃은, 저정밀한 처리가 행해졌을 경우에는, 도 21d에 도시되는 OPC후 레이아웃으로 보정된다. 도 21d에 도시되는 OPC후 레이아웃은, 도 21f에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 21d에 도시되는 OPC후 레이아웃은, 도 21b에 도시되는 설계 레이아웃에 대하여, 코너의 라운딩의 일그러짐을 미리 예상한 보정을 행하지 않는다. 따라서, 도 21f에 도시되는 웨이퍼 마무리에 있어서는, 도 21e에 비하여, 코너의 라운딩 및 엣지의 어긋남의 왜곡이 약간 잔존하고 있다.
따라서, 도 21b에 나타내는 바와 같은 콘택이 형성되지 않는 활성층의 레이아웃에 대해서는 높은 치수정밀도가 요구되지 않으므로, 이러한 레이아웃에 대해서는 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감할 수 있다.
또한, 이와 같이 제조된 IC장치는, 콘택이 형성되는 활성층에 있어서는 CD정밀도가 높고 콘택이 형성되지 않는 활성층에 있어서는 CD정밀도가 낮다는 특징을 가진다.
또한 활성층 중 도전체층과 겹치는 영역은, 트랜지스터의 게이트에 사용되므로, 높은 치수정밀도가 요구된다. 그러나, 활성층 중 도전체층과 겹치지 않는 영역은, 게이트에 사용되는 영역에 비하여, 요구되는 치수정밀도는 낮다. 따라서, 이러한 영영역에 관해서도, 저정밀한 처리를 행해도 된다.
도 22는, 고정밀한 처리 및 저정밀한 처리 각각에 대해서, 설계 레이아웃, OPC후 레이아웃 및 웨이퍼 마무리를 도시한 도면이다.
도 22a에는 도전체층의 근방에 코너를 가지는(바꿔 말하면, 코너의 근방에 도전체층이 형성된) 활성층(해칭 부분)의 레이아웃이, 도 22b에는 코너의 근방에 도전체층을 가지지 않는 활성층의 레이아웃이, 각각 도시되어 있다. 즉, 도 22a에 도시되는 레이아웃은, 높은 치수정밀도가 요구되므로 고정밀한 처리가 필요하게 되지만, 도 22b에 도시되는 레이아웃은, 높은 치수정밀도를 요구하지 않기 때문에 고정밀한 처리가 필요하지 않다. 따라서, 도 22b에 나타내는 바와 같이 코너의 근방에 도전체층과의 겹침을 가지지 않는 활성층의 레이아웃을 기존의 DRC툴을 사용해서 추출하여 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
도 22a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 22c에 도시되는 OPC후 레이아웃으로 보정된다. 도 22c에 도시되는 OPC후 레이아웃은, 도 22e에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 22c에 도시되는 OPC후 레이아웃은, 도 22a에 도시되는 설계 레이아웃에 대하여, 코너의 라운딩 및 도전체층과 교차하지 않는 엣지의 어긋남의 왜곡을 미리 예상한 보정을 행하고 있다. 따라서, 도 22e에 도시되는 웨이퍼 마무리에 있어서는, 코너의 라운딩 및 도전체층과 교차하지 않는 엣지의 어긋남의 왜곡은 작다.
한편, 도 22b에 도시되는 설계 레이아웃은, 저정밀한 처리가 행해졌을 경우에는, 도 22d에 도시되는 OPC후 레이아웃으로 보정된다 .도 22d에 도시되는 OPC후 레이아웃은, 도 22f에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 22d에 도시되는 OPC후 레이아웃은, 도 22b에 도시되는 설계 레이아웃에 대하여, 코너의 라운딩 및 엣지 어긋남의 왜곡을 미리 예상한 보정을 행하고 있지 않다. 따라서, 도 22f에 도시되는 웨이퍼 마무리에 있어서는, 도 22e에 비하여, 코너의 라운딩 및 엣지 어긋남의 왜곡이 약간 잔존하고 있다.
따라서, 도 22b에 나타내는 바와 같은 도전체층이 코너의 근방에 형성되지 않는 활성층의 레이아웃에 대해서는 높은 치수정밀도가 요구되지 않으므로, 이러한 레이아웃에 대해서는 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감할 수 있다.
또한, 도 22f에는, 점선으로 코너의 근방에 도전체층이 형성되었을 경우에 대해 도시하고 있다. 이러한 경우에는, 코너의 라운딩의 일그러짐에 의해 활성층과 도전체와의 겹침 면적(게이트 치수)이 증가하므로, 트랜지스터 특성의 변동의 원인이 되므로, 저정밀한 처리를 행하는 것은 적절하지 않음을 알 수 있다.
또한, 이와 같이 제조된 IC장치는, 도전체층이 코너의 근방에 형성되는 활성층에 있어서는 CD정밀도가 높고 도전체층이 코너의 근방에 형성되지 않는 활성층(코너가 도전체층으로부터 소정의 거리 떨어진 활성층)에 있어서는 CD정밀도가 낮다는 특징을 가진다.
또한 요구되는 CD정밀도는, 도전체층의 폭에 의존하므로, 같은 정밀도로 처리를 행하는 경우에 있어서도, 굵은 폭을 가지는 도전체층에 있어서 허용되는 오차는 비교적 크고, 가는 폭을 가지는 도전체층에 있어서 허용되는 오차는 비교적 작다. 따라서, 같은 정밀도로 처리를 행하는 경우에 있어서도, 폭이 다른 복수의 도전체층의 근방에 각각 형성된 복수의 활성층에 대해서는, 다른 처리를 행해도 된다.
이와 같이, 본 실시예에 따른 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법에서는, 활성층 중 트랜지스터의 게이트에 사용되는 영역에 있어서는 고정밀한 처리를 행하고, 활성층 중 트랜지스터의 게이트에 사용되지 않는 영역에 있어서는 저정밀한 처리를 행한다. 따라서, 실시예 1?2와 같이, 처리 시간을 단축하여 제조 비용을 저감 할 수 있다는 효과를 나타낸다.
<실시예 4>
실시예 3에 있어서는, 저정밀한 처리가 가능한 레이아웃으로서, 도 21 및 도 22를 사용하여, 활성층 중 저정밀한 처리가 가능한 영역에 대하여 설명했다. 실시예 4에 있어서는, 배선층(배선 영역) 중, 저정밀한 처리가 가능한 영역에 대하여 설명한다.
배선층 중 콘택 또는 비어(이하에서는 이것들을 한꺼번에 홀층(홀 영역)이라고 부른다)가 형성되는 영역은, 배선으로서 이용되므로, 높은 치수정밀도가 요구된다. 그러나, 배선층 중 홀층이 형성되지 않는 영역은, 배선으로서 이용되지 않기 때문에, 요구되는 치수정밀도는 낮다. 따라서, 이러한 영역에 대해서도, 저정밀한 처리를 행해도 된다.
도 23은, 고정밀한 처리 및 저정밀한 처리 각각에 대해서, 설계 레이아웃, OPC후 레이아웃 및 웨이퍼 마무리를 도시한 도면이다.
도 23a에는 홀층(굵은선 부분)이 형성된 배선층의 레이아웃이, 도 23b에는 홀층이 형성되지 않은 배선층의 레이아웃이, 각각 도시되어 있다. 즉, 도 23a에 도시되는 레이아웃은, 높은 치수정밀도가 요구되므로 고정밀한 처리가 필요하게 되지만, 도 23b에 도시되는 레이아웃은, 높은 치수정밀도를 요구하지 않기 때문에 고정밀한 처리가 필요하지 않다. 따라서, 도 23b에 나타내는 바와 같이 홀층이 형성되지 않는 배선층의 레이아웃을 기존의 DRC툴을 사용해서 추출하여 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
도 23a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 23c에 도시되는 OPC후 레이아웃으로 보정된다. 도 23c에 도시되는 OPC후 레이아웃은, 도 23e에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 23c에 도시되는 OPC후 레이아웃은, 도 23a에 도시되는 설계 레이아웃에 대하여, 코너의 라운딩, 라인 단의 후퇴 및 엣지 어긋남의 왜곡을 미리 예상한 보정을 행하고 있다. 따라서, 도 23e에 도시되는 웨이퍼 마무리에 있어서는, 코너의 라운딩 및 엣지 어긋남의 왜곡은 작다.
한편, 도 23b에 도시되는 설계 레이아웃은, 저정밀한 처리가 행해졌을 경우에는, 도 23d에 도시되는 OPC후 레이아웃으로 보정된다. 도 23d에 도시되는 OPC후 레이아웃은, 도 23f에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 23d에 도시되는 OPC후 레이아웃은, 도 23b에 도시되는 설계 레이아웃에 대하여, 코너의 라운딩 및 엣지 어긋남의 왜곡을 미리 예상한 보정을 행하고 있지 않다. 따라서, 도 23f에 도시되는 웨이퍼 마무리에 있어서는, 도 23e에 비하여, 코너의 라운딩 및 엣지 어긋남의 왜곡이 약간 잔존하고 있다.
이와 같이, 본 실시예에 따른 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법에서는, 배선층 중 배선에 사용되는 영역에 있어서는 고정밀한 처리를 행하고, 배선층 중 배선에 사용되지 않는 영역에 있어서는 저정밀한 처리를 행한다. 따라서, 실시예 1?3과 마찬가지로, 처리 시간을 단축하여 제조 비용을 저감할 수 있는 효과를 나타낸다.
또한, 이와 같이 제조된 IC장치는, 홀층이 형성된 배선층에 있어서는 CD정밀도가 높고 홀층이 형성되지 않는 배선층에 있어서는 CD정밀도가 낮다는 특징을 가진다.
또한 홀층이 형성된 배선층이라도, 항상 드레인 전위 Vdd 또는 콜렉터 전위Vcc에 고정되는 배선층이나, 홀층을 경유하여 다른 배선층에 접속되지 않는 배선층은, 다른 배선층에 비해 요구되는 정밀도가 낮다. 이러한 배선층에 대해서는, 저정밀한 처리를 함으로써, 더욱 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
또한 CD정밀도는, 배선층의 폭에 의존하므로, 같은 정밀도로 처리를 행하는 경우에 있어서도, 굵은 폭을 가지는 배선층에 있어서 허용되는 오차는 비교적 크고, 자세한 폭을 가지는 배선층에 있어서 허용되는 오차는 비교적 작다. 따라서, 같은 정밀도로 처리를 행하는 경우에 있어서도, 폭이 다른 복수의 배선층에 대해서는, 다른 처리를 행해도 된다.
또한 실시예 2와 마찬가지로, 배선층 중 홀층과 겹치는 영역 및 그 근방의 영역에 있어서는 고정밀한 처리를 행하고, 배선층 중 홀층과 겹치는 영역으로부터 떨어진 영역에 있어서는 저정밀한 처리를 행해도 된다. 이와 같이 제조된 IC장치는, 배선층 중 홀층과 겹치는 영역 및 그 근방의 영역에 있어서는 CD정밀도가 높고 배선층 중 홀층과 겹치는 영역으로부터 떨어진 영역에 있어서는 CD정밀도가 낮다는 특징을 가진다. 즉, 배선층 중 홀층과 겹치는 영역 및 그 근방의 영역에 있어서는, 라인 단의 연장량이 충분히 커서 매치봉의 선단과 같은 형상이 되어, 배선층 중 홀층과 겹치는 영역으로부터 떨어진 영역에 있어서는, 라인 단의 가로의 연장량이 작고 다소 뾰족한 형상이 된다.
<실시예 5>
실시예 4에 있어서는, 저정밀한 처리가 가능한 레이아웃으로서, 도 23을 사용하여, 배선층 중 저정밀한 처리가 가능한 영역에 대하여 설명했다. 실시예 5에 있어서는, 홀층 중, 저정밀한 처리가 가능한 영역에 대하여 설명한다.
홀층 중 배선이 형성되는 영역은, 다른 층에 접속되므로, 높은 치수정밀도가 요구된다. 그러나, 홀층 중 배선층이 형성되지 않는 영역은, 다른 층에 접속되지 않기 때문에, 요구되는 치수정밀도는 낮다. 따라서, 이러한 영역에 대해서도, 저정밀한 처리를 행해도 된다.
도 24는, 고정밀한 처리 및 저정밀한 처리 각각에 대해, 설계 레이아웃, OPC 후 레이아웃 및 웨이퍼 마무리를 도시한 도면이다.
도 24a에는 배선층이 형성된 홀층(굵은선 부분)의 레이아웃이, 도 24b에는 배선층이 형성되지 않는 홀층의 레이아웃이, 각각 도시되어 있다. 즉, 도 24a에 도시되는 레이아웃은, 높은 치수정밀도가 요구되므로 고정밀한 처리가 필요하게 되지만, 도 24b에 도시되는 레이아웃은, 높은 치수정밀도가 요구되지 않기 때문에 고정밀한 처리가 필요하지 않다. 따라서, 도 24b에 나타내는 바와 같이 배선층이 형성되지 않는 홀층의 레이아웃을 기존의 DRC툴을 사용해서 추출하여 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
도 24a에 도시되는 설계 레이아웃은, 고정밀한 처리가 행해졌을 경우에는, 도 24c에 도시되는 OPC후 레이아웃으로 보정된다. 도 24c에 도시되는 OPC후 레이아웃은, 도 24e에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 24c에 도시되는 OPC후 레이아웃은, 도 24a에 도시되는 설계 레이아웃에 대하여, 엣지 위치의 어긋남을 미리 예상한 보정을 행하고 있다. 따라서, 도 24e에 도시되는 웨이퍼 마무리에 있어서는, 거의 원형 모양으로 되어 있으며, 엣지 위치의 왜곡은 작다.
한편, 도 24b에 도시되는 설계 레이아웃은, 저정밀한 처리가 행해졌을 경우에는, 도 24d에 도시되는 OPC후 레이아웃으로 보정된다. 도 24d에 도시되는 OPC후 레이아웃은, 도 24f에 나타내는 바와 같이, 웨이퍼 위에 마무리된다. 도 24d에 도시되는 OPC후 레이아웃은, 도 24b에 도시되는 설계 레이아웃에 대하여, 엣지 위치의 어긋남을 미리 예상한 보정을 행하고 있지 않다. 따라서, 도 24f에 도시되는 웨이퍼 마무리에 있어서는, 도 24e에 비하여, 엣지 위치의 어긋남이 약간 잔존하고 있다(완전 원형 형상이 아닌 타원 형상에 가깝다).
이와 같이, 본 실시예에 따른 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법에서는, 홀층 중 배선층이 형성된 영역에 있어서는 고정밀한 처리를 행하고, 홀층 중 배선층이 형성되지 않는 영역에 있어서는 저정밀한 처리를 행한다. 따라서, 실시예 1?4와 마찬가지로, 처리 시간을 단축하여 제조 비용을 저감 할 수 있다는 효과를 나타낸다.
또한, 이와 같이 제조된 IC장치는, 배선층이 형성된 홀층에 있어서는 CD정밀도가 높고 배선층이 형성되지 않는 홀층에 있어서는 CD정밀도가 낮다는 특징을 가진다. 즉, 배선층이 형성된 홀층에 있어서는, 레이아웃 형상의 진원도(眞圓度)가 높아지고, 배선층이 형성되지 않는 홀층에 있어서는, 레이아웃 형상의 진원도가 낮아진다.
또한 배선층이 형성된 홀층이라도, 거의 일정 전위에 고정되는(서로 거의 동전위다) 홀층의 개수가 소정거리 이내에 복수 있을 경우에는, 배선층이 형성된 다른 홀층에 비하여 요구되는 정밀도가 낮다. 따라서, 배선층이 형성된 홀층이라도 소정거리 이내에 있는, 거의 일정 전위에 고정되는 홀층의 수가 소정의 임계값보다 많을 경우에는, 저정밀한 처리를 함으로써, 더욱 더한 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다. 또한 마찬가지로, 이러한 홀층의 근방에 있는 배선층에 대해서도, 비교적 요구 정밀도가 낮기 때문에, 소정거리 이내에 있는, 거의 일정 전위에 고정되는 홀층의 수가 소정의 임계값보다 많을 경우, 그것으로부터 별도로 정하는 소정의 거리 이내에 있는 배선층의 OPC정밀도를 낮게 함으로써, 처리 시간의 단축 및 제조 비용의 저감이 가능하다. 예를 들면 도 25a에 도시되는 배선층은, 거의 일정 전위에 고정되는 여러개의 홀층이, 인접하는 홀층과 소정의 거리 이내가 되도록 배치되어 있고, 라인 단의 후퇴나 코너 라운딩 등의 일그러짐이 커지고, 일부의 홀층이 일탈된 경우에도, 다른 홀층에서 보완할 수 있기 때문에, 저정밀한 처리를 행하는 것이 가능하다. 한편, 도 25b에 도시되는 배선층은, 여러개의 각 홀층이 소정의 거리이상에 떨어져서 콘택 해야 할 위치에 고립하여 배치되어 있기 때문에, 고정밀한 처리가 필요하게 된다.
*또한 CD정밀도는, 홀층의 면적에 의존하므로, 같은 정밀도로 처리를 행할 경우에 있어서도, 큰 면적을 가지는 홀층에 있어서 허용되는 오차는 비교적 크고, 작은 면적을 가지는 홀층에 있어서 허용되는 오차는 비교적 작다. 따라서, 같은 정밀도로 처리를 행하는 경우에 있어서도, 면적이 다른 복수의 홀층에 대해서는, 다른 처리를 행해도 된다.
이상과 같이, 실시예 1?5에 있어서는, OPC처리하는 대상의 레이아웃의 층에 대하여, 관계되는 다른 층을 참조함으로써, 저정밀도의 OPC처리가 가능한 레이아웃을 추출하는 것에 특징이 있다.
<실시예 6>
실시예 1?5에 있어서는, DRC의 기본적인 기능을 사용함으로써 처리 정밀도를 낮게 하는 방법에 대하여 설명했다. 실시예 6에 있어서는, 서로 유사한 형상을 가지는 복수종류의 설계 패턴을 1종류의 OPC후 패턴에 구비(머지 한다)함으로써 처리 정밀도를 낮게 하는 방법에 대하여 설명한다.
도 26은, 본 실시예에 따른 반도체의 제조 방법을 나타내는 상면도이다.
도 26a에 도시되는 OPC후 레이아웃은, OPC후 패턴 201?204로 구성되어 있다. OPC후 패턴 201?204는, 각각, 콘택용 패드에 대응하는 패턴으로 이루어지는 부분 211?214를 구비하고 있다. 부분 211, 213, 214는, 서로 동일한 폭을 갖고있지만, 부분 212는, 부분 211, 213, 214와는 다른 폭을 갖고있다. 또한 OPC후 패턴 201, 203, 204는, 각각, 부분 211, 213, 214가 설치된 위치가 약간 다르다.
도 26a에 있어서, OPC후 패턴 201, 203, 204는, 부분 211, 213, 214가 설치되는 위치가 약간 다르지만 동일한 폭을 갖고있으므로, 유사 형상 및 시뮬레이션 결과를 가진다고 생각할 수 있다. 한편, OPC후 패턴 202는, 부분 211, 213, 214와는 다른 폭을 가지는 부분 212를 구비하므로, OPC후 패턴 201, 203, 204와는 다른 형상 및 시뮬레이션 결과를 가진다고 생각할 수 있다.
도 26b에 도시되는 OPC후 레이아웃은, OPC후 패턴 201a?202a로 구성되어 있다. 즉, 저정밀한 OPC처리에 의해, 도 26a에 도시되는 OPC후 패턴 201, 203, 204는, 서로 유사한 형상을 가지므로, OPC후 패턴 201로부터 얻어지는 1종류의 OPC후 패턴 201a에 머지하여 보정되고, 도 26a에 도시되는 OPC후 패턴 202는, OPC후 패턴 201, 203, 204와는 다른 형상을 가지므로, OPC후 패턴 201a와는 다른 OPC후 패턴 202a로 보정된다. 즉, 도 26에 있어서, OPC후 패턴 201 중 부분 211등을 제외한 영역은 본 발명에 따른 제1부분으로서 기능하고, 부분 211등은 본 발명에 따른 제2부분으로서 기능한다.
도 27은, 본 실시예에 따른 OPC의 처리 방법을 나타내는 플로챠트이다. 도 27은, 도 7에 도시되는 플로챠트에 있어서, 스텝 S3과 스텝 S4 사이에, 스텝 S3-2?S3?4를 행하는 것이다.
스텝 S3-2에 있어서는, 스텝 S3에 있어서의 설정 처리 및 보정 처리에서 얻어진 복수종류의 저정밀한 OPC후 패턴 각각에 대해 차분을 산출한다. 이 차분은, 레이아웃의 형상 또는 시뮬레이션 결과에 근거하여 산출된다.
다음에 스텝 S3-3으로 진행하여, 스텝 S3-2에 있어서 산출된 차분을 소정의 임계값과 비교함으로써, 복수종류의 저정밀한 OPC후 패턴이 서로 유사하고 있는 지를 판정한다.
다음에 스텝 S3-4로 진행하여, 스텝 S3-3에 있어서 판정된 결과에 근거하여, 유사한 복수종류의 OPC후 패턴을 1종류의 OPC후 패턴으로 머지한다. 이에 따라 유사한 복수종류의 OPC후 패턴을 1종류의 OPC후 패턴으로 머지하는 것이 가능하게 된다.
상기에 있어서는, OPC후 패턴 201, 203, 204가, OPC후 패턴 201로부터 얻어지는 OPC후 패턴 201a로 머지되는 경우에 대하여 설명했지만, OPC후 패턴 201로부터 얻어지는 OPC후 패턴 201a에 한정하지 않고, OPC후 패턴 203 또는 OPC후 패턴 204로부터 얻어지는 OPC후 패턴으로 머지 되어도 된다. 즉, 복수종류의 OPC후 패턴 중 어느 것을 선택할지는 임의이며, 또는, OPC후 패턴 201?204에서 얻어지는 패턴에 한정하지 않고, 미리 등록해 둔 소정의 패턴을 사용해도 된다. 이 때, 예를 들면 시뮬레이션 결과가 바람직한 것(폭이 타겟 값에 가깝고, 마진이 큰 등)이나, 후단의 공정에서 처리가 용이한 것이나, 정점수가 적은 것이나, 분할후의 도형수가 적어지는 것으로 선택함으로써, 처리 시간을 단축하거나 제조 비용을 저감하는 것이 가능하게 된다.
이와 같이, 본 실시예에 따른 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법에서는, 서로 유사한 형상을 가지는 복수종류의 설계 패턴을 1종류의 OPC후 패턴으로 머지함으로써, 처리 정밀도를 낮게 하고 있다. 따라서, 실시예 1의 효과에 더하여, OPC후 레이아웃의 변동 수를 저감함으로써, OPC후 레이아웃의 등록에 따르는 처리 시간을 단축하여 제조 비용을 저감할 수 있다는 효과를 나타낸다. 특히 셀 프로젝션을 사용한 직접 묘화에 있어서 일괄 묘화가능한 형상으로 머지 했을 경우, 유효하다.
또한, 이와 같이 제조된 IC장치는, 동일한 형상을 가지는 여러개의 패턴에 있어서의 CD정밀도가 낮다는 특징을 가진다.
또한 상기에 있어서는, 콘택용 패드에 대응하는 패턴으로 이루어지는 부분 211?214의 폭을 사용하여 유사를 판단하는 경우에 대하여 설명했지만, 부분 211?214의 폭에 한정하지 않고, 다른 부분의 사이즈를 사용해도 된다.
<실시예 7>
실시예 6에 있어서는, 서로 유사한 형상을 가지는 복수종류의 설계 패턴을 1종류의 OPC후 패턴으로 머지함으로써 처리 정밀도를 낮게 하는 방법에 대하여 설명했다. 그러나, 실시예 6에 있어서는, 서로 유사한 형상을 가지는 복수종류의 설계 패턴 모두에 OPC처리를 행한 후에 머지 하므로, 마스크 묘화시간은 단축할 수 있어도, OPC처리에 따르는 부하는 그다지 저감할 수 없는 경우가 있다. 실시예 7에 있어서는, OPC처리에 따르는 부하를 저감하면서 처리 정밀도를 낮게 하는 방법에 대하여 설명한다.
도 28은, 본 실시예에 따른 반도체의 제조 방법을 나타내는 상면도이다.
도 28a에 도시되는 설계 레이아웃에 있어서는, 설계 셀 301은, 설계 셀 302?305로 둘러싸여 있다. 즉, 설계 셀 301 위에는 설계 셀 302가, 설계 셀301 아래에는 설계 셀 303이, 설계 셀 301의 왼쪽에는 설계 셀 304가, 설계 셀 301의 오른쪽에는 설계 셀 305가 각각 배치되어 있다. 설계 셀 301?305는, 각각, 여러개의 설계 레이아웃을 포함하고, 랜덤 로직 회로에 있어서의 범용적인 소정의 회로(AND회로 등)를 구성하고 있다. 또한 도 28a에 나타내는 바와 같이, 이들의 설계 셀은, 셀의 종류마다 다른 폭과 셀의 종류에 관계없이 동일한 높이를 갖고 있다.
일반적으로, 설계 레이아웃의 관리용 데이타베이스(라이브러리)에는, 각 설계 셀이 가지는 셀 명(회로명) 및 각 설계 셀이 가지는 4개의 정점의 좌표가 등록되어 있다. 따라서, 이 라이브러리를 참조함으로써, 설계 셀 301?305 각각의 셀 명 및 이것들의 위치 관계를 구하는 것이 가능하게 된다. 이하에서는, 예를 들면 설계 셀 301이 더미 레이아웃만으로 이루어지는 또는 셀 주위의 경계부의 요구 정밀도가 낮은 레이아웃으로 이루어지는 경우에 대하여 설명한다.
도 28a에 나타내는 바와 같이, 더미 레이아웃만으로 이루어지는 또는 셀 주위의 경계부의 요구 정밀도가 낮은 레이아웃으로 이루어지는 설계 셀 301을, 각각 소정의 회로로 이루어지는 설계 셀 302?305가 둘러싸도록 배치된 경우에 있어서는, 설계 셀 301?305의 종류(회로)에 따라서는, 설계 셀 301 전체 또는 셀 주위의 경계부에는 고정밀한 처리는 불필요하게 된다. 이러한 경우에 있어서는, 설계 셀 301 전체 또는 셀 주위의 경계부에 저정밀한 처리를 함으로써, 처리 시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다. 도 28b에는, 또한 설계 셀 301에 대하여, 그 전체 또는 가장자리부분만 저정밀한 처리를 실시한 OPC후 셀 301a로 치환하고, 설계 셀 302?305를 포함하는 다른 설계 셀에 대해서는, 설계 셀 301과의 경계부를 제외하고 고정밀한 처리를 함으로써 OPC후 셀 301a?305a를 포함하는 OPC후 셀을 생성하는 경우가 도시되어 있다.
이 때, 설계 셀 301에 대해서는, 셀내의 폴리곤 정보를 바탕으로 도형연산이나 시뮬레이션을 행하여 OPC후 레이아웃을 구해도 되거나 또는 미리 준비해 둔 설계 셀 301안의 레이아웃에 대응하는 OPC후 레이아웃을 그대로 사용해도 된다. 미리 준비해 둔 OPC후 레이아웃으로 그대로 치환함으로써, 설계 셀 301안의 폴리곤 정보를 바탕으로 도형연산이나 시뮬레이션을 행할 필요가 없어지므로, 더욱 처리시간을 단축하여 제조 비용을 저감하는 것이 가능하게 된다.
또한 설계 셀 301?305는, 셀의 종류마다 다른 폭을 가질 수 있으므로, 예를 들면 설계 셀 301의 폭이 클 경우 등에는, 설계 셀 301의 상하에, 설계 302?303이외에도 설계 셀이 배치되는 경우가 있을 수 있다. 이러한 경우에는, 설계 셀 301의 상하에 배치되는 모든 설계 셀의 셀 명 및 위치를 이용해도 되고 또는 주요한 설계 셀의 셀 명 및 위치만을 사용해도 된다.
도 29는, 본 실시예에 따른 OPC의 처리 방법을 나타내는 플로챠트이다. 도 29는, 도 7에 도시되는 플로챠트에 있어서, 스텝 S1과 스텝 S2 사이에 스텝 S1-1?S1-2를 행하는 동시에, 스텝 S2와 스텝 S4 사이에 스텝 S3에 병렬하여 스텝 S2-1?S2-2를 행하는 것이다.
스텝 S1-1에 있어서는, 저정밀도 셀 참조 정보를 추출하여, 설계 셀 301의 정보를 구한다. 스텝 S1-2에 있어서는, 스텝 S1에 있어서 라이브러리에 등록된 설계 레이아웃을 사용하여, 설계 셀 301 및 그 주변의 설계 셀 302?305의 정보(셀 명 및 정점의 설계 셀 301에 대한 상대 좌표)를 구한다.
다음에 스텝 S2로 진행하여, 스텝 S1에 있어서 입력된 설계 레이아웃을, OPC에 요구되는 정밀도에 따라 분류한다. 이에 따라 요구되는 정밀도가 낮은 저정밀도 패턴과 요구되는 정밀도가 높은 고정밀도 패턴으로 분류가 행해진다. 여기에서는, 스텝 S1-1에서 구해진 정보에 의해, 설계 셀 302?305로 둘러싸인 설계 셀 301의 셀 참조 정보는 치환 대상으로 분류된다.
다음에 스텝 S2-1로 진행하여, 스텝 S1-2에서 구해진 정보를 사용하여 라이브러리를 검색함으로써, 미리 등록된 설계 셀 301에 대응하는 OPC후 셀 301a에 관한 정보(셀 명 및 폴리곤 정보를 포함한다)를 구한다.
다음에 스텝 S2-2로 진행하여, 설계 셀 301을, 스텝 S2-1에서 구해진 OPC후 셀 301a로 치환한다. 이에 따라 설계 셀 301안의 폴리곤 정보를 바탕으로 도형연산이나 시뮬레이션을 행하지 않고, 설계 셀 301로부터 OPC후 셀 301a를 구할 수 있다.
또한, 스텝 S2-1?S2-2에 있어서의 처리는, 스텝 S3에 있어서의 저정밀한 처리와는 영향을 서로 주지 않지만, 스텝 S4에 있어서의 고정밀한 처리에는 영향을 준다. 따라서, 스텝 S3은, 스텝 S2-1?스텝 S2-2에 병렬하여 배치되지만, 스텝 S4는, 스텝 S2-2 및 스텝 S3의 후단에 배치되어 있다.
이와 같이, 본 실시예에 따른 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법에 있어서는, 설계 셀 자신과 설계 셀의 주위에 배치된 설계 셀의 종류에 따라, 저정밀한 처리를 행하는 것이 가능한 지의 분류를 행한다. 그리고, 저정밀한 처리가 가능할 경우에는, 미리 등록된 OPC후 레이아웃으로의 치환에 의해, 설계 셀로부터 OPC후 레이아웃을 구한다. 따라서, 도형연산이나 시뮬레이션을 행하지 않으므로, 실시예 6의 효과에 더하여, OPC처리에 따르는 부하를 저감할 수 있음과 동시에 보다 고속으로 처리할 수 있다는 효과를 나타낸다.
또한, 상기에 있어서는, 설계 셀 301의 상하 좌우에 배치된 설계 셀 302?305 모든 정보를 이용하여, 설계 셀 301의 분류를 행하는 경우에 대하여 설명했지만, 이에 한정되지 않고, 예를 들면 설계 셀 301의 상하의 셀 경계부분의 패턴의 요구 정밀도가 좌우에 비교하여 낮을 경우에는, 상하 방향의 셀 배치는 고려하지 않고, 좌우로 배치된 설계 셀 304?305만의 정보를 사용하여 설계 셀 301의 분류를 행해도 된다. 또는, 예를 들면 설계 셀 301의 셀 명(회로명)으로부터 설계 셀 301에는 더미 레이아웃만이 격납되어 있음을 알 수 있는 경우에는, 주위의 설계 셀의 정보는 사용하지 않고, 설계 셀 301의 셀 명만을 사용하여 저정밀도 패턴으로 분류해도 된다. 이와 같이 간략화함으로써, 분류를 위한 처리 시간을 예를 들면 40?100분의 1로 단축할 수 있다.
또한 설계 셀이 설계 레이아웃에 있어서 단에 배치된 경우에는, 반드시 주위에 4개(좌우의 배치만을 고려하는 경우에는 2개)의 설계 셀이 배치된다고는 한정하지 않는다. 따라서, 설계 셀이 설계 레이아웃에 있어서 단에 배치되었을 경우에는 주위의 3개(좌우의 레이아웃만을 고려하는 경우에는 1개)의 설계 셀의 정보를 사용하여 분류를 행하고, 설계 셀이 설계 레이아웃에 있어서 모서리에 배치된 경우에는 주위의 2개(좌우의 배치만을 고려하는 경우에는 1개)의 설계 셀의 정보를 사용하여 분류를 행해도 된다. 이상과 같이 제조된 IC장치는, 설계 레이아웃의 적어도 셀 경계부에 있어서의 정밀도가 낮다는 특징을 가진다.
예를 들면 도 30a에는, 사각형상의 설계 셀 301(제1설계 셀)과 그 주위에 인접하는 사각형상의 각 설계 셀(제2설계 셀)의 경계부에 저정밀도 영역(310)을 가지는 예를 도시하고 있다. 경계부의 저정밀도 영역(310)은, 예를 들면 반도체 제조에 있어서의 근접효과의 영향이 미치는 거리 만큼 또는, 그것에 OPC처리상에서 영향이 미치는 거리 만큼을 더한 폭을 가진 틀 모양의 영역이다. 이 때, 설계 셀 301은, 도 30b에 나타내는 바와 같이 중앙부에 고정밀도 영역(예를 들면 도 13b의 게이트 배선(172))을 갖고, 가장자리부에 저정밀도 영역(310)(예를 들면 도 13b의 더미 게이트 배선(182))을 가진다.
또한 예를 들면 도 31a에는, 설계 셀 301 전체와 그 주위의 각 설계 셀의 경계부에 저정밀도 영역(310)을 가지는 예를 도시하고 있다. 이 때, 설계 셀 301은, 도 31b에 나타내는 바와 같이 모두가 저정밀도 영역(예를 들면 도 13b의 더미 게이트 배선(182))이 된다.
또한 여기에서, 도 32는, 상기한 바와 같이 좌우의 셀의 정보를 사용하여 설계 셀 301의 분류를 행할 경우의 예를 도시하고 있다(단, 본 도면에서는 보정에 관한 개개의 형상은 표현하지 않는다). 도 32에 나타내는 바와 같이 설계 셀 301에는, 활성 영역(174)을 가로지르도록 형성되는 게이트 배선(172)과, 활성 영역(174)과 전기적으로 접속하도록 형성되는 콘택(176)이 레이아웃되어 있다. 설계 셀 301의 상부 가장자리부 340a 및 하부 가장자리부 340b는, 정밀도 요구가 비교적 작은 라인 단(게이트 배선(172))을 포함하고 있다. 따라서, 설계 셀 301을 둘러싸는 경계부의 저정밀도 영역 안에도, 상부 가장자리부 340a 및 하부 가장자리부 340b(서로 대향하는 한쌍의 제1경계부)는, 상부 가장자리부 340a 및 하부 가장자리부 340b를 제거한 왼쪽 가장자리 350a 및 오른쪽 가장자리 350b(서로 대향하는 한쌍의 제2경계부)보다 정밀도가 낮다는 특징으로 가진다.
또한 좌우의 셀의 정보를 바탕으로, 상하 방향의 셀 정보의 차이에 관계없이 동일한 OPC 결과로 설계 셀 301을 치환했을 경우, 전술한 바와 같이, 라인 단의 정밀도는 낮지만, 설계 셀 301안에서, 상부 가장자리부 340a이나 하부 가장자리부 340b에 포함되지 않는 영역의 정밀도는 저하하지 않는다.
여기에서, 치환하는 OPC결과를 미리 작성하는 경우에 대하여 설명한다. 치환하는 셀의 좌우 셀의 셀 정보만을 사용하여 OPC결과를 생성시키면, 상하에 셀 정보가 없기 때문에, 상부 가장자리부 340a 및 하부 가장자리부 340b의 정밀도가 과도하게 저하하고, 이상한 형상이 되는 경우가 있다. 거기에서 상하에는 미리 설정한 더미의 도형을 배치해 둠으로써, 상부 가장자리부 340a 및 하부 가장자리부 340b에 있어서는, 더미 도형의 영향으로, 과도하게 저정밀하게 되는 것을 방지할 수 있다.
또한 이 예에서, 설계 셀 301은, 활성층과 도전체층을 포함하고 있지만, 저정밀도 영역은, 각 층에서 달라도 좋다. 또한, 각 층에서 저정밀도 영역이 달라도 된다는 점은, 이 이외의 다른 실시예에 있어서도 동일하다.
또한 상기에 있어서는, 각 설계 셀이 셀의 종류마다 다른 폭과 셀의 종류에 상관없는 동일한 높이를 갖고 있는 경우에 대하여 설명했지만, 이에 한정하지 않고, 각 설계 셀이, 셀의 종류에 상관없는 동일한 폭과 셀의 종류에 상관없는 동일한 높이를 갖고 있어도 된다. 이와 같이 각 설계 셀의 높이 및 폭을 통일함으로써, 설계 셀이 설계 레이아웃에 있어서 단에 배치된 경우에는 주위에는 3개(모서리의 경우는 2개)의 설계 셀이 배치되고, 설계 셀이 설계 레이아웃에 있어서 단에 배치되지 않는 경우에는 주위에는 항상 4개의 설계 셀이 배치된다. 따라서, 설계 셀 끼리의 위치 관계의 변동을 저감할 수 있기 때문에, 처리를 간략화하여 시간을 단축할 수 있다는 효과를 가진다. 이와 같이 제조된 IC장치는, 정사각형 격자 모양으로 설계 셀이 배치되어 있다는 특징을 가진다.
본 발명은 상세하게 설명되었지만, 상기한 설명은, 모든 국면에 있어서, 예시로서, 본 발명이 그것에 한정되는 것은 아니다. 예시되지 않은 무수한 변형예가, 본 발명의 범위에서 벗어나지 않고 상정될 수 있는 것으로 해석된다.
100 : 포토마스크
110 : IC장치영역
120 : 마크/다이싱 영역
130 : 마스크 주변영역

Claims (5)

  1. 반도체 기판과,
    상기 반도체 기판 위에 로직 회로가 형성된 로직 회로 영역과,
    상기 반도체 기판 위에 게이트 절연막을 통해 형성된 게이트 전극 및 상기 게이트 전극의 양단에 있어서 상기 반도체 기판 표면에 형성된 소스 영역 및 드레인 영역을 갖고 상기 로직 회로를 구성하는 제1내지 제2트랜지스터를 구비하고,
    상기 제1내지 제2트랜지스터의 게이트 전극과 연속하는 게이트 배선은 L자 모양의 굴곡부를 갖고, 상기 제1트랜지스터의 게이트 배선 굴곡부의 내경은, 상기 제2트랜지스터의 게이트 배선 굴곡부의 내경보다도 작은 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1트랜지스터의 게이트 배선 굴곡부의 외경은, 상기 제2트랜지스터의 게이트 배선 굴곡부의 외경보다도 작은 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1트랜지스터의 게이트 배선 굴곡부로부터 상기 소스 영역까지의 거리는, 상기 제2트랜지스터의 게이트 배선 굴곡부로부터 상기 소스 영역까지의 거리보다도 작은 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판과,
    상기 반도체 기판 위에 로직 회로가 형성된 로직 회로 영역과,
    상기 로직 회로 영역에 있어서, 활성영역 위에 게이트 절연막을 통해 제1피치로 형성된 복수의 게이트 배선 및 상기 게이트 배선간에 있어서 상기 활성영역과 전기적으로 접속하는 콘택을 갖고 상기 로직 회로를 구성하는 제1트랜지스터와,
    상기 로직 회로 영역에 있어서, 더미 활성영역 위에 절연막을 통해 제2피치로 형성된 복수의 더미 게이트 배선을 구비하고,
    상기 게이트 배선 및 상기 더미 게이트 배선은, 각각 단부와 L자 모양의 굴곡부를 갖고, 상기 게이트 배선의 상기 굴곡부의 내경은, 상기 더미 게이트 배선의 상기 굴곡부의 내경보다도 작고, 상기 게이트 배선의 상기 단부의 부풀어짐은, 상기 더미 게이트 배선의 상기 단부의 부풀어짐 보다 큰 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1피치와 상기 제2피치는 동일한 것을 특징으로 하는 반도체 장치.
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