KR100576752B1 - 2차원 피처모델 캘리브레이션 및 최적화 방법 - Google Patents

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KR100576752B1
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토마스 레이디그
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쑤에롱 시
랄프 슈리프
우베 홀러바흐
쿠르트 이. 웸플러
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에이에스엠엘 마스크툴즈 비.브이.
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Abstract

본 발명은 묘화시스템을 이용하는 기판상으로 마스크에 형성된 패턴을 광학적으로 전사하는 포토리소그래피 마스크를 생성시키는 방법에 관한 것이다. 상기 방법은, (a) 데이터포맷으로 표현되어 있는 1세트의 캘리브레이션패턴을 정의하는 단계; (b) 주어진 묘화시스템을 이용하는 기판상에 캘리브레이션패턴을 프린팅하는 단계; (c) 기판상에 묘화되는 캘리브레이션패턴에 대응하는 제1세트의 윤곽패턴을 결정하는 단계; (d) 묘화시스템의 묘화성능을 근사시키는 시뮬레이션함수를 생성시키는 단계; (e) 캘리브레이션패턴이 어떻게 기판에 묘화되는 지를 정의하기 위하여 시뮬레이션함수를 이용하여 제2세트의 윤곽패턴을 결정하는 단계; (f) 제1세트의 윤곽패턴 및 제2세트의 윤곽패턴간의 차이를 결정하기 위하여 그들을 비교하는 단계; (g) 제1세트의 윤곽패턴과 제2세트의 윤곽형 패턴간의 차이가 소정 기준이하로 내려갈 때까지 시뮬레이션함수를 조정하는 단계; 및 (h) 조정된 시뮬레이션함수를 이용하여 광근접성보정을 제공하도록 마스크를 수정하는 단계를 포함한다.

Description

2차원 피처모델 캘리브레이션 및 최적화 방법{METHOD OF TWO DIMENSIONAL FEATURE MODEL CALIBRATION AND OPTIMIZATION}
도 1은 본 발명의 캘리브레이션 방법의 예시적인 실시예를 도시한 플로우차트,
도 2a는 캘리브레이션 과정을 거치지 않은 예시적인 조밀한 피처 패턴을 도시한 도면,
도 2b는 본 발명의 방법을 이용하여 결정된 제1세트의 캘리브레이션 팩터를 이용하여 프린트된 도 2a의 조밀한 피처 패턴를 도시한 도면,
도 2c는 본 발명의 방법을 이용하여 결정된 제2세트의 캘리브레이션 팩터를 이용하여 프린트된 도 2a의 조밀한 피처를 도시한 도면,
도 3a는 캘리브레이션 과정을 거치지 않은 예시적인 준고립된 피처(semi-isolated feature) 패턴을 도시한 도면,
도 3b는 본 발명의 방법을 이용하여 결정된 제1세트의 캘리브레이션 팩터를 이용하여 프린트된 도 3a의 준고립된 피처 패턴을 도시한 도면,
도 3c는 본 발명의 방법을 이용하여 결정된 제2세트의 캘리브레이션 팩터를 이용하여 프린트된 도 3a의 조밀한 피처 패턴을 도시한 도면,
도 4a는 캘리브레이션 과정을 거치지 않은 예시적인 고립된 피처 패턴을 도 시한 도면,
도 4b는 본 발명의 방법을 이용하여 결정된 제1세트의 캘리브레이션 팩터를 이용하여 프린트된 도 4a의 고립된 피처 패턴을 도시한 도면,
도 4c는 본 발명의 방법을 이용하여 결정된 제2세트의 캘리브레이션 팩터를 이용하여 프린트된 도 4a의 고립된 피처 패턴을 도시한 도면,
도 5는 예시적인 리소그래피 투영장치를 도시한 도면.
본 발명은 일반적으로 포토리소그래피에 관한 것이며, 특히 광근접성영향에 대하여 보정하고 기판상의 마스크패턴의 프린팅을 개선하는 데 순차적으로 이용되는, 묘화시스템의 성능을 정의하는 기지의 1세트의 함수(즉, 캘리브레이션된 모델)를 생성시키는 방법에 관한 것이다.
또한 본 발명은,
- 방사선의 투영빔을 공급하는 방사선시스템;
- 소정 패턴에 따라 투영빔을 패터닝하는 역할을 하는 패터닝수단(예를 들어, 마스크)을 지지하는 지지구조체;
- 기판을 잡아주는 기판테이블; 및
- 기판의 타겟부상에 패터닝된 빔을 투영하는 투영시스템을 일반적으로 포함하는 리소그래피투영장치에서 캘리프레이션기술의 사용에 관한 것이다.
예를 들어, 리소그래피 투영장치는 집적회로(IC)의 제조에 사용될 수 있다. 이러한 경우, 상기 패터닝수단은 IC의 개별층에 해당하는 회로패턴을 생성할 수 있으며, 상기 패턴은 한 층의 방사선감응재(레지스트)로 코팅된 기판(실리콘웨이퍼)상의 타겟부(예를 들면, 1이상의 다이로 구성되는)에 묘화될 수 있다. 일반적으로, 한장의 웨이퍼에는 인접하여 있는 여러 개의 타겟부로 구성된 전체적인 네트워크를 포함하며, 이들 타겟부는 투영시스템을 통하여 한번에 하나씩 연속적으로 조사된다. 한 가지 형태의 리소그래피 투영장치에서는 타겟부상에 전체 마스크패턴을 한번에 노광함으로써 각 타겟부가 조사되는데, 이러한 장치를 통상 웨이퍼 스테퍼(wafer stepper)라고 한다. 통상, 스텝-앤드-스캔 장치(step-and-scan apparatus)라고 불리워지는 대체장치에서는 투영빔하에서 소정의 기준방향("스캐닝" 방향)으로 마스크 패턴을 점진적으로 스캐닝하는 한편, 이 방향과 평행으로 또는 역평행으로 기판을 동기화시켜 스캐닝함으로써 각 타겟부가 조사된다. 일반적으로 투영시스템은 배율팩터 Ｍ(일반적으로 <1)을 가지므로 기판테이블이 스캐닝되는 속도 V는 마스크테이블이 스캐닝되는 속도의 팩터 Ｍ배가 된다. 여기에 서술된 리소그래피장치와 관련된 보다 많은 정보는 예를 들어, US 6,046,792호로부터 얻을 수 있으며 본 명세서에서도 참조자료로 채용된다.
리소그래피 투영장치를 사용하는 제조공정에서, (예를 들어, 마스크의) 패턴은 방사선감응재(레지스트)의 층이 최소한의 부분에라도 도포된 기판상에 묘화된다. 이 묘화단계(imaging step)에 앞서, 기판은 전처리(priming), 레지스트도포 및 소프트 베이크와 같은 여러가지 과정을 거칠 수 있다. 노광 후에는, 노광후 베이크(PEB), 현상, 하드 베이크 및 묘화된 피쳐(imaged feature)의 측정/검사와 같은 또 다른 과정을 거치게 된다. 이러한 일련의 과정은, 예를 들어 IC 디바이스의 개별층을 패터닝하는 기초로서 사용된다. 그런 다음 이렇게 패터닝된 층은 에칭, 이온주입(도핑), 금속화, 산화, 화학-기계적 폴리싱 등과 같은, 모두가 개별층을 마무르도록 하는 여러 공정을 거친다. 여러 개의 층이 요구된다면, 새로운 층마다 전체공정 또는 그것의 변형된 공정이 반복되어져야만 할 것이다. 그 결과로, 기판(웨이퍼)상에는 디바이스의 배열이 존재하게 될 것이다. 이들 디바이스는 다이싱 또는 소잉 등의 기술에 의하여 서로 분리되고, 이들 각각의 디바이스는 캐리어에 장착되고 핀 등에 접속될 수 있다. 이와 같은 공정에 관한 추가 정보는, 예를 들어, 본 명세서에서 참조자료로 채용되고 있는 "Microchip Fabrication: A Practical Guide to Semiconductor Processing" (3판, Peter van Zant 저, McGraw Hill출판사, 1997년, ISBN 0-07-067250-4)으로부터 얻을 수 있다.
설명을 간단히 하기 위하여, 상기 투영시스템은 이후에 "렌즈"라고 언급될 것이다. 하지만 이 용어는 예를 들어, 굴절광학기, 반사광학기 및 카타디옵트릭 (catadioptric) 시스템을 포함한 다양한 형태의 투영시스템을 내포하는 것으로서 폭넓게 해석되어야 한다. 또한, 상기 방사선시스템은 방사선의 투영빔을 지향, 성형 또는 제어하기 위하여 임의의 이들 디자인방식에 따라 동작하는 구성요소를 포함하고, 이러한 구성요소들은 이후 집합적으로 또는 개별적으로 "렌즈"라고 언급될 수 있다. 더 나아가, 상기 리소그래피장치는 2이상의 기판테이블(및/또는 2 이상의 마스크테이블)을 구비하는 형태가 될 수도 있다. 이러한 "다수 스테이지" 장치 에서는 추가 테이블이 병행으로 사용될 수 있으며, 1이상의 테이블이 노광에서 사용되고 있는 동안 1이상의 다른 테이블에서는 준비작업 단계가 수행될 수 있다. 예를 들어 US 5,969,441호 및 WO 98/40791호에는 트윈스테이지 리소그래피장치가 개시되어 있으며, 본 명세서에서도 인용참조되고 있다.
상술한 포토리소그래피마스크는 실리콘웨이퍼에 집적화될 회로구성요소에 대응하는 기하학 패턴을 포함한다. 이러한 마스크를 생성하는 데 사용되는 패턴은 CAD(computer-aided design) 프로그램을 이용하여 형성되며, 이러한 공정을 흔히 EDA(eletronic design automation)라고도 한다. 대부분의 CAD 프로그램은 기능적인 마스크를 생성하기 위해서 1세트의 소정 디자인규칙에 따른다. 이들 규칙은 프로세싱 및 디자인제한에 의하여 설정된다. 예를 들어, 디자인규칙은 회로디바이스 또는 라인이 바람직하지 않은 방식으로 서로 작용하지 않도록 (게이트, 캐패시터 등과 같은) 회로디바이스 또는 배선라인간의 공간공차가 정의된다. 통상적으로, 디자인규칙제한은 "임계치수(CD)"로 나타낸다. 회로의 임계치수는 라인의 최소폭이거나 2개의 라인간의 최소공간으로서 정의될 수 있다. 따라서, CD는 디자인된 회로의 전체크기 및 밀도를 결정한다.
물론, 집적화된 회로제작의 목표중의 하나는 웨이퍼상에 원래의 회로디자인을 (마스크를 통하여) 충실히 복사하는 것이다. 또다른 목표는 가능한 한 넓은 반도체웨이퍼의 실면적을 활용하는 것이다. 하지만, 집적된 회로의 크기가 작아지고, 그 밀도가 증가함에 따라, 대응하는 마스크매턴의 CD는 광학노광툴의 해상도한계에 다가간다. 노광툴의 해상도는 노광툴이 웨이퍼상에 반복적으로 노광할 수 있는 최소피처로 정의된다. 현재의 노광장비의 해상도값은 최신의 IC회로설계를 위한 CD에 제약을 가하고 있다.
회로레이아웃의 임계치수가 더욱 작아지고 노광툴의 해상도값에 근접하기 때문에, 마스크패턴과 포토레지스트층에 조성된 실제의 회로패턴간의 일치함이 현저히 감소될 수 있다. 마스크와 실제회로패턴에서의 차이의 량 및 정도는 서로에 대한 회로피처의 근접성에 따라 달라진다. 따라서, 패턴전사의 문제는 "근접성영향"으로서 언급된다.
근접성영향의 중요한 문제를 극복하기 위해서, 많은 기술이 마스크패턴에 서브리소그래피피처를 추가하는 데 사용되고 있다. 서브리소그래피피처는 노광툴의 해상도보다 작은 치수를 가지므로, 포토레지스트층에 전사될 수 없다. 그 대신에, 서브리소그래피피처는 원래의 마스크패턴과 상호작용하여, 근접성영향을 보상할 수 있으므로, 최종 전사된 회로패턴이 개선된다.
이러한 서브리소그래피피처의 예로는 (본 명세서에서 인용참조되는) 미국특허 제 5,821,014호에 개시된 바와 같은 스캐터링바 및 안티스캐터링바가 있으며, 상기 바는 근접성영향으로 인한 마스크패턴내의 피처간의 차이를 줄이기 위하여 마스크패턴에 추가된다. 더욱 상세하게는, 서브해상도 어시스트피처, 즉 스캐터링바는 광근접성영향에 대한 보정의 수단으로서 사용되고, 전체 공정윈도우(즉, 피처가 인접한 피처에 대하여 고립되거나 조밀하게 모여있는 피처인지 아닌지에 관계없이 특정 CD를 갖는 피처를 일관되게 프린트하는 능력)를 증가시키는 데 효과적인 것으로 보여져 왔다. 미국특허 제 5,821,014호에 설명된 바와 같이, 일반적으로 언급하자면, 덜 조밀한 피처부터 고립된 피처까지의 피처들 근처에 스캐터링바를 놓아 이들 피처에 대한 초점심도를 개선시킴으로써 광근접성보정이 일어난다. 스캐터링바는 (고립되거나 덜 조밀한 피처의) 유효 패턴밀도를 보다 조밀하게 변화시키도록 기능함으로써, 고립되거나 덜 조밀한 피처의 프린팅에 관련된 원치않는 근접성영향을 없앨 수 있다. 하지만, 스캐터링바 그 자체는 웨이퍼상에 프린트되지 않는 것이 중요하다.
SB를 삽입할 공간이 없는 중간 피치의 피처피치들의 경우, 광근접성보정(OPC)의 전형적인 방법으로는 프린트된 피처폭이 의도된 폭에 더욱 근접하도록 피처에지를조정하거나 바이어스를 가하는 방법이 있다. 광근접성영향을 최소화는 데 효과적이도록 서브해상도 피처 및/또는 피처바이어싱을 사용하기 위하여는, 마스크디자인 및 프린팅공정에 관하여 상당한 양의 지식뿐만 아니라 상당한 경험을 가지고 있는 조작자는 소정의 목표가 얻어지려면 서브해상도피처 및/또는 피처에지의 조정(바이어싱)을 포함하도록 마스크디자인을 수정할 필요가 있다. 또한, 숙련된 조작자가 이작업을 실시하는 경우에도, 소정 보정을 성취하도록 서브해상도피처를 적절하게 위치시키기 위하여 흔히 "시행착오" 과정을 거칠 필요가 있다. 반복되는 마스크보정에 뒤이은 반복되는 시뮬레이션을 필요로할 수 있는 상기 시행착오과정은 시간소모적이고 비용이 많이 드는 과정이 될 수 있다.
광근접성영향(OPE)에 대하여 보정하는 또다른 기지의 방법은 OPE를 보상하기 위하여 프린팅공정을 "캘리브레이트"하도록 시도하는 것을 수반한다. 현재의 주지기술은 OPC모델에 대하여 소위 캘리브레이션 파라미터들을 "상관시키는 것(correlating)"을 포함하며, 상기 모델은 다양한 피처위치에서 1세트의 상세한 SEM CD 측정을 수행하여야 할 필요가 있다. 실제의 피처형상에 관계없이, 이들은 1D 폭측정이다. 더 많은 측정데이터가 수집될수록 캘리브레이션 파라미터의 정확성이 높아진다. 하지만, 신뢰할만한 모델 파라미터 캘리브레이션을 위해서는, 상이한 이웃 환경들하에서 다양한 임계피처장소에서의 CD측정을 수백번도 더 요구되는 것이 보통이다. 이들은 노동집약적이며 시간소모적인 작업이다. 더욱 나쁜 것은, 조작자의 경험수준에 따라 CD를 측정하는 방식이 다를 수 있고, 이는 명백하게 파라미터 캘리브레이션에 부정적인 영향을 줄 수 있어, 상기 기술의 전체 유효성을 제한하게 된다.
따라서, 조작자가 상술한 "시행착오" 마스크수정과정을 수행하지 않고 주어진 묘화시스템과 관련된 광근접성영향을 자동으로 보정하고 및/또는 최소화하는 데 활용될 수 있도록 주어진 묘화시스템의 프린팅성능을 정의하는 1세트의 파라미터(또는 캘리브레이션 팩터)를 생성시키는 방법의 필요성이 대두된다. 더욱이, 일관성있는 결과를 위하여 조작자 의존성을 최소화하고 실제의 2D 웨이퍼 패턴을 기초로 하는 1세트의 정밀 모델 파라미터를 생성시키는 자동화된 캘리브레이션 및 최적화공정을 필요로 한다.
상술한 필요성을 해결하기 위한 노력으로, 본 발명의 목적은, 조작자가 "시행착오" 마스크수정공정을 실시하게 하거나 상술한 바와 같이 매우 노동집약적인 1D SEM CD 데이터의 상당한 양을 수집하지 않고 주어진 묘화시스템에 관련된 광근접성영향을 자동으로 보정하고 및/또는 최소화하는 데 그 파라미터가 활용될 수 있도록, 주어진 묘화시스템의 프린팅성능을 정의하는 프린트된 2D 웨이퍼패턴을 사용하여 1세트의 최적화된 파라미터(또는 캘리브레이션 팩터)를 생성시키는 자동화된 방법을 제공하는 것이다.
더욱 상세하게는, 본 발명의 방법은 묘화시스템을 이용하는 기판상에 마스크에 형성된 패턴을 광학적으로 전사하기 위한 포토리소그래피 마스크의 생성에 관한 것이다. 상기 방법은, (a) 데이터포맷으로 표현되어 있는 1세트의 캘리브레이션패턴을 정의하는 단계; (b) 주어진 묘화시스템을 이용하는 기판상에 캘리브레이션패턴을 프린팅하는 단계; (c) 기판상에 묘화되는 캘리브레이션패턴으로부터 제1세트의 윤곽(contour)패턴을 결정하는 단계; (d) 묘화시스템의 묘화성능을 근접하게 표현할 수 있는 시뮬레이션함수를 생성시키는 단계; (e) (디자인데이터에 관한) 캘리브레이션패턴이 어떻게 기판에 묘화되는 지를 정의하기 위하여 시뮬레이션함수를 이용하여 제2세트의 윤곽패턴을 결정하는 단계; (f) 제1세트의 윤곽패턴 및 제2세트의 윤곽패턴간의 차이를 결정하기 위하여 그들을 비교하는 단계; (g) 제1세트의 윤곽패턴과 제2세트의 윤곽패턴간의 차이가 소정 기준이하로 내려갈 때까지 시뮬레이션함수 또는 실제 함수자체중의 어느 하나를 조정하는 단계; 및 (h) 조정된 시뮬레이션함수를 이용하여 광근접성보정을 제공하도록 마스크를 수정하는 단계를 포함한다.
하기에 더욱 상세히 서술되는 바와 같이, 본 발명은 종래 기술보다 현저한 장점을 제공한다. 예를 들어, 시뮬레이션 모델 캘리브레이션 및 최적화를 위하여 프린트된 웨이퍼패턴의 자동 추출 2D 윤곽을 사용함으로써, 해당하는 실제 웨이퍼 피처를 보다 현실적으로 표현할 수 있다. 또한, 시뮬레이션함수를 이용하여 주어진 묘화시스템의 묘화성능을 정확히 모델링함으로써, 마스크디자인시에 묘화성능을 저하시키는 여타의 팩터와 함께 광근접성영향을 보상하도록 자동으로 조정할 수 있다. 중요한 것은, 본 발명의 방법은 통상적으로 이용되고 있는, 묘화프로세싱에 매우 능숙한 당업자가 광근접성영향을 보정하는 접근법으로서 "시행착오"를 행하거나, 당업자가 1D SEM CD 데이터 측정의 노동집약적 수집을 할 필요가 없다는 것이다. 따라서, 본 발명에 의하면 실행가능한 마스크디자인을 생성시키는데 필요한 시간과 비용 모두가 실질적으로 절감된다. 또한, 캘리브레이션 및 최적화를 위한 입력으로서 실제의 2D 패턴윤곽을 이용함으로써, 본 발명은 실제 웨이퍼 패턴을 서술하기 위하여 더욱 "풍부한(richer)" 데이터 정보를 이용하므로, 보다 정확한 모델 파라미터 결과를 얻을 수 있다.
이하, 당업자가 본 발명의 추가적인 장점을 충분히 이해할 수 있도록 본 발명의 실시예를 통하여 상세히 서술한다.
본 명세서에서는 IC의 제조에 있어서의 본 발명에 따른 장치의 사용례에 대하여 언급하였으나, 이러한 장치가 다른 여러 가능한 응용례를 가지고 있음이 명백히 이해되어야 할 것이다. 본 발명은 예를 들어, 포토마스크패터닝 캘리브레이션 및 포토레지스트 모델링, 및 웨이퍼 에칭된 패턴 모델링 및, 일반적으로 집적 광학시스템, 자기영역메모리용 유도 및 검출패턴, 액정표시패널, 박막자기헤드 등과 같은 2D 패턴캘리브레이션을 위하여 채택될 수 있다. 당업자라면, 이러한 대안적인 적용례와 관련하여, 본 명세서에서 사용된 "레티클", "웨이퍼" 또는, "다이"와 같은 용어가 각각 "마스크", "기판" 및 "타겟부" 등과 같은 좀 더 일반적인 용어로 대체되고 있음을 이해할 수 있다.
본 명세서에서, "방사선" 및 "빔"이란 용어는 (예를 들어, 파장이 365, 248, 193, 157 또는 126㎚ 인)자외선 및 EUV(극자외선, 예를 들어 파장이 5 내지 20㎚ 범위인)를 포함한 모든 형태의 전자기방사선을 포괄하도록 사용된다.
본 명세서에서 채택된 마스크라는 용어는 기판의 타겟부에 생성되어야 할 패턴에 대응하는, 패터닝된 단면을 입사하는 방사선빔에 부여하도록 사용될 수 있는 일반적인 패터닝수단을 의미하는 것으로 폭넓게 해석되어야 하며, 본 명세서에서는 "광 밸브(light valve)"라는 용어로도 사용될 수 있다. 고전적인 마스크(투과 또는 반사; 바이너리, 위상시프팅, 하이브리드 등) 이외에도, 다른 패터닝 캘리브레이션 목적의 예로는 다음과 같은 것들이 포함된다.
ㆍ프로그램가능한 거울배열. 이러한 장치의 예로는, 점탄성제어 층(viscoelastic control layer)과 반사면을 구비한 매트릭스-어드레서블 표면이 있다. 이러한 장치의 기본원리는, (예를 들어) 반사면의 어드레스된 영역(addressed area)에서는 입사광을 회절광으로 반사하는 한편, 어드레스되지 않은 영역에서는 입사광을 비회절광으로 반사하는 것이다. 적절한 필터를 사용하면, 반사된 빔 중에서 상기 비회절광을 필터링하여 회절광만 남게 할 수 있다. 이러한 방식으로 빔은 매트릭스-어드레서블 표면의 어드레싱 패턴에 따라 패터닝된다. 요구되는 매트릭스 어스레싱은 적절한 전자수단을 사용하여 수행될 수 있다. 이러한 거울배열에 관한 더 많은 정보는, 예를 들어 본 명세서에서 참조자료로 채용되고 있는 미국특허 US 5,296,891호 및 US 5,523,193호로부터 얻을 수 있다.
ㆍ프로그래밍 가능한 LCD 배열. 이러한 구조의 일례는 본 명세서에서 참조자료로 채용되고 있는 미국특허 US 5,229,872호에 개시되어 있다.
첨부된 개략적인 도면을 참조로 본 발명의 목적 및 장점을 더욱 상세히 서술한다.
본 발명에 따라, 주어진 묘화시스템의 프린팅 성능을 한정하는 1세트의 성능 파라미터(즉, 캘리브레이션 모델)를 결정하여 묘화시스템을 캘리브레이션하는 방법이 개시된다. 성능 파라미터는 전형적인 마스크디자인에서 프린트될 수 있는 여러 종류의 피처(예를 들어, 조밀하게 이격된 피처, 준고립된 피처, 고립된 피처, 라인엔드, 엘보 등등)에 대하여 결정된다. 하기에 상세히 설명되는 바와 같이, 성능 파라미터는 소정 피처가 웨이퍼상에 정확히 프린트되도록(즉, 마스크에 의하여 형성되는, 생성된 레지스트 패턴이 소정 피처와 정확히 대응하도록) 하려면 마스크를 어떻게 수정해야 하는지를 결정하는 데 이용된다.
일단 충분히 많은 수의 피처에 대하여 성능 파라미터(또는 캘리브레이션된 모델)가 결정되면, 주어진 마스크디자인에서 이용되는 다른 종류의 피처에 대하여 동일한 프로세스 조건하에서 포토레지스트 프린팅하는 동안(또는 에칭후) 일어나는 광근접에러를 보상하기 위해서 성능 파라미터가 이용된다. 그러한 묘화 모델 중 하나가 시뮬레이션함수로서 다음과 같이 표현될 수 있다.
Figure 112002033188650-pat00001
여기서,
αi는 캘리브레이션되어 최적화될 가중 계수(weighting coefficient)이고;
M(x,y)는 마스크 전달함수(transmission fuction)이고;
Ψi(x,y)는 예를 들어, 이론적인 광학시스템의 고유함수(Eigen function)와 같은, 광학 묘화시스템을 표현하도록 선택된 기저함수의 세트이며;
x, y 는 웨이퍼 패턴의 위치이고;
* 는 컨벌루션 연산자(convolution operator)이다.
주어진 디자인 패턴이 어떻게 프린트될 것인지를 예측하는 데 시뮬레이션함수를 이용함으로써, 소정("타겟") 패턴을 프린트하도록 디자인을 최적화할 수 있다. 이 방식의 최적화 과정의 경우에, 예를 들어 Levenberg-Marquardt와 같은, 임의의 정착된 최적화방법을 사용할 수 있다. 환언하면, 웨이퍼상에 프린트된, 생성된 마스크 패턴이 소정 패턴에 더욱 근사하도록, 성능 파라미터는 프린트될 피처에 대한 마스크 데이터의 예비 보정(pre-correction)을 가능하게 한다. 이와 같이, 캘리브레이션된 모델(즉, 성능 파라미터)의 생성을 수반하는 본 발명의 방법은 마스크 패턴에 대한 자동화 모델 기반의 광근접성보정(OPC)을 가능하게 한다. 또한 본 발명의 방법은 OPC 적용된 마스크 패턴의 의도된 성능을 검증하기 위해서도 적용될 수 있음을 밝혀둔다.
본 발명의 최적화 루프를 위한 전형적인 프로세스 흐름은 다음과 같이 요약된다.
1. "시뮬레이션함수 예측" 과정:
a. 연속적인 임계 SPIE(threshold SPIE)를 산출하여,
b. 상기 임계(또는 전형적인 임계값 설정으로서 ＞1)영역 주변으로 다각형 윤곽(polygon conture)을 트레이싱(tracing)한다.
2. "OPC" 과정:
a. "시뮬레이션함수 예측"을 수행하고,
b. 소정값과 결과값을 비교하고,
c. 허용할 수 있으면 최적화를 행하며,
d. 허용할 수 없으면 에러의 반대방향으로 디자인 에지를 조정한다.
도 1은 본 발명의 캘리브레이션 방법의 예시적인 실시예를 도시하는 플로우차트이다. 이하, 본 발명의 예시적인 방법을 서술한다.
프로세스의 제1단계는 캘리브레이션 패턴으로 불리우는 1세트의 패턴을 디자인(또는 결정)하는 단계를 수반하는데, 상기 1세트의 패턴은 예를 들어, 조밀한 라인/공간 패턴, 준고립된 라인/공간 패턴 및 고립된 라인/공간 패턴을 포함하여(이것만으로 한정하는 것은 아니지만) 웨이퍼상에 프린트될 실제 피처를 표현한다. 바람직하게, 상기 패턴에는 턴(turn), 엘보(elbow) 등등도 포함된다. 또한, 일반적으로는 구해진 캘리브레이션 패턴이 더 많을수록 본 발명의 방법은 프린트된 웨이퍼내의 OPE를 더 정밀하게 보정할 수 있음을 유의한다. 예를 들어, 한 실시예에서는 준조밀한 라인/공간 패턴 및 고립된 라인/공간 패턴을 포함한 다수의 라인/공간 패턴과 함께 모두가 조밀하다고 간주될 수 있는 다수의 라인/공간 패턴이 결정된다. 하기에 더욱 상세히 설명되듯이, 수집되거나 결정되는 캘리브레이션 패턴이 많을수록, 마스크에 포함된 실제 피처를 보정할 때 본 발명이 기지의 캘리브레이션 패턴들간에 내삽(interpolate)해야 하는 경우가 적어진다. 환언하면, 구해진 캘리브레이션 패턴이 많을수록, 프린트될 실제 피처가 소정 캘리브레이션 패턴과 더 근접하게 대응(즉, 정합(match))할 것이다. 본 발명의 한 실시예로서, 캘리브레이션 패턴이 다각형으로 표현되고 있음을 유의한다. 다각형은 변이 많은 2D 그림(2D figure)으로서 통상 1세트의 (X,Y) 꼭지점들(vertices)로 서술된다. GDSⅡ StreamTM은 IC 디자인 데이터용 2D 다각형 그림을 표현하기 위해서 반도체산업에서 보통 사용되는 데이터포맷의 일종이다. 하지만, 마스크디자인을 표현할 수 있는 임의의 다른 적절한 데이터포맷이 이용될 수도 있다.
프로세스의 제2단계는 제1단계에서 정의된 캘리브레이션 패턴들에 대응하는 마스크를 형성하는 과정과 마스크에 형성된 캘리브레이션 패턴들을 웨이퍼상에 프린트하는 과정을 수반한다. 캘리브레이션 패턴들은, 캘리브레이션 프로세스가 수행되기 위해서는 시중의 반도체 디바이스의 생산에 이용될 프로세스 및 단계와 정확히 동일한 프로세스 및 단계를 이용하여 프린트되어야 한다는 것에 유의한다.
일단 웨이퍼상에 캘리브레이션 패턴이 프린트되었으면, 다음 단계(제3단계)는 레지스트 패터닝으로 가공된 실리콘 웨이퍼상에 형성된 캘리브레이션 패턴을 이미징하고 측정하는 과정을 수반한다. 이미징과정은 예를 들어, SEM(scanning electron microscope)장치를 이용하여 성취될 수 있다. 측정은 예를 들어, 톱-다운 SEM 또는 단면 CD(critical dimension) SEM으로 할 수 있다. 본 실시예에서는, 톱-다운 SEM CD를 이용하여 대응하는 SEM 이미지로 캘리브레이션 패턴의 각각이 측정되는 것이 바람직하다. 또한 최선의 캘리브레이션 성능을 위하여 충분한 배율의 SEM 이미지를 갖도록 하는 것이 바람직하다는 것을 유의한다. 예를 들어, 130nm 이하의 디자인규칙에 따르면 바람직한 SEM 이미지 배율은 70KX 이상이다. 이러한 고배율하에서는, 당해 주 패턴은 시야 전체를 쉽게 차지할 수 있어, 통상 얼라인먼트 및 스케일링용 SEM 이미지의 일부로서의 얼라인먼트 마크를 위한 어떤 추가적 장소(room)를 갖지 않아도 된다. 이와 같이, 하기에 설명되는 바와 같이, 이 새로운 최적화 대책의 일부로서 스케일링 및 이미지 로테이션이 포함되도록 하는 것이 바람직하다.
도 2a, 도 3a, 도 4a는 각각 웨이퍼상에 묘화된 결과적인 조밀한 라인/공간 패턴, 준고립된 라인/공간 패턴 및 고립된 라인/공간 패턴의 SEM 이미지를 도시한다. 결과적인 SEM 윤곽(12)은 (다각형 데이터로 정의된) 소정 패턴과 (SEM 이미지로 정의된) 묘화 프로세스에 의하여 프린트된 실제 패턴과의 비교가 가능하도록 (이상적인 묘화 프로세스를 표현하는) 본래의 다각형 디자인 데이터 위에 오버레이되어 있음을 유의한다. 예를 들어 도 2a를 참조하면, 패턴의 결과적인 SEM 이미지가 가령 광근접효과로 인하여 보다 덜 완벽하다는 것을 알 수 있다. 한 가지 문제점은 라인단축(line shortening)인데, 이것은 SEM 이미지에서의 라인엔드와 다각형 데이터에 의하여 결정된 라인엔드의 이상적인 위치의 차로 도시된다(참조부호 14는 라인단축으로 인한 갭을 나타낸다). 도 3a 및 도 4a는 각 패턴에서의 유사한 결함을 도시한다.
다시 도 1로 돌아가서, 제4단계에서 결과로 나타난 SEM 이미지는 2차원 포토레지스트 윤곽을 추출하기 위해서 디지털 이미지 프로세싱 및 스레시홀딩(thresholding)을 거친다. 매끈한 윤곽은 다변 다각형으로 근사(approximated)된다. 즉, 시스템에 의하여 묘화된 패턴을 정의하는, 웨이퍼상에 잔류하는 레지스트 패턴은 식별되고 디지털 처리된다.
다음 단계(제5단계)에서, 제4단계에서 얻어진 2-D 포토레지스트 윤곽은 다각형 또는, GDSⅡ StreamTM과 같은 임의의 적절한 포맷으로 변환(또는 근사)된다. 이용된 데이터포맷은 캘리브레이션 패턴을 표현하기 위해서 제1단계에서 이용된 것과 동일한 것이어야 함을 유의한다. SEM 이미지는 실제로 웨이퍼상에 프린트되는 캘리브레이션 패턴의 결과를 표현하고 있음을 알 수 있다. 따라서, SEM 이미지와 캘리브레이션 패턴간의 차이는 묘화시스템과 프린팅 프로세스의 고유한 "에러"를 표현한다.
하기에 설명되듯이, 2-D 포토레지스트 윤곽을 다각형 데이터포맷으로 변환하는 것은 묘화시스템의 성능을 표현하는 모델 함수와 레지스트 프린팅 시(또는 패턴 에칭된 후) 성능의 직접 비교를 가능하게 한다. 제4단계에서 얻어진 실제 이미지는 모델 함수를 "튜닝"하여 그 함수가 묘화시스템의 프린팅 성능을 정확히 표현하 게 하는 데 이용된다. 이것은 상기 함수를 이용하여 묘화시스템 본래의 다각형 디자인 데이터의 프린팅 성능의 결함을 보상하도록 마스크디자인을 자동으로 수정하게 한다. 즉, 상기 함수는 광근접성보정을 제공하는 데 이용될 수 있다.
윤곽 추출(contour extraction) 이후에, SEM 이미지는 초기에는 본래의 마스크 데이터 패턴과 거칠게 오버레이된다. X 및 Y 양 방향으로의 위치 오프셋이 존재한다고 생각할 수 있다. 최초 디자인의 미리 정한 기준점(들)(가령, 소정의 정사각형 피처의 중심)과 SEM 이미지를 비교함으로써, 프린팅 프로세스가 프린트되는 피처의 시프트, 로테이션 및/또는 스케일링을 유발하였는지를 판단할 수 있다. 비교를 위한 기준점으로서는 임의의 적절한 기준점(들)(가령, 피처의 중심, 피처의 소정 에지나 코너 등등)이 이용될 수 있음을 밝혀둔다. 본 발명의 프로세스는 αi 및 위치 오프셋(예를 들어, 시프팅 및 로테이션) 모두에 대한 동시 최적화가 가능하다. 유사하게, 최적화는 최적화 루프 도중에 SEM 스케일링 팩터를 조정할 수 있다. 이것은 다음의 행렬연산으로 보이는 것과 같이 표현될 수 있다.
Figure 112002033188650-pat00002
Figure 112002033188650-pat00003
여기서,
A는 X 스케일링 팩터이고 D는 Y 스케일링 팩터이며;
C는 로테이션이고 D는 SEM 이미지의 스큐(skew)이며;
x 및 y는 초기 위치이고 x' 및 y'는 새로운 위치이다.
A, B, C 및 D는 하나의 최적화 루프에서 개별적으로 최적화되나 동일한 세트의 SEM 이미지에 대해서는 A, B, C 및 C는 상수로 유지되어야 한다고 가정되고 있음이 중요하다. 이것은 SEM이 충분히 안정하게 유지되어야 하고 SEM 이미지는 한번의 작업 세션시 일관되게 생성된다는 현실적인 가정이다.
다음 제6단계에서, 1세트의 시뮬레이션함수가 생성된다. 시뮬레이션함수는 묘화시스템과 레지스트시스템의 조합 응답(combined response)을 2-D 스칼라 함수로 표현하도록 의도된 함수이므로, 프린트된 레지스트 윤곽의 근사는 소정 임계값에서의 시뮬레이션함수를 샘플링함으로써 구할 수 있다. 이것은 연속으로 변하는 시뮬레이션함수가 임계값보다 크면 "1" 그렇지 않으면 "0"이 되는 이산 함수로 변환하는 것을 의미한다. 선정된 임계값은 오히려 임의적이다. 최적화된 시뮬레이션함수는 주어진 임계값에 대하여 최적화된다. 따라서 주어진 묘화시스템 및 프로세스에 대하여 일단 시뮬레이션함수가 정의되면, 주어진 패턴이 웨이퍼상에 어떻게 프린트될지 어림잡을 수 있다. 시뮬레이션함수는 묘화시스템마다 또한 프로세스마다 달라질 것임을 유의한다. 시뮬레이션함수 세트에 대응되는 가중 계수(αi)는 최적화되어야 한다. (웨이퍼 패턴 윤곽과 오버레이된) 임계 시뮬레이션함수 패턴에 대하여는 도 2 및 도 3을 참조한다.
제7단계에서, 제6단계에서 생성된 시뮬레이션함수 및 대응하는 가중 계수는 제1단계에서 구한 다각형 디자인 데이터와 연계하여 제1단계에서 정의된 캘리브레이션 패턴을 프린팅함에 따라 나타나는 레지스트 패턴 윤곽의 근사를 생성하는 데 이용된다. 마찬가지로 시뮬레이션함수는 묘화시스템이 어떻게 거동하는지의 추정을 표현한다는 것을 유의한다. 따라서, 시뮬레이션함수를 제1단계의 캘리브레이션 패턴에 적용함으로써, 묘화시스템의 작동 및 결과로 나타난 윤곽 패턴을 근사시킬 수 있다. 제7단계에서 생성된 레지스트 윤곽 패턴의 근사는 제1단계에서의 캘리브레이션 패턴 및 제5단계에서 실제 윤곽 패턴의 표현을 생성하는 데 이용된 것과 동일한, 본 예시에서 다각형 포맷인, 데이터포맷으로 생성되는 것이 바람직하다. ("시뮬레이션함수 예측 프로세스"를 참조하면) 도 1에 예시된 방법의 제6단계 및 제7단계는 제2 내지 제5단계와는 구별되며 제2 내지 제5단계와는 독립적으로 수행된다는 것을 유의한다. 이와 같이, 제2 내지 제5단계의 이전에, 동시에, 또는 이후에 제6단계 및 제7단계를 수행할 수 있다.
일단 시뮬레이션함수를 이용하여 레지스트 윤곽 패턴이 근사되었으면(제7단계), 다음 단계(제8단계)는 주어진 묘화시스템을 이용하여 캘리브레이션 패턴을 실제로 프린트함으로써 생성되는 윤곽 패턴과 근사된 윤곽 패턴을 비교하는 과정을 수반한다. 더욱 상세하게, (시뮬레이션함수를 이용하여 생성된) 예측된 패턴 윤곽을 대응하는 SEM 이미지로부터 추출된 윤곽 패턴과 비교한다. 그런 다음, 시뮬레이션함수 세트 및 대응되는 가중 계수를 시뮬레이션함수 윤곽 패턴과 SEM 윤곽 패턴간의 충분히 근접한 매치가 얻어질 때까지 변경한다. 예를 들어, 하기에 더욱 상세히 설명되듯이, 다루어지고 있는 피처가 정사각형 형상을 나타내고 생성된 SEM 윤곽 패턴은 (코너 라운딩으로 인하여) 원형의 모양을 나타낸다고 가정하면, 시뮬레이션함수의 계수는 시뮬레이션함수에 의하여 생성된, 결과로 생긴 윤곽 패턴이 실질적으로 원형의 모양을 나타낼 때까지 조정될 것이다.
보다 상세하게, 제8단계에서 비교를 완료함에 따라 프로세스는 제9단계로 진행하여 시뮬레이션함수로 생성된 윤곽 패턴이 SEM 윤곽 패턴과 충분히 근접(즉, 매치)하는지 여부를 판단한다. 윤곽 패턴이 서로 충분히 매치하는지 여부를 판단하기 위한 기준에는 예를 들어, 이것에 한정되는 것은 아니지만, (1) (시뮬레이션함수로 생성된) 모델과 실험적인 윤곽(SEM)간의 중첩영역에서의 에러, (2) 윤곽에서 선택된 점 또는 모든 점에서 (절대의 또는 부호가 붙은) 윤곽들간의 거리, 및 (3) 2개의 윤곽간 거리의 제곱의 합이 포함된다. 비용함수로 불리우는 이들 기준은 맞춤과정(fitting procedure)의 도중에 최소화된다. 일단 기준이 선정되면, 그와 관련된 값이 결정되는데 이것은 그후 제9단계의 결정팩터(deciding factor)로서 이용된다. 제9단계의 프로세스는 프린트된 피처의 위치 오프셋과 스케일링이 허용 가능한 소정 기준보다 아래에 있는지를 검증하기 위한 기준을 포함한다.
시뮬레이션함수로 생성된 윤곽 패턴과 SEM 윤곽 패턴간의 에러가 너무 크면(즉, 제9단계의 기준을 만족시키지 못하면), 프로세스는 제10단계로 진행하여 여기에서, 결과로 나타난 시뮬레이션함수의 윤곽 패턴이 모양과 위치면에서 SEM 윤곽 패턴에 더욱 근접하게 대응하게 하고자 시뮬레이션함수의 계수, 위치 오프셋, 스케일링 및/또는 스큐 팩터를 수정한다. ("OPC 프로세스"를 참조.) 프로세스는 그후 갱신된 상기 변수들을 기초로 윤곽 패턴을 재생성하도록 제7단계로 되돌아간다. 그런 다음, 제8단계 및 제9단계가 다시 반복된다.
시뮬레이션함수로 생성된 윤곽 패턴과 SEM 윤곽 패턴간의 에러가 제7단계 내지 제10단계로 형성된 루프를 수차례 반복한 후에도 여전히 너무 크다면, 프로세스는 제10A단계로 진행한다. 제10A단계에서, 프로세스는 새로운 시뮬레이션함수를 선택/구축하도록 그리고/또는 시뮬레이션함수를 공식화하는 데 이용된 기저함수의 수 "n"을 증가시키도록 진행한다. 그후 프로세스는 제6단계로 되돌아가고 신규/수정된 시뮬레이션함수를 이용하여 상기 서술된 방식으로 진행한다.
상술한 바로부터 명확히 알 수 있듯이, 프로세는 시뮬레이션함수의 가중 계수 및 위치 오프셋의 조정이 예정된 최소값보다 아래에 있는 에러를 낼 수 없는 경우에 제10A단계로 진행한다. 예를 들어, 제7단계 내지 제10단계의 루프를 반복 수행하게 될 세트 수를 정의함으로써, 언제 제10A단계로 진행할지의 판단이 결정될 수 있고, 반복회수가 완료되기 전에 허용 가능한 결과가 얻어지지 않으면 프로세스는 제10A단계로 진행한다는 것을 강조한다. 대안으로, 제10A단계로 진행할 시기를 결정하기 위해서 조작원간섭(operator intervention)을 이용할 수 있다.
시뮬레이션함수로 생성된 윤곽 패턴과 SEM 윤곽 패턴이 충분히 유사하다면(즉, 제9단계의 기준이 충족되면), 시뮬레이션함수 및 가중 계수가 기록된다(제11단계). 이 시뮬레이션함수 및 대응하는 가중 계수는 주어진 묘화시스템의 실제 프린팅 성능을 함수형 데이터포맷으로 표현한다는 것을 유의한다. 환언하면, 시뮬레이션함수 및 가중 계수는 묘화 성능의 모델을 표현한다. 이와 같이, 그렇지 않으면 전반적인 프린팅 성능을 저하시키게 될, 다양한 광근접효과를 예측하고 이에 따라 그것을 보상하기 위해서 이용될 수 있다.
제11단계를 참조로, 상기 프로세스는 충분한 수의 SEM 이미지가 동일한 모델 파라미터에 맞추어질(즉, 매치될) 때까지 반복된다. 이것은 실제로 모든 설계 디자인이 동일한 OPC 프로세스를 거치면서 동일한 노광 세팅하에서 최적의 CD 제어를 성취할 수 있게 해야 하므로 중요하다. 바람직하게, 시뮬레이션함수로 생성된 윤곽과 비교되는 SEM 이미지의 수는 주어진 반도체칩 마스크디자인에서 당면하게 될 것으로 예상되는 모든 가능한 패턴을 아우르는 만큼 충분해야 한다. 최적화 루프를 거친 모든 피처 피치 범위 및 모든 피처 형태에 대하여 동일한 αi가 예상된다. 만일 αi가 만족스럽지 않으면 즉, 모델 성능이 소정 공차보다 큰 합성 에러(resultant error)를 가지면(예로서, 예측된 CD 에러가 타겟 CD의 4% 보다 크면), 최적화 루프는 "n"을 증가시키거나 상이한 형태의 Ψi 를 교체하도록 해야하며 제1단계로부터 다시 시작해야 한다.
상기 서술된 프로세스는 모델 트레이닝이라 칭한다. 대응되는 가중 계수를 가진 동일한 시뮬레이션함수 세트가 상이한 피치, 피처사이즈 및 방위 등등을 가진 것과 같이 수많은 마스크 지오메트리를 들어맞게 하기에 충분할 수 있다. 일단 레지스트 윤곽을 예측하기 위한 이러한 실험적 모델이 적절히 다듬어졌으면(제11단계), 그것을 채용하여 유사한 마스크 패턴에 관한 예측을 한다. ("OPC 프로세스"를 참조.) 예를 들어, 그것은 모델 기반의 광근접성보정을 수행하기 위해서 마스크 데이터를 처리하는 알고리즘에 사용될 수 있다. 예를 들어, 타겟 형상 가령, 본래의 마스크 윤곽이 주어지면, 알고리즘은 다듬어진 모델에 의하여 예측된 레지스트 윤곽과 상기 타겟간의 에러를 줄이기 위해서 마스크 데이터의 에지를 이동시킨다. 모델 기반의 OPC는 프린트된 피처의 크기가 노광파장에 필적하거나 더 작아짐에 따라 특히 중요한 방법이 된다.
상기 방법으로 얻을 수 있는 결과의 일례는 도 2b, 2c, 3b, 3c, 4b 및 4c에서 설명된다. 보다 상세하게, 상술한 방법을 사용하여 도 2a, 3a 및 4a에 도시된 3가지 경우의 SEM 이미지에 들어맞도록 대응하는 가중 계수를 가진 1세트의 시뮬레이션함수가 이용되었는데, 도 2a는 보정되지 않은 조밀한 라인:공간 패턴(즉, ~1:1 라인:공간에서 130nm 라인)을 도시하고; 도 3a는 보정되지 않은 준고립된 라인:공간 패턴(즉, ~1:3.3 라인:공간에서 130nm 라인)을 도시하고; 도 4a는 보정되지 않은 고립된 라인:공간 패턴(즉, ~1:8.8 라인:공간에서 130nm 라인)을 도시한다. 도 2b, 3b 및 4b는 제1세트의 시뮬레이션함수 및 대응되는 가중 계수를 이용한 결과로 생긴 각각 도 2a, 3a 및 4a에 대응하는 "보정된" 패턴을 도시하고, 도 2c, 3c 및 4c는 제2세트의 시뮬레이션함수 및 대응되는 가중 계수를 이용한 결과로 생긴 각각 도 2a, 3a 및 4a에 대응하는 "보정된" 패턴을 도시한다. 일반적으로 도 2b, 3b 및 4b에 도시된 보정에서 이용된 제1세트의 시뮬레이션함수는 도 2c, 3c 및 도 4c에 도시된 제2세트의 시뮬레이션함수를 이용하여 얻은 보정에 비하여 더 우수한 보정(즉, 더 근접한 매치)을 제공한다. 하지만, 두 보정은 모든 "보정된" 경우에서 결과로 생긴 이미지가 소정 패턴을 더 근접하게 따르고 있으므로 보정되지 않은 이미지를 능가하는 향상을 제공한다. 도 3a내지 도 4c에서 보다 도 2a 내지 도 2c에서 패턴 이미지가 더 크게 보이는데, 이는 그것이 도 3a 내지 도 4c에서 이용된 그래프 범위에 비하여 작은 그래프 범위를 가지기 때문임을 유의한다.
따라서, 본 발명에 따라 일단 주어진 묘화시스템의 실제 성능을 표현하는 시뮬레이션함수가 결정되면, 웨이퍼상에 프린트된 결과로 생긴 이미지가 정확히 소정 이미지와 대응하도록 자동으로 마스크디자인을 수정(즉, 캘리브레이션)할 수 있다. 환언하면, 본 발명의 방법은 결정된 시뮬레이션함수에 따라 프린트될 다양한 패턴 피처를 수정함으로써 마스크디자인에서 자동으로 OPC 기술을 제공하도록 이용될 수 있다.
또한 에러 공차를 특정하기 위한 기준의 일례(예를 들어, 제9단계)는 SEM 윤곽(명)과 예측된 시뮬레이션함수의 윤곽(암)간의 중첩하지 않은 픽셀을 실제적으로 셈할 것임을 유의한다. SEM 이미지로부터 각 픽셀에 대한 물리적 치수를 유도할 수 있다. 예를 들어, 480X480 묘화 픽셀을 가진 2.0㎛ × 2.0㎛ 영역의 경우에 각 픽셀은 (4.16nm)2에 대응한다. 또한 130nm 기술 세대의 경우에는 에러를 1픽셀 이하로 요구할 수도 있음을 유의한다. 환언하면, 중첩되지 않은 영역은 1픽셀 너비보다 커서는 아니된다. 더 미세한 에러 규격의 경우에, 480X480 픽셀에 대하여 0.9㎛ × 0.9㎛ 를 이용하는 등의 동일한 묘화 픽셀수로 더 작은 캘리브레이션 영역을 사용할 수 있다. 후자의 경우에 각 픽셀은 (2nm)2을 표현한다.
본 발명의 방법은 종래 기술을 능가하는 중요한 장점을 제공한다는 것을 강조한다. 예를 들어, 시뮬레이션함수의 모델 캘리브레이션 및 최적화를 위해 프린트된 웨이퍼 패턴의 자동 추출된 2D 윤곽을 사용함으로써, 실제의 당해 웨이퍼 피처를 더 실감나게 표현할 수 있다. 또한, 시뮬레이션함수를 이용하여 주어진 묘화시스템의 묘화 성능을 정밀하게 모델링함으로써, 광근접효과 뿐만이 아닌, 묘화 성능을 저하시키는 다른 요인들도 보상하는 마스크디자인의 조정이 자동으로 이루어질 수 있다. 본 발명의 방법은 이미지 프로세스의 특정 고급 기술자가 광근접효과를 보정하기 위해서 "시행착오" 접근방식을 수행하거나 특정인이 전형적으로 이용되는 1D SEM CD 데이터 측정의 노동집약적인 수집을 해야 하는 필요성을 배제한다는 점이 중요하다. 이와 같이, 본 발명은 실행가능한 마스크디자인을 생성하는 데 드는 시간과 비용 양측면에서 실질적으로 절약되는 결과를 낳는다. 또한, 캘리브레이션 및 최적화에 대한 입력으로서 실제의 2D 패턴 윤곽을 이용함으로써, 본 발명은 "보다 풍부한" 데이터 정보를 이용하여 실제의 웨이퍼 패턴을 묘사하고 따라서 보다 정확한 모델 파라미터 결과를 얻는다.
도 5는 본 발명의 캘리브레이션 방법과 함께 사용하기에 적합한 리소그래피 투영장치를 개략적으로 도시한다. 상기 장치는,
- 방사선의 투영빔(PB)을 공급하는 방사선시스템(Ex, IL)(이 경우에는 특별히 방사선시스템이 방사원(LA)도 포함한다);
- 마스크(MA)(예를 들어, 레티클)를 잡아주는 마스크 홀더가 마련된, 아이템(PL)에 대하여 마스크를 정확히 위치시키는 제1위치설정수단에 연결된 제1대물테이블(마스크테이블)(MT);
- 기판(W)(예를 들어, 레지스트 코팅된 실리콘 웨이퍼)을 잡아주는 기판 홀더가 마련된, 아이템(PL)에 대하여 기판을 정확히 위치시키는 제2위치설정수단에 연결된 제2대물테이블(기판테이블)(WT); 및
- 기판(W)의 타겟부(C)(1이상의 다이를 포함)에 마스크(MA)의 조사된 부분을 묘화하는 투영시스템("렌즈")(PL)(예를 들어, 굴절, 커탑트릭 또는 커타디옵트릭 광시스템)을 포함하여 이루어진다.
도시된 바와 같이, 상기 장치는 (투과마스크를 구비한) 투과형(transmissive type)이다. 하지만, 일반적으로는, 예를 들어 (반사마스크를 구비한) 반사형일 수도 있다. 대안으로, 상기 장치는 마스크를 사용하는 대안으로서 예를 들어, 프로그 램 가능한 미러어레이 또는 LCD 매트릭스를 구비한 다른 종류의 패터닝수단을 채용할 수도 있다.
방사원(LA)(예를 들어, 수은램프 또는 엑시머레이저)은 방사선의 빔을 생성한다. 상기 빔은 곧바로 조명시스템(일루미네이터)(IL)에 들어 가거나, 예를 들어 빔 익스펜더(Ex)와 같은 컨디셔닝 수단을 거친 다음에 조명시스템으로 들어간다. 상기 일루미네이터(IL)는 빔내의 세기 분포의 외반경 및/또는 내반경 크기(통상 각각 외측-σ 및 내측-σ라 함)를 설정하는 조정수단(AM)을 포함하여 이루어진다. 또한 그것은 일반적으로 인티그레이터(IN) 및 콘덴서(CO)와 같은 그 밖의 다른 다양한 구성요소들을 포함하고 있다. 이러한 방식으로, 마스크(MA)에 도달하는 빔(PB)은 그 단면에 소정의 균일성과 세기 분포를 갖게 된다.
도 5와 관련하여, 상기 방사원(LA)은 리소그패피 투영장치의 하우징내에 놓이지만(흔히 예를 들어, 방사원(LA)이 수은램프인 경우에서처럼), 그것이 리소그래피 투영장치로부터 멀리 떨어져 있어서 그것이 만들어 낸 방사선빔이 (가령, 적절한 지향 거울에 의해) 장치 내부로 들어오게 할 수도 있다. 후자의 시나리오는 방사원(LA)이 흔히 (예를 들어, KrF, ArF 또는 F2 레이저계) 엑시머레이저인 때의 경우이다. 본 발명과 청구 범위는 이들 시나리오를 모두 포함하고 있다.
이후, 상기 빔(PB)은 마스크테이블(MT)상에 잡혀있는 마스크(MA)를 통과한다. 마스크(MA)를 지난 빔(PB)은 렌즈(PL)를 통과하여 기판(W)의 타겟부(C)위에 빔(PB)을 포커스한다. 제2위치설정수단(및 간섭계측정수단(IF))에 의하여, 기판테 이블(WT)은, 예를 들어 빔(PB)의 경로내에 상이한 타겟부(C)를 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제1위치설정수단은 예를 들어, 마스크 라이브러리로부터 마스크(MA)를 기계적으로 회수한 후에, 또는 스캔하는 동안, 빔(PB)의 경로에 대하여 마스크(MA)를 정확히 위치시키도록 사용될 수 있다. 일반적으로 대물테이블(MT, WT)의 이동은, 도 5에 명확히 도시되지는 않았지만, 장행정모듈(long-stroke module)(개략 위치설정) 및 단행정모듈(미세 위치설정)의 도움을 받아 실현될 것이다. 하지만, (스텝앤드스캔 툴과는 대조적으로) 웨이퍼스테퍼의 경우에 마스크테이블(MT)은 단행정액추에이터에만 연결되거나 아니면 고정될 수도 있다.
도시된 툴은 다음의 두가지 상이한 모드로 사용될 수 있다.
- 스텝 모드에서는, 마스크테이블(MT)은 기본적으로 정지상태로 유지되며, 전체 마스크 이미지는 한번에(즉, 단일 "섬광"으로) 타겟부(C)에 투영된다. 이후 기판테이블(WT)이 x 및/또는 y 방향으로 쉬프트되어 다른 타겟부(C)가 빔(PB)에 의하여 조사될 수 있다.
- 스캔 모드에서는, 소정 타겟부(C)가 단일 "섬광"으로 노광되지 않는 것을 제외하고는 기본적으로 동일한 시나리오가 적용된다. 그 대신에, 마스크테이블(MT)이 v의 속도로 소정 방향(소위 "스캔방향", 예를 들어 y 방향)으로 이동 가능해서, 투영빔(PB)이 마스크 이미지의 모든 부분을 스캐닝하도록 되고, 이와 함께 기판테이블(WT)은 속도 V=Mv로, 동일한 방향 또는 그 반대 방향으로 동시에 이동하는 데, 이 때 M은 렌즈(PL)의 배율(통상 M=1/4 또는 M=1/5)이다. 이러한 방식으로, 해상도 를 떨어뜨리지 않고도 비교적 넓은 타겟부(C)가 노광될 수 있다.
상기 최적화의 또 한가지 변형례는 2D 포토레지스트 시뮬레이션 예측 및 2D 에칭된 패턴 예측의 캘리브레이션용으로 사용될 수 있다.
이상 본 발명의 어떤 특정한 실시예가 개시되었지만, 본 발명은 그 기술적 사상이나 필수 특징요소를 벗어나지 않으면서 다른 형태로 실현될 수도 있음을 밝혀둔다. 따라서 본 실시예는 한정요소가 아닌 예시로서 고려되어야 하고, 본 발명의 범위는 첨부된 청구항에 기재된 내용이며, 따라서 청구항과 균등물 및 범주에 포함되는 모든 변경은 청구범위에 포함되는 것이다.
본 발명에 따르면, 주어진 묘화시스템에 관련된 광근접성영향을 자동으로 보정하고 최소화하는 데 파라미터가 활용될 수 있도록 소정 묘화시스템의 프린팅성능을 정의하는 프린트된 2D 웨이퍼패턴을 사용함으로써 1세트의 최적화된 파라미터를 생성시키는 방법이 제공된다..

Claims (35)

  1. 묘화시스템에서 사용되는 캘리브레이션모델을 생성시키는 방법에 있어서,
    데이터포맷으로 표현되어 있는 1세트의 캘리브레이션패턴을 정의하는 단계;
    상기 묘화시스템을 이용하여 기판상에 상기 캘리브레이션패턴을 프린팅하는 단계;
    상기 기판상에 묘화되는 상기 캘리브레이션패턴에 대응하는 제1세트의 윤곽(contour)패턴을 결정하는 단계를 포함하되, 이는 상기 캘리브레이션패턴에 대한 상기 제1세트의 윤곽패턴의 위치오프셋의 결정을 포함하여 상기 위치오프셋을 보상하며;
    상기 묘화시스템의 묘화성능을 근사시키는 시뮬레이션함수를 생성시키는 단계;
    상기 캘리브레이션패턴이 어떻게 상기 기판에 묘화될지를 정의하기 위하여 상기 시뮬레이션함수를 이용하여 제2세트의 윤곽패턴을 결정하는 단계;
    상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴과의 차이를 결정하기 위해서 상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴을 비교하는 단계; 및
    상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴간의 차이가 소정(predefined) 기준이하로 내려갈 때까지 상기 시뮬레이션함수를 조정하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 캘리브레이션패턴을 표현하는 데 이용되는 데이터포멧은 다각형 데이터 포맷인 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 캘리브레이션패턴에 대응하는 제1세트의 윤곽패턴을 결정하는 상기 단계는,
    주사전자현미경을 이용하여 상기 기판상에 형성된 상기 캘리브레이션패턴을 기록하는 단계, 및
    상기 제1세트의 윤곽패턴에 대응하는 상기 캘리브레이션패턴의 2차원 윤곽을 결정하도록 상기 캘리브레이션패턴을 측정하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    상기 캘리브레이션패턴의 상기 기록은 상기 캘리브레이션패턴에 대응하는 묘화레지스트패턴을 포함하는 것을 특징으로 하는 방법.
  5. 제3항에 있어서,
    상기 제1세트의 윤곽패턴을 다각형 데이터포맷으로 변환하는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 캘리브레이션패턴은 반도체디바이스에 이용되는 피처를 나타내는 것을 특징으로 하는 방법.
  7. 제5항에 있어서,
    상기 제2세트의 윤곽패턴은 상기 다각형 데이터포맷인 것을 특징으로 하는 방법.
  8. 묘화시스템을 이용하여 마스크에 형성된 패턴을 기판상에 광학적으로 전사하는 포토리소그래피마스크를 생성시키는 방법에 있어서,
    데이터포맷으로 표현되어 있는 1세트의 캘리브레이션패턴을 정의하는 단계;
    상기 묘화시스템을 이용하여 기판상에 상기 캘리브레이션패턴을 프린팅하는 단계;
    상기 기판상에 묘화된 상기 캘리브레이션패턴에 대응하는 제1세트의 윤곽패턴을 결정하는 단계를 포함하되, 이는 상기 캘리브레이션패턴에 대한 상기 제1세트의 윤곽패턴의 위치오프셋의 결정을 포함하여 상기 위치오프셋을 보상하며;
    상기 묘화시스템의 묘화성능을 근사시키는 시뮬레이션함수를 생성시키는 단계;
    상기 캘리브레이션패턴이 어떻게 상기 기판에 묘화될지를 정의하기 위하여 상기 시뮬레이션함수를 이용하여 제2세트의 윤곽패턴을 결정하는 단계;
    상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴과의 차이를 결정하기 위하여 상기 제1세트의 윤곽패턴과 제2세트의 윤곽패턴을 비교하는 단계;
    상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴과의 상기 차이가 소정기준이하로 내려갈 때까지 상기 시뮬레이션함수를 조정하는 단계; 및
    상기 조정된 시뮬레이션함수를 이용하여 광근접성보정을 제공하도록 상기 마스크를 수정하는 단계를 특징으로 하는 포토리소그래피마스크를 생성시키는 방법.
  9. 제8항에 있어서,
    상기 캘리브레이션패턴을 표현하는 데 이용되는 데이터포멧은 다각형 데이터포맷인 것을 특징으로 하는 방법.
  10. 제8항에 있어서,
    상기 캘리브레이션패턴에 대응하는 제1세트의 윤곽패턴을 결정하는 상기 단계는,
    주사전자현미경을 이용하여 상기 기판상에 형성된 상기 캘리브레이션패턴을 기록하는 단계, 및
    상기 제1세트의 윤곽패턴에 대응하는 상기 캘리브레이션패턴의 2차원 윤곽을 결정하기 위하여 상기 캘리브레이션패턴을 측정하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 캘리브레이션패턴의 상기 기록은 상기 캘리브레이션패턴에 대응하는 묘화레지스트패턴을 포함하는 것을 특징으로 하는 방법.
  12. 제10항에 있어서,
    상기 제1세트의 윤곽패턴을 다각형 데이터포맷으로 변환하는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  13. 제8항에 있어서,
    상기 캘리브레이션패턴은 반도체디바이스에 이용되는 피처를 나타내는 것을 특징으로 하는 방법.
  14. 제12항에 있어서,
    상기 제2세트의 윤곽패턴은 상기 다각형 데이터포맷인 것을 특징으로 하는 방법.
  15. 기판상으로 마스크에 형성된 패턴을 광학적으로 전사하기 위한 마스크를 생성하는 데 사용되는 캘리브레이션모델을 생성시키도록 컴퓨터를 제어하는 컴퓨터 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체에 있어서, 상기 캘리브레이션모델을 생성시키는 단계는,
    데이터포맷으로 표현되어 있는 1세트의 캘리브레이션패턴을 정의하는 단계;
    상기 기판상에 묘화된 상기 캘리브레이션패턴에 대응하는 제1세트의 윤곽패턴을 결정하는 단계를 포함하되, 이는 상기 캘리브레이션패턴에 대한 상기 제1세트의 윤곽패턴의 위치오프셋의 결정을 포함하여 상기 위치오프셋을 보상하며;
    상기 묘화시스템의 묘화성능을 근사시키는 시뮬레이션함수를 생성시키는 단계;
    상기 캘리브레이션패턴이 어떻게 상기 기판에 묘화될지를 정의하기 위하여 상기 시뮬레이션함수를 이용하여 제2세트의 윤곽패턴을 결정하는 단계;
    상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴과의 차이를 결정하기 위하여 상기 제1세트의 윤곽패턴과 제2세트의 윤곽패턴을 비교하는 단계; 및
    상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴과의 상기 차이가 소정기준이하로 내려갈 때까지 상기 시뮬레이션함수를 조정하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  16. 기판상으로 마스크에 형성된 패턴을 광학적으로 전사하기 위한 마스크를 생성시키도록 컴퓨터를 제어하는 컴퓨터 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체에 있어서, 상기 마스크를 생성시키는 단계는,
    데이터포맷으로 표현되어 있는 1세트의 캘리브레이션패턴을 정의하는 단계;
    상기 기판상에 묘화된 상기 캘리브레이션패턴에 대응하는 제1세트의 윤곽패턴을 결정하는 단계를 포함하되, 이는 상기 캘리브레이션패턴에 대한 상기 제1세트의 윤곽패턴의 위치오프셋의 결정을 포함하여 상기 위치오프셋을 보상하며;
    상기 묘화시스템의 묘화성능을 근사시키는 시뮬레이션함수를 생성시키는 단계;
    상기 캘리브레이션패턴이 어떻게 상기 기판에 묘화될지를 정의하기 위하여 상기 시뮬레이션함수를 이용하여 제2세트의 윤곽패턴을 결정하는 단계;
    상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴과의 차이를 결정하기 위하여 상기 제1세트의 윤곽패턴과 제2세트의 윤곽패턴을 비교하는 단계;
    상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴과의 상기 차이가 소정기준이하로 내려갈 때까지 상기 시뮬레이션함수를 조정하는 단계; 및
    상기 조정된 시뮬레이션함수를 이용하여 광근접성보정을 제공하도록 상기 마스크를 수정하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  17. 디바이스 제조방법에 있어서,
    (a) 적어도 부분적으로는 한 층의 방사선감응재로 덮인 기판을 제공하는 단계;
    (b) 묘화시스템을 사용하여 방사선의 투영빔을 제공하는 단계;
    (c) 패터닝수단을 사용하여 투영빔의 단면에 패턴을 부여하는 단계;
    (d) 방사선감응재층의 타겟부상에 방사선의 패터닝된 빔을 투영하는 단계를 포함하여 이루어지고,
    단계 (c)에서, 상기 마스크는,
    데이터포맷으로 표현되어 있는 1세트의 캘리브레이션패턴을 정의하는 단계;
    상기 묘화시스템을 이용하여 테스트기판상에 상기 캘리브레이션패턴을 프린팅하는 단계;
    상기 테스트기판상에 묘화되는 상기 캘리브레이션패턴에 대응하는 제1세트의 윤곽패턴을 결정하는 단계를 포함하되, 이는 상기 캘리브레이션패턴에 대한 상기 제1세트의 윤곽패턴의 위치오프셋의 결정을 포함하여 상기 위치오프셋을 보상하며;
    상기 묘화시스템의 묘화성능을 근사시키는 시뮬레이션함수를 생성시키는 단계;
    상기 캘리브레이션패턴이 어떻게 상기 기판에 묘화될지를 정의하기 위하여 상기 시뮬레이션함수를 이용하여 제2세트의 윤곽패턴을 결정하는 단계;
    상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴과의 차이를 결정하기 위해서 상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴을 비교하는 단계;
    상기 제1세트의 윤곽패턴과 상기 제2세트의 윤곽패턴간의 차이가 소정 기준이하로 내려갈 때까지 상기 시뮬레이션함수를 조정하는 단계; 및
    상기 조정된 시뮬레이션함수를 이용하여 광근접성보정을 제공하도록 상기 마스크를 수정하는 단계를 포함하는 방법에 의하여 형성되는 것을 특징으로 하는 디바이스 제조방법.
  18. 제1항에 있어서,
    상기 시뮬레이션함수를 조정하는 단계는 상기 시뮬레이션함수와 관련된 계수를 조정하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제1항에 있어서,
    상기 시뮬레이션함수를 조정하는 단계는 새로운 시뮬레이션함수를 생성시키는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제8항에 있어서,
    상기 시뮬레이션함수를 조정하는 단계는 상기 시뮬레이션함수와 관련된 계수를 조정하는 단계를 포함하는 것을 특징으로 하는 방법
  21. 제8항에 있어서,
    상기 시뮬레이션함수를 조정하는 단계는 새로운 시뮬레이션함수를 생성시키는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 제1항에 있어서,
    상기 제1세트의 윤곽들을 결정하는 상기 단계는, 상기 기판 상에 묘화되는 상기 캘리브레이션패턴들을 배율(magnifying)하는 단계를 포함하는 것을 특징으로 하는 방법.
  27. 제8항에 있어서,
    상기 제1세트의 윤곽들을 결정하는 상기 단계는, 상기 기판 상에 묘화되는 상기 캘리브레이션패턴들을 배율하는 단계를 포함하는 것을 특징으로 하는 방법.
  28. 제15항에 있어서,
    상기 제1세트의 윤곽들을 결정하는 상기 단계는, 상기 기판 상에 묘화되는 상기 캘리브레이션패턴들을 배율하는 단계를 포함하는 것을 특징으로 하는 컴퓨터프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  29. 제1항에 있어서,
    상기 제1세트의 윤곽패턴 및 상기 제2세트의 윤곽패턴은 2차원 윤곽패턴을 포함하여 이루어지는 것을 특징으로 하는 방법.
  30. 제8항에 있어서,
    상기 제1세트의 윤곽패턴 및 상기 제2세트의 윤곽패턴은 2차원 윤곽패턴을 포함하여 이루어지는 것을 특징으로 하는 방법.
  31. 제15항에 있어서,
    상기 제1세트의 윤곽패턴 및 상기 제2세트의 윤곽패턴은 2차원 윤곽패턴을 포함하여 이루어지는 것을 특징으로 하는 컴퓨터 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  32. 제1항에 있어서,
    상기 위치오프셋은 회전오프셋, x-y 좌표축에 대한 오프셋 및 배율 에러(magnification error)로부터 기인하는 스케일링 오프셋 중 하나 이상을 포함하는 것을 특징으로 하는 방법.
  33. 제8항에 있어서,
    상기 위치오프셋은 회전오프셋, x-y 좌표축에 대한 오프셋 및 배율 에러로부터 기인하는 스케일링 오프셋 중 하나 이상을 포함하는 것을 특징으로 하는 방법.
  34. 제15항에 있어서,
    상기 위치오프셋은 회전오프셋, x-y 좌표축에 대한 오프셋 및 배율 에러로부터 기인하는 스케일링 오프셋 중 하나 이상을 포함하는 것을 특징으로 하는 컴퓨터 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  35. 제17항에 있어서,
    상기 위치오프셋은 회전오프셋, x-y 좌표축에 대한 오프셋 및 배율 에러로부터 기인하는 스케일링 오프셋 중 하나 이상을 포함하는 것을 특징으로 하는 디바이스 제조방법.
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Families Citing this family (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030192015A1 (en) * 2002-04-04 2003-10-09 Numerical Technologies, Inc. Method and apparatus to facilitate test pattern design for model calibration and proximity correction
TWI292850B (en) * 2002-07-26 2008-01-21 Asml Masktools Bv Method of automatically applying optical proximity correction, method and computer readable medium for generating a rule set utilized for automatically applying optical proxmity correction, and device manufacturing method
SG137657A1 (en) * 2002-11-12 2007-12-28 Asml Masktools Bv Method and apparatus for performing model-based layout conversion for use with dipole illumination
US6768958B2 (en) * 2002-11-26 2004-07-27 Lsi Logic Corporation Automatic calibration of a masking process simulator
US7245356B2 (en) * 2003-02-11 2007-07-17 Asml Netherlands B.V. Lithographic apparatus and method for optimizing illumination using a photolithographic simulation
US7030966B2 (en) * 2003-02-11 2006-04-18 Asml Netherlands B.V. Lithographic apparatus and method for optimizing an illumination source using photolithographic simulations
US7180576B2 (en) * 2003-02-11 2007-02-20 Asml Netherlands B.V. Exposure with intensity balancing to mimic complex illuminator shape
US7471375B2 (en) * 2003-02-11 2008-12-30 Asml Netherlands B.V. Correction of optical proximity effects by intensity modulation of an illumination arrangement
US6839125B2 (en) * 2003-02-11 2005-01-04 Asml Netherlands B.V. Method for optimizing an illumination source using full resist simulation and process window response metric
US7149999B2 (en) * 2003-02-25 2006-12-12 The Regents Of The University Of California Method for correcting a mask design layout
DE10316821A1 (de) * 2003-04-03 2004-10-21 Infineon Technologies Ag Verfahren und Vorrichtung zur Korrektur von Abbildungsfehlern eines optischen Systems sowie eine Verwendung der Vorrichtung
US20050125763A1 (en) * 2003-06-30 2005-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for the online design of a reticle field layout
EP1513012B1 (en) * 2003-09-05 2008-02-20 ASML MaskTools B.V. Method and apparatus for performing model based placement of phase-balanced scattering bars for sub-wavelength optical lithography
US7231629B2 (en) * 2003-10-31 2007-06-12 Asml Masktools B.V. Feature optimization using enhanced interference mapping lithography
JP4524174B2 (ja) * 2003-11-05 2010-08-11 エーエスエムエル マスクツールズ ビー．ブイ． 固有分解に基づくｏｐｃモデル
SG125970A1 (en) * 2003-12-19 2006-10-30 Asml Masktools Bv Feature optimization using interference mapping lithography
US7506299B2 (en) * 2003-12-19 2009-03-17 Asml Holding N.V. Feature optimization using interference mapping lithography
US8422568B2 (en) 2004-01-28 2013-04-16 Rambus Inc. Communication channel calibration for drift conditions
US7095789B2 (en) 2004-01-28 2006-08-22 Rambus, Inc. Communication channel calibration for drift conditions
US7400670B2 (en) 2004-01-28 2008-07-15 Rambus, Inc. Periodic calibration for communication channels by drift tracking
US7342646B2 (en) * 2004-01-30 2008-03-11 Asml Masktools B.V. Method of manufacturing reliability checking and verification for lithography process using a calibrated eigen decomposition model
KR100824031B1 (ko) * 2004-01-30 2008-04-21 에이에스엠엘 마스크툴즈 비.브이. 캘리브레이션된 고유 분해 모델을 이용하여 노광 툴들의믹스/매치로 인한 모델 ｏｐｃ 편차를 예측하고최소화하는 방법
US6961862B2 (en) 2004-03-17 2005-11-01 Rambus, Inc. Drift tracking feedback for communication channels
JP4512395B2 (ja) * 2004-03-30 2010-07-28 株式会社日立ハイテクノロジーズ 露光プロセスモニタ方法及びその装置
US7148496B2 (en) 2004-04-13 2006-12-12 Massachusetts Institute Of Technology System and method for proximity effect correction in imaging systems
US7500218B2 (en) * 2004-08-17 2009-03-03 Asml Netherlands B.V. Lithographic apparatus, method, and computer program product for generating a mask pattern and device manufacturing method using same
US7653892B1 (en) * 2004-08-18 2010-01-26 Cadence Design Systems, Inc. System and method for implementing image-based design rules
JP4455469B2 (ja) 2004-09-14 2010-04-21 エーエスエムエル マスクツールズ ビー．ブイ． フルチップ製造信頼性チェックおよび補正を行うための方法
JP4593236B2 (ja) * 2004-10-29 2010-12-08 株式会社日立ハイテクノロジーズ 寸法計測走査型電子顕微鏡システム並びに回路パターン形状の評価システム及びその方法
US7713667B2 (en) 2004-11-30 2010-05-11 Asml Holding N.V. System and method for generating pattern data used to control a pattern generator
US9070623B2 (en) * 2004-12-15 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling gate formation for high density cell layout
JP4916116B2 (ja) * 2005-02-01 2012-04-11 株式会社ホロン パターン特定方法およびパターン特定装置
US7730432B1 (en) 2005-03-30 2010-06-01 Tela Innovations, Inc. Method and system for reshaping a transistor gate in an integrated circuit to achieve a target objective
CN101213489B (zh) 2005-04-26 2015-05-13 瑞萨电子株式会社 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法
US7349066B2 (en) * 2005-05-05 2008-03-25 Asml Masktools B.V. Apparatus, method and computer program product for performing a model based optical proximity correction factoring neighbor influence
US7441211B1 (en) * 2005-05-06 2008-10-21 Blaze Dfm, Inc. Gate-length biasing for digital circuit optimization
US8490043B2 (en) 2005-05-06 2013-07-16 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
US7224437B2 (en) * 2005-05-31 2007-05-29 Invarium, Inc Method for measuring and verifying stepper illumination
JP4828870B2 (ja) * 2005-06-09 2011-11-30 株式会社東芝 評価パタンの作成方法およびプログラム
KR100958714B1 (ko) * 2005-08-08 2010-05-18 브라이언 테크놀로지스, 인코포레이티드 리소그래피 공정의 포커스-노광 모델을 생성하는 시스템 및방법
US20070046917A1 (en) * 2005-08-31 2007-03-01 Asml Netherlands B.V. Lithographic apparatus and device manufacturing method that compensates for reticle induced CDU
KR100642417B1 (ko) * 2005-09-20 2006-11-03 주식회사 하이닉스반도체 레이어 대 레이어 검사방법을 이용한 광학근접보정검증방법
US7962868B2 (en) 2005-10-28 2011-06-14 Freescale Semiconductor, Inc. Method for forming a semiconductor device using optical proximity correction for the optical lithography
US7570796B2 (en) 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
US20070143234A1 (en) * 2005-12-16 2007-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for intelligent model-based optical proximity correction (OPC)
KR100741879B1 (ko) * 2005-12-29 2007-07-23 동부일렉트로닉스 주식회사 반도체 소자의 설계 방법
US7493589B2 (en) 2005-12-29 2009-02-17 Asml Masktools B.V. Method, program product and apparatus for model based geometry decomposition for use in a multiple exposure process
US7405402B1 (en) * 2006-02-21 2008-07-29 Kla-Tencor Technologies Corporation Method and apparatus for aberration-insensitive electron beam imaging
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7932545B2 (en) 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7943967B2 (en) * 2006-03-09 2011-05-17 Tela Innovations, Inc. Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US7446352B2 (en) * 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US7908578B2 (en) * 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8225239B2 (en) * 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US8245180B2 (en) * 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8225261B2 (en) * 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8247846B2 (en) * 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US20070226674A1 (en) * 2006-03-27 2007-09-27 Henning Haffner System and method for semiconductor device fabrication using modeling
EP2267530A1 (en) * 2006-04-06 2010-12-29 ASML MaskTools B.V. Method and apparatus for performing dark field double dipole lithography
KR100801738B1 (ko) * 2006-06-28 2008-02-11 주식회사 하이닉스반도체 포토마스크 및 그 형성방법
US8792147B2 (en) * 2006-08-14 2014-07-29 Asml Netherlands B.V. Method, program product and apparatus for creating optimal test patterns for optical model calibration and for selecting suitable calibration test patterns from an arbitrary layout
WO2008020265A1 (en) 2006-08-16 2008-02-21 Koninklijke Philips Electronics N.V. Method and apparatus for designing an integrated circuit
US8521481B2 (en) * 2006-08-30 2013-08-27 Asml Masktools B.V. Method, program product and apparatus for modeling resist development of a lithography process
US8045786B2 (en) * 2006-10-24 2011-10-25 Kla-Tencor Technologies Corp. Waferless recipe optimization
US7624369B2 (en) * 2006-10-31 2009-11-24 International Business Machines Corporation Closed-loop design for manufacturability process
US8305432B2 (en) * 2007-01-10 2012-11-06 University Of Washington Scanning beam device calibration
US7873204B2 (en) * 2007-01-11 2011-01-18 Kla-Tencor Corporation Method for detecting lithographically significant defects on reticles
US8611637B2 (en) 2007-01-11 2013-12-17 Kla-Tencor Corporation Wafer plane detection of lithographically significant contamination photomask defects
US8103086B2 (en) 2007-01-11 2012-01-24 Kla-Tencor Corporation Reticle defect inspection with model-based thin line approaches
US20100098340A1 (en) * 2007-01-15 2010-04-22 Assaf Zomet Method And A System For Lenticular Printing
US7979829B2 (en) 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US8286107B2 (en) * 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US8520060B2 (en) * 2007-02-25 2013-08-27 Humaneyes Technologies Ltd. Method and a system for calibrating and/or visualizing a multi image display and for reducing ghosting artifacts
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9035968B2 (en) * 2007-07-23 2015-05-19 Humaneyes Technologies Ltd. Multi view displays and methods for producing the same
US7999920B2 (en) 2007-08-22 2011-08-16 Asml Netherlands B.V. Method of performing model-based scanner tuning
CN101399244B (zh) * 2007-09-26 2011-05-18 力晶半导体股份有限公司 电路结构及用以定义此电路结构的光掩模
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) * 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US20100082313A1 (en) * 2008-03-31 2010-04-01 Edita Tejnil Optical Lithographic Process Model Calibration
US20090288867A1 (en) * 2008-04-15 2009-11-26 Powerchip Semiconductor Corp. Circuit structure and photomask for defining the same
JP2009271261A (ja) * 2008-05-02 2009-11-19 Powerchip Semiconductor Corp 回路構造とそれを定義するためのフォトマスク
US20090276192A1 (en) * 2008-05-05 2009-11-05 Uri Avraham Method and Computer Program Product for Visualizing Feature Model Information
FR2931292A1 (fr) * 2008-05-15 2009-11-20 St Microelectronics Rousset Procede de controle en temps reel de la fabrication de circuits integres a l'aide de structures de controle localisees dans l'espace modele opc
US8381152B2 (en) 2008-06-05 2013-02-19 Cadence Design Systems, Inc. Method and system for model-based design and layout of an integrated circuit
MY152456A (en) * 2008-07-16 2014-09-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
WO2010014609A2 (en) 2008-07-28 2010-02-04 Kla-Tencor Corporation Computer-implemented methods, computer-readable media, and systems for classifying defects detected in a memory device area on a wafer
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8103983B2 (en) * 2008-11-12 2012-01-24 International Business Machines Corporation Electrically-driven optical proximity correction to compensate for non-optical effects
JP4862096B2 (ja) * 2008-12-26 2012-01-25 株式会社アドバンテスト パターン測定装置及びパターン測定方法
US8775101B2 (en) 2009-02-13 2014-07-08 Kla-Tencor Corp. Detecting defects on a wafer
US8620643B1 (en) 2009-07-31 2013-12-31 Lester F. Ludwig Auditory eigenfunction systems and methods
JP2011082243A (ja) * 2009-10-05 2011-04-21 Panasonic Corp 部品実装装置および部品実装装置における実装状態検査方法
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8108805B2 (en) * 2010-03-26 2012-01-31 Tokyo Electron Limited Simplified micro-bridging and roughness analysis
US8781781B2 (en) 2010-07-30 2014-07-15 Kla-Tencor Corp. Dynamic care areas
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US20120128228A1 (en) * 2010-11-18 2012-05-24 D2S, Inc. Method for Matching of Patterns
KR101703745B1 (ko) * 2010-12-17 2017-02-08 삼성전자 주식회사 캘리브레이션 패턴을 이용한 포토마스크 형성 방법 및 캘리브레이션 패턴을 포함하는 포토마스크
JP5306391B2 (ja) * 2011-03-02 2013-10-02 株式会社東芝 フォトマスク
US9170211B2 (en) 2011-03-25 2015-10-27 Kla-Tencor Corp. Design-based inspection using repeating structures
US9087367B2 (en) 2011-09-13 2015-07-21 Kla-Tencor Corp. Determining design coordinates for wafer defects
EP2570854B1 (en) 2011-09-16 2016-11-30 Imec Illumination-source shape definition in optical lithography
NL2009336A (en) * 2011-09-21 2013-03-25 Asml Netherlands Bv Method for calibrating a manufacturing process model.
US20130080981A1 (en) * 2011-09-22 2013-03-28 Teng-Yen Huang Method for improving optical proximity simulation from exposure result
US8832621B1 (en) 2011-11-28 2014-09-09 Cadence Design Systems, Inc. Topology design using squish patterns
US8831334B2 (en) 2012-01-20 2014-09-09 Kla-Tencor Corp. Segmentation for wafer inspection
US8464193B1 (en) 2012-05-18 2013-06-11 International Business Machines Corporation Optical proximity correction (OPC) methodology employing multiple OPC programs
US8826200B2 (en) 2012-05-25 2014-09-02 Kla-Tencor Corp. Alteration for wafer inspection
CN103472672B (zh) * 2012-06-06 2016-01-06 中芯国际集成电路制造(上海)有限公司 校正光学邻近校正模型的方法
US9189844B2 (en) * 2012-10-15 2015-11-17 Kla-Tencor Corp. Detecting defects on a wafer using defect-specific information
US9053527B2 (en) 2013-01-02 2015-06-09 Kla-Tencor Corp. Detecting defects on a wafer
US9134254B2 (en) 2013-01-07 2015-09-15 Kla-Tencor Corp. Determining a position of inspection system output in design data space
US9311698B2 (en) 2013-01-09 2016-04-12 Kla-Tencor Corp. Detecting defects on a wafer using template image matching
JP2014143254A (ja) * 2013-01-22 2014-08-07 Canon Inc 描画データの生成方法、処理装置、プログラム、描画装置及び物品製造方法
US9092846B2 (en) 2013-02-01 2015-07-28 Kla-Tencor Corp. Detecting defects on a wafer using defect-specific and multi-channel information
US9865512B2 (en) 2013-04-08 2018-01-09 Kla-Tencor Corp. Dynamic design attributes for wafer inspection
US9310320B2 (en) 2013-04-15 2016-04-12 Kla-Tencor Corp. Based sampling and binning for yield critical defects
US9449196B1 (en) 2013-04-22 2016-09-20 Jasper Design Automation, Inc. Security data path verification
CN103676464B (zh) * 2014-01-07 2016-10-26 上海华虹宏力半导体制造有限公司 建模用光刻图形及其量测方法
US10152654B2 (en) * 2014-02-20 2018-12-11 Kla-Tencor Corporation Signal response metrology for image based overlay measurements
CN103777460A (zh) * 2014-03-04 2014-05-07 上海集成电路研发中心有限公司 一种提高光学邻近效应修正模型精度的方法
US9478019B2 (en) 2014-05-06 2016-10-25 Kla-Tencor Corp. Reticle inspection using near-field recovery
US9547892B2 (en) 2014-05-06 2017-01-17 Kla-Tencor Corporation Apparatus and methods for predicting wafer-level defect printability
US10074036B2 (en) * 2014-10-21 2018-09-11 Kla-Tencor Corporation Critical dimension uniformity enhancement techniques and apparatus
US10395361B2 (en) 2015-08-10 2019-08-27 Kla-Tencor Corporation Apparatus and methods for inspecting reticles
CN111340762B (zh) 2015-08-10 2021-06-25 科磊股份有限公司 用于预测晶片级缺陷可印性的设备及方法
US9984920B2 (en) * 2016-07-11 2018-05-29 International Business Machines Corporation Design-aware pattern density control in directed self-assembly graphoepitaxy process
US10622267B2 (en) 2016-10-04 2020-04-14 Tokyo Electron Limited Facilitation of spin-coat planarization over feature topography during substrate fabrication
WO2018125220A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Systems, methods, and apparatuses for implementing opc modeling via machine learning on simulated 2d optical images for sed and post sed processes
US10120973B2 (en) * 2017-03-15 2018-11-06 Applied Materials Israel Ltd. Method of performing metrology operations and system thereof
US10522322B2 (en) 2017-04-13 2019-12-31 Fractilia, Llc System and method for generating and analyzing roughness measurements
US11380516B2 (en) 2017-04-13 2022-07-05 Fractilia, Llc System and method for generating and analyzing roughness measurements and their use for process monitoring and control
US10176966B1 (en) 2017-04-13 2019-01-08 Fractilia, Llc Edge detection system
KR102415583B1 (ko) 2017-06-30 2022-07-04 삼성전자주식회사 Opc 모델의 최적화 방법 및 이를 이용한 반도체 소자의 제조 방법
US10293601B2 (en) * 2017-07-11 2019-05-21 The Boeing Company Automated controls for contoured surface inkjet printing
KR20200044524A (ko) * 2018-10-19 2020-04-29 삼성전자주식회사 라인 엔드 보이드 방지를 광 근접 보정 방법 및 이를 이용한 리소그래피 마스크 제조 방법
US10831977B1 (en) * 2019-06-03 2020-11-10 Globalfoundries Inc. Curvilinear mask models
US20210073976A1 (en) * 2019-09-09 2021-03-11 Carl Zeiss Smt Gmbh Wafer inspection methods and systems
US20220375063A1 (en) * 2019-09-20 2022-11-24 Asml Netherlands B.V. System and method for generating predictive images for wafer inspection using machine learning
US11455436B2 (en) 2020-03-25 2022-09-27 Tokyo Electron Limited Predicting across wafer spin-on planarization over a patterned topography
TW202144978A (zh) * 2020-04-01 2021-12-01 瑞典商指紋卡公司 具有校準電路的基於薄膜電晶體(tft)的指紋感測系統

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09101983A (ja) * 1995-07-28 1997-04-15 Toshiba Corp 二次元回路パターンの発生方法及び発生装置
JPH10256124A (ja) * 1997-03-12 1998-09-25 Sony Corp 描画パターンデータ作成方法、電子ビーム描画方法、基体加工方法、並びに電子線描画装置
KR19990030037A (ko) * 1997-09-26 1999-04-26 시마 마사히로 화상처리장치
US6081659A (en) * 1997-05-08 2000-06-27 Lsi Logic Corporation Comparing aerial image to actual photoresist pattern for masking process characterization

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4894790A (en) 1986-02-05 1990-01-16 Omron Tateisi Electronics Co. Input method for reference printed circuit board assembly data to an image processing printed circuit board assembly automatic inspection apparatus
US4878179A (en) * 1987-11-12 1989-10-31 Rockwell International Corporation Interactive diagnostic methodology and apparatus for microelectronic devices
JPH03174716A (ja) 1989-08-07 1991-07-29 Hitachi Ltd 電子ビーム描画装置および描画方式
US5307296A (en) 1989-11-17 1994-04-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor workpiece topography prediction method
US5245543A (en) 1990-12-21 1993-09-14 Texas Instruments Incorporated Method and apparatus for integrated circuit design
JP3426647B2 (ja) 1992-06-24 2003-07-14 日本電信電話株式会社 ３次元トポグラフィシミュレーションのための一般化されたソリッドモデリング
US5307421A (en) 1992-10-14 1994-04-26 Commissariat A L'energie Atomique Process for producing a synthesized reference image for the inspection of objects and apparatus for performing the same
JPH07253311A (ja) * 1994-03-15 1995-10-03 Fujitsu Ltd パターン検査装置の較正方法、パターン検査方法、パターン位置決定方法、および半導体装置の製造方法
JP3409493B2 (ja) 1995-03-13 2003-05-26 ソニー株式会社 マスクパターンの補正方法および補正装置
US5621652A (en) 1995-03-21 1997-04-15 Vlsi Technology, Inc. System and method for verifying process models in integrated circuit process simulators
US5719796A (en) 1995-12-04 1998-02-17 Advanced Micro Devices, Inc. System for monitoring and analyzing manufacturing processes using statistical simulation with single step feedback
US5795688A (en) * 1996-08-14 1998-08-18 Micron Technology, Inc. Process for detecting defects in photomasks through aerial image comparisons
US6578188B1 (en) * 1997-09-17 2003-06-10 Numerical Technologies, Inc. Method and apparatus for a network-based mask defect printability analysis system
US6081658A (en) * 1997-12-31 2000-06-27 Avant! Corporation Proximity correction system for wafer lithography

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09101983A (ja) * 1995-07-28 1997-04-15 Toshiba Corp 二次元回路パターンの発生方法及び発生装置
JPH10256124A (ja) * 1997-03-12 1998-09-25 Sony Corp 描画パターンデータ作成方法、電子ビーム描画方法、基体加工方法、並びに電子線描画装置
US6081659A (en) * 1997-05-08 2000-06-27 Lsi Logic Corporation Comparing aerial image to actual photoresist pattern for masking process characterization
KR19990030037A (ko) * 1997-09-26 1999-04-26 시마 마사히로 화상처리장치

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