KR20200044524A - 라인 엔드 보이드 방지를 광 근접 보정 방법 및 이를 이용한 리소그래피 마스크 제조 방법 - Google Patents
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Abstract
일부 실시예들에 따른 OPC 방법은, 도전성 패턴들을 포함하는 디자인 레이아웃을 제공하는 단계; 상기 도전성 패턴들 중 라인 엔드 보이드(Line End Void, 이하 LEV)에 의한 컨택 불량이 발생할 위험이 있는 LEV 위험 패턴들을 결정하는 단계; 상기 LEV 위험 패턴들의 일부 및 상기 LEV 위험 패턴들에 인접한 상기 도전성 패턴의 일부를 포함하는 마커들을 설정하는 단계;
상기 마커들에 포함된 상기 LEV 위험 패턴들에 대해 LEV 인식 OPC를 수행하는 단계; 및 상기 마커들 각각의 비용 함수를 계산하는 단계;를 포함하되,
상기 LEV 인식 OPC는 상기 도전성 패턴들 사이의 설정된 최소 거리인 브릿지 타겟에 의해 결정되는 브릿지 타겟 패턴을 목표 형상으로 한다.
Description
본 발명의 기술적 사상은 광 근접 보정 방법 및 이를 이용한 EUV 마스크의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명의 기술적 사상은 신뢰성이 제고된 광 근접 보정 방법 및 이를 이용한 리소그래피 마스크의 제조 방법에 관한 것이다.
반도체 칩의 제조 공정 중 리소그래피(lithography) 공정은 기판 상에 도포된 감광막에 광선을 조사하여 회로 패턴을 형성하는 기술이다. 최근 공정 미세화로 인하여 DUV선(Deep Ultraviolet ray, DUV) 극자외선(Extreme Ultraviolet ray, EUV) 또는 전자 빔 등을 이용한 노광 방식이 주목 받고 있다. 패턴이 미세화됨에 따라 이웃하는 노광 과정 중에 패턴들 간의 영향에 의한 광 근접 현상(Optical Proximity Effect, 이하 OPE)이 발생하고, 이를 해결하기 위해 광 근접 보정(Optical Proximity Correction, 이하 OPC)에 관한 연구가 수행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제는 신뢰성이 제고된 광 근접 보정 방법 및 이를 이용한 리소그래피 마스크의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 일부 실시예들에 따른 OPC 방법은, 도전성 패턴들을 포함하는 디자인 레이아웃을 제공하는 단계; 상기 도전성 패턴들 중 라인 엔드 보이드(Line End Void, 이하 LEV)에 의한 컨택 불량이 발생할 위험이 있는 LEV 위험 패턴들을 결정하는 단계; 상기 LEV 위험 패턴들의 일부 및 상기 LEV 위험 패턴들에 인접한 상기 도전성 패턴의 일부를 포함하는 마커들을 설정하는 단계;
상기 마커들에 포함된 상기 LEV 위험 패턴들에 대해 LEV 인식 OPC를 수행하는 단계; 및 상기 마커들 각각의 비용 함수를 계산하는 단계;를 포함하되,
상기 LEV 인식 OPC는 상기 도전성 패턴들 사이의 설정된 최소 거리인 브릿지 타겟에 의해 결정되는 브릿지 타겟 패턴을 목표 형상으로 한다.
일부 실시예들에 따른 일부 실시예들에 따른 OPC 방법은, 도전성 패턴들을 포함하는 디자인 레이아웃을 제공하는 단계; 상기 도전성 패턴들 중 LEV에 의한 컨택 불량이 발생할 위험이 있는 LEV 위험 패턴들을 결정하는 단계; 상기 LEV 위험 패턴들의 일부 및 상기 LEV 위험 패턴들에 인접한 상기 도전성 패턴의 일부를 포함하는 마커들을 설정하는 단계; 상기 마커들에 포함된 패턴들에 대해 제1 OPC를 수행하고 상기 마커들에 포함되지 않은 패턴들에 대해 상기 제1 OPC와 다른 제2 OPC를 수행하는 단계로서, 상기 제1 및 제2 OPC는 각각 복수번 수행되고, 및 상기 마커들 각각의 비용 함수를 산출하는 단계;를 포함하되, 상기 LEV 위험 패턴들을 결정하는 단계는, 스코어링 함수에 의해 상기 도전성 패턴들의 컨택 불량이 발생할 위험들을 비교하는 것을 포함하고,
상기 스코어링 함수는 상기 도전성 패턴들의 폭에 반비례한다.
일부 실시예들에 따른 리소그래피 마스크 제조 방법은, 도전성 패턴을 포함하는 디자인 레이아웃을 제공하는 단계; 상기 디자인 레이아웃에 OPC를 수행하는 단계; 및 상기 OPC의 결과에 따라 리소그래피 마스크를 제작하는 단계를 포함하고, 상기 OPC를 수행하는 단계는,상기 도전성 패턴들 중 LEV에 의한 컨택 불량이 발생할 위험이 있는 LEV 위험 패턴들을 결정하는 단계; 상기 LEV 위험 패턴들의 일부 및 상기 LEV 위험 패턴들에 인접한 상기 도전성 패턴의 일부를 포함하는 마커들을 설정하는 단계; 상기 마커들에 포함된 상기 도전성 패턴들에 대해 제1 OPC를 수행하고, 상기 마커들에 포함되지 않은 상기 도전성 패턴들에 대해 상기 제1 OPC와 다른 제2 OPC를 수행하는 단계; 및 상기 LEV 위험 패턴의 베스트 콘디션 및 PWC에 의해 산출된 콘투어를 이용하여 상기 마커들에 대해 비용 함수를 산출하는 단계를 포함한다.
일부 실시예들에 따르면, 브릿지 단락 불량을 방지하면서 비아와 라인 패턴의 단부 사이 거리인 인클로져를 충분히 확보할 수 있다. 이에 따라, 비아와 인접한 부분에 형성된 라인 패턴을 형성하기 위한 개구에 도전성 물질이 채워지지 않아 컨택 불량이 발생하는 것을 방지할 수 있다.
도 1은 비교예의 OPC 방법 및 이를 이용한 반도체 장치 제조 방법의 문제점을 설명하기 위한 레이아웃도이다.
도 2는 일부 실시예들에 따른 OPC 방법을 설명하기 위한 순서도이다.
도 3은 일부 실시예들에 따른 OPC 방법을 설명하기 위한 레이아웃도이다.
도 4는 도 3의 일부를 확대하여 도시한 부분 레이아웃도이다.
도 5는 일부 실시예들에 따른 OPC 방법을 설명하기 위한 개념도이다.
도 6은 일부 실시예들에 따른 OPC 방법을 설명하기 위한 그래프이다
도 7 및 도 8은 일부 실시예들에 따른 OPC방법을 설명하기 위한 순서도이다.
도 9는 일부 실시예들에 따른 반도체 소자 제조 방법의 과정을 설명하기 위한 순서도들이다.
도 2는 일부 실시예들에 따른 OPC 방법을 설명하기 위한 순서도이다.
도 3은 일부 실시예들에 따른 OPC 방법을 설명하기 위한 레이아웃도이다.
도 4는 도 3의 일부를 확대하여 도시한 부분 레이아웃도이다.
도 5는 일부 실시예들에 따른 OPC 방법을 설명하기 위한 개념도이다.
도 6은 일부 실시예들에 따른 OPC 방법을 설명하기 위한 그래프이다
도 7 및 도 8은 일부 실시예들에 따른 OPC방법을 설명하기 위한 순서도이다.
도 9는 일부 실시예들에 따른 반도체 소자 제조 방법의 과정을 설명하기 위한 순서도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 비교예의 OPC 방법 및 이를 이용한 반도체 장치 제조 방법의 문제점을 설명하기 위한 레이아웃도이다.
도 1을 참조하면, 반도체 칩은 회로 패턴을 포함할 수 있다. 회로 패턴은 복수개의 배선 층들 및 배선 층들의 사이를 연결하는 비아들을 포함할 수 있다. 일부 실시예들에 따르면, 배선층 들은 도전성 패턴(110) 및 상기 절연층(120)을 포함할 수 있다.
일부 실시예들에 따르면, 도전성 패턴(110)은 반도체 칩의 동작을 위한 전기적인 경로를 형성할 수 있다. 일부 실시예들에 따르면, 도전성 패턴(110)은 하지층의 비아 및 후속층의 비아와 연결될 수 있다. 이때, 라인 형상의 도전성 패턴(110)을 형성하기 위한 식각 공정에서, 광 근접 효과(Optical Proximity effect) 등에 의해 단부(end portion)에 스큐(skew)가 발생할 수 있다.
상기 문제점의 해결을 위해 디자인 룰에 의해 설계된 레이아웃에 라인 엔드 식각 스큐 바이아스(line end etch skew bias)를 적용하여 최종 타겟 레이아웃을 결정하고, 상기 최종 타겟 레이아웃에 가까워지도록 디자인된 레이아웃에 포함된 도전성 패턴들의 형상을 수정하는 광 근접 보정(Optical Proximity Correction, 이하 OPC)을 수행할 수 있다. OPC는 반복적으로 수행되고, OPC의 반복이 진행될수록 수정된 도전성 패턴을 이용하여 웨이퍼 상에 형성되는 실제 패턴이 최초 디자인과 점점 가까워질 수 있다.
이때 라인 형상의 도전성 패턴(110)의 단부는 리소그래피 공정에 사용되는 광의 회절 한계에 의해 끝으로 갈수록 좁아지는 형상을 가질 수 있다. 라인 패턴의 상기와 같은 형상은 이후 메탈 필링(metal filling) 공정에서, 단부 근방에 금속이 제대로 채워지지 않는 라인 엔드 보이드(Line End Void, 이하 LEV) 결함(110V)을 유발할 수 있다. 도전성 패턴(110)은 하지층의 도전성 패턴 또는 후속 층의 도전성 패턴과 연결하기 위하여 도전성 비아와 연결되는데, 도전성 패턴(110)의 단부에 인접하게 도전성 비아가 형성되는 경우, LEV 결함(110V)에 의해 전기적 연결이 끊어져 반도체 칩의 불량이 발생할 수 있다.
도 2는 일부 실시예들에 따른 OPC 방법을 설명하기 위한 순서도이다.
도 3은 일부 실시예들에 따른 OPC 방법을 설명하기 위한 레이아웃도이다.
도 4는 도 3의 일부를 확대하여 도시한 부분 레이아웃도이다.
도 2 및 도 3을 참조하면, P110에서 디자인 레이아웃을 제공할 수 있다. 디자인 레이아웃은 반도체 칩을 구현하기 위한 다양한 기하학적 패턴들을 포함할 수 있다. 디자인 레이아웃은 서로 수직으로 교차하는 제1 및 제2 방향(X 방향, Y 방향)으로 연장될 수 있다. 디자인 레이아웃은 소정의 폭을 갖고 제1 방향(X 방향) 또는 제2 방향(Y 방향)으로 연장되는 라인 형상의 도전성 패턴들(110)을 포함할 수 있다. 일부 실시예들에 따르면, 도전성 패턴들(110)은 미리 설정된 디자인 룰을 따르도록 의해 설계될 수 있다.
디자인 레이아웃은 반도체 칩의 다양한 컴포넌트들을 구현하기 위한 금속 패턴, 산화물 패턴 또는 반도체 패턴 등을 포함할 수 있다. 상기 컴포넌트들은 예컨대, 활성 영역들, 게이트 전극들, 금속 라인들 또는 층간 상호접속부의 비아들, 및 본딩 패드들을 포함할 수 있다. 컴포넌트들은 반도체 기판, 또는 상기 반도체 기판 상에 퇴적되는 다양한 물질 층들 상에 형성될 수 있다. 디자인 레이아웃은 기하학적 패턴들에 대한 정보를 갖는 하나 이상의 데이터 파일로 저장될 수 있다. 예를 들어, 디자인 레이아웃은 GDSII(Graphic Data System Ⅱ) 데이터 포맷, CIF(Caltech Intermediate Form) 데이터 포맷, OASIS (Open Artwork System Interchange Standard) 데이터 포맷 등과 같이 컴퓨터에 의해 판독이 가능한 임의의 적절한 데이터 포맷으로 저장될 수 있다.
일부 실시예들에 따르면 도전성 패턴들(110)은 상부 및 하부 도전성 비아들(130U, 130L)과 연결될 수 있다. 일부 실시예들에 따르면, 반도체 칩을 구현하기 위해서 절연층(120)과 도전성 패턴들(110)로 구성된 복수개의 레이아웃을 포함할 수 있고, 상부 및 하부 도전성 비아들(130U, 130L)은 도전성 패턴들(110)을 인접한 레이아웃에 포함된 패턴들에 연결시킬 수 있다.
도 3에서 파선으로 표시된 비아는 일 레이아웃에 포함된 도전성 패턴(110)과 상기 레이아웃의 하지(underlying) 레이아웃 포함된 도전성 패턴을 연결하는 하부 도전성 비아(130L)일 수 있다. 도 3에서 실선으로 표시된 비아는 일 레이아웃에 포함된 도전성 패턴(110)과 후속하는 레이아웃에 포함된 도전성 패턴(110)을 연결하는 상부 도전성 비아(130U)일 수 있다.
일부 실시예들에 따르면, 도전성 패턴(110), 상부 및 하부 도전성 비아들(130U, 130L)은 도전성 물질을 포함할 수 있다. 일부 실시예들에 따르면, 도전성 패턴(110), 상부 및 하부 도전성 비아(130U, 130L)은 도핑된 반도체 물질 또는 금속 물질을 포함할 수 있다. 일부 실시예들에 따르면, 도전성 패턴(110), 상부 및 하부 도전성 비아들(130U, 130L)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn), 탄소(C), 그래핀(graphene)으로 구성된 그룹으로부터 선택된 적어도 하나 또는 그 합금 금속 등을 포함할 수 있다.
이어서 P120에서 LEV 위험 패턴(110R)을 선택할 수 있다. 여기서 LEV 위험 패턴(110R)은 도전성 패턴들(110) 중 LEV 결함의 발생 위험이 상대적으로 높은 패턴을 지칭한다. LEV 결함의 발생 위험의 비교에 대해서는 도 5 및 도 6을 참조하여 설명하도록 한다.
여기서 도 5는 일부 실시예들에 따른 OPC 방법을 설명하기 위한 개념도이고, 도 6는 일부 실시예들에 따른 OPC 방법을 설명하기 위한 그래프이다.
도 5를 참조하면, 라인 형상을 갖는 도전성 패턴(110)의 단부의 레이아웃도 및 단면도가 도시되어 있다.
도 5를 참조하면, 도전성 패턴(110)은 라인 형상을 가질 수 있다. 전술한 것과 같이 웨이퍼 상에 구현된 도전성 패턴(110)의 단부는 끝으로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
도전성 패턴(110)과 절연층(120) 사이 및 도전성 패턴(110)과 하부 도전성 비아(130L) 사이에 도전성 라이너가 더 배치될 수 있으나 이에 제한되는 것은 아니다. 또한, 인접한 절연층(120) 사이에는 절연성 라이너(125)가 배치될 수 있다.
설명의 편의상, 하부 도전성 비아(130L) 및 상기 하부 도전성 비아(130L)에 인접한 도전성 패턴(110)의 끝 점까지의 길이를 비아 엔드 길이(VEL)라고 지칭하도록 한다. 또한 도전성 패턴(110)이 길게 연장되는 방향과 수직한 방향의 폭을 패턴 폭(PW)이라고 지칭한다. 일부 실시예들에 따르면, 비아 엔드 길이(VEL) 및 패턴 폭(PW)을 이용하여 LEV의 발생에 의한 반도체 칩의 불량의 위험을 평가할 수 있다.
도 5에서 하부 도전성 비아(130L)에 인접한 도전성 패턴(110)의 단부를 기준으로 LEV에 의한 반도체 칩의 불량의 위험에 대해 설명하지만, 이는 상부 도전성 비아(130U, 도 3 참조)와 이에 인접한 도전성 패턴(110)의 관계에 대해서도 마찬가지로 적용될 수 있다.
일부 실시예들에 따르면, LEV의 발생에 반도체 칩의 불량 위험을 평가하기 위한 스코어링 함수는 아래의 수학식 1과 같이 비아 엔드 길이(VEL) 및 패턴 폭(PW)을 이용하여 결정될 수 있다.
[수학식 1]
여기서 a 및 b는 비례계수이고, 길이의 차원(dimension)을 가질 수 있으나 이에 제한되는 것은 아니다. 스코어링 함수 값은 상대적인 수치를 이용한 비교를 위한 것으로서, 정규화된 값을 갖는다.
도 6을 참조하면, 수학식 1에 따라 비아 엔드 길이(VEL) 및 패턴 폭(PW)에 대한 스코어링 함수 값의 복수개의 등고선들이 도시되어 있다.
일부 실시예들에 따르면, 비아 엔드 길이(VEL) 및 패턴 폭(LW)이 커질수록 LEV에 의한 불량 발생의 위험이 낮아지고, 비아 엔드 길이(VEL) 및 패턴 폭(LW)이 작아질수록 LEV에 의한 불량 발생의 위험이 높아질 수 있다. S1 내지 S5은 같은 스코어링 함수 값을 갖는 비아 엔드 길이(VEL) 값 및 패턴 폭(LW) 값의 세트를 있는 등고선으로서, S1 내지 S5는 각각 순서대로 스코어링 함수의 더 큰 값에 대응하는 등고선들일 수 있다. 예컨대 S1은 약 20, S2는 약 40, S3는 약 60, S4는 약 80에 대응할 수 있으나 이에 제한되는 것은 아니다. 디자인 레이아웃 별로 불량 발생의 온라인 오프라인 데이터로부터 스코어링 함수의 임계치를 설정하여, 상기 임계치보다 더 큰 스코어링 함수 값을 갖는 패턴을 LEV 위험 패턴으로 분류할 수 있다.
다시 도 2 및 도 3을 참조하면, P120에서 LEV 위험 패턴을 결정하는 것은 웨이퍼 상에 구현된 레이아웃에 대한 불량 검사에 대한 기존의 온라인/오프라인 데이터로부터 LEV 위험 패턴(110R)을 결정하는 것을 포함할 수 있다.
일부 실시예들에 따르면, P120에서 LEV 위험 패턴(110R)을 결정하는 것은 스코어링 함수 또는 기존의 온라인/오프라인 데이터로부터 결정된 LEV 위험 패턴에 대해 풀 칩 매칭을 수행하는 것을 포함할 수 있다. 풀 칩 매칭은, 디자인 레이아웃에 포함된 도전성 패턴들(110) 중 LEV 위험 패턴(110R)과 동일하거나 유사한 것을 찾는 것을 포함할 수 있다. 일부 실시예들에 따르면, LEV 위험 패턴(110R)과 동일하거나 유사한 도전성 패턴들(110)은, 상기 LEV 위험 패턴(110R)의 형상뿐만 아니라, 상부 도전성 비아(130U) 또는 하부 도전성 비아(130L)와 상대 위치가 동일하거나 유사한 것을 의미한다.
이어서 P130에서 결정된 LEV 위험 패턴(110R)을 포함하는 마커(MRK)들을 정의할 수 있다. 일부 실시예들에 따르면, 마커들(MRK)은 OPC가 수행될 때, 디자인 레이아웃과 다른 OPC가 수행되는 영역일 수 있다. 일부 실시예들에 따르면, 마커들(MRK)은 후술하는 LEV 인식 OPC일 수 있다. 일부 실시예들에 따르면, 마커들(MRK)의 중심은 LEV 위험 패턴(110R)의 하부 도전성 비아(130L) 또는 상부 도전성 비아(130U)와 접하는 부분의 근방에 위치할 수 있으나 이에 제한되는 것은 아니다. 일부 실시예들에 따르면, 마커들(MRK)은 정사각형 형상의 영역일 수 있다. 일부 실시예들에 따르면, 마커들(MRK)은 한 변의 길이의 절반이 OPC에서 패턴간의 상호 작용이 존재하는 것으로 설정된 최대 거리를 갖는 정사각형 형상의 영역일 수 있으나 이에 제한되는 것은 아니다. 예컨대, 마커들(MRK)은 원형, 타원형, 직사각형 등 임의의 적절한 형상을 갖는 것도 가능하다.
이어서 P140에서, LEV 위험 패턴 상에 LEV 인식 OPC를 수행할 수 있다. 일부 실시예들에 따르면 LEV 인식 OPC를 수행할 때 종래의 OPC가 함께 수행될 수 있다. 일부 실시예들에 따르면 종래의 OPC는 마커들(MRK) 외부 영역에 대해 수행될 수 있다.
일부 실시예들에 따르면 LEV 인식 OPC는 종래의 OPC와 다를 수 있다. LEV 인식 OPC에 대해 도 4를 참조하여 설명하도록 한다.
도 4는 도 3의 마커(MRK)를 확대 도시한 것이다. 도 4를 참조하면 도전성 패턴(110), LEV 위험 패턴(110R)의 디자인된 형상, 타겟 패턴 형상 및 콘투어 형상이 도시되어 있다. 보다 구체적으로 1점 쇄선 및 2점 쇄선을 이용하여 컨디션(예컨대, 베스트 컨디션 또는 프로세스 윈도우 컨디션)에 따른 타겟들을 도시하였고, 파선들은 시뮬레이션에 의한 콘투어들을 도시하였다.
여기서 베스트 컨디션(best condition)은 특정 레이아웃을 형성하기 위한 최적의 도즈 및 포커스의 조건을 의미한다. 베스트 컨디션은 형성하려는 소자별로, 또한 구현되는 패턴 별로 서로 다를 수 있다.
프로세스 윈도우 컨디션(Process Window Condition, 이하 PWC)은 베스트 컨디션으로부터 설정된 수치만큼 디포커스된 포커스 조건 및/또는 변화된 도즈의 조건일 수 있다. 일부 실시예들에 따르면, PWC는 복수개의 포커스 및 도즈의 조건을 포함할 수 있으나 이에 제한되는 것은 아니다. 예컨대, 프로세스 윈도우 조건은 하나의 포커스 및 도즈의 조건 또는 연속적인 포커스 및 도즈의 조건을 포함할 수 있다.
브릿지 타겟 패턴(BRTP)은 2점 쇄선으로 도시되었으며, 제1 및 제2 브릿지 타겟(BRTx, BRTy)들로부터 결정될 수 있다. 제1 및 제2 브릿지 타겟(BRTx, BRTy)은 LEV 인식 OPC를 수행하고자 하는 레이아웃과 동일한 레이아웃 또는 유사한 레이아웃에 대한 공정 데이터로부터 결정될 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 및 제2 브릿지 타겟(BRTx, BRTy)은 LEV 인식 OPC를 수행하고자 하는 레이아웃에 대한 시뮬레이션 데이터로부터 결정될 수 있다. 제1 및 제2 브릿지 타겟(BRTx, BRTy)은 기존 공정 데이터, 또는 시뮬레이션 데이터로부터 인접한 도전성 패턴들(110) 사이 또는 인접한 도전성 패턴(110)과 LEV 위험 패턴(110R)의 사이 또는 인접한 LEV 위험 패턴들(110R) 사이에 의도치 않은 단락인 브릿지가 발생하지 않기 위한 최소 거리일 수 있다. 제1 및 제2 브릿지 타겟(BRTx, BRTy)은 각각 제1 방향(X 방향) 및 제2 방향(Y 방향)에 대한 브릿지 타겟으로, 서로 다른 값을 가질 수 있다.
브릿지 타겟 패턴(BRTP)은 제1 및 제2 브릿지 타겟(BRTx, BRTy)을 만족하는 최대 크기의 패턴일 수 있다. 즉, 도전성 패턴들(110) 또는 LEV 위험 패턴(110R)이 브릿지 타겟 패턴(BRTP)보다 더 커지는 경우, 인접한 패턴 사이의 거리가 작아 브릿지가 발생할 수 있다.
인클로져(Enclosure) 타겟 패턴(ENCTP)은 1점 쇄선으로 도시되어 있으며, LEV 위험 패턴(110R) 또는 LEV 인식 OPC에 의해 수정된 LEV 위험 패턴(110R) 및 제1 및 제2 인클로져 타겟(ENCTx, ENCTy)에 의해 결정되는 목표형상일 수 있다. 여기서 인클로져라 함은, LEV 위험 패턴(110R)의 단부에 인접한 상부 도전성 비아(130U) 또는 하부 도전성 비아(130L)로부터 제1 방향 또는 제2 방향(X 방향, Y 방향)에 따른 끝 점까지의 거리를 의미한다.
일부 실시예들에 따르면, 제1 및 제2 인클로져 타겟(ENCTx, ENCTy)은 LEV 인식 OPC를 수행하고자 하는 레이아웃과 동일한 레이아웃 또는 유사한 레이아웃에 대한 공정 데이터로부터 결정될 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 및 제2 인클로져 타겟(ENCTx, ENCTy)은 LEV 인식 OPC를 수행하고자 하는 레이아웃에 대한 시뮬레이션 데이터로부터 결정될 수 있다. 제1 및 제2 인클로져 타겟(ENCTx, ENCTy)은 각각 제1 방향(X 방향) 및 제2 방향(Y 방향)에 대한 인클로져 타겟으로, 서로 다른 값을 가질 수 있다.
일부 실시예들에 따르면, 인클로져 타겟 패턴(ENCTP)은 제1 및 제2 방향(X방향, Y 방향)을 따라 각각 제1 및 제2 인클로져 타겟(ENCTx, ENCTy)을 만족시키는 최소 크기의 패턴일 수 있다. 즉, 인클로져 타겟 패턴(ENCTP)의 바깥 테투리로부터 하부 도전성 비아(130L)까지 제1 방향(X 방향) 거리들의 합은 제1 인클로져 타겟(ENCTx)이고, 인클로져 타겟 패턴(ENCTP)의 바깥 테투리로부터 하부 도전성 비아(130L)까지 제2 방향(Y 방향) 거리들의 합은 제2 인클로져 타겟(ENCTy)일 수 있다.
OPC 및 LEV 인식 OPC에 의한 도전성 패턴(110) 및 LEV 위험 패턴(110R)의 수정은 복수 번 반복될(iterated) 수 있다. 일부 실시예들에 따르면, LEV 인식 OPC는 제1 및 제2 브릿지 타겟(BRTx, BRTy)과 제1 및 제2 인클로져 타겟(ENCTx, ENCTy)을 목표 형상으로 한 OPC일 수 있다. 일부 실시예들에 따르면, LEV 인식 OPC는 제1 및 제2 인클로져 타겟(ENCTx, ENCTy)을 타겟으로 하여 하부 도전성 비아(130L)와 라인 엔드 사이의 마진을 확보하고 제1 및 제2 브릿지 타겟(BRTx, BRTy)을 타겟으로 하여 인접한 패턴간 브릿지 마진을 확보하는 OPC일 수 있다.
일부 실시예들에 따르면, 마커(MRK) 외부의 도전성 패턴(110) 및 LEV 위험 패턴(110R)에 대해서는 종래의 OPC가 수행될 수 있다.
도 2 및 도 4를 참조하면, P150에서 비용 함수를 산출할 수 있다. 일부 실시예들에 따르면 비용 함수를 산출하는 것은 각각의 LEV 위험 패턴(110R) PWC 콘투어 거리, PWC 타겟 인클로져, 베스트 콘투어 인클로져를 산출하는 것을 포함할 수 있다.
PWC 콘투어(PCC)는 가장 긴 파선으로 도시되어 있으며, LEV 인식 OPC에 의해 수정된 LEV 위험 패턴(110R)이 PWC의 리소그래피 공정에 의해 웨이퍼 상에 구현되는 형상을 시뮬레이션한 것이다. PWC가 복수개의 조건을 포함하거나 연속적인 조건을 포함하는 경우, 상기 복수개의 조건, 또는 연속적인 조건 중 가장 큰 콘투어를 산출하는 PWC를 이용하여 PWC 콘투어(PCC)를 결정할 수 있다. LEV 위험 패턴(110R)이 복수개의 부분 패턴으로 분할되는 경우, PWC 콘투어(PCC)는 LEV 위험 패턴(110R)의 구획된 각 부분마다 다른 PWC에 의해 결정될 수 있으나 이에 제한되는 것은 아니다. 도전성 패턴(110) 및 LEV 위험 패턴(110R)을 부분패턴으로 분할하는 것은, 코너 부분의 패턴을 구획하고 소정의 길이를 초과하는 패턴을 등분하는 등 종래의 알려진 임의의 구획 방법에 의해 수행될 수 있다.
리소그래피 공정이 수행되는 동안, 수차에 의한 효과, 플레어 등 인접한 패턴간의 간섭에 의해 국소적으로 베스트 컨디션과 다른 노광 조건에서 노광이 수행될 수 있다. 이러한 국소적 공차에 의해, 베스트 컨디션을 이용하여 시뮬레이션한 결과보다 더 큰 선폭을 갖는 패턴이 웨이퍼 상에 전사될 수 있다. 일부 실시예들에 따르면, PWC를 이용하여 산출된 가장 큰 패턴들을 기준으로 PWC 콘투어(PCC)를 결정하여, LEV 인식 OPC에 의해 수정된 LEV 위험 패턴(110R) 및 도전성 패턴(110)에 브릿지가 발생하는 것을 방지할 수 있다.
일부 실시예들에 따르면, PWC 콘투어(PCC)로부터 PWC 콘투어 거리가 결정될 수 있다. PWC 콘투어 거리는 도 4에서 LEV 위험 패턴(110R)의 PWC 콘투어(PCC)와, 상기 LEV 위험 패턴(110R)에 인접한 도전성 패턴들(110)의 PWC 콘투어(PCC)사이의 거리들의 합일 수 있다. 보다 구체적으로 PWC 콘투어 거리는 제1 및 제2 PWC 콘투어 거리들(PCDx, PCDy)의 합일 수 있다.
여기서 제1 PWC 콘투어 거리들(PCDx)은 LEV 위험 패턴(110R)으로부터 제1 방향(X 방향)으로 이격된 도전성 패턴들(110)의 PWC 콘투어(PCC)와, 상기 LEV 위험 패턴(110R)의 PWC 콘투어(PCC) 사이의 제1 방향(X) 거리들을 의미한다. 여기서 제2 PWC 콘투어 거리들(PCDy)은 LEV 위험 패턴(110R)으로부터 제2 방향(Y 방향)으로 이격된 도전성 패턴들(110)의 PWC 콘투어(PCC)와 상기 LEV 위험 패턴(110R)의 PWC 콘투어(PCC) 사이의 제2 방향(Y) 거리들을 의미한다. 이때 소정의 수치를 초과한 제1 및 제2 PWC 타겟 거리들(PTDx, PTDy)은 패턴 간의 브릿지 발생 위험이 비교적 낮으므로 PWC 타겟을 산출할 때 제외될 수 있다.
도 4에서, PWC 콘투어(PCC)의 제2 방향(Y 방향) 단부는 코너가 라운드진 형상을 하기 때문에, 제2 PWC 타겟 거리(PTDy)는 도전성 패턴들(110)의 PWC 콘투어(PCC)와 LEV 위험 패턴(110R)의 PWC 콘투어(PCC) 사이의 제2 방향(Y) 거리 중 최소의 거리로 선택될 수 있다.
따라서, PWC 콘투어 거리 PCD는 하기의 수학식 2에 의해 결정될 수 있다.
[수학식 2]
LEV 인식 OPC 베스트 콘투어(LAOBC)는 중간 길이의 파선으로 도시되어 있으며, LEV 인식 OPC에 의해 수정된 LEV 위험 패턴(110R)이 베스트 컨디션의 리소그래피 공정에 의해 웨이퍼 상에 구현되는 형상을 시뮬레이션한 것이다.
일부 실시예들에 따르면 LEV 인식 OPC 베스트 콘투어(LAOBC)로부터 베스트 콘투어 인클로져가 결정될 수 있다. 일부 실시예들에 따르면, 베스트 콘투어 인클로져는 마커(MRK) 내의 LEV 위험 패턴(110R)과 접하는 하부 도전성 비아(130L)와 LEV 인식 OPC 베스트 콘투어(LAOBC) 사이의 거리들의 합일 수 있다. 보다 구체적으로, 베스트 콘투어 인클로져는 제1 및 제2 베스트 콘투어 인클로져들(BCEx, BCEy)의 합일 수 있다.
여기서 제1 베스트 콘투어 인클로져들(BCEx)은 LEV 위험 패턴(110R)과 접하는 하부 도전성 비아(130L)와 LEV 인식 OPC 베스트 콘투어(LAOBC)의 제1 방향(X 방향)거리를 의미한다. 제2 베스트 콘투어 인클로져들(BCEy)은 LEV 위험 패턴(110R)과 접하는 하부 도전성 비아(130L)와 LEV 인식 OPC 베스트 콘투어(LAOBC)의 제2 방향(Y 방향) 거리를 의미한다.
베스트 콘투어 인클로져 BCE는 하기의 수학식 3에 의해 결정될 수 있다.
[수학식 3]
나아가 브릿지 타겟 거리 BTD 및 인클로져 타겟 거리 ETD는 하기의 수학식 4에 의해 결정될 수 있다.
[수학식 4]
여기서, 
및 
는 전술한 제1 및 제2 브릿지 타겟(BRTx, BRTy)이고,
및 
는 전술한 제1 및 제2 PWC 타겟 인클로져들(ENCTx, ENCTy)이다.
일부 실시예들에 따르면, OPC의 i번째 이터레이션의 비용 함수 Ci는 하기의 수학식 5에 의해 산출될 수 있다. 여기서 OPC의 수행 회수를 나타내기 위한 i는 0 이상의 서수(ordinal number)이며, i=0은 아직 OPC가 수행되지 않았음을 의미한다.
[수학식 5]
대체적으로, i 번째 비용 함수 Ci는 수학식 6에 의해 산출될 수 있다.
[수학식 6]
수학식 5 및 6 에서 f는 마커 내 부분 패턴을 지칭하기 위한 서수이다. 일부 실시예들에 따르면, 비용 함수는 각각의 마커(MRK)마다 별도로 계산될 수 있다. 전술했듯, 위험 패턴(110R)은 OPC 과정에서 부분 패턴들로 분할될 수 있고, LEV 위험 패턴들(110R)의 부분 패턴들마다 LEV 인식 OPC에 따라 다르게 수정될 수 있다. 따라서, 각각의 마커(MRK)에 대응되는 비용 함수 Ci는 각각의 부분 패턴에 대한 PWC 콘투어 거리 PCD와 브릿지 타겟 거리 BTD의 크기의 차이, 및 베스트 콘투어 인클로져 BCE와 인클로져 타겟 거리 ETD의 차이에 비례하는 방식으로 정의된다.
이어서 P160에서, i번째 이터레이션의 비용 함수와 i-1번째 이터레이션의 비용 함수를 비교할 수 있다. 일부 실시예들에 따르면, 비용 함수는 각각의 마커(MRK)마다 별도로 비교될 수 있다.
만약 i번째 이터레이션의 비용 함수가 i-1번째 이터레이션의 비용 함수보다 감소한 경우(Yes) 이에 대응하는 마커들(MRK)은 P140로 돌아가 LEV 인식 OPC를 반복할 수 있다.
만약 i번째 이터레이션의 비용 함수가 i-1번째 이터레이션의 비용 함수보다 증가한 경우(No) 해당 마커들은 i-1번째 LEV 인식 OPC의 결과를 최종 결과로 할 수 있다. 따라서, LEV 인식 OPC는 비용 함수가 감소된 일부 마커(MRK)에 대해서만 반복될 수 있다. 이 경우, OPC의 이터레이션이 지속되는 동안 해당 마커들은 i-1 번째 LEV 인식 OPC의 결과에 따른 형상을 유지할 수 있다.
수학식 5 및 수학식 6을 참조하면, 베스트 콘투어 인클로져 BCE와 인클로져 타겟 거리 ETD의 차이가 작을수록 비용 함수 값이 감소한다. 전술했듯, 브릿지 타겟거리 BTD는 브릿지 불량이 발생하지 않도록 하는 기준치 인바, 최종 OPC 결과는 브릿지가 발생하지 않는 한도 내에서 인클로져를 최대한 확보하게 되어 LEV에 의한 콘택 불량 위험을 효율적으로 감소시킬 수 있다.
도 7은 일부 실시예들에 따른 OPC방법을 설명하기 위한 순서도이다.
설명의 편의상 도 2를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명한다.
도 7을 참조하면, P160에서 i 번째 LEV 인식 OPC 전후의 마커(MRK)의 비용 함수를 비교할 수 있다.
P160에서 비용 함수 값이 감소한 경우, P170에서 i 번째 LEV 인식 OPC 결과를 적용할 수 있고, P160에서 비용 함수 값이 증가한 경우, P180에서 i 번째 LEV 인식 OPC결과를 반영하지 않고 i-1 번째 LEV 인식 OPC 결과를 유지할 수 있다.
P170 또는 P180 이후에 P190에서 도 2와 비교하여 OPC가 마지막 OPC임을 확인할 수 있다. OPC는 일반적으로 수행 전에 반복 회수를 설정하게 되고, 설정된 반복 회수가 완료된 경우 OPC는 종료될 수 있다. LEV 인식 OPC는 OPC가 설정된 반복 회수를 완료하기 전에 비용 함수의 값의 변화에 따라 종료될 수 있는 바, 마커들 중 일부의 LEV 인식 OPC의 반복 회수는 전체 OPC 반복 회수 보다 작을 수 있다.
도 8은 일부 실시예들에 따른 OPC방법을 설명하기 위한 순서도이다.
설명의 편의상 도 2를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명한다.
도 8을 참조하면, 도 8의 P210 내지 P240은 각각 순서대로 도 2를 참조하여 설명한 P110 내지 P140과 실질적으로 동일할 수 있다.
이어서 P250에서, 제1 및 제2 비용 함수를 산출할 수 있다.
일부 실시예들에 따르면, i 번째 OPC 이터레이션 결과에 따른 제1 및 제2 비용 함수 C1i 및 C2i는 하기의 수학식 7에 의해 산출될 수 있다.
[수학식 7]
대체적으로, i 번째 OPC 이터레이션 결과에 따른 제1 및 제2 비용 함수 C1i 및 C2i는 하기의 수학식 8에 의해 산출될 수 있다.
[수학식 8]
이어서 P260에서, i 번째 OPC 이터레이션 결과에 따른 제1 비용 함수 값과 i-1 번째 OPC 이터레이션 결과에 따른 제1 비용 함수 값을 비교할 수 있다. 일부 실시예들에 따르면, i 번째 OPC 이터레이션 결과에 따른 비용 함수의 값이 i-1 번째 OPC 이터레이션 결과에 따른 비용 함수의 값보다 감소한 경우(Yes), P270에서 제2 비용 함수에 대한 비교를 수행할 수 있다. 반면, i 번째 OPC 이터레이션 결과에 따른 비용 함수의 값이 i-1 번째 OPC 이터레이션 결과에 따른 비용 함수의 값보다 증가한 경우(No), LEV 인식 OPC의 반복을 종료할 수 있다.
도 4를 참조하면, 제1 비용 함수는 PWC 콘투어 거리와 PWC 타겟 거리의 차에 비례한다. 일반적으로. LEV 인식 OPC의 수행 전에 PWC 콘투어 거리는 PWC 타겟 거리보다 더 클 수 있다. LEV 인식 OPC가 반복적으로 수행될수록, PWC 콘투어(PCC)가 브릿지 타겟 패턴(BRTP)에 가까워지는바, PWC 콘투어 거리와 PWC 타겟 거리의 차가 감소하며, 이에 따라 제1 비용 함수 값도 감소하게 된다. 이때, LEV 인식 OPC 이터레이션에 의해 제1 비용 함수 값이 증가하는 것은, PWC 콘투어(PCC)가 브릿지 타겟 패턴(BRTP)보다 더 커짐을 의미한다. 브릿지 타겟 패턴(BRTP)은 브릿지 불량을 방지하기 위한 타겟 형상으로서, PWC 콘투어(PCC)가 브릿지 타겟 패턴(BRTP)보다 더 커지는 것은 브릿지 불량이 발생할 위험이 높음을 의미할 수 있다.
따라서, 제1 비용 함수가 특정 LEV 인식 OPC에 의해 증가하는 경우, LEV 인식 OPC를 종료할 수 있다. 이때 제1 비용 함수의 비교는 마커(MRK) 별로 별도로 수행될 수 있다. 예컨대, 복수개의 마커들(MRK) 중에 일부 마커(MRK)의 LEV 인식 OPC에 의한 제1 비용 함수 값이 증가한 경우, 제1 비용 함수 값이 증가한 일부 마커들 (MRK)의 LEV 인식 OPC 만을 종료할 수 있다.
이어서 P260에서, i 번째 OPC 이터레이션 결과에 따른 제2 비용 함수 값과 i-1 번째 OPC 이터레이션 결과에 따른 제2 비용 함수 값을 비교할 수 있다. 일부 실시예들에 따르면, i 번째 OPC 이터레이션 결과에 따른 비용 함수의 값이 i-1 번째 OPC 이터레이션 결과에 따른 비용 함수의 값보다 감소한 경우(Yes), P240으로 돌아가 LEV 인식 OPC를 반복할 수 있다. 반면, i 번째 OPC 이터레이션 결과에 따른 비용 함수의 값이 i-1 번째 OPC 이터레이션 결과에 따른 비용 함수의 값보다 증가한 경우(No), 해당 마커들에 대해 LEV 인식 OPC의 반복을 종료할 수 있다.
제2 비용 함수가 최소화되는 것은 전술한 것과 마찬가지로 인클로져가 최대로 확보됨 의미한다. 이에 따라, LEV에 의한 콘택 불량의 위험을 효과적으로 감소시킬 수 있다. 경우에 따라 P270에서 i번째 LEV 인식 OPC에 의한 제1 비용 함수와 제2 비용 함수의 합과 i-1번째 LEV 인식 OPC에 의한 제1 비용 함수와 제2 비용 함수의 합을 비교하는 것도 가능하다.
도 9는 일부 실시예들에 따른 반도체 소자 제조 방법의 과정을 설명하기 위한 순서도들이다.
도 9를 참조하면 P1010에서 반도체 소자를 형성하기 위한 디자인 레이아웃을 제공할 수 있다. P1010은 도 2를 참조하여 설명한 P110과 실질적으로 동일할 수 있다.
이어서, 도 3 및 도 8을 참조하면, P1020에서 디자인 레이아웃에 대해 OPC를 수행할 수 있다. P1020에서 OPC를 수행하는 것은 서로 다른 제1 및 제2 OPC를 수행하는 것을 포함할 수 있다.
일부 실시예들에 따르면 제1 OPC는 마커(MRK) 내의 패턴들에 대해 수행될 수 있다. 일부 실시예들에 따르면 제1 OPC는 도 2 내지 도 5를 참조하여 설명한 LEV 인식 OPC, 도 6을 참조하여 설명한 LEV 인식 OPC, 및 도 8을 참조하여 설명한 LEV 인식 OPC 중 어느 하나일 수 있으나, 이에 제한되지 않는다. 제2 OPC는 마커(MRK) 외의 영역에 대한 OPC일 수 있다.
일부 실시예들에 따르면 OPC의 수행은 복수 번 반복될 수 있다. 반복되는 과정에서 도 2, 도 6 및 도 7을 참조하여 설명한 것과 같이 마커(MRK) 중 일부 또는 마커(MRK) 전체에 대한 제1 OPC가 먼저 종료되는 것도 가능하다. 이에 따라, 제2 OPC의 이터레이션 회수는 제1 OPC의 이터레이션 회수와 같거나 더 많을 수 있다.
이어서, P1030에서 MTO(Mask tape out) 디자인 데이터를 입력할 수 있다. MTO는 OPC가 완료된 디자인 데이터를 넘겨 마스크 제작을 의뢰하는 것을 의미할 수 있다. 일부 실시예들에 따르면 MTO 디자인 데이터는 전자 설계 자동화(Electronic Design Automation: EDA) 소프트웨어 등에서 사용되는 그래픽 데이터 포맷을 가질 수 있다. 일부 실시예들에 따르면 MTO 디자인 데이터는 GDS2, CIF, OASIS 등의 데이터 포맷을 가질 수 있다.
이어서 P1040에서 마스크 데이터 준비(Mask Data Preparation: MDP)를 수행할 수 있다. 일부 실시예들에 따르면, 마스크 데이터 준비는 예컨대, 분할(fracturing)로 불리는 포맷 변환, 기계식 판독을 위한 바코드, 검사용 표준 마스크 패턴, 잡-덱(job deck) 등의 추가(augmentation), 그리고 자동 및 수동 방식의 검증을 포함할 수 있다. 일부 실시예들에 따르면, 잡-덱은 다중 마스크 파일들의 배치정보, 기준 도우즈(dose), 노광 속도나 방식 등의 일련의 명령에 관한 텍스트 파일을 만드는 것을 의미할 수 있다. 반도체 제조 프로세스들에서 충분한 마진을 확보하여 공차에 의한 불량을 방지하기 위해, 수정된 디자인 레이아웃이 특정 기하학적 형상 및 연결의 제한들을 포함하는 마스크 생성 규칙들을 준수하는지 확인하는 마스크 규칙 체크를 포함할 수 있다.
일부 실시예들에 따르면, 포맷 변환, 즉 분할(fracturing)은 MTO 디자인 데이터를 각 영역별로 분할하여 전자빔 노광기용 포맷으로 변경하는 공정을 의미할 수 있다. 일부 실시예들에 따르면, 분할은 최종 마스크의 품질 향상시킬 수 있고 마스크 프로세스 보정을 위해 선행적으로 수행되는 공정일 수 있다. 분할은 예컨대, 크기 조절(Scaling), 데이터의 정립(sizing), 데이터의 회전, 패턴 반사, 색상 반전 등의 데이터 조작을 포함할 수 있다.
일부 실시예들에 따르면, 분할을 통한 변환 과정에서, 설계 데이터로부터 반도체 기판 상의 이미지로의 전달과정에서 발생할 수 있는 계통 오차들(systematic errors)에 대한 데이터가 보정될 수 있다. 계통 오차들은 예컨대, 노광 공정, 마스크 현상(development) 및 에칭(etching) 공정, 그리고 반도체 기판 이미징 공정 등에서 발생하는 왜곡에 의해서 발생할 수 있다.
일부 실시예들에 따르면, 마스크 데이터 준비는 계통 오차들에 대한 데이터 보정 공정인 마스크 프로세스 보정(Mask Process Correction: MPC)을 포함할 수 있다. 일부 실시예들에 따르면, MPC는 임계 치수 조절 및/또는 패턴 배치 정밀도를 높이는 작업 등을 포함할 수 있다.
이어서, P1050에서 마스크 데이터를 기반으로 하여 마스크용 기판을 노광할 수 있다. 일부 실시예들에 따르면, 노광은 예컨대, 전자빔 쓰기에 의해 수행될 수 있다. 일부 실시예들에 따르면, 전자빔 쓰기는 멀티-빔 마스크 노광기(Multi-Beam Mask Writer: MBMW)를 이용한 그레이 노광(Gray Writing) 등과 같은 방식으로 진행할 수 있다. 일부 실시예들에 따르면, 전자빔 쓰기는 가변 형상 빔(Variable Shape Beam: VSB) 노광기를 이용하여 수행할 수 있다.
일부 실시예들에 따르면, 노광 공정 전에 데이터 프로세싱이 수행될 수 있다. 일부 실시예들에 따르면, 데이터 프로세싱은 일종의 마스크 데이터에 대한 전처리 과정으로서, 마스크 데이터에 대한 문법 체크, 노광 시간 예측 등을 포함할 수 있다. 일부 실시예들에 따르면, 마스크 데이터 준비 단계 이후, 노광 공정 전에 마스크 데이터를 픽셀 데이터로 변환하는 과정이 수행될 수 있다. 픽셀 데이터는 실제의 노광에 직접 이용되는 데이터일수 있고, 노광 대상이 되는 형상에 대한 데이터와 각 형상에 할당된 도우즈에 대한 데이터를 포함할 수 있다. 일부 실시예들에 따르면, 노광 대상의 형상에 대한 데이터는 벡터 데이터인 형상 데이터가 래스터라이제이션(rasterization) 등을 통해 변환된 비트-맵(bit-map) 데이터일 수 있다.
이어서, 후속 공정들을 진행하여 리소그래피 마스크를 형성할 수 있다. 일부 실시예들에 따르면 후속 공정들은 예컨대, 현상, 식각, 및 세정 등의 공정을 포함할 수 있다. 일부 실시예들에 따르면, 리소그래피 마스크 형성을 위한 후속 공정은 계측 공정, 결함 검사나 결함 수리 공정을 포함할 수 있다. 일부 실시예들에 따르면, 마스크 형성을 위한 후속 공정은 펠리클(pellicle) 도포 공정을 포함할 수 있다. 펠리클 도포 공정은 최종 세척과 검사를 통해서 리소그래피 마스크의 표면에 오염입자나 화학적 얼룩이 없는 것을 확인한 후, 마스크 표면을 마스크의 배송 및 마스크의 가용수명 기간 동안 오염이나 충격 등으로부터 마스크를 보호하기 위해서 펠리클을 부착하는 공정을 의미할 수 있다.
이어서 P1060에서, 리소그래피 마스크를 이용하여 반도체 기판 상에 다양한 반도체 공정을 진행하여 반도체 칩을 형성할 수 있다. 일부 실시예들에 따르면, 리소그래피 마스크를 이용하는 공정은 리소그래피 노광 공정을 통한 패터닝 공정 등을 포함할 수 있다. 일부 실시예들에 따르면, 리소그래피 마스크를 이용한 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴을 형성할 수 있다.
일부 실시예들에 따르면, 리소그래피 마스크를 이용한 공정은 퇴적 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 일부 실시예들에 따르면, 상기 퇴적 공정은 화학적 기상 퇴적, 원자층 퇴적, 스퍼터링, 스핀 코팅 등과 같이 물질층을 퇴적하기 위한 공정을 포함할 수 있다. 일부 실시예들에 따르면, 이온 공정은 이온 주입, 확산, 열처리 등의 공정을 포함할 수 있다. 일부 실시예들에 따르면, 리소그래피 마스크를 이용한 공정은 반도체 칩을 PCB 상에 실장하고 이를 밀봉재로 밀봉하는 패키징 공정을 포함할 수 있다. 일부 실시예들에 따르면, 리소그래피 마스크를 이용한 공정은 반도체 칩이나 패키지에 대해 테스트를 하는 테스트 공정이 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 도전성 패턴들을 포함하는 디자인 레이아웃을 제공하는 단계;
상기 도전성 패턴들 중 라인 엔드 보이드(Line End Void, 이하 LEV)에 의한 컨택 불량이 발생할 위험이 있는 LEV 위험 패턴들을 결정하는 단계;
상기 LEV 위험 패턴들의 일부 및 상기 LEV 위험 패턴들에 인접한 상기 도전성 패턴의 일부를 포함하는 마커들을 설정하는 단계;
상기 마커들에 포함된 상기 LEV 위험 패턴들에 대해 LEV 인식 OPC를 수행하는 단계; 및
상기 마커들 각각의 비용 함수를 계산하는 단계;를 포함하되,
상기 LEV 인식 OPC는 상기 도전성 패턴들 사이의 설정된 최소 거리인 브릿지 타겟에 의해 결정되는 브릿지 타겟 패턴을 목표 형상으로 하는 OPC인 것을 특징으로 하는 OPC 방법. - 제1항에 있어서,
상기 LEV 인식 OPC는 상기 LEV 위험 패턴에 인접한 도전성 비아와 상기 LEV 위험 패턴의 단부 사이의 설정된 최소 거리인 인클로져 타겟에 의해 결정되는 인클로져 타겟 패턴을 목표 형상으로 하는 OPC인 것을 특징으로 하는 OPC 방법. - 제2항에 있어서,
상기 비용 함수를 계산하는 단계는,
수정된 상기 LEV 위험 패턴들의 베스트 컨디션에 의한 콘투어인 LEV 인식 OPC 베스트 콘투어 및 프로세스 윈도우 컨디션(Process window condition, 이하 PWC)에 의한 콘투어인 PWC 콘투어를 산출하는 단계를 포함하는 것을 특징으로 하는 OPC 방법. - 제3항에 있어서,
상기 비용 함수는 제1 및 제2 비용 함수를 포함하고,
상기 제1 비용 함수는 상기 브릿지 타겟 패턴과, PWC 콘투어의 차이에 비례하는 것을 특징으로 하는 OPC 방법. - 제4항에 있어서,
상기 LEV 인식 OPC는 상기 제1 비용 함수가 증가하는 경우 종료되는 것을 특징으로 하는 OPC 방법. - 제4항에 있어서,
상기 제2 비용 함수는 상기 인클로져 타겟 패턴과 수정된 상기 LEV 인식 OPC 베스트 콘투어의 차이에 비례하는 것을 특징으로 하는 OPC 방법. - 제6항에 있어서,
상기 LEV 인식 OPC는 상기 제2 비용 함수가 감소하는 경우 반복(iteration)되는 것을 특징으로 하는 OPC 방법. - 제1항에 있어서,
상기 LEV 위험 패턴들을 결정하는 단계는,
스코어링 함수에 의해 상기 도전성 패턴들의 컨택 불량이 발생할 위험들을 비교하는 것을 포함하고,
상기 스코어링 함수는 상기 도전성 패턴들의 폭에 반비례하는 것을 특징으로 하는 OPC 방법. - 제8항에 있어서,
상기 스코어링 함수는 상기 도전성 패턴들의 끝과 상기 도전성 패턴에 접하는 비아 사이의 거리에 반비례하는 것을 특징으로 하는 OPC 방법. - 도전성 패턴들을 포함하는 디자인 레이아웃을 제공하는 단계;
상기 도전성 패턴들 중 LEV에 의한 컨택 불량이 발생할 위험이 있는 LEV 위험 패턴들을 결정하는 단계;
상기 LEV 위험 패턴들의 일부 및 상기 LEV 위험 패턴들에 인접한 상기 도전성 패턴의 일부를 포함하는 마커들을 설정하는 단계;
상기 마커들에 포함된 패턴들에 대해 제1 OPC를 수행하고 상기 마커들에 포함되지 않은 패턴들에 대해 상기 제1 OPC와 다른 제2 OPC를 수행하는 단계로서, 상기 제1 및 제2 OPC는 각각 복수번 수행되고, 및
상기 마커들 각각의 비용 함수를 산출하는 단계;를 포함하되,
상기 LEV 위험 패턴들을 결정하는 단계는,
스코어링 함수에 의해 상기 도전성 패턴들의 컨택 불량이 발생할 위험들을 비교하는 것을 포함하고,
상기 스코어링 함수는 상기 도전성 패턴들의 폭에 반비례하는 것을 특징으로 하는 OPC 방법.
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