JP4455469B2 - フルチップ製造信頼性チェックおよび補正を行うための方法 - Google Patents

フルチップ製造信頼性チェックおよび補正を行うための方法 Download PDF

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Description

この特許出願およびそれから発生するあらゆる特許は、２００４年９月１４日に提出した、“フルチップ製造信頼性チェックおよび補正（ＭＲＣ２）”という名称の米国仮特許出願第６０／６０９，２４３号の優先権を主張し、その出願全体を参考までにここに援用する。
本発明の技術分野は、一般的には、設計プロセスで予めその目標設計／レイアウトが与えられたプロセスを使う製造に適するかどうか、またはその目標設計／レイアウトに設計要件を満足させないかおよび／または製造したとき歩留りが不満足な結果になる“故障の起こりそうな部分”または“弱い部分”があるかどうかを決定できるようにするための方法、プログラムプロダクトおよび装置に関する。
リソグラフィ装置は、例えば、集積回路（ＩＣ）の製造に使うことができる。そのような場合、マスクがこのＩＣの個々の層に対応する回路パターンを含んでもよく、このパターンを、放射線感応性材料（レジスト）の層で塗被した基板（シリコンウエハ）の目標部分（例えば、一つ以上のダイを含む）上に結像することができる。一般的に、単一ウエハが隣接する目標部分の全ネットワークを含み、それらをこの投影システムを介して、一度に一つずつ、順次照射する。ある種類のリソグラフィ投影装置では、全マスクパターンをこの目標部分上に一度に露光することによって各目標部分を照射し、そのような装置を普通ウエハステッパと呼ぶ。 普通ステップアンドスキャン装置と呼ぶ、代替装置では、マスクパターンを投影ビームの下で与えられた基準方向（“走査”方向）に順次走査することによって各目標部分を照射し、一方、基板テーブルをこの方向に平行または逆平行に同期して走査する。一般的に、この投影システムが倍率Ｍ（一般的に＜１）を有するので、この基板テーブルを走査する速度Ｖが、倍率Ｍ掛けるマスクテーブルを走査する速度である。ここに説明したようなリソグラフィ装置に関する更なる情報は、例えば、ＵＳ６，０４６，７９２から収集することができ、それを参考までにここに援用する。
リソグラフィ投影装置を使う製造プロセスでは、パターンを、少なくとも部分的に放射線感応材料（レジスト）の層で覆われた基板上に結像する。この結像工程の前に、基板は、例えば、下塗り、レジスト塗布およびソフトベークのような、種々の処理を受けるかも知れない。露光後、基板は、例えば、露光後ベーク（ＰＥＢ）、現像、ハードベークおよび結像形態の測定／検査のような、他の処理を受けるかも知れない。この一連の処理は、デバイス、例えばＩＣの個々の層をパターン化するための基礎として使用する。そのようにパターン化した層は、次に、エッチング、イオン注入（ドーピング）、金属化処理、酸化処理、化学・機械的研磨等のような、全て個々の層の仕上げを意図した種々の処理を受けるかも知れない。もし、幾つかの層が必要ならば、全処理またはその変形を各新しい層に反復しなければならないだろう。結局、デバイスのアレイが基板（ウエハ）上にできる。次に、これらのデバイスをダイシングまたは鋸引のような手法によって互いから分離し、そこから個々のデバイスをキャリヤに取付け、ピンに接続し等できる。
簡単のために、この投影システムを、以後“レンズ”と呼ぶかも知れないが、この用語は、例えば、屈折性光学素子、反射性光学素子、および反射屈折性光学素子を含む、種々の型式の投影システムを包含するように広く解釈すべきである。この放射線システムも放射線の投影ビームを指向し、成形しまたは制御するためにこれらの設計形式の何れかに従って作用する部品を含んでもよく、そのような部品も以下で集合的または単独に“レンズ”と呼ぶかも知れない。更に、このリソグラフィ装置は、二つ以上の基板テーブル（および／または二つ以上のマスクテーブル）を有する型式でもよい。そのような“多段”装置では、追加のテーブルを並列に使ってもよく、または準備工程を一つ以上のテーブルで行い、一方他の一つ以上のテーブルを露光に使ってもよい。二段階リソグラフィ装置は、例えば、ＵＳ５，９６９，４４１に記載してあり、それを参考までにここに援用する。
上記言及のフォトリソグラフィマスクは、シリコンウエハ上に集積すべき回路部品に対応する幾何学的パターンを含む。そのようなマスクを作成するために使うパターンは、ＣＡＤ（コンピュータ支援設計）プログラムを使って創成し、このプロセスを屡々ＥＤＡ（電子的設計自動化）と呼ぶ。大抵のＣＡＤプログラムは、機能マスクを作成するために１組の所定のデザインルールに従う。これらのルールは、処理および設計限界によって決める。例えば、デザインルールは、回路装置またはラインが望ましくない方法で影響し合わないことを保証するように、回路装置（例えば、ゲート、コンデンサ等）または相互接続ライン間の間隔許容値を定める。これらのデザインルール限界を典型的には“限界寸法”（ＣＤ）と呼ぶ。回路の限界寸法は、ライン若しくはホールの最小幅または二つのライン若しくは二つのホール間の最小間隔と定義することができる。それで、このＣＤが設計した回路の全体のサイズおよび密度を決める。
マスクに“補助形態”を使って、レジスト上に投影した像、および結局現像したデバイスを改善してもよい。補助形態とは、レジストの現像したパターンに現すことは意図しないが、現像した像が所望の回路パターンにより良く似るように、回折効果を利用するためにマスクに設ける形態である。補助形態は、一般的に“解像度以下”または“遥かに解像度以下”で、それは、それらがウエハ上で実際に解像されるマスクの最小形態より少なくとも１次元で小さいことを意味する。補助形態は、限界寸法の数分の一と定義される寸法でもよい。言換えれば、このマスクパターンは、一般的に１未満、例えば、１／４または１／５の倍率で投影するので、このマスク上の補助形態は、ウエハ上の最小形態より大きな物理的寸法を有してもよい。
勿論、集積回路製作に於ける目標の一つは、補助形態を使うことによって改善した、元の回路設計をウエハ上に（マスクを介して）忠実に再現することである。もう一つの目標は、指定された設計許容値内で容易に製造できる設計レイアウトを創成することである。これは、このデバイスを実際に製造するとき、このプロセスが高歩留りになるために重要である。
先行技術で、光学的ルールチェック（ＯＲＣ）のような、種々のルールチェック法が議論されているが、これらの既知の手法は、典型的に最新式の解像度強調法（ＰＥＴ）を含む、今日のデザインレイアウトに使うためには困難でありおよび／または不適当である。その上、既知のルールチェック法は、設計プロセスの初期に、与えられた設計が（高歩留りになるように）容易に製造できるかどうかを決めず、それによって屡々再設計プロセスに関連する時間と金の両方の点でかなりのコストを生じる。
従って、再設計プロセスに関連する時間とコストを最少にするように、デザインプロセスの初期に設計が製造に実際的であるかどうかを決められるようにするための方法の必要性がある。その上、最新式のＰＥＴに使うのに適し、且つ結果デバイスを指定された設計許容値内にするようにこの設計に自動的に補正を施せる、製造信頼性チェックおよび補正方法の必要性がある。
上記の観点から、本発明の目的は、設計プロセスで予めその目標設計／レイアウトが与えられたプロセスを使う製造に実際に適するかどうか、またはその目標設計／レイアウトにその目標設計／レイアウトに設計要件を満足させないかおよび／または製造したとき歩留りが不満足な結果になる“故障の起こりそうな部分”または“弱い部分”があるかどうかを決定できるようにするための方法を提供することである。その上、本発明のもう一つの目的は、最新式のＰＥＴに使うのに適し、且つ結果デバイスを指定された設計許容値内にするようにこの設計に自動的に補正を施せる、製造信頼性チェックおよび補正方法を提供することである。
更に具体的には、本発明は、結像プロセスパターンに使うためのマスクを創成する方法に関する。この方法は、（ａ）基板上に結像すべき複数の形態を有する所望の目標パターンを得る工程、（ｂ）この目標パターンおよび所定のプロセスに関連するプロセスパラメータを使ってウエハ像をシミュレートする工程、
（ｃ）少なくとも一つの形態カテゴリを定義する工程、（ｄ）上記複数の形態を有する上記目標パターンの中の、上記少なくとも一つの形態カテゴリに対応する形態を特定し、かつ上記少なくとも一つの形態カテゴリに対応するとして特定した各形態に対する誤差値を記録する工程、および（ｅ）上記少なくとも一つの形態カテゴリに対応するとして特定した各形態に対するこの誤差値を示す統計的要約を創成する工程を含む。その上、この誤差を特定すると、本発明の方法は、例えば、データベースに記憶した所定の補正処理を適用してＯＰＣ補正処理を変えおよび／またはプロセスパラメータを変えることによってこの誤差を自動的に補正しようとする更なる工程を含むことができる。そのようなデータベースは、潜在的問題領域に対する種々の補正値を含む、ルールベースシステムに基づくことができ、それを、容認できる解決策が見付かるまで連続的方法で適用することができる。更に、もし、与えられた誤差に対する容認できる補正処理を特定したならば、この問題および解決策に対応するデザインルールをこのデータベースに記録し、更なる補正／設計に利用することができる。
本発明の方法は、先行技術に優る重要な利点をもたらす。最も重要なことに、本発明は、設計プロセスで予め目標設計が指定された設計許容値内で実際に製造できるかどうかを決める、フルチップ製造信頼性チェックおよび補正を行うための方法を提供する。その上、本発明の方法は、指定された設計許容値で製造できる設計をするように、設計の自動補正を行うことができる。
本発明に関するもう一つの利点は、このフルチップ製造信頼性チェックおよび補正方法が最新式の解像度強調法と共に使うのに適していることである。
本発明の更に別の利点は、このフルチップ製造信頼性チェックおよび補正方法が、複数のマスクおよび／または多重露光（例えば、ＤＤＬ垂直および水平マスク）、並びに同じマスクに多重データ層（例えば、クロムおよび位相形態を含むＣＰＬマスク）を使うプロセスに使うのに適していることである。
本発明の更に別の利点は、この方法が、設計プロセスの初期にその目標設計に設計要件を満足させないかおよび／または製造プロセスに掛けたときに歩留りが不満足な結果になる何か“故障の起こりそうな部分”または“弱い部分”があるかどうかに関して設計者にフィードバックすることである。その結果、本発明は、瑕疵のある設計のプロトタイプのテープアウトおよび開発に関するコストを除去することは勿論、再設計プロセスに関連する時間とコストを最少にする。言換えれば、本発明は、設計者が、テストウエアのテープアウトプロセスおよび開発（即ち、処理）の前に、設計に基本的に瑕疵があるか（および従って製造不可能であるか）どうか決めることを可能にする。
その上、本発明の方法は、ある場合に、この設計の“故障の起こりそうな部分”または“弱い部分”に対応するように、この設計および／またはプロセスを自動的に修正できる。
本発明の付加的利点は、以下の本発明の実施例の詳細な説明から当業者に明白となろう。
この本文では、ＩＣの製造でこの発明を使用することを具体的に参照するかも知れないが、この発明は他の多くの可能な用途があることを明確に理解すべきである。例えば、それを集積光学システム、磁区メモリ用誘導検出パターン、液晶ディスプレイパネル、薄膜磁気ヘッド等の製造に使ってもよい。当業者は、そのような代替用途の関係で、この本文で使う“レチクル”、“ウエハ”または“ダイ”という用語のどれも、それぞれ、より一般的な用語“マスク”、“基板”および“目標部分”で置換えられると考えるべきであることが分るだろう。
本発明それ自体は、更なる目的および利点と共に、以下の詳細な説明および添付の図面を参照することによってより良く理解できる。
図１は、本発明の第１実施例によるフルチップ製造信頼性チェックおよび補正方法を示す例示フローチャートである。このプロセスの第１ステップ（ステップ１０）は、目標マスクパターン（即ち、目標設計）並びにこのパターンを結像するために利用する照明システムおよび設定（即ち、プロセス条件）を特定することである。
図２ａおよび図２ｂは、本発明のチェックおよび補正方法に掛けることができる例示レイアウトパターン（即ち、目標パターン）を示す。更に具体的には、図２ａは、フルチップレイアウトを示し、一方図２ｂは、ＣＰＬマスクのクロムおよび位相領域に分離した図２ａのレイアウトの一部を示す。上記のように、本発明の方法は、複数のマスクおよび／または多重露光（例えば、ＤＤＬ垂直および水平マスク）、並びに同じマスクに多重データ層（例えば、クロムおよび位相形態を含むＣＰＬマスク）を使うプロセスに使うのに適している。
一旦目標パターンを特定すると、このプロセスの次のステップ（ステップ２０）は、製造変動値を含む、生産設定値（即ち、所望のプロセス）の下でこの目標パターンのレジストパターニング輪郭をシミュレートすることである。このシミュレーションは、何れかの既知のシミュレーションツール、例えば、ＡＳＭＬマスクツール社が販売するリソクルーザＴＭを使って行うことができる。
次のステップ（ステップ３０）は、元の目標パターンとこのシミュレートしたレジストパターニング輪郭の間の差を定量するために、このシミュレーションプロセスの結果を元の目標パターンと比較することである。本発明の好適実施例では、このシミュレートした結果と目標パターンの間でフルチップ比較を行う。このプロセスは、このシミュレートしたレジストパターンの２次元輪郭を目標パターンの２次元輪郭と比較することによって行うことができる。２次元輪郭のそのような比較は、例えば、２００２年１０月９日に提出した米国特許出願第１０／２６６，９２２号に記載してあり、その内容全体を参考までにここに援用する。その代りに、このパターンの予め定義した領域／点、好ましくは予想される厳しい領域を比較して、この目標パターンとシミュレートしたレジストパターンの間の差を定量することができる。例えば、チェックマーカを目標設計の厳しい形態の位置に含めることができ、そこでチェックマーカを含む設計の位置にだけ比較を行う。そのような厳しい領域には、例えば、細いラインのＣＤ均一性、凸角、凹隅、ライン端、等があってもよい。このアプローチは、設計者が製造中厳しいまたは問題があると予想する形態／領域にだけこのプロセスを絞ることを可能にする。しかし、本実施例では、フルチップ設計レイアウトを表すように、この設計レイアウトの全ての領域の形態を考慮することが好ましい。もし、比較プロセスに２次元輪郭を使用するなら、設計者は、このフルチップ設計レイアウトを表すことを保証するように、比較プロセス用の輪郭に付いてのサンプリング点間の距離を指定することができる。
一旦比較を完了し、シミュレートした結果と目標パターンの間の差を確定すると、このプロセスの次のステップ（ステップ４０）は、考慮および／または解析すべき形態を指定／分類し、目標設計の形態とシミュレートした結果の間の差（即ち、誤差）を定量することである。これは、考慮すべき形態の種々のカテゴリ、例えば、ライン端、ＣＤ均一性、凸角、凹隅、等を定義することを伴う。一旦これらのカテゴリを定義すると、シミュレートした結果と目標パターンの間の差を、チェックマーカを含み且つ予め定義したカテゴリの一つに割当てた各位置で抽出する。この与えられた例では、与えられたチェックマーカ位置での各差／誤差をライン端誤差、ＣＤ均一性誤差、凸角誤差または凹隅誤差の何れかとして割当て／定義し且つそれぞれのカテゴリに記録する。上記のように、フルチップレイアウトの表示が得られるように、チェックマーカをこのレイアウト内に置くのが好ましい。その代りに、もし、比較を２次元輪郭に基づいて行うならば、設計者は、チェックマーカの定義に類似する、抽出すべき輪郭についての比較点の位置を指定しなければならない。
一旦ステップ４０を完了すると、シミュレートした結果と目標パターンの間の実際の差が知られ且つ記録され、および特定の種類の形態カテゴリに分類される。上記の形態のカテゴリは、事実上例示であることを意図し、限定を意図しないことを注記する。上に示した以外の追加のカテゴリを使うことができる。更に、やはり上記のように、解析し且つ記録する位置の数は、レイアウト全体を表すのが好ましい。勿論、考慮する位置の実際の数は、レイアウト毎に変り、この製造環境で潜在的問題点であると見做される厳しい領域の数に大きく依存するだろう。
このプロセスの次のステップ（ステップ５０）は、各形態カテゴリに対してヒストグラム（または何か他の適当な統計的書式）を創成し、各カテゴリに対して記録した形態の全てについて誤差結果をプロットすることである。各ヒストグラムは、与えられたカテゴリにそれぞれの形態が幾つ含まれているか、および与えられた形態カテゴリの各形態に関連する結像誤差の大きさを示す。それで、このヒストグラムは、設計者に各定義した形態カテゴリで起る誤差の数を容易に決められるようにする。更に、以下に更に詳しく説明するように、このヒストグラムは、設計者に仕様外である許容できない誤差を補正するために局部補正を利用できるかどうか、または重大な再設計が必要かどうかをかなり迅速に決定できるようにする。
続いて、このプロセスの次のステップ（ステップ６０）は、ステップ４０で特定した形態カテゴリの各々に対する容認できる誤差許容値を定義し、各カテゴリでこの容認できる誤差許容値外の全ての形態を特定することである。知られているように、そのような誤差許容値は、最終目標パターンで容認できる（即ち、設計限界内の）偏差を定義する。これらの誤差許容値は、典型的には初期設計段階中に回路設計者が定義し、異なる形態種類間でレイアウト内で異なるのは勿論、レイアウト毎に異なる。設計者が指定したこれらの誤差許容値は、少なくとも、ステップ４０で特定した誤差カテゴリに対する許容誤差に対応し且つ指定すべきであることを注記する。以下に更に詳しく説明するように、設計者が与えられたカテゴリ内の容認できる誤差許容値外になる（および従って補正すべき）形態のパーセントを容易に決められるように、これらの誤差許容値をステップ５０で創った種々のヒストグラムに重ねることも可能である。
一旦誤差許容値が決ると、次のステップ（ステップ７０）は、各カテゴリの全ての形態がそれぞれの形態に対して指定した誤差許容値内にあるかどうかを判断することである。もし、答がハイであれば、このプロセスはステップ９０へ進み、マスクパターンを創成する。もし、答がイイエであれば、このプロセスはステップ８０へ進み、そこでＯＰＣ補正および／またはその他の補正処理（即ち、光学設定（例えば、開口数、シグマ）、マスク型式（例えば、透過式、位相式）、またはレジスト処理のような処理パラメータであるがそれに限らないパラメータの変更）を、指定した誤差許容値外の関連する結像誤差を有する形態を除去しようと努力して適用する。一旦これらの補正を行うと、このプロセスは、他のシミュレーションが行えるように前記のステップ２０へ戻り、および次にこの補正を行った全ての形態が指定した誤差許容値内にあるかどうかに関して決められるようにこのプロセスを進める。このプロセスを進めるとき２度目、またはその後の何度目にも形態カテゴリを再分類し、または誤差許容値を再定義する（即ち、ステップ４０および６０）必要はないことを注記する。
ある実施例では、所定のルール（例えば、過度のライン端短縮を示す領域での形態ラインの延長）を使って上記補正（ステップ８０）を自動的に行うことができる。そのようなルールは、与えられたプロセスで考慮する形態のカテゴリに付いて且つそれに基づいて決められるだろう。実際、各個々の形態カテゴリに対する誤差を集約する、ヒストグラムの創成を含む、本発明の前記方法のほぼ全てのステップをコンピュータまたは専用処理装置を使用する自動化した方法で行うことができる。
与えられた実施例では、補正処理データベースが補正の二つの主要方法を含む。第１の方法は、マスク設計に適用したＯＰＣ形態の適用および／または修正を伴う。上記のように、与えられた誤差を補正するためにマスク設計に適用するＯＰＣ補正形態を支配する所定のルールは、データベースに記憶してあり、それで該当する誤差が起ると決めたら（それはヒストグラムから決めることができる）、マスク設計に適用する。第２の方法は、使用する与えられたプロセスパラメータの修正を伴う。再び、与えられた誤差が起ると試みるべき、有り得るプロセス変動を支配する所定のルールは、この補正処理データベースに記憶することができる。勿論、ＯＰＣ形態とプロセスパラメータの両方に調整を要するルールも可能である。また、一旦与えられた誤差状態に対して解決策が決ると、将来の用途に適用できるように、この補正をデザインルールの形で記録するためにこのデータベースを更新してもよい。本プロセスは反復プロセスであり、シミュレーションおよびチェックプロセスを毎回再実行し、調整を行い、この調整が残りの誤差全てを補正したかどうかを決めることも再び注記する。このシステムが全ての未解決の誤差に対して容認できる解決策を決めるまで、このプロセスを繰返す。もし、多数回反復の後に（それは操作員が予め決めることができる）このシステムが容認できる解決策を見付けられないならば、マスクレイアウトの再設計が必要かも知れない。
上記のように、予め定義した形態カテゴリに対してヒストグラムを創成する、本発明の方法は、フルチップレイアウトに対して設計者が設計の“弱い部分”を容易に特定し、閉出せるようにするために非常に有用である。その上、このヒストグラムは、処理パラメータへの調整を僅かに仕様外の設計（即ち、容認できる誤差許容値範囲外の形態数が最少の設計）を“調整”するために使用できるかどうか決めるための容易な方法を提供する。このヒストグラムは、また設計者に設計プロセスの初期に、提案した設計に、このレイアウトのかなりの再設計が必要かも知れないことを示す、重要な製造可能性問題（例えば、与えられた誤差カテゴリのほぼ全ての形態が容認できる誤差外になる）があることを決められるようにもする。言換えれば、誤差の程度と数が、プロセス変動および／またはＯＰＣ補正処理を使ってもこれらの誤差を補正できそうにない程である。
図３は、図２の目標パターンの例示部分を、同じパターンのシミュレーション結果と重ね合せて示す。分るように、目標パターンとシミュレーション結果の間に差がある。図４は、このシミュレーション結果と目標パターンの間の差に基づいて創成した、例示ヒストグラムを示す。与えられた例では、モニタ用に五つの形態カテゴリ、即ち、凸形態、凹形態、ライン端形態、ゲート幅形態および限界寸法（即ち、ライン幅）形態を定義した。各それぞれのヒストグラムは、目標設計目的からの誤差の程度は勿論、考慮中の（即ち、チェックマーカで識別した）それぞれの形態の数を確認する。更に具体的には、もし、モニタする形態が全て誤差ゼロであれば、各ヒストグラムは、このヒストグラムの中央（図４のｘ軸上の０）に位置する単線を示すだろう。しかし、与えられた例のヒストグラムは、それぞれの形態が各カテゴリで誤差の程度が違うことを示すので、これは一般的にそうではない。更に、このヒストグラムで４２と印した線は、容認できる誤差許容値を示すことを注記する。特に、これら２本の線内に入るあらゆる誤差は、“０”（即ち、誤差なし）からの偏差の容認できるレベルであり、２本の線のどれかの外側にあるあらゆる誤差は、容認できない誤差偏差を表す。図４のヒストグラムを検討すると、モニタする凸および凹形態の大部分が容認できない誤差変動を有し、一方ライン端形態、ゲート形態およびＣＤ形態は、大抵指定した誤差許容値内であり、従って容認できることが容易に分る。図３は、この設計内の代表的問題領域の幾つかをハイライト表示する。
図５は、図４に示すのと同じレイアウトおよび同じカテゴリのためのヒストグラムを示すが、違いは、補正を３組のヒストグラムの各々に適用したことである。第１組（パラ１およびパラ２）では、形態へのライン端引戻し調整を行った。図４と図５の間の比較で示すように、全てのライン端形態が今度は予め定義した誤差許容値内にあり、従って実際の製造プロセス中何のプリント問題も生じない筈である。パラ３では、バイアス補正アルゴリズムを適用したが、しかし、多数のライン端形態が誤差許容値外に残っているので、ライン端形態の満足な補正にはならなかった。パラ１ないしパラ３は、パラメータ組１ないしパラメータ組３の略であることを注記する。上記のように、異なるパラメータを使い、種々のＯＰＣおよびマスクパターン修正を行うために調整して誤差を補正することができる。各パラメータ組は、異なるＭＲＣヒストグラムを生じ、あるパラメータ変動は、特定の誤差を解決するが、全体の性能の低下を生じるかも知れない。ライン端引戻しのような、ある種類の誤差の与えられた補正が、ＣＤ均一性が悪くなるような、異なる種類の誤差を発生することも有り得る。本発明のヒストグラムを利用することによって、与えられた誤差が補正可能でありそうか、または設計修正が必要かどうかを迅速且つ容易に識別することが可能である。
図６も図４に示すのと同じレイアウトおよび同じカテゴリのためのヒストグラムを示すが、違いは、凸角および凹隅補正をパラ４およびパラ５のヒストグラムの各々の形態に適用したことである。図４と図６の間の比較で示すように、パラ４で行った補正は、凸および凹形態のプリントでかなりの改善をする結果となり、一方パラ５で行った補正は改善にならなかった。パラ６では、もう一つのバイアス補正アルゴリズムを適用した。この全域補正が各形態を指定した誤差許容値内にしない場合、局部補正（即ち、許容値外の形態だけの補正）を設計者が、またはこのシステムが自動的に行うことができる。前記の図から分るように、このヒストグラムは、与えられたカテゴリの形態のどれが指定した誤差許容値に合格しないかを容易に示す。
図７ないし図９に示すヒストグラムは、それぞれ、ライン端形態、ゲート形態および限界寸法の与えられたプロセスでのプリント性能が、適用する線量（即ち、エネルギー）またはピンぼけパラメータを変えても多くは変らないことを示す。これらの図の各々に示すように、結果ヒストグラムは、線量およびピンぼけの変動が及んでも、比較的変らないままである。再び、このヒストグラムは、設計者が、これらのプロセス設定の変動が形態の結像プロセスに所望の補正を達成するかどうかを決めるための比較的容易な方法を提供する。プロセス変動が所望の補正を提供できない場合、設計許容値を満たすためにレイアウト修正が必要かも知れない。
図１１および図１２は、誤差を補正するために設計修正が必要なときの例を示す。更に具体的には、図１１の下部左手側は、レイアウトの一部を示し、この図の上部右側は、この目標パターンに重ね合せたシミュレートしたウエハ像を示す。この例では、ＯＰＣ処理の適用およびプロセスパラメータ調整が誤差を補正するに十分である。しかし、この目標回路の別の部分とシミュレートした結果を示す、図１１の右手側では、このＯＰＣ処理とプロセスパラメータ変動が全ての誤差を補正するには不十分である。例えば、この図の上部右手側を参照すると、ＯＰＣの適用およびプロセスパラメータ補正処理後に橋絡誤差が残存する。それで、レイアウトの修正が必要である。容認できるレイアウト修正の例を図１２に示す。図１２に示すように、この橋絡誤差を除去するために、種々の形態のエッジが互いから更に離れている。シミュレートした結果も図１２に示す。上記のように、そのようなレイアウト修正は、一般的には回路設計者が必要なときに行う。しかし、レイアウト設計の自動補正／修正を提供するためのルールセットを創成することも可能だろう。
上記のように、本発明の方法は、先行技術に優る重要な利点をもたらす。最も重要なことに、本発明は、設計プロセスで予め目標設計が指定された設計許容値内で実際に製造できるかどうかを決める、フルチップ製造信頼性チェックを行うための方法を提供する。その上、本発明の方法は、指定された設計許容値で製造できる設計をするように、設計の自動補正を行うことができる。
本発明のもう一つの利点は、このフルチップ製造信頼性チェックおよび補正方法が、複数のマスクおよび／または多重露光（例えば、ＤＤＬ垂直および水平マスク）、並びに同じマスクに多重データ層（例えば、クロムおよび位相形態を含むＣＰＬマスク）を使うプロセスに使うのに適していることである。
本発明の更に別の利点は、この方法が、設計プロセスの初期にその目標設計に設計要件を満足させないかおよび／または製造プロセスに掛けたときに歩留りが不満足な結果になる何か“故障の起こりそうな部分”または“弱い部分”があるかどうかに関して設計者にフィードバックすることである。その結果、本発明は、瑕疵のある設計のプロトタイプのテープアウトおよび開発に関するコストを除去することは勿論、再設計プロセスに関連する時間とコストを最少にする。言換えれば、本発明は、設計者が、テストウエアのテープアウトプロセスおよび開発（即ち、処理）の前に、設計に基本的に瑕疵があるか（および従って製造不可能であるか）どうか決めることを可能にする。
その上、本発明の方法は、この設計の“故障の起こりそうな部分”または“弱い部分”に対応するように、誤差許容値限界外の形態を除去／補正しようと、この設計および／またはプロセスを自動的に修正できる。
上述のように、本発明のプロセスは、コンピュータまたは専用プロセッサを使って自動的に行うことができる。更に、局部補正を為すべきときを含む、行うべき補正を支配するルールを予め決め、次に前記の方法によって創り出したヒストグラムの結果に基づいて適用することができる。実際、もし、設計者が望むなら、ほぼ全プロセスを自動化できる。勿論、もし、設計者がこのプロセスに積極的に関わる（例えば、適用する補正の種類を決める）ことを望むなら、これも可能である。
図１０は、現発明を使って設計したマスクと共に使うのに適したリソグラフィ投影装置を概略的に描く。この装置は、
− 放射線の投影ビームＰＢを供給するための放射線システムＥｘ、ＩＬ。この特別な場合、この放射線システムは放射線源ＬＡも含む、
− マスクＭＡ（例えば、レチクル）を保持するためのマスクホルダを備え、且つこのマスクを部材ＰＬに関して正確に位置決めするために第１位置決め手段に結合された第１物体テーブル（マスクテーブル）ＭＴ、
− 基板Ｗ（例えば、レジストを塗被したシリコンウエハ）を保持するための板ホルダを備え、且つこの基板を部材ＰＬに関して正確に位置決めするために第２位置決め手段に結合された第２物体テーブル（基板テーブル）ＷＴ；および
− マスクＭＡの被照射部分を基板Ｗの目標部分Ｃ（例えば、一つ以上のダイを含む）上に結像するための投影システム（“レンズ”）ＰＬ（例えば、屈折性、反射性または反射屈折性光学システム）を含む。
ここに描くように、この装置は、反射型である（即ち、反射性のマスクを有する）。しかし、一般的に、それは、例えば透過型（透過性のマスクを備える）でもよい。その代りに、この装置は、マスクを使う代りに別の種類の他の種類のパターニング手段を使ってもよく；その例にはプログラム可能ミラーアレイまたはＬＣＤマトリックスがある。
この線源ＬＡ（例えば、水銀灯またはエキシマレーザ）は、放射線のビームを作る。このビームを直接か、または、例えば、ビーム拡大器Ｅｘのような、状態調節手段を通してから、照明システム（照明器）ＩＬの中へ送る。この照明器ＩＬは、このビームの強度分布の外側および／または内側半径方向範囲（普通、それぞれ、σ外側および／またはσ内側と呼ぶ）を設定するための調整手段ＡＭを含んでもよい。その上、それは、一般的に、インテグレータＩＮおよびコンデンサＣＯのような、種々の他の部品を含む。この様にして、マスクＭＡに入射するビームＰＢは、その断面に所望の均一性および強度分布を有する。
図１０に関して、線源ＬＡは、（この線源ＬＡが、例えば、水銀灯である場合によくあることだが）このリソグラフィ投影装置のハウジング内にあってもよいが、このリソグラフィ投影装置から遠く離れていて、それが作った放射線ビームをこの装置に（例えば、適当な指向ミラーを使って）導いてもよいことに注目すべきで；この後者のシナリオは、線源ＬＡがエキシマレーザ（例えば、ＫｒＦ、ＡｒＦまたはＦ２レージングに基づく）である場合によくあることである。現発明は、これらのシナリオの両方を包含する。
ビームＰＢは、次に、マスクテーブルＭＴ上に保持されたマスクＭＡを横切る。マスクＭＡを横断してから、ビームＰＢは、レンズＰＬを通過し、それがこのビームＰＢを基板Ｗの目標部分Ｃ上に集束する。第２位置決め手段（および干渉計測定手段ＩＦ）を使って、基板テーブルＷＴを、例えば、異なる目標部分ＣをビームＰＢの経路に配置するように、正確に動かすことができる。同様に、例えば、マスクＭＡをマスクライブラリから機械的に検索してから、または走査中に、第１位置決め手段を使ってマスクＭＡをビームＰＢの経路に関して正確に配置することができる。一般的に、物体テーブルＭＴ、ＷＴの移動は、図１０にはっきりは示さないが、長ストロークモジュール（粗位置決め）および短ストロークモジュール（精密位置決め）を使って実現する。しかし、ウエハステッパの場合は（ステップアンドスキャン装置と違って）、マスクテーブルＭＴを短ストロークアクチュエータに結合するだけでもよく、または固定してもよい。
図示する装置は、二つの異なるモードで使うことができる。
− ステップモードでは、マスクテーブルＭＴを本質的に固定して保持し、全マスク像を目標部分Ｃ上に一度に（即ち、単一“フラッシュ”で）投影する。次に基板テーブルＷＴをｘおよび／またはｙ方向に移動して異なる目標部分ＣをビームＰＢで照射できるようにする。
− 走査モードでは、与えられた目標部分Ｃを単一“フラッシュ”では露光しないことを除いて、本質的に同じシナリオを適用する。その代りに、マスクテーブルＭＴが与えられた方向（所謂“走査方向”、例えば、ｙ方向）に速度νで動き得て、それで投影ビームＰＢがマスク像の上を走査させられ；同時に、基板テーブルＷＴがそれと共に同じまたは反対方向に速度Ｖ＝Ｍνで動かされ、このＭはレンズＰＬの倍率（典型的には、Ｍ＝１／４または１／５）である。この様にして、比較的大きい目標部分Ｃを、解像度について妥協する必要なく、露光することができる。
その上、ソフトウェアが開示した概念を実行または実行を支援してもよい。コンピュータシステムのソフトウェア機能は、実行可能コードを含む、プログラミングを必要とし、上述の結像モードを実行するために使ってもよい。このソフトウェアコードは、汎用コンピュータによって実行可能である。運用する際は、このコード、および事によると関連するデータレコードを汎用コンピュータ・プラットフォーム内に記憶する。しかし、普段は、このソフトウェアを他の場所に記憶しおよび／または適当な汎用コンピュータシステムにローディングするために移送してもよい。従って、上に議論した実施例は、少なくとも一つの機械可読媒体が坦持する一つ以上のコードモジュールの形の一つ以上のソフトウェアプロダクトを必要とする。このコンピュータシステムのプロセッサによりそのようなコードを実行すると、このプラットフォームが、本質的にここに議論し且つ図示した実施例で行った様式でカタログおよび／またはソフトウェア・ダウンローディング機能を実行できるようにする。
ここで使う、コンピュータまたは機械“可読媒体”のような用語は、実行用コンピュータに命令を与える際に参加するあらゆる媒体を指す。そのような媒体は、不揮発性媒体、揮発性媒体、および伝送媒体を含むがそれに限らない、多くの形を採ってもよい。不揮発性媒体は、例えば、上に議論したサーバプラットフォームの一つとして機能する何れかのコンピュータの記憶装置の何れかのような、光または磁気ディスクを含む。揮発性媒体は、そのようなコンピュータプラットフォームの主記憶装置のような、ダイナミックメモリを含む。物理的伝送媒体は、コンピュータシステム内のバスを含むワイヤを包含する、同軸ケーブル、銅線および光ファイバを含む。搬送波伝送媒体は、電気若しくは電磁信号、または無線周波（ＲＦ）および赤外（ＩＲ）データ通信中に発生するもののような音波若しくは光波の形を採ることができる。従って、コンピュータ可読媒体の共通の形には、例えば、フロッピー（登録商標）ディスク、フレキシブルディスク、ハードディスク、磁気テープ、何か他の磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤ、何か他の光媒体、パンチカード、紙テープのような普通あまり使わない媒体、孔のパターンを備える何か他の物理的媒体、ＲＡＭ、ＰＲＯＭ、およびＥＰＲＯＭ、フラッシュＥＰＲＯＭ、何か他のメモリチップ若しくはカートリッジ、搬送波伝送データ若しくは命令、そのような搬送波を伝送するケーブル若しくはリンク、またはコンピュータがプログラミングコードおよび／またはデータを読取れる何か他の媒体がある。コンピュータ可読媒体のこれらの形の多くは、一つ以上の命令の一つ以上のシーケンスをプロセッサへ実行するために伝送する際に携るかも知れない。
本発明を詳細に説明し且つ図示したが、それは説明および例示としてだけであることを明確に理解すべきであり、限定としてとるべきでなく、本発明の範囲は、添付の請求項の表現によってのみ限定されることを理解すべきである。
本発明の第１実施例によるフルチップ製造信頼性チェックおよび補正方法を示す例示フローチャートである。 本発明のチェックおよび補正方法に掛けることができる例示レイアウトパターン（即ち、目標パターン）を示す。 本発明のチェックおよび補正方法に掛けることができる例示レイアウトパターン（即ち、目標パターン）を示す。 図２の目標パターンの例示部分を、同じパターンのシミュレーション結果と重ね合せて示す。 このシミュレーション結果と目標パターンの間の差に基づいて創成した、例示ヒストグラムを示す。 図４に示すのと同じレイアウトおよび同じカテゴリのためのヒストグラムを示すが、差は、３組のヒストグラムの各々によって表す形態にライン端補正を適用したことである。 図４に示すのと同じレイアウトおよび同じカテゴリのためのヒストグラムを示すが、差は、パラ４およびパラ５のヒストグラムの各々によって表す形態に凸角および凹隅補正を適用し、パラ６のヒストグラムによって表す形態にライン端補正を適用したことである。 ライン端形態の与えられたプロセスでのプリント性能が、プロセスパラメータを変えても多くは変らないことを表すヒストグラムを示す。 ゲート形態の与えられたプロセスでのプリント性能が、プロセスパラメータを変えても多くは変らないことを表すヒストグラムを示す。 限界寸法の与えられたプロセスでのプリント性能が、プロセスパラメータを変えても多くは変らないことを表すヒストグラムを示す。 開示した概念を使って設計したマスクと共に使うのに適した例示リソグラフィ投影装置を概略的に描く。 誤差を補正するためにレイアウト修正が必要なときの例を示す。 誤差を補正するためにレイアウト修正が必要なときの例を示す。
符号の説明
Ｃ 目標部分
Ｅｘ ビーム拡大器
ＩＬ 照明システム
ＬＡ 線放射源
ＭＡ マスク
ＰＢ 投影ビーム
ＰＬ 投影システム
Ｗ 基板

Claims (11)

  1. 結像プロセスパターンに使うためのマスクを創成する方法であって、
    基板上に結像すべき複数の形態を有する所望の目標パターンを得る工程、
    該目標パターンおよび所定のプロセスに関連するプロセスパラメータを使ってウエハ像をシミュレートする工程、
    複数の形態カテゴリを定義する工程、
    前記目標パターンの中の前記複数の形態の各々が前記複数の形態カテゴリのどれに対応するかを特定する工程、
    前記複数の形態カテゴリの各形態に対する誤差値を抽出し、記録する工程、
    前記特定した各形態カテゴリに対する統計的要約を創成する工程、
    前記特定した各形態カテゴリに対する誤差許容値を定義し、前記誤差許容値を前記統計的要約に重ねることで、前記誤差許容値外の形態の割合を決定する工程、
    前記特定した各形態カテゴリに対して前記誤差許容値外の形態を全て特定する工程、
    を含む方法。
  2. 請求項１に記載された方法に於いて、前記誤差値が前記目標パターンの中の形態の位置と前記シミュレートしたウエハ像の中の同じ形態の位置の間の差を表す工程、を含む方法。
  3. 請求項１又は２に記載された方法に於いて、前記複数の形態の各々を前記複数の形態カテゴリの少なくとも一つに分類する工程、を含む方法。
  4. 請求項１乃至３いずれか１項に記載された方法に於いて、前記全ての形態が前記特定した各形態に対する前記誤差許容値内にあるかを判断する工程、前記全ての形態が前記特定した各形態に対する前記誤差許容値内にない場合には、前記誤差許容値外として特定した何れかの形態に対して、光近接効果補正処理及び／又は処理パラメータの補正を行う工程、を含む方法。
  5. 請求項４に記載された方法に於いて、前記補正処理は、対応する形態の誤差値を前記誤差許容値以下に下げるように機能する工程、を含む方法。
  6. コンピュータを制御するためのコンピュータプログラムプロダクトであって、前記コンピュータがコンピュータ可読媒体、および記録媒体上に記録され、リソグラフィ結像プロセスで使うためのマスクに対応するファイルを創成するように前記コンピュータを指示するための手段を含み、
    ファイル創成が、
    基板上に結像すべき複数の形態を有する所望の目標パターンを得る工程、
    該目標パターンおよび所定のプロセスに関連するプロセスパラメータを使ってウエハ像をシミュレートする工程、
    複数の形態カテゴリを定義する工程、
    前記目標パターンの中の前記複数の形態の各々が前記複数の形態カテゴリのどれに対応するかを特定する工程、
    前記複数の形態カテゴリの各形態に対する誤差値を抽出し、記録する工程、
    前記特定した各形態カテゴリに対する統計的要約を創成する工程、
    前記特定した各形態カテゴリに対する誤差許容値を定義し、前記誤差許容値を前記統計的要約に重ねることで、前記誤差許容値外の形態の割合を決定する工程、
    前記特定した各形態カテゴリに対して前記誤差許容値外の形態を全て特定する工程、
    を含むコンピュータプログラムプロダクト。
  7. 請求項６に記載されたコンピュータプログラムプロダクトに於いて、前記誤差値が前記目標パターンの中の形態の位置と前記シミュレートしたウエハ像の中の同じ形態の位置の間の差を表す工程、を含むコンピュータプログラムプロダクト。
  8. 請求項６又は７に記載されたコンピュータプログラムプロダクトに於いて、前記複数の形態の各々を前記複数の形態カテゴリの少なくとも一つに分類する工程、を含むコンピュータプログラムプロダクト。
  9. 請求項６乃至８いずれか１項に記載されたコンピュータプロダクトに於いて、前記全ての形態が前記特定した各形態に対する前記誤差許容値内にあるかを判断する工程、前記全ての形態が前記特定した各形態に対する前記誤差許容値内にない場合には、前記誤差許容値外として特定した何れかの形態に対して、光近接効果補正処理及び／又は処理パラメータの補正を行う工程、を含むコンピュータプログラムプロダクト。
  10. 請求項９に記載されたコンピュータプログラムプロダクトに於いて、前記補正処理は、対応する形態の誤差値を前記誤差許容値以下に下げるように機能するコンピュータプログラムプロダクト。
  11. デバイス製造方法であって、
    （ａ）少なくとも部分的に放射線感応性材料の層で覆われた基板を用意する工程、
    （ｂ）放射線システムを使って放射線の投影ビームを用意する工程、
    （ｃ）該投影ビームの断面にパターンを付けるためにマスク上のパターンを使う工程、および
    （ｄ）放射線のパターン化したビームを放射線感応性材料の層の目標部分上に投影する工程、を含む方法に於いて、工程（ｃ）で前記マスクを、
    基板上に結像すべき複数の形態を有する所望の目標パターンを得る工程、
    該目標パターンおよび所定のプロセスに関連するプロセスパラメータを使ってウエハ像をシミュレートする工程、
    複数の形態カテゴリを定義する工程、
    前記目標パターンの中の前記複数の形態の各々が前記複数の形態カテゴリのどれに対応するかを特定する工程、
    前記複数の形態カテゴリの各形態に対する誤差値を抽出し、記録する工程、
    前記特定した各形態カテゴリに対する統計的要約を創成する工程、
    前記特定した各形態カテゴリに対する誤差許容値を定義し、前記誤差許容値を前記統計的要約に重ねることで、前記誤差許容値外の形態の割合を決定する工程、
    前記特定した各形態カテゴリに対して前記誤差許容値外の形態を全て特定する工程、
    を含む方法によって作る製造方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772783B1 (ko) * 2005-07-29 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 에러 측정 방법
KR100642417B1 (ko) * 2005-09-20 2006-11-03 주식회사 하이닉스반도체 레이어 대 레이어 검사방법을 이용한 광학근접보정검증방법
US20080028359A1 (en) * 2006-07-31 2008-01-31 Stefan Blawid Termination structure, a mask for manufacturing a termination structure, a lithographic process and a semiconductor device with a termination structure
US7448008B2 (en) * 2006-08-29 2008-11-04 International Business Machines Corporation Method, system, and program product for automated verification of gating logic using formal verification
US7448018B2 (en) * 2006-09-12 2008-11-04 International Business Machines Corporation System and method for employing patterning process statistics for ground rules waivers and optimization
US7512927B2 (en) * 2006-11-02 2009-03-31 International Business Machines Corporation Printability verification by progressive modeling accuracy
US20080320421A1 (en) * 2007-06-20 2008-12-25 Demaris David L Feature extraction that supports progressively refined search and classification of patterns in a semiconductor layout
NL1036189A1 (nl) * 2007-12-05 2009-06-08 Brion Tech Inc Methods and System for Lithography Process Window Simulation.
JP2009282319A (ja) * 2008-05-22 2009-12-03 Toshiba Corp パターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法
JP2009302206A (ja) * 2008-06-11 2009-12-24 Canon Inc 露光パラメータの決定方法、露光パラメータを決定するためのプログラム、露光方法及びデバイス製造方法
US8381141B2 (en) 2010-10-28 2013-02-19 International Business Machines Corporation Method and system for comparing lithographic processing conditions and or data preparation processes
US8365108B2 (en) * 2011-01-06 2013-01-29 International Business Machines Corporation Generating cut mask for double-patterning process
TW201234464A (en) * 2011-02-14 2012-08-16 Horng Terng Automation Co Ltd Breaking point height detection method of wafer breaking
TW201316425A (zh) * 2011-10-12 2013-04-16 Horng Terng Automation Co Ltd 晶圓劈裂檢知方法
US8713485B2 (en) 2012-05-29 2014-04-29 International Business Machines Corporation Categorization of design rule errors
US9081932B2 (en) 2013-02-01 2015-07-14 Qualcomm Incorporated System and method to design and test a yield sensitive circuit
US8977988B2 (en) * 2013-04-09 2015-03-10 United Microelectronics Corp. Method of optical proximity correction for modifying line patterns and integrated circuits with line patterns modified by the same
US9064078B2 (en) * 2013-07-30 2015-06-23 Globalfoundries Inc. Methods and systems for designing and manufacturing optical lithography masks
US10339259B2 (en) * 2014-09-26 2019-07-02 Synopsys, Inc. Method for organizing, controlling, and reporting on design mismatch information in IC physical design data
US10509310B2 (en) 2015-04-07 2019-12-17 Asml Netherlands B.V. Patterning devices for use within a lithographic apparatus, methods of making and using such patterning devices
US9639645B2 (en) * 2015-06-18 2017-05-02 Globalfoundries Inc. Integrated circuit chip reliability using reliability-optimized failure mechanism targeting
US10140698B2 (en) * 2015-08-10 2018-11-27 Kla-Tencor Corporation Polygon-based geometry classification for semiconductor mask inspection
KR102545141B1 (ko) 2017-12-01 2023-06-20 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4894790A (en) * 1986-02-05 1990-01-16 Omron Tateisi Electronics Co. Input method for reference printed circuit board assembly data to an image processing printed circuit board assembly automatic inspection apparatus
JPH03174716A (ja) * 1989-08-07 1991-07-29 Hitachi Ltd 電子ビーム描画装置および描画方式
US5307296A (en) * 1989-11-17 1994-04-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor workpiece topography prediction method
US5245543A (en) * 1990-12-21 1993-09-14 Texas Instruments Incorporated Method and apparatus for integrated circuit design
JP3426647B2 (ja) * 1992-06-24 2003-07-14 日本電信電話株式会社 ３次元トポグラフィシミュレーションのための一般化されたソリッドモデリング
US5307421A (en) * 1992-10-14 1994-04-26 Commissariat A L'energie Atomique Process for producing a synthesized reference image for the inspection of objects and apparatus for performing the same
JP3409493B2 (ja) * 1995-03-13 2003-05-26 ソニー株式会社 マスクパターンの補正方法および補正装置
US5621652A (en) * 1995-03-21 1997-04-15 Vlsi Technology, Inc. System and method for verifying process models in integrated circuit process simulators
US5719796A (en) * 1995-12-04 1998-02-17 Advanced Micro Devices, Inc. System for monitoring and analyzing manufacturing processes using statistical simulation with single step feedback
JP4075966B2 (ja) 1996-03-06 2008-04-16 エーエスエムエル ネザーランズ ビー．ブイ． 差分干渉計システム及びこのシステムを具えたリソグラフステップアンドスキャン装置
US5795688A (en) * 1996-08-14 1998-08-18 Micron Technology, Inc. Process for detecting defects in photomasks through aerial image comparisons
EP1197801B1 (en) 1996-12-24 2005-12-28 ASML Netherlands B.V. Lithographic device with two object holders
US6078738A (en) * 1997-05-08 2000-06-20 Lsi Logic Corporation Comparing aerial image to SEM of photoresist or substrate pattern for masking process characterization
US6578188B1 (en) * 1997-09-17 2003-06-10 Numerical Technologies, Inc. Method and apparatus for a network-based mask defect printability analysis system
US6081658A (en) * 1997-12-31 2000-06-27 Avant! Corporation Proximity correction system for wafer lithography
US6634018B2 (en) * 2000-08-24 2003-10-14 Texas Instruments Incorporated Optical proximity correction
US6553559B2 (en) * 2001-01-05 2003-04-22 International Business Machines Corporation Method to determine optical proximity correction and assist feature rules which account for variations in mask dimensions
US6873720B2 (en) * 2001-03-20 2005-03-29 Synopsys, Inc. System and method of providing mask defect printability analysis
US6925202B2 (en) * 2001-03-20 2005-08-02 Synopsys, Inc. System and method of providing mask quality control
AU2002245560A1 (en) 2001-03-20 2002-10-03 Numerial Technologies, Inc. System and method of providing mask defect printability analysis
JP2002311561A (ja) * 2001-04-11 2002-10-23 Sony Corp パターン形成方法、パターン処理装置および露光マスク
US7103219B2 (en) * 2001-04-12 2006-09-05 Eastman Kodak Company Population mixture modeling with an indeterminate number of sub-populations
TWI228642B (en) 2001-10-09 2005-03-01 Asml Masktools Inc Method of two dimensional feature model calibration and optimization
TWI237745B (en) * 2001-12-19 2005-08-11 Sony Corp Mask pattern correction apparatus and mask pattern correction method
US7035446B2 (en) * 2002-05-22 2006-04-25 Lsi Logic Corporation Quality measurement of an aerial image
US20030229875A1 (en) * 2002-06-07 2003-12-11 Smith Taber H. Use of models in integrated circuit fabrication
JP2004311561A (ja) * 2003-04-03 2004-11-04 Sumitomo Mitsubishi Silicon Corp ウェーハ貼付方法及びウェーハ貼付装置
US7550235B2 (en) * 2003-09-05 2009-06-23 Asml Masktools B.V. Method and apparatus for performing model based placement of phase-balanced scattering bars for sub-wavelength optical lithography
US7003758B2 (en) * 2003-10-07 2006-02-21 Brion Technologies, Inc. System and method for lithography simulation

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