JP3737449B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、特にトレンチ分離を有し、活性領域上がシリサイド化された半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳ半導体集積回路装置の素子の高密度化・パターンの微細化に伴い、接合の深さも浅くなる傾向にあり、自己整合的にシリサイドが形成された活性領域の高さに対するトレンチ分離に埋め込まれた絶縁膜の高さの制御が重要になってくる。
【０００３】
図４，５に、こうしたシリサイド張り付け半導体基板とトレンチ型絶縁分離を有している従来の半導体装置の製造方法の一例を示す。図４（ａ）では、半導体基板１上に、窒化シリコン膜を含む積層膜２０をマスクにして、素子分離領域となる溝を形成する。図４（ｂ）では、絶縁膜を堆積後、ＣＭＰ法により表面を平坦化し、ウェットエッチングにより積層膜２０を除去し、絶縁膜２１が埋め込まれたトレンチ分離領域２を形成する。
【０００４】
図４（ｃ）では、Ｖｔや基板不純物濃度制御のためのイオン注入を行った後、ゲート絶縁膜５３を成膜する。図４（ｄ）では、ポリシリコン５０を堆積し、必要に応じてイオン注入を行う。図４（ｅ）では、トランジスタを形成するためのゲート電極５１をエッチングにより形成する。図５（ｆ）では、絶縁膜を堆積したのち、ドライエッチングによりサイドウォール絶縁膜４を形成する。
【０００５】
図５（ｇ）では、活性領域を形成するためのイオン注入を行った後、自己整合的に活性領域のシリコン上とゲート電極上にシリサイド３１，３２を形成する。こうしてＭＯＳトランジスタの外形ができあがる。
【０００６】
【発明が解決しようとする課題】
ところで、図５（ｇ）において、トランジスタの製造工程途中においては、トレンチ分離領域２上に絶縁膜２１のエッチング防止の役割を果たす保護膜が無いため、エッチング・成膜のプロセスばらつきにより絶縁膜２１の表面が活性領域３すなわち半導体基板１の表面より低くなってトレンチ側壁のシリコンが露出する場合がある。上記状態となった場合、露出したトレンチ側壁の半導体基板部分にもシリサイドが形成される。この状態でさらに絶縁膜２１の表面が活性領域のＰＮ接合面より下がった場合、シリサイドがＰＮ接合を跨いで形成されることになるため、基板リークが発生し、デバイス不良となるという問題があった。
【０００７】
したがって、この発明の目的は、上記課題を鑑み、トレンチ分離領域内に埋め込まれた絶縁膜の、製造工程途中での掘れ下がりを防止し、活性領域端部側壁に露出したＰＮ接合へのシリサイド形成に伴う基板リークを防止した高性能の半導体装置およびその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するためにこの発明の請求項１記載の半導体装置は、活性領域と第１の絶縁膜で埋め込まれたトレンチ分離領域とからなる半導体基板上に、前記活性領域上を横断し前記トレンチ分離領域上まで延びるゲート電極、前記活性領域と前記ゲート電極間に形成されたゲート絶縁膜、および前記ゲート電極の側壁に形成された第２の絶縁膜を有するトランジスタが形成された半導体装置であって、前記トレンチ分離領域上に、少なくとも前記活性領域の端部から離れるとともに、前記活性領域の端部における前記ゲート電極と重複する領域以外の全端部に沿うように前記第１の絶縁膜とは異なる材料からなるパターン膜が配置され、前記パターン膜の側壁に幅が前記活性領域の端部と前記パターン膜間距離と同じ寸法以上の第３の絶縁膜が形成され、少なくとも前記活性領域の表面に金属のシリサイド膜が形成されている。
【０００９】
このように、トレンチ分離領域上に、少なくとも活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うように第１の絶縁膜とは異なる材料からなるパターン膜が配置され、パターン膜の側壁に幅が活性領域の端部とパターン膜間距離と同じ寸法以上の第３の絶縁膜が形成され、少なくとも活性領域の表面に金属のシリサイド膜が形成されているので、トレンチ分離領域内に埋め込まれた第１の絶縁膜を、その上に形成されたパターン膜および第３の絶縁膜によってプロセスばらつきによる過度のエッチングを防止することができる。また、事前に発生したトレンチ分離領域内に埋め込まれた第１の絶縁膜の掘れ下がりを第３の絶縁膜によって埋め戻すことができる。これにより、シリサイド膜がトレンチ分離側壁に形成されることはなく、シリサイド膜がＰＮ接合を跨いで形成されることがない。
【００１１】
請求項２記載の半導体装置、請求項１記載の半導体装置において、パターン膜はゲート電極と同一材料からなり、第３の絶縁膜は第２の絶縁膜と同一工程で形成された。このように、パターン膜はゲート電極と同一材料からなり、第３の絶縁膜は第２の絶縁膜と同一工程で形成されたので、ゲート電極とパターン膜は同時に形成でき、パターン膜と第３の絶縁膜を形成するのに新たな工程を追加することなく高性能、高信頼性の半導体装置を製造することができる。
【００１２】
請求項３記載の半導体装置は、請求項１記載の半導体装置において、パターン膜は、線状パターンである。このように、パターン膜は、線状パターンであるので、活性領域やゲート電極と重ならないように形成することができる。
【００１３】
請求項４記載の半導体装置の製造方法は、半導体基板に設けられた溝に絶縁膜を埋め込み、トレンチ分離領域を形成する工程と、ゲート電極材料を堆積し選択的にエッチングして、前記半導体基板上の活性領域上にゲート電極を形成する工程と、パターン材料を堆積し選択的にエッチングして前記トレンチ分離領域上で、かつ前記活性領域の端部から離れるとともに、前記活性領域の端部における前記ゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、前記ゲート電極の側壁に第１のサイドウォールを形成する工程と、前記パターン膜の側壁に第２のサイドウォールを形成する工程と、少なくとも前記活性領域の表面に金属のシリサイド膜を形成する工程とを含み、前記パターン膜の側壁に第２のサイドウォールを形成する工程では、前記第２のサイドウォールの幅を、前記活性領域の端部と前記パターン膜との距離と同じ寸法以上に設定する。
【００１４】
このように、パターン材料を堆積し選択的にエッチングしてトレンチ分離領域上で、かつ活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、パターン膜の側壁に第２のサイドウォールを形成する工程と、少なくとも活性領域の表面に金属のシリサイド膜を形成する工程とを含み、パターン膜の側壁に第２のサイドウォールを形成する工程では、第２のサイドウォールの幅を、活性領域の端部とパターン膜との距離と同じ寸法以上に設定するので、トレンチ分離領域内に埋め込まれた第１の絶縁膜を、その上に形成されたパターン膜および第２のサイドウォールによってプロセスばらつきによる過度のエッチングを防止することができる。また、事前に発生したトレンチ分離領域内に埋め込まれた第１の絶縁膜の掘れ下がりを第２のサイドウォールによって埋め戻すことができる。その結果、第１の絶縁膜が活性領域のソース・ドレインなどのＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシリコンが露出し、そこにシリサイドが形成されて基板リークを引き起こす現象を防ぐことができる。
【００１５】
また、ゲート電極とパターン膜のそれぞれのサイドウォールを別々に形成する場合、活性領域の端部とパターン膜との距離はレイアウト設計からの制限に応じて比較的自由に設定でき、トランジスタ特性を決めるゲート電極の第１のサイドウォール絶縁膜厚さとは独立に設定距離に対応した厚さの第２のサイドウォールがパターン膜に形成できる。
【００１６】
請求項５記載の半導体装置の製造方法は、半導体基板に設けられた溝に第１の絶縁膜を埋め込み、トレンチ分離領域を形成する工程と、ゲート電極材料を堆積し選択的にエッチングして、前記半導体基板上の活性領域上にゲート電極を形成すると同時に、前記トレンチ分離領域上で、かつ前記活性領域の端部から離れるとともに、前記活性領域の端部における前記ゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、前記ゲート電極と前記パターン膜を被覆して第２の絶縁膜を形成した後、エッチングして前記ゲート電極の側壁と前記パターン膜の側壁に同時にサイドウォールを形成する工程と、少なくとも前記活性領域の表面に金属のシリサイド膜を形成する工程とを含み、前記ゲート電極の側壁と前記パターン膜の側壁に同時にサイドウォールを形成する工程では、前記パターン膜の側壁に形成するサイドウォールの幅を、前記活性領域の端部と前記パターン膜との距離と同じ寸法以上に設定する。
【００１７】
このように、半導体基板上の活性領域上にゲート電極を形成すると同時に、トレンチ分離領域上で、かつ活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、ゲート電極とパターン膜を被覆して第２の絶縁膜を形成した後、エッチングしてゲート電極の側壁とパターン膜の側壁に同時にサイドウォールを形成する工程と、少なくとも活性領域の表面に金属のシリサイド膜を形成する工程とを含み、ゲート電極の側壁とパターン膜の側壁に同時にサイドウォールを形成する工程では、パターン膜の側壁に形成するサイドウォールの幅を、活性領域の端部とパターン膜との距離と同じ寸法以上に設定するので、トレンチ分離領域内に埋め込まれた絶縁膜を、その上に形成されたパターン膜およびサイドウォールによってプロセスばらつきによる過度のエッチングを防止することができる。また、事前に発生したトレンチ分離領域内に埋め込まれた絶縁膜の掘れ下がりをパターン膜の側壁のサイドウォールによって埋め戻すことができる。その結果、絶縁膜が活性領域のソース・ドレインなどのＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシリコンが露出し、そこにシリサイドが形成されて基板リークを引き起こす現象を防ぐことができる。
【００１８】
また、ゲート電極とパターン膜は同時にパターニングされることで、新たな工程を追加する必要も無く、高性能な半導体装置を製造することができる。
【００１９】
【発明の実施の形態】
この発明の実施の形態を図１〜図３に基づいて説明する。
【００２０】
図１は本発明の実施の形態にかかる半導体集積回路装置の模式図であり、図１（ａ）は半導体集積回路装置をゲート電極、活性領域、素子分離領域に限って表面から見たパターンレイアウト図であり、また、図１（ｂ）は、図１（ａ）において断面切断線１００で切り取った場合の断面構造図を示したものである。
【００２１】
図１（ａ），（ｂ）を参照して、活性領域３と、酸化珪素膜（第１の絶縁膜）２１などの絶縁膜で埋め込まれたトレンチ分離領域２からなる半導体基板１上に、活性領域３上を横断し、トレンチ分離領域２上まで延びるゲート電極５１があって、活性領域３とゲート電極５１の間は酸化珪素膜を含むゲート絶縁膜５３によって絶縁されており、ゲート電極５１側壁には、酸化珪素膜などのサイドウォール絶縁膜（第２の絶縁膜）４があって、トランジスタを構成している。
【００２２】
トレンチ分離領域２上には、少なくとも活性領域３の端部に沿って、活性領域３やゲート電極５１と原則的に重ならないようにゲート電極５１と同じ材料からなるダミーゲート配線（パターン膜）５２があって、ダミーゲート配線５２の側壁にもゲート電極５１の側壁に形成されているもの（第２の絶縁膜）と同じサイドウォール絶縁膜（第３の絶縁膜）４がある。サイドウォール絶縁膜４の幅は活性領域３の端部とダミーゲート配線５２の間隔より広くなっており、サイドウォール絶縁膜４の裾野は活性領域３にちょうど接するか、一部は活性領域３上にまで延びて、僅かながら重なっている。
【００２３】
図１では、ダミーゲート配線５２は一定の幅を持った線状パターンからなる配線として図示しているが、トレンチ分離領域２全面もしくは一部を不定形状で覆うように配置してもかまわない。また、活性領域３上のシリコン上、ゲート電極５１上、およびダミーゲート配線５２上には、ＴｉやＣｏとシリコンとの反応膜であるシリサイド膜３１，３２が一般的には形成されている。
【００２４】
以上説明したように、トレンチ分離領域２上には、活性領域３やゲート電極５１と原則的に重ならないようにダミーゲート配線５２があるために、トレンチ分離領域２に埋め込まれている酸化珪素膜２１が、サイドウォール絶縁膜４のエッチング工程などでエッチングされるのを防ぐことができる。さらに、そのダミーゲート配線５２の側壁に形成されているサイドウォール絶縁膜４の幅は、活性領域３の端部とダミーゲート配線５２の距離と同じ寸法以上のため、サイドウォール絶縁膜４形成前の段階で、成膜やエッチングばらつきによりすでにトレンチ分離領域２の酸化珪素膜２１の表面が下がりその側壁の半導体基板１表面が露出していても、サイドウォール絶縁膜４形成により掘れ下がった分を埋め戻すことができ、ゲート電極配線５１，５２側壁のサイドウォール絶縁膜４そのものは活性領域３表面より高く持ち上げているため、サイドウォール絶縁膜４形成後にプロセスばらつきによる過度の酸化珪素膜２１の掘れ下がりを防ぐことができる。
【００２５】
その結果、シリサイド膜３１形成時に、トレンチ分離領域２内に埋め込まれた酸化珪素膜２１が掘れ下がってトレンチ分離側壁にシリコンが露出している状態を解消できているから、トレンチ分離側壁にシリサイドが形成されず、従来のような基板リークを引き起こす現象を防ぐことができる。
【００２６】
図２，３は本発明の実施の形態にかかる半導体装置の製造方法における断面構造図を示したものである。まず図２（ａ）では、半導体基板１上に、窒化シリコン膜を含む複数種類の絶縁膜の積層膜２０をマスクにして、素子分離領域となる溝を形成する。図２（ｂ）では、溝を含む全面に絶縁膜を堆積後、化学機械研磨（ＣＭＰ）法により表面を平坦化し、その後、ウェットエッチングにより積層膜２０を除去し、絶縁膜２１が埋め込まれたトレンチ分離領域２を形成する。
【００２７】
図２（ｃ）では、Ｖｔや基板不純物濃度制御のためのイオン注入を行った後、ゲート絶縁膜５３を成膜する。図２（ｄ）では、ゲート電極材料であるポリシリコン５０を堆積し、必要に応じてポリシリコン５０にイオン注入を行う。図２（ｅ）では、活性領域３上にトランジスタを構成するゲート電極５１を、トレンチ分離領域２上に活性領域３と重ならないように設計上配置されたダミーゲート配線５２を形成するが、ゲート電極５１とダミーゲート配線５２の両方が描画された１枚のレチクルによってレジストのパターニングが行われ、これをマスクとしたエッチングによるパターニングも同一ステップにて同時に行われる。
【００２８】
図３（ｆ）では、ゲート電極５１とダミーゲート配線５２の両方を被覆するように絶縁膜を堆積したのち、異方性ドライエッチングによりゲート電極５１の側壁とダミーゲート配線５２の側壁に同時にサイドウォール絶縁膜４を形成する。このときサイドウォール絶縁膜４の幅が活性領域３とダミーゲート電極５２の間隔より広くなるようにサイドウォール用絶縁膜の堆積膜厚およびエッチング条件を決定しておく。条件は成膜方法、ガス条件などのプロセスパラメータにより調整することができる。
【００２９】
図３（ｇ）では、活性領域であるソース・ドレインなどを形成するためのイオン注入を半導体基板１に行った後、自己整合的に活性領域のシリコン上とゲート電極上にシリサイド膜３１，３２を形成する。このシリサイド形成は、全面にＴｉやＣｏなどの薄い金属膜を形成し、熱処理によってゲート電極５１とダミーゲート配線５２、および半導体基板１上のシリコンとの反応によりシリサイド膜３１，３２を形成する。そして未反応の金属層を選択的にエッチング除去して形成する。
【００３０】
以上説明したように、本発明の実施の形態の製造方法によれば、トレンチ分離領域２上特に少なくとも活性領域３の端部に沿って、活性領域３やゲート電極５１と重ならないようにダミーゲート配線５２が形成され、それらの側壁にサイドウォール絶縁膜４が形成され、活性領域３の端部が覆われている。そのために、トレンチ分離領域２に埋め込まれている酸化珪素膜２１が、サイドウォール絶縁膜４の形成工程自体、あるいはその後の種々のエッチングされ、活性領域３の側壁半導体基板１が露出するのを防ぐことができる。
【００３１】
ゲート電極５１の側壁に形成されているサイドウォール絶縁膜４の幅は、活性領域３の端部とダミーゲート配線５２の距離と同じ寸法以上に設定されているため、サイドウォール絶縁膜４形成前に成膜やエッチングばらつきによりすでにトレンチ分離側壁が露出していても、サイドウォール絶縁膜４形成により掘れ下がりを埋め戻すことができ、サイドウォール絶縁膜４そのものは活性領域３表面より高く持ち上げているため、サイドウォール絶縁膜４形成後にプロセスばらつきによる過度の酸化珪素膜２１の掘れ下がりを防ぐことができる。
【００３２】
その結果、シリサイド膜３１形成時に、トレンチ分離領域２内に埋め込まれた酸化珪素膜２１が活性領域３のソース・ドレインなどのＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシリコンが露出し、トレンチ分離側壁にシリサイドが形成されて基板リークを引き起こす現象を防ぐことができる。
【００３３】
ゲート電極５１とダミーゲート配線５２は同時にパターニングされることが望ましく、この場合は新たな工程を追加する必要も無く、高性能な半導体装置を製造することができる。
【００３４】
また、上記の製造方法において、ゲート電極５１とダミーゲート配線５２は別々の工程で形成してもよく、ゲート電極５１とダミーゲート配線５２のそれぞれのサイドウォール（第１のサイドウォール、第２のサイドウォール）も別々の工程で形成しても良いことは言うまでもない。そうした場合、活性領域３の端部とダミーゲート配線５２との距離はレイアウト設計からの制限に応じて比較的自由に設定でき、トランジスタ特性を決めるゲート電極５１の第１のサイドウォール絶縁膜厚さとは独立に設定距離に対応した厚さの第２のサイドウォールがダミーゲート電極５２に形成できる。
【００３５】
【発明の効果】
この発明の請求項１記載の半導体装置によれば、トレンチ分離領域上に、少なくとも活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うように第１の絶縁膜とは異なる材料からなるパターン膜が配置され、パターン膜の側壁に幅が活性領域の端部とパターン膜間距離と同じ寸法以上の第３の絶縁膜が形成され、少なくとも活性領域の表面に金属のシリサイド膜が形成されているので、トレンチ分離領域内に埋め込まれた第１の絶縁膜を、その上に形成されたパターン膜および第３の絶縁膜によってプロセスばらつきによる過度のエッチングを防止することができ、トレンチ分離領域内の絶縁膜の掘れ下がりがなく、トレンチ分離側壁にシリコンが露出しない。また、事前に発生したトレンチ分離領域内に埋め込まれた第１の絶縁膜の掘れ下がりを第３の絶縁膜によって埋め戻すことができる。これにより、シリサイド膜がトレンチ分離側壁に形成されることはなく、シリサイド膜がＰＮ接合を跨いで形成されることがない。
【００３６】
その結果、自己整合的に形成されるシリサイド膜がトレンチ分離側壁に形成されることはなく、接合を介した基板リークを防ぐことができ、高性能、高信頼性の半導体装置となる。
【００３８】
請求項２では、パターン膜はゲート電極と同一材料からなり、第３の絶縁膜は第２の絶縁膜と同一工程で形成されたので、ゲート電極とパターン膜は同時に形成でき、パターン膜と第３の絶縁膜を形成するのに新たな工程を追加することなく高性能、高信頼性の半導体装置を製造することができる。
【００３９】
請求項３では、パターン膜は、線状パターンであるので、活性領域やゲート電極と重ならないように形成することができる。
【００４０】
この発明の請求項４記載の半導体装置の製造方法によれば、パターン材料を堆積し選択的にエッチングしてトレンチ分離領域上で、かつ活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、パターン膜の側壁に第２のサイドウォールを形成する工程と、少なくとも活性領域の表面に金属のシリサイド膜を形成する工程とを含み、パターン膜の側壁に第２のサイドウォールを形成する工程では、第２のサイドウォールの幅を、活性領域の端部とパターン膜との距離と同じ寸法以上に設定するので、トレンチ分離領域内に埋め込まれた第１の絶縁膜を、その上に形成されたパターン膜および第２のサイドウォールによってプロセスばらつきによる過度のエッチングを防止することができる。また、事前に発生したトレンチ分離領域内に埋め込まれた第１の絶縁膜の掘れ下がりを第２のサイドウォールによって埋め戻すことができる。その結果、第１の絶縁膜が活性領域のソース・ドレインなどのＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシリコンが露出し、そこにシリサイドが形成されて基板リークを引き起こす現象を防ぐことができる。
【００４１】
また、ゲート電極とパターン膜のそれぞれのサイドウォールを別々に形成する場合、活性領域の端部とパターン膜との距離はレイアウト設計からの制限に応じて比較的自由に設定でき、トランジスタ特性を決めるゲート電極の第１のサイドウォール絶縁膜厚さとは独立に設定距離に対応した厚さの第２のサイドウォールがパターン膜に形成できる。
【００４２】
この発明の請求項５記載の半導体装置の製造方法によれば、半導体基板上の活性領域上にゲート電極を形成すると同時に、トレンチ分離領域上で、かつ活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、ゲート電極とパターン膜を被覆して第２の絶縁膜を形成した後、エッチングしてゲート電極の側壁とパターン膜の側壁に同時にサイドウォールを形成する工程と、少なくとも活性領域の表面に金属のシリサイド膜を形成する工程とを含み、ゲート電極の側壁とパターン膜の側壁に同時にサイドウォールを形成する工程では、パターン膜の側壁に形成するサイドウォールの幅を、活性領域の端部とパターン膜との距離と同じ寸法以上に設定するので、トレンチ分離領域内に埋め込まれた絶縁膜を、その上に形成されたパターン膜およびサイドウォールによってプロセスばらつきによる過度のエッチングを防止することができる。また、事前に発生したトレンチ分離領域内に埋め込まれた絶縁膜の掘れ下がりをパターン膜の側壁のサイドウォールによって埋め戻すことができる。その結果、絶縁膜が活性領域のソース・ドレインなどのＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシリコンが露出し、そこにシリサイドが形成されて基板リークを引き起こす現象を防ぐことができる。
【００４３】
また、ゲート電極とパターン膜は同時にパターニングされることで、新たな工程を追加する必要も無く、高性能な半導体装置を製造することができる。
【図面の簡単な説明】
【図１】（ａ）はこの発明の実施の形態の半導体装置のパターンレイアウト模式図、（ｂ）は断面切断線１００で切った断面図である。
【図２】この発明の実施の形態の半導体装置の製造方法の工程断面図である。
【図３】図２の後の工程断面図である。
【図４】従来の半導体装置の製造方法の工程断面図である。
【図５】図４の後の工程断面図である。
【符号の説明】
１ 半導体基板
２ トレンチ分離領域
３ 活性領域
４ サイドウォール絶縁膜
２０ 積層膜
２１ 酸化珪素膜
３１ 活性領域上に形成されたシリサイド膜
３２ ゲート電極、ダミーゲート配線上に形成されたシリサイド膜
５０ ポリシリコン
５１ ゲート電極
５２ ダミーゲート配線
５３ ゲート絶縁膜
１００ 断面切断線
【発明の属する技術分野】
この発明は、特にトレンチ分離を有し、活性領域上がシリサイド化された半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳ半導体集積回路装置の素子の高密度化・パターンの微細化に伴い、接合の深さも浅くなる傾向にあり、自己整合的にシリサイドが形成された活性領域の高さに対するトレンチ分離に埋め込まれた絶縁膜の高さの制御が重要になってくる。
【０００３】
図４，５に、こうしたシリサイド張り付け半導体基板とトレンチ型絶縁分離を有している従来の半導体装置の製造方法の一例を示す。図４（ａ）では、半導体基板１上に、窒化シリコン膜を含む積層膜２０をマスクにして、素子分離領域となる溝を形成する。図４（ｂ）では、絶縁膜を堆積後、ＣＭＰ法により表面を平坦化し、ウェットエッチングにより積層膜２０を除去し、絶縁膜２１が埋め込まれたトレンチ分離領域２を形成する。
【０００４】
図４（ｃ）では、Ｖｔや基板不純物濃度制御のためのイオン注入を行った後、ゲート絶縁膜５３を成膜する。図４（ｄ）では、ポリシリコン５０を堆積し、必要に応じてイオン注入を行う。図４（ｅ）では、トランジスタを形成するためのゲート電極５１をエッチングにより形成する。図５（ｆ）では、絶縁膜を堆積したのち、ドライエッチングによりサイドウォール絶縁膜４を形成する。
【０００５】
図５（ｇ）では、活性領域を形成するためのイオン注入を行った後、自己整合的に活性領域のシリコン上とゲート電極上にシリサイド３１，３２を形成する。こうしてＭＯＳトランジスタの外形ができあがる。
【０００６】
【発明が解決しようとする課題】
ところで、図５（ｇ）において、トランジスタの製造工程途中においては、トレンチ分離領域２上に絶縁膜２１のエッチング防止の役割を果たす保護膜が無いため、エッチング・成膜のプロセスばらつきにより絶縁膜２１の表面が活性領域３すなわち半導体基板１の表面より低くなってトレンチ側壁のシリコンが露出する場合がある。上記状態となった場合、露出したトレンチ側壁の半導体基板部分にもシリサイドが形成される。この状態でさらに絶縁膜２１の表面が活性領域のＰＮ接合面より下がった場合、シリサイドがＰＮ接合を跨いで形成されることになるため、基板リークが発生し、デバイス不良となるという問題があった。
【０００７】
したがって、この発明の目的は、上記課題を鑑み、トレンチ分離領域内に埋め込まれた絶縁膜の、製造工程途中での掘れ下がりを防止し、活性領域端部側壁に露出したＰＮ接合へのシリサイド形成に伴う基板リークを防止した高性能の半導体装置およびその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するためにこの発明の請求項１記載の半導体装置は、活性領域と第１の絶縁膜で埋め込まれたトレンチ分離領域とからなる半導体基板上に、前記活性領域上を横断し前記トレンチ分離領域上まで延びるゲート電極、前記活性領域と前記ゲート電極間に形成されたゲート絶縁膜、および前記ゲート電極の側壁に形成された第２の絶縁膜を有するトランジスタが形成された半導体装置であって、前記トレンチ分離領域上に、少なくとも前記活性領域の端部から離れるとともに、前記活性領域の端部における前記ゲート電極と重複する領域以外の全端部に沿うように前記第１の絶縁膜とは異なる材料からなるパターン膜が配置され、前記パターン膜の側壁に幅が前記活性領域の端部と前記パターン膜間距離と同じ寸法以上の第３の絶縁膜が形成され、少なくとも前記活性領域の表面に金属のシリサイド膜が形成されている。
【０００９】
このように、トレンチ分離領域上に、少なくとも活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うように第１の絶縁膜とは異なる材料からなるパターン膜が配置され、パターン膜の側壁に幅が活性領域の端部とパターン膜間距離と同じ寸法以上の第３の絶縁膜が形成され、少なくとも活性領域の表面に金属のシリサイド膜が形成されているので、トレンチ分離領域内に埋め込まれた第１の絶縁膜を、その上に形成されたパターン膜および第３の絶縁膜によってプロセスばらつきによる過度のエッチングを防止することができる。また、事前に発生したトレンチ分離領域内に埋め込まれた第１の絶縁膜の掘れ下がりを第３の絶縁膜によって埋め戻すことができる。これにより、シリサイド膜がトレンチ分離側壁に形成されることはなく、シリサイド膜がＰＮ接合を跨いで形成されることがない。
【００１１】
請求項２記載の半導体装置、請求項１記載の半導体装置において、パターン膜はゲート電極と同一材料からなり、第３の絶縁膜は第２の絶縁膜と同一工程で形成された。このように、パターン膜はゲート電極と同一材料からなり、第３の絶縁膜は第２の絶縁膜と同一工程で形成されたので、ゲート電極とパターン膜は同時に形成でき、パターン膜と第３の絶縁膜を形成するのに新たな工程を追加することなく高性能、高信頼性の半導体装置を製造することができる。
【００１２】
請求項３記載の半導体装置は、請求項１記載の半導体装置において、パターン膜は、線状パターンである。このように、パターン膜は、線状パターンであるので、活性領域やゲート電極と重ならないように形成することができる。
【００１３】
請求項４記載の半導体装置の製造方法は、半導体基板に設けられた溝に絶縁膜を埋め込み、トレンチ分離領域を形成する工程と、ゲート電極材料を堆積し選択的にエッチングして、前記半導体基板上の活性領域上にゲート電極を形成する工程と、パターン材料を堆積し選択的にエッチングして前記トレンチ分離領域上で、かつ前記活性領域の端部から離れるとともに、前記活性領域の端部における前記ゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、前記ゲート電極の側壁に第１のサイドウォールを形成する工程と、前記パターン膜の側壁に第２のサイドウォールを形成する工程と、少なくとも前記活性領域の表面に金属のシリサイド膜を形成する工程とを含み、前記パターン膜の側壁に第２のサイドウォールを形成する工程では、前記第２のサイドウォールの幅を、前記活性領域の端部と前記パターン膜との距離と同じ寸法以上に設定する。
【００１４】
このように、パターン材料を堆積し選択的にエッチングしてトレンチ分離領域上で、かつ活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、パターン膜の側壁に第２のサイドウォールを形成する工程と、少なくとも活性領域の表面に金属のシリサイド膜を形成する工程とを含み、パターン膜の側壁に第２のサイドウォールを形成する工程では、第２のサイドウォールの幅を、活性領域の端部とパターン膜との距離と同じ寸法以上に設定するので、トレンチ分離領域内に埋め込まれた第１の絶縁膜を、その上に形成されたパターン膜および第２のサイドウォールによってプロセスばらつきによる過度のエッチングを防止することができる。また、事前に発生したトレンチ分離領域内に埋め込まれた第１の絶縁膜の掘れ下がりを第２のサイドウォールによって埋め戻すことができる。その結果、第１の絶縁膜が活性領域のソース・ドレインなどのＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシリコンが露出し、そこにシリサイドが形成されて基板リークを引き起こす現象を防ぐことができる。
【００１５】
また、ゲート電極とパターン膜のそれぞれのサイドウォールを別々に形成する場合、活性領域の端部とパターン膜との距離はレイアウト設計からの制限に応じて比較的自由に設定でき、トランジスタ特性を決めるゲート電極の第１のサイドウォール絶縁膜厚さとは独立に設定距離に対応した厚さの第２のサイドウォールがパターン膜に形成できる。
【００１６】
請求項５記載の半導体装置の製造方法は、半導体基板に設けられた溝に第１の絶縁膜を埋め込み、トレンチ分離領域を形成する工程と、ゲート電極材料を堆積し選択的にエッチングして、前記半導体基板上の活性領域上にゲート電極を形成すると同時に、前記トレンチ分離領域上で、かつ前記活性領域の端部から離れるとともに、前記活性領域の端部における前記ゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、前記ゲート電極と前記パターン膜を被覆して第２の絶縁膜を形成した後、エッチングして前記ゲート電極の側壁と前記パターン膜の側壁に同時にサイドウォールを形成する工程と、少なくとも前記活性領域の表面に金属のシリサイド膜を形成する工程とを含み、前記ゲート電極の側壁と前記パターン膜の側壁に同時にサイドウォールを形成する工程では、前記パターン膜の側壁に形成するサイドウォールの幅を、前記活性領域の端部と前記パターン膜との距離と同じ寸法以上に設定する。
【００１７】
このように、半導体基板上の活性領域上にゲート電極を形成すると同時に、トレンチ分離領域上で、かつ活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、ゲート電極とパターン膜を被覆して第２の絶縁膜を形成した後、エッチングしてゲート電極の側壁とパターン膜の側壁に同時にサイドウォールを形成する工程と、少なくとも活性領域の表面に金属のシリサイド膜を形成する工程とを含み、ゲート電極の側壁とパターン膜の側壁に同時にサイドウォールを形成する工程では、パターン膜の側壁に形成するサイドウォールの幅を、活性領域の端部とパターン膜との距離と同じ寸法以上に設定するので、トレンチ分離領域内に埋め込まれた絶縁膜を、その上に形成されたパターン膜およびサイドウォールによってプロセスばらつきによる過度のエッチングを防止することができる。また、事前に発生したトレンチ分離領域内に埋め込まれた絶縁膜の掘れ下がりをパターン膜の側壁のサイドウォールによって埋め戻すことができる。その結果、絶縁膜が活性領域のソース・ドレインなどのＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシリコンが露出し、そこにシリサイドが形成されて基板リークを引き起こす現象を防ぐことができる。
【００１８】
また、ゲート電極とパターン膜は同時にパターニングされることで、新たな工程を追加する必要も無く、高性能な半導体装置を製造することができる。
【００１９】
【発明の実施の形態】
この発明の実施の形態を図１〜図３に基づいて説明する。
【００２０】
図１は本発明の実施の形態にかかる半導体集積回路装置の模式図であり、図１（ａ）は半導体集積回路装置をゲート電極、活性領域、素子分離領域に限って表面から見たパターンレイアウト図であり、また、図１（ｂ）は、図１（ａ）において断面切断線１００で切り取った場合の断面構造図を示したものである。
【００２１】
図１（ａ），（ｂ）を参照して、活性領域３と、酸化珪素膜（第１の絶縁膜）２１などの絶縁膜で埋め込まれたトレンチ分離領域２からなる半導体基板１上に、活性領域３上を横断し、トレンチ分離領域２上まで延びるゲート電極５１があって、活性領域３とゲート電極５１の間は酸化珪素膜を含むゲート絶縁膜５３によって絶縁されており、ゲート電極５１側壁には、酸化珪素膜などのサイドウォール絶縁膜（第２の絶縁膜）４があって、トランジスタを構成している。
【００２２】
トレンチ分離領域２上には、少なくとも活性領域３の端部に沿って、活性領域３やゲート電極５１と原則的に重ならないようにゲート電極５１と同じ材料からなるダミーゲート配線（パターン膜）５２があって、ダミーゲート配線５２の側壁にもゲート電極５１の側壁に形成されているもの（第２の絶縁膜）と同じサイドウォール絶縁膜（第３の絶縁膜）４がある。サイドウォール絶縁膜４の幅は活性領域３の端部とダミーゲート配線５２の間隔より広くなっており、サイドウォール絶縁膜４の裾野は活性領域３にちょうど接するか、一部は活性領域３上にまで延びて、僅かながら重なっている。
【００２３】
図１では、ダミーゲート配線５２は一定の幅を持った線状パターンからなる配線として図示しているが、トレンチ分離領域２全面もしくは一部を不定形状で覆うように配置してもかまわない。また、活性領域３上のシリコン上、ゲート電極５１上、およびダミーゲート配線５２上には、ＴｉやＣｏとシリコンとの反応膜であるシリサイド膜３１，３２が一般的には形成されている。
【００２４】
以上説明したように、トレンチ分離領域２上には、活性領域３やゲート電極５１と原則的に重ならないようにダミーゲート配線５２があるために、トレンチ分離領域２に埋め込まれている酸化珪素膜２１が、サイドウォール絶縁膜４のエッチング工程などでエッチングされるのを防ぐことができる。さらに、そのダミーゲート配線５２の側壁に形成されているサイドウォール絶縁膜４の幅は、活性領域３の端部とダミーゲート配線５２の距離と同じ寸法以上のため、サイドウォール絶縁膜４形成前の段階で、成膜やエッチングばらつきによりすでにトレンチ分離領域２の酸化珪素膜２１の表面が下がりその側壁の半導体基板１表面が露出していても、サイドウォール絶縁膜４形成により掘れ下がった分を埋め戻すことができ、ゲート電極配線５１，５２側壁のサイドウォール絶縁膜４そのものは活性領域３表面より高く持ち上げているため、サイドウォール絶縁膜４形成後にプロセスばらつきによる過度の酸化珪素膜２１の掘れ下がりを防ぐことができる。
【００２５】
その結果、シリサイド膜３１形成時に、トレンチ分離領域２内に埋め込まれた酸化珪素膜２１が掘れ下がってトレンチ分離側壁にシリコンが露出している状態を解消できているから、トレンチ分離側壁にシリサイドが形成されず、従来のような基板リークを引き起こす現象を防ぐことができる。
【００２６】
図２，３は本発明の実施の形態にかかる半導体装置の製造方法における断面構造図を示したものである。まず図２（ａ）では、半導体基板１上に、窒化シリコン膜を含む複数種類の絶縁膜の積層膜２０をマスクにして、素子分離領域となる溝を形成する。図２（ｂ）では、溝を含む全面に絶縁膜を堆積後、化学機械研磨（ＣＭＰ）法により表面を平坦化し、その後、ウェットエッチングにより積層膜２０を除去し、絶縁膜２１が埋め込まれたトレンチ分離領域２を形成する。
【００２７】
図２（ｃ）では、Ｖｔや基板不純物濃度制御のためのイオン注入を行った後、ゲート絶縁膜５３を成膜する。図２（ｄ）では、ゲート電極材料であるポリシリコン５０を堆積し、必要に応じてポリシリコン５０にイオン注入を行う。図２（ｅ）では、活性領域３上にトランジスタを構成するゲート電極５１を、トレンチ分離領域２上に活性領域３と重ならないように設計上配置されたダミーゲート配線５２を形成するが、ゲート電極５１とダミーゲート配線５２の両方が描画された１枚のレチクルによってレジストのパターニングが行われ、これをマスクとしたエッチングによるパターニングも同一ステップにて同時に行われる。
【００２８】
図３（ｆ）では、ゲート電極５１とダミーゲート配線５２の両方を被覆するように絶縁膜を堆積したのち、異方性ドライエッチングによりゲート電極５１の側壁とダミーゲート配線５２の側壁に同時にサイドウォール絶縁膜４を形成する。このときサイドウォール絶縁膜４の幅が活性領域３とダミーゲート電極５２の間隔より広くなるようにサイドウォール用絶縁膜の堆積膜厚およびエッチング条件を決定しておく。条件は成膜方法、ガス条件などのプロセスパラメータにより調整することができる。
【００２９】
図３（ｇ）では、活性領域であるソース・ドレインなどを形成するためのイオン注入を半導体基板１に行った後、自己整合的に活性領域のシリコン上とゲート電極上にシリサイド膜３１，３２を形成する。このシリサイド形成は、全面にＴｉやＣｏなどの薄い金属膜を形成し、熱処理によってゲート電極５１とダミーゲート配線５２、および半導体基板１上のシリコンとの反応によりシリサイド膜３１，３２を形成する。そして未反応の金属層を選択的にエッチング除去して形成する。
【００３０】
以上説明したように、本発明の実施の形態の製造方法によれば、トレンチ分離領域２上特に少なくとも活性領域３の端部に沿って、活性領域３やゲート電極５１と重ならないようにダミーゲート配線５２が形成され、それらの側壁にサイドウォール絶縁膜４が形成され、活性領域３の端部が覆われている。そのために、トレンチ分離領域２に埋め込まれている酸化珪素膜２１が、サイドウォール絶縁膜４の形成工程自体、あるいはその後の種々のエッチングされ、活性領域３の側壁半導体基板１が露出するのを防ぐことができる。
【００３１】
ゲート電極５１の側壁に形成されているサイドウォール絶縁膜４の幅は、活性領域３の端部とダミーゲート配線５２の距離と同じ寸法以上に設定されているため、サイドウォール絶縁膜４形成前に成膜やエッチングばらつきによりすでにトレンチ分離側壁が露出していても、サイドウォール絶縁膜４形成により掘れ下がりを埋め戻すことができ、サイドウォール絶縁膜４そのものは活性領域３表面より高く持ち上げているため、サイドウォール絶縁膜４形成後にプロセスばらつきによる過度の酸化珪素膜２１の掘れ下がりを防ぐことができる。
【００３２】
その結果、シリサイド膜３１形成時に、トレンチ分離領域２内に埋め込まれた酸化珪素膜２１が活性領域３のソース・ドレインなどのＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシリコンが露出し、トレンチ分離側壁にシリサイドが形成されて基板リークを引き起こす現象を防ぐことができる。
【００３３】
ゲート電極５１とダミーゲート配線５２は同時にパターニングされることが望ましく、この場合は新たな工程を追加する必要も無く、高性能な半導体装置を製造することができる。
【００３４】
また、上記の製造方法において、ゲート電極５１とダミーゲート配線５２は別々の工程で形成してもよく、ゲート電極５１とダミーゲート配線５２のそれぞれのサイドウォール（第１のサイドウォール、第２のサイドウォール）も別々の工程で形成しても良いことは言うまでもない。そうした場合、活性領域３の端部とダミーゲート配線５２との距離はレイアウト設計からの制限に応じて比較的自由に設定でき、トランジスタ特性を決めるゲート電極５１の第１のサイドウォール絶縁膜厚さとは独立に設定距離に対応した厚さの第２のサイドウォールがダミーゲート電極５２に形成できる。
【００３５】
【発明の効果】
この発明の請求項１記載の半導体装置によれば、トレンチ分離領域上に、少なくとも活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うように第１の絶縁膜とは異なる材料からなるパターン膜が配置され、パターン膜の側壁に幅が活性領域の端部とパターン膜間距離と同じ寸法以上の第３の絶縁膜が形成され、少なくとも活性領域の表面に金属のシリサイド膜が形成されているので、トレンチ分離領域内に埋め込まれた第１の絶縁膜を、その上に形成されたパターン膜および第３の絶縁膜によってプロセスばらつきによる過度のエッチングを防止することができ、トレンチ分離領域内の絶縁膜の掘れ下がりがなく、トレンチ分離側壁にシリコンが露出しない。また、事前に発生したトレンチ分離領域内に埋め込まれた第１の絶縁膜の掘れ下がりを第３の絶縁膜によって埋め戻すことができる。これにより、シリサイド膜がトレンチ分離側壁に形成されることはなく、シリサイド膜がＰＮ接合を跨いで形成されることがない。
【００３６】
その結果、自己整合的に形成されるシリサイド膜がトレンチ分離側壁に形成されることはなく、接合を介した基板リークを防ぐことができ、高性能、高信頼性の半導体装置となる。
【００３８】
請求項２では、パターン膜はゲート電極と同一材料からなり、第３の絶縁膜は第２の絶縁膜と同一工程で形成されたので、ゲート電極とパターン膜は同時に形成でき、パターン膜と第３の絶縁膜を形成するのに新たな工程を追加することなく高性能、高信頼性の半導体装置を製造することができる。
【００３９】
請求項３では、パターン膜は、線状パターンであるので、活性領域やゲート電極と重ならないように形成することができる。
【００４０】
この発明の請求項４記載の半導体装置の製造方法によれば、パターン材料を堆積し選択的にエッチングしてトレンチ分離領域上で、かつ活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、パターン膜の側壁に第２のサイドウォールを形成する工程と、少なくとも活性領域の表面に金属のシリサイド膜を形成する工程とを含み、パターン膜の側壁に第２のサイドウォールを形成する工程では、第２のサイドウォールの幅を、活性領域の端部とパターン膜との距離と同じ寸法以上に設定するので、トレンチ分離領域内に埋め込まれた第１の絶縁膜を、その上に形成されたパターン膜および第２のサイドウォールによってプロセスばらつきによる過度のエッチングを防止することができる。また、事前に発生したトレンチ分離領域内に埋め込まれた第１の絶縁膜の掘れ下がりを第２のサイドウォールによって埋め戻すことができる。その結果、第１の絶縁膜が活性領域のソース・ドレインなどのＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシリコンが露出し、そこにシリサイドが形成されて基板リークを引き起こす現象を防ぐことができる。
【００４１】
また、ゲート電極とパターン膜のそれぞれのサイドウォールを別々に形成する場合、活性領域の端部とパターン膜との距離はレイアウト設計からの制限に応じて比較的自由に設定でき、トランジスタ特性を決めるゲート電極の第１のサイドウォール絶縁膜厚さとは独立に設定距離に対応した厚さの第２のサイドウォールがパターン膜に形成できる。
【００４２】
この発明の請求項５記載の半導体装置の製造方法によれば、半導体基板上の活性領域上にゲート電極を形成すると同時に、トレンチ分離領域上で、かつ活性領域の端部から離れるとともに、活性領域の端部におけるゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、ゲート電極とパターン膜を被覆して第２の絶縁膜を形成した後、エッチングしてゲート電極の側壁とパターン膜の側壁に同時にサイドウォールを形成する工程と、少なくとも活性領域の表面に金属のシリサイド膜を形成する工程とを含み、ゲート電極の側壁とパターン膜の側壁に同時にサイドウォールを形成する工程では、パターン膜の側壁に形成するサイドウォールの幅を、活性領域の端部とパターン膜との距離と同じ寸法以上に設定するので、トレンチ分離領域内に埋め込まれた絶縁膜を、その上に形成されたパターン膜およびサイドウォールによってプロセスばらつきによる過度のエッチングを防止することができる。また、事前に発生したトレンチ分離領域内に埋め込まれた絶縁膜の掘れ下がりをパターン膜の側壁のサイドウォールによって埋め戻すことができる。その結果、絶縁膜が活性領域のソース・ドレインなどのＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシリコンが露出し、そこにシリサイドが形成されて基板リークを引き起こす現象を防ぐことができる。
【００４３】
また、ゲート電極とパターン膜は同時にパターニングされることで、新たな工程を追加する必要も無く、高性能な半導体装置を製造することができる。
【図面の簡単な説明】
【図１】（ａ）はこの発明の実施の形態の半導体装置のパターンレイアウト模式図、（ｂ）は断面切断線１００で切った断面図である。
【図２】この発明の実施の形態の半導体装置の製造方法の工程断面図である。
【図３】図２の後の工程断面図である。
【図４】従来の半導体装置の製造方法の工程断面図である。
【図５】図４の後の工程断面図である。
【符号の説明】
１ 半導体基板
２ トレンチ分離領域
３ 活性領域
４ サイドウォール絶縁膜
２０ 積層膜
２１ 酸化珪素膜
３１ 活性領域上に形成されたシリサイド膜
３２ ゲート電極、ダミーゲート配線上に形成されたシリサイド膜
５０ ポリシリコン
５１ ゲート電極
５２ ダミーゲート配線
５３ ゲート絶縁膜
１００ 断面切断線
Claims (5)
- 活性領域と第１の絶縁膜で埋め込まれたトレンチ分離領域とからなる半導体基板上に、前記活性領域上を横断し前記トレンチ分離領域上まで延びるゲート電極、前記活性領域と前記ゲート電極間に形成されたゲート絶縁膜、および前記ゲート電極の側壁に形成された第２の絶縁膜を有するトランジスタが形成された半導体装置であって、
前記トレンチ分離領域上に、少なくとも前記活性領域の端部から離れるとともに、前記活性領域の端部における前記ゲート電極と重複する領域以外の全端部に沿うように前記第１の絶縁膜とは異なる材料からなるパターン膜が配置され、
前記パターン膜の側壁に幅が前記活性領域の端部と前記パターン膜間距離と同じ寸法以上の第３の絶縁膜が形成され、
少なくとも前記活性領域の表面に金属のシリサイド膜が形成されていることを特徴とする半導体装置。 - 前記パターン膜は前記ゲート電極と同一材料からなり、前記第３の絶縁膜は前記第２の絶縁膜と同一工程で形成された請求項１記載の半導体装置。
- 前記パターン膜は、線状パターンである請求項１記載の半導体装置。
- 半導体基板に設けられた溝に絶縁膜を埋め込み、トレンチ分離領域を形成する工程と、
ゲート電極材料を堆積し選択的にエッチングして、前記半導体基板上の活性領域上にゲート電極を形成する工程と、
パターン材料を堆積し選択的にエッチングして前記トレンチ分離領域上で、かつ前記活性領域の端部から離れるとともに、前記活性領域の端部における前記ゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、
前記ゲート電極の側壁に第１のサイドウォールを形成する工程と、
前記パターン膜の側壁に第２のサイドウォールを形成する工程と、
少なくとも前記活性領域の表面に金属のシリサイド膜を形成する工程とを含み、
前記パターン膜の側壁に第２のサイドウォールを形成する工程では、前記第２のサイドウォールの幅を、前記活性領域の端部と前記パターン膜との距離と同じ寸法以上に設定することを特徴とする半導体装置の製造方法。 - 半導体基板に設けられた溝に第１の絶縁膜を埋め込み、トレンチ分離領域を形成する工程と、
ゲート電極材料を堆積し選択的にエッチングして、前記半導体基板上の活性領域上にゲート電極を形成すると同時に、前記トレンチ分離領域上で、かつ前記活性領域の端部から離れるとともに、前記活性領域の端部における前記ゲート電極と重複する領域以外の全端部に沿うようにパターン膜を形成する工程と、
前記ゲート電極と前記パターン膜を被覆して第２の絶縁膜を形成した後、エッチングして前記ゲート電極の側壁と前記パターン膜の側壁に同時にサイドウォールを形成する工程と、
少なくとも前記活性領域の表面に金属のシリサイド膜を形成する工程とを含み、
前記ゲート電極の側壁と前記パターン膜の側壁に同時にサイドウォールを形成する工程では、前記パターン膜の側壁に形成するサイドウォールの幅を、前記活性領域の端部と前記パターン膜との距離と同じ寸法以上に設定することを特徴とする半導体装置の製造方法。
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