JP2003324194A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
掘れ下がりを防止し、活性領域端部側壁のシリサイド形
成に伴う基板リークを防止する。 【解決手段】 活性領域3と絶縁膜21で埋め込まれた
トレンチ分離領域2とからなる半導体基板1上に、ゲー
ト電極51、ゲート絶縁膜53、およびサイドウォール
絶縁膜4を有するトランジスタが形成され、トレンチ分
離領域2上に、活性領域3と重ならないようにダミーゲ
ート配線52が配置され、ダミーゲート配線52の側壁
に幅が活性領域3の端部とダミーゲート配線52間距離
と同じ寸法以上のサイドウォール絶縁膜4が形成されて
いる。これにより、絶縁膜21をその上に形成されたダ
ミーゲート配線52およびサイドウォール絶縁膜4によ
ってプロセスばらつきによる過度のエッチングを防止
し、また、事前に発生した絶縁膜21の掘れ下がりをサ
イドウォール絶縁膜4によって埋め戻すことができる。
Description
離を有し、活性領域上がシリサイド化された半導体装置
およびその製造方法に関するものである。
度化・パターンの微細化に伴い、接合の深さも浅くなる
傾向にあり、自己整合的にシリサイドが形成された活性
領域の高さに対するトレンチ分離に埋め込まれた絶縁膜
の高さの制御が重要になってくる。
半導体基板とトレンチ型絶縁分離を有している従来の半
導体装置の製造方法の一例を示す。図4(a)では、半
導体基板1上に、窒化シリコン膜を含む積層膜20をマ
スクにして、素子分離領域となる溝を形成する。図4
(b)では、絶縁膜を堆積後、CMP法により表面を平
坦化し、ウェットエッチングにより積層膜20を除去
し、絶縁膜21が埋め込まれたトレンチ分離領域2を形
成する。
御のためのイオン注入を行った後、ゲート絶縁膜53を
成膜する。図4(d)では、ポリシリコン50を堆積
し、必要に応じてイオン注入を行う。図4(e)では、
トランジスタを形成するためのゲート電極51をエッチ
ングにより形成する。図5(f)では、絶縁膜を堆積し
たのち、ドライエッチングによりサイドウォール絶縁膜
4を形成する。
のイオン注入を行った後、自己整合的に活性領域のシリ
コン上とゲート電極上にシリサイド31,32を形成す
る。こうしてMOSトランジスタの外形ができあがる。
において、トランジスタの製造工程途中においては、ト
レンチ分離領域2上に絶縁膜21のエッチング防止の役
割を果たす保護膜が無いため、エッチング・成膜のプロ
セスばらつきにより絶縁膜21の表面が活性領域3すな
わち半導体基板1の表面より低くなってトレンチ側壁の
シリコンが露出する場合がある。上記状態となった場
合、露出したトレンチ側壁の半導体基板部分にもシリサ
イドが形成される。この状態でさらに絶縁膜21の表面
が活性領域のPN接合面より下がった場合、シリサイド
がPN接合を跨いで形成されることになるため、基板リ
ークが発生し、デバイス不良となるという問題があっ
た。
を鑑み、トレンチ分離領域内に埋め込まれた絶縁膜の、
製造工程途中での掘れ下がりを防止し、活性領域端部側
壁に露出したPN接合へのシリサイド形成に伴う基板リ
ークを防止した高性能の半導体装置およびその製造方法
を提供することである。
にこの発明の請求項1記載の半導体装置は、活性領域と
第1の絶縁膜で埋め込まれたトレンチ分離領域とからな
る半導体基板上に、前記活性領域上を横断し前記トレン
チ分離領域上まで延びるゲート電極、前記活性領域と前
記ゲート電極間に形成されたゲート絶縁膜、および前記
ゲート電極の側壁に形成された第2の絶縁膜を有するト
ランジスタが形成された半導体装置であって、前記トレ
ンチ分離領域上に、少なくとも前記活性領域の端部に沿
って、前記活性領域と重ならないように前記第1の絶縁
膜とは異なる材料からなるパターン膜が配置され、前記
パターン膜の側壁に幅が前記活性領域の端部と前記パタ
ーン膜間距離と同じ寸法以上の第3の絶縁膜が形成され
ている。
くとも活性領域の端部に沿って、活性領域と重ならない
ように第1の絶縁膜とは異なる材料からなるパターン膜
が配置され、パターン膜の側壁に幅が活性領域の端部と
パターン膜間距離と同じ寸法以上の第3の絶縁膜が形成
されているので、トレンチ分離領域内に埋め込まれた第
1の絶縁膜を、その上に形成されたパターン膜および第
3の絶縁膜によってプロセスばらつきによる過度のエッ
チングを防止することができる。また、事前に発生した
トレンチ分離領域内に埋め込まれた第1の絶縁膜の掘れ
下がりを第3の絶縁膜によって埋め戻すことができる。
載の半導体装置において、少なくとも活性領域の表面に
金属のシリサイド膜が形成されている。このように、少
なくとも活性領域の表面に金属のシリサイド膜が形成さ
れているので、シリサイド膜がトレンチ分離側壁に形成
されることはなく、シリサイド膜がPN接合を跨いで形
成されることがない。
の半導体装置において、パターン膜はゲート電極と同一
材料からなり、第3の絶縁膜は第2の絶縁膜と同一工程
で形成された。このように、パターン膜はゲート電極と
同一材料からなり、第3の絶縁膜は第2の絶縁膜と同一
工程で形成されたので、ゲート電極とパターン膜は同時
に形成でき、パターン膜と第3の絶縁膜を形成するのに
新たな工程を追加することなく高性能、高信頼性の半導
体装置を製造することができる。
載の半導体装置において、パターン膜は、線状パターン
である。このように、パターン膜は、線状パターンであ
るので、活性領域やゲート電極と重ならないように形成
することができる。
半導体基板に設けられた溝に絶縁膜を埋め込み、トレン
チ分離領域を形成する工程と、ゲート電極材料を堆積し
選択的にエッチングして、前記半導体基板上の活性領域
上にゲート電極を形成する工程と、パターン材料を堆積
し選択的にエッチングして前記トレンチ分離領域上で、
かつ前記活性領域と重ならないようにパターン膜を形成
する工程と、前記ゲート電極の側壁に第1のサイドウォ
ールを形成する工程と、前記パターン膜の側壁に第2の
サイドウォールを形成する工程とを含み、前記第2のサ
イドウォールの幅を、前記活性領域の端部と前記パター
ン膜との距離と同じ寸法以上に設定する。
にエッチングしてトレンチ分離領域上で、かつ活性領域
と重ならないようにパターン膜を形成する工程と、パタ
ーン膜の側壁に第2のサイドウォールを形成する工程と
を含み、第2のサイドウォールの幅を、活性領域の端部
とパターン膜との距離と同じ寸法以上に設定するので、
トレンチ分離領域内に埋め込まれた第1の絶縁膜を、そ
の上に形成されたパターン膜および第2のサイドウォー
ルによってプロセスばらつきによる過度のエッチングを
防止することができる。また、事前に発生したトレンチ
分離領域内に埋め込まれた第1の絶縁膜の掘れ下がりを
第2のサイドウォールによって埋め戻すことができる。
その結果、第1の絶縁膜が活性領域のソース・ドレイン
などのPN接合深さ以上に掘れ下がってトレンチ分離側
壁にシリコンが露出し、そこにシリサイドが形成されて
基板リークを引き起こす現象を防ぐことができる。
のサイドウォールを別々に形成する場合、活性領域の端
部とパターン膜との距離はレイアウト設計からの制限に
応じて比較的自由に設定でき、トランジスタ特性を決め
るゲート電極の第1のサイドウォール絶縁膜厚さとは独
立に設定距離に対応した厚さの第2のサイドウォールが
パターン膜に形成できる。
半導体基板に設けられた溝に第1の絶縁膜を埋め込み、
トレンチ分離領域を形成する工程と、ゲート電極材料を
堆積し選択的にエッチングして、前記半導体基板上の活
性領域上にゲート電極を形成すると同時に、前記トレン
チ分離領域上で、かつ前記活性領域と重ならないように
パターン膜を形成する工程と、前記ゲート電極と前記パ
ターン膜を被覆して第2の絶縁膜を形成した後、エッチ
ングして前記ゲート電極の側壁と前記パターン膜の側壁
に同時にサイドウォールを形成する工程とを含み、前記
パターン膜の側壁に形成するサイドウォールの幅を、前
記活性領域の端部と前記パターン膜との距離と同じ寸法
以上に設定する。
ゲート電極を形成すると同時に、トレンチ分離領域上
で、かつ活性領域と重ならないようにパターン膜を形成
する工程と、ゲート電極とパターン膜を被覆して第2の
絶縁膜を形成した後、エッチングしてゲート電極の側壁
とパターン膜の側壁に同時にサイドウォールを形成する
工程とを含み、パターン膜の側壁に形成するサイドウォ
ールの幅を、活性領域の端部とパターン膜との距離と同
じ寸法以上に設定するので、トレンチ分離領域内に埋め
込まれた絶縁膜を、その上に形成されたパターン膜およ
びサイドウォールによってプロセスばらつきによる過度
のエッチングを防止することができる。また、事前に発
生したトレンチ分離領域内に埋め込まれた絶縁膜の掘れ
下がりをパターン膜の側壁のサイドウォールによって埋
め戻すことができる。その結果、絶縁膜が活性領域のソ
ース・ドレインなどのPN接合深さ以上に掘れ下がって
トレンチ分離側壁にシリコンが露出し、そこにシリサイ
ドが形成されて基板リークを引き起こす現象を防ぐこと
ができる。
ターニングされることで、新たな工程を追加する必要も
無く、高性能な半導体装置を製造することができる。
3に基づいて説明する。
集積回路装置の模式図であり、図1(a)は半導体集積
回路装置をゲート電極、活性領域、素子分離領域に限っ
て表面から見たパターンレイアウト図であり、また、図
1(b)は、図1(a)において断面切断線100で切
り取った場合の断面構造図を示したものである。
3と、酸化珪素膜(第1の絶縁膜)21などの絶縁膜で
埋め込まれたトレンチ分離領域2からなる半導体基板1
上に、活性領域3上を横断し、トレンチ分離領域2上ま
で延びるゲート電極51があって、活性領域3とゲート
電極51の間は酸化珪素膜を含むゲート絶縁膜53によ
って絶縁されており、ゲート電極51側壁には、酸化珪
素膜などのサイドウォール絶縁膜(第2の絶縁膜)4が
あって、トランジスタを構成している。
性領域3の端部に沿って、活性領域3やゲート電極51
と原則的に重ならないようにゲート電極51と同じ材料
からなるダミーゲート配線(パターン膜)52があっ
て、ダミーゲート配線52の側壁にもゲート電極51の
側壁に形成されているもの(第2の絶縁膜)と同じサイ
ドウォール絶縁膜(第3の絶縁膜)4がある。サイドウ
ォール絶縁膜4の幅は活性領域3の端部とダミーゲート
配線52の間隔より広くなっており、サイドウォール絶
縁膜4の裾野は活性領域3にちょうど接するか、一部は
活性領域3上にまで延びて、僅かながら重なっている。
幅を持った線状パターンからなる配線として図示してい
るが、トレンチ分離領域2全面もしくは一部を不定形状
で覆うように配置してもかまわない。また、活性領域3
上のシリコン上、ゲート電極51上、およびダミーゲー
ト配線52上には、TiやCoとシリコンとの反応膜で
あるシリサイド膜31,32が一般的には形成されてい
る。
上には、活性領域3やゲート電極51と原則的に重なら
ないようにダミーゲート配線52があるために、トレン
チ分離領域2に埋め込まれている酸化珪素膜21が、サ
イドウォール絶縁膜4のエッチング工程などでエッチン
グされるのを防ぐことができる。さらに、そのダミーゲ
ート配線52の側壁に形成されているサイドウォール絶
縁膜4の幅は、活性領域3の端部とダミーゲート配線5
2の距離と同じ寸法以上のため、サイドウォール絶縁膜
4形成前の段階で、成膜やエッチングばらつきによりす
でにトレンチ分離領域2の酸化珪素膜21の表面が下が
りその側壁の半導体基板1表面が露出していても、サイ
ドウォール絶縁膜4形成により掘れ下がった分を埋め戻
すことができ、ゲート電極配線51,52側壁のサイド
ウォール絶縁膜4そのものは活性領域3表面より高く持
ち上げているため、サイドウォール絶縁膜4形成後にプ
ロセスばらつきによる過度の酸化珪素膜21の掘れ下が
りを防ぐことができる。
レンチ分離領域2内に埋め込まれた酸化珪素膜21が掘
れ下がってトレンチ分離側壁にシリコンが露出している
状態を解消できているから、トレンチ分離側壁にシリサ
イドが形成されず、従来のような基板リークを引き起こ
す現象を防ぐことができる。
導体装置の製造方法における断面構造図を示したもので
ある。まず図2(a)では、半導体基板1上に、窒化シ
リコン膜を含む複数種類の絶縁膜の積層膜20をマスク
にして、素子分離領域となる溝を形成する。図2(b)
では、溝を含む全面に絶縁膜を堆積後、化学機械研磨
(CMP)法により表面を平坦化し、その後、ウェット
エッチングにより積層膜20を除去し、絶縁膜21が埋
め込まれたトレンチ分離領域2を形成する。
御のためのイオン注入を行った後、ゲート絶縁膜53を
成膜する。図2(d)では、ゲート電極材料であるポリ
シリコン50を堆積し、必要に応じてポリシリコン50
にイオン注入を行う。図2(e)では、活性領域3上に
トランジスタを構成するゲート電極51を、トレンチ分
離領域2上に活性領域3と重ならないように設計上配置
されたダミーゲート配線52を形成するが、ゲート電極
51とダミーゲート配線52の両方が描画された1枚の
レチクルによってレジストのパターニングが行われ、こ
れをマスクとしたエッチングによるパターニングも同一
ステップにて同時に行われる。
ゲート配線52の両方を被覆するように絶縁膜を堆積し
たのち、異方性ドライエッチングによりゲート電極51
の側壁とダミーゲート配線52の側壁に同時にサイドウ
ォール絶縁膜4を形成する。このときサイドウォール絶
縁膜4の幅が活性領域3とダミーゲート電極52の間隔
より広くなるようにサイドウォール用絶縁膜の堆積膜厚
およびエッチング条件を決定しておく。条件は成膜方
法、ガス条件などのプロセスパラメータにより調整する
ことができる。
ドレインなどを形成するためのイオン注入を半導体基板
1に行った後、自己整合的に活性領域のシリコン上とゲ
ート電極上にシリサイド膜31,32を形成する。この
シリサイド形成は、全面にTiやCoなどの薄い金属膜
を形成し、熱処理によってゲート電極51とダミーゲー
ト配線52、および半導体基板1上のシリコンとの反応
によりシリサイド膜31,32を形成する。そして未反
応の金属層を選択的にエッチング除去して形成する。
の製造方法によれば、トレンチ分離領域2上特に少なく
とも活性領域3の端部に沿って、活性領域3やゲート電
極51と重ならないようにダミーゲート配線52が形成
され、それらの側壁にサイドウォール絶縁膜4が形成さ
れ、活性領域3の端部が覆われている。そのために、ト
レンチ分離領域2に埋め込まれている酸化珪素膜21
が、サイドウォール絶縁膜4の形成工程自体、あるいは
その後の種々のエッチングされ、活性領域3の側壁半導
体基板1が露出するのを防ぐことができる。
イドウォール絶縁膜4の幅は、活性領域3の端部とダミ
ーゲート配線52の距離と同じ寸法以上に設定されてい
るため、サイドウォール絶縁膜4形成前に成膜やエッチ
ングばらつきによりすでにトレンチ分離側壁が露出して
いても、サイドウォール絶縁膜4形成により掘れ下がり
を埋め戻すことができ、サイドウォール絶縁膜4そのも
のは活性領域3表面より高く持ち上げているため、サイ
ドウォール絶縁膜4形成後にプロセスばらつきによる過
度の酸化珪素膜21の掘れ下がりを防ぐことができる。
レンチ分離領域2内に埋め込まれた酸化珪素膜21が活
性領域3のソース・ドレインなどのPN接合深さ以上に
掘れ下がってトレンチ分離側壁にシリコンが露出し、ト
レンチ分離側壁にシリサイドが形成されて基板リークを
引き起こす現象を防ぐことができる。
同時にパターニングされることが望ましく、この場合は
新たな工程を追加する必要も無く、高性能な半導体装置
を製造することができる。
極51とダミーゲート配線52は別々の工程で形成して
もよく、ゲート電極51とダミーゲート配線52のそれ
ぞれのサイドウォール(第1のサイドウォール、第2の
サイドウォール)も別々の工程で形成しても良いことは
言うまでもない。そうした場合、活性領域3の端部とダ
ミーゲート配線52との距離はレイアウト設計からの制
限に応じて比較的自由に設定でき、トランジスタ特性を
決めるゲート電極51の第1のサイドウォール絶縁膜厚
さとは独立に設定距離に対応した厚さの第2のサイドウ
ォールがダミーゲート電極52に形成できる。
よれば、トレンチ分離領域上に、少なくとも活性領域の
端部に沿って、活性領域と重ならないように第1の絶縁
膜とは異なる材料からなるパターン膜が配置され、パタ
ーン膜の側壁に幅が活性領域の端部とパターン膜間距離
と同じ寸法以上の第3の絶縁膜が形成されているので、
トレンチ分離領域内に埋め込まれた第1の絶縁膜を、そ
の上に形成されたパターン膜および第3の絶縁膜によっ
てプロセスばらつきによる過度のエッチングを防止する
ことができ、トレンチ分離領域内の絶縁膜の掘れ下がり
がなく、トレンチ分離側壁にシリコンが露出しない。ま
た、事前に発生したトレンチ分離領域内に埋め込まれた
第1の絶縁膜の掘れ下がりを第3の絶縁膜によって埋め
戻すことができる。
イド膜がトレンチ分離側壁に形成されることはなく、接
合を介した基板リークを防ぐことができ、高性能、高信
頼性の半導体装置となる。
に金属のシリサイド膜が形成されているので、シリサイ
ド膜がトレンチ分離側壁に形成されることはなく、シリ
サイド膜がPN接合を跨いで形成されることがない。
同一材料からなり、第3の絶縁膜は第2の絶縁膜と同一
工程で形成されたので、ゲート電極とパターン膜は同時
に形成でき、パターン膜と第3の絶縁膜を形成するのに
新たな工程を追加することなく高性能、高信頼性の半導
体装置を製造することができる。
ンであるので、活性領域やゲート電極と重ならないよう
に形成することができる。
造方法によれば、パターン材料を堆積し選択的にエッチ
ングしてトレンチ分離領域上で、かつ活性領域と重なら
ないようにパターン膜を形成する工程と、パターン膜の
側壁に第2のサイドウォールを形成する工程とを含み、
第2のサイドウォールの幅を、活性領域の端部とパター
ン膜との距離と同じ寸法以上に設定するので、トレンチ
分離領域内に埋め込まれた第1の絶縁膜を、その上に形
成されたパターン膜および第2のサイドウォールによっ
てプロセスばらつきによる過度のエッチングを防止する
ことができる。また、事前に発生したトレンチ分離領域
内に埋め込まれた第1の絶縁膜の掘れ下がりを第2のサ
イドウォールによって埋め戻すことができる。その結
果、第1の絶縁膜が活性領域のソース・ドレインなどの
PN接合深さ以上に掘れ下がってトレンチ分離側壁にシ
リコンが露出し、そこにシリサイドが形成されて基板リ
ークを引き起こす現象を防ぐことができる。
のサイドウォールを別々に形成する場合、活性領域の端
部とパターン膜との距離はレイアウト設計からの制限に
応じて比較的自由に設定でき、トランジスタ特性を決め
るゲート電極の第1のサイドウォール絶縁膜厚さとは独
立に設定距離に対応した厚さの第2のサイドウォールが
パターン膜に形成できる。
造方法によれば、半導体基板上の活性領域上にゲート電
極を形成すると同時に、トレンチ分離領域上で、かつ活
性領域と重ならないようにパターン膜を形成する工程
と、ゲート電極とパターン膜を被覆して第2の絶縁膜を
形成した後、エッチングしてゲート電極の側壁とパター
ン膜の側壁に同時にサイドウォールを形成する工程とを
含み、パターン膜の側壁に形成するサイドウォールの幅
を、活性領域の端部とパターン膜との距離と同じ寸法以
上に設定するので、トレンチ分離領域内に埋め込まれた
絶縁膜を、その上に形成されたパターン膜およびサイド
ウォールによってプロセスばらつきによる過度のエッチ
ングを防止することができる。また、事前に発生したト
レンチ分離領域内に埋め込まれた絶縁膜の掘れ下がりを
パターン膜の側壁のサイドウォールによって埋め戻すこ
とができる。その結果、絶縁膜が活性領域のソース・ド
レインなどのPN接合深さ以上に掘れ下がってトレンチ
分離側壁にシリコンが露出し、そこにシリサイドが形成
されて基板リークを引き起こす現象を防ぐことができ
る。
ターニングされることで、新たな工程を追加する必要も
無く、高性能な半導体装置を製造することができる。
パターンレイアウト模式図、(b)は断面切断線100
で切った断面図である。
の工程断面図である。
る。
リサイド膜 50 ポリシリコン 51 ゲート電極 52 ダミーゲート配線 53 ゲート絶縁膜 100 断面切断線
Claims (6)
- 【請求項1】 活性領域と第1の絶縁膜で埋め込まれた
トレンチ分離領域とからなる半導体基板上に、前記活性
領域上を横断し前記トレンチ分離領域上まで延びるゲー
ト電極、前記活性領域と前記ゲート電極間に形成された
ゲート絶縁膜、および前記ゲート電極の側壁に形成され
た第2の絶縁膜を有するトランジスタが形成された半導
体装置であって、前記トレンチ分離領域上に、少なくと
も前記活性領域の端部に沿って、前記活性領域と重なら
ないように前記第1の絶縁膜とは異なる材料からなるパ
ターン膜が配置され、前記パターン膜の側壁に幅が前記
活性領域の端部と前記パターン膜間距離と同じ寸法以上
の第3の絶縁膜が形成されていることを特徴とする半導
体装置。 - 【請求項2】 少なくとも活性領域の表面に金属のシリ
サイド膜が形成されている請求項1記載の半導体装置。 - 【請求項3】 パターン膜はゲート電極と同一材料から
なり、第3の絶縁膜は第2の絶縁膜と同一工程で形成さ
れた請求項1記載の半導体装置。 - 【請求項4】 パターン膜は、線状パターンである請求
項1記載の半導体装置。 - 【請求項5】 半導体基板に設けられた溝に絶縁膜を埋
め込み、トレンチ分離領域を形成する工程と、ゲート電
極材料を堆積し選択的にエッチングして、前記半導体基
板上の活性領域上にゲート電極を形成する工程と、パタ
ーン材料を堆積し選択的にエッチングして前記トレンチ
分離領域上で、かつ前記活性領域と重ならないようにパ
ターン膜を形成する工程と、前記ゲート電極の側壁に第
1のサイドウォールを形成する工程と、前記パターン膜
の側壁に第2のサイドウォールを形成する工程とを含
み、前記第2のサイドウォールの幅を、前記活性領域の
端部と前記パターン膜との距離と同じ寸法以上に設定す
ることを特徴とする半導体装置の製造方法。 - 【請求項6】 半導体基板に設けられた溝に第1の絶縁
膜を埋め込み、トレンチ分離領域を形成する工程と、ゲ
ート電極材料を堆積し選択的にエッチングして、前記半
導体基板上の活性領域上にゲート電極を形成すると同時
に、前記トレンチ分離領域上で、かつ前記活性領域と重
ならないようにパターン膜を形成する工程と、前記ゲー
ト電極と前記パターン膜を被覆して第2の絶縁膜を形成
した後、エッチングして前記ゲート電極の側壁と前記パ
ターン膜の側壁に同時にサイドウォールを形成する工程
とを含み、前記パターン膜の側壁に形成するサイドウォ
ールの幅を、前記活性領域の端部と前記パターン膜との
距離と同じ寸法以上に設定することを特徴とする半導体
装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100407399C (zh) * | 2004-12-03 | 2008-07-30 | 台湾积体电路制造股份有限公司 | 调整晶体管的浅沟渠隔离结构应力的方法 |
JP2015028636A (ja) * | 2005-04-26 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100407399C (zh) * | 2004-12-03 | 2008-07-30 | 台湾积体电路制造股份有限公司 | 调整晶体管的浅沟渠隔离结构应力的方法 |
JP2015028636A (ja) * | 2005-04-26 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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JP3737449B2 (ja) | 2006-01-18 |
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