JP2003324194A

JP2003324194A - 半導体装置およびその製造方法

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Publication number: JP2003324194A
Application number: JP2002131526A
Authority: JP
Inventors: Takaaki Ukeda; 高明受田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-05-07
Filing date: 2002-05-07
Publication date: 2003-11-14
Anticipated expiration: 2022-05-07
Also published as: JP3737449B2

Abstract

(57)【要約】【課題】トレンチ分離領域内に埋め込まれた絶縁膜の
掘れ下がりを防止し、活性領域端部側壁のシリサイド形
成に伴う基板リークを防止する。【解決手段】活性領域３と絶縁膜２１で埋め込まれた
トレンチ分離領域２とからなる半導体基板１上に、ゲー
ト電極５１、ゲート絶縁膜５３、およびサイドウォール
絶縁膜４を有するトランジスタが形成され、トレンチ分
離領域２上に、活性領域３と重ならないようにダミーゲ
ート配線５２が配置され、ダミーゲート配線５２の側壁
に幅が活性領域３の端部とダミーゲート配線５２間距離
と同じ寸法以上のサイドウォール絶縁膜４が形成されて
いる。これにより、絶縁膜２１をその上に形成されたダ
ミーゲート配線５２およびサイドウォール絶縁膜４によ
ってプロセスばらつきによる過度のエッチングを防止
し、また、事前に発生した絶縁膜２１の掘れ下がりをサ
イドウォール絶縁膜４によって埋め戻すことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、特にトレンチ分
離を有し、活性領域上がシリサイド化された半導体装置
およびその製造方法に関するものである。

【０００２】

【従来の技術】ＭＯＳ半導体集積回路装置の素子の高密
度化・パターンの微細化に伴い、接合の深さも浅くなる
傾向にあり、自己整合的にシリサイドが形成された活性
領域の高さに対するトレンチ分離に埋め込まれた絶縁膜
の高さの制御が重要になってくる。

【０００３】図４，５に、こうしたシリサイド張り付け
半導体基板とトレンチ型絶縁分離を有している従来の半
導体装置の製造方法の一例を示す。図４（ａ）では、半
導体基板１上に、窒化シリコン膜を含む積層膜２０をマ
スクにして、素子分離領域となる溝を形成する。図４
（ｂ）では、絶縁膜を堆積後、ＣＭＰ法により表面を平
坦化し、ウェットエッチングにより積層膜２０を除去
し、絶縁膜２１が埋め込まれたトレンチ分離領域２を形
成する。

【０００４】図４（ｃ）では、Ｖｔや基板不純物濃度制
御のためのイオン注入を行った後、ゲート絶縁膜５３を
成膜する。図４（ｄ）では、ポリシリコン５０を堆積
し、必要に応じてイオン注入を行う。図４（ｅ）では、
トランジスタを形成するためのゲート電極５１をエッチ
ングにより形成する。図５（ｆ）では、絶縁膜を堆積し
たのち、ドライエッチングによりサイドウォール絶縁膜
４を形成する。

【０００５】図５（ｇ）では、活性領域を形成するため
のイオン注入を行った後、自己整合的に活性領域のシリ
コン上とゲート電極上にシリサイド３１，３２を形成す
る。こうしてＭＯＳトランジスタの外形ができあがる。

【０００６】

【発明が解決しようとする課題】ところで、図５（ｇ）
において、トランジスタの製造工程途中においては、ト
レンチ分離領域２上に絶縁膜２１のエッチング防止の役
割を果たす保護膜が無いため、エッチング・成膜のプロ
セスばらつきにより絶縁膜２１の表面が活性領域３すな
わち半導体基板１の表面より低くなってトレンチ側壁の
シリコンが露出する場合がある。上記状態となった場
合、露出したトレンチ側壁の半導体基板部分にもシリサ
イドが形成される。この状態でさらに絶縁膜２１の表面
が活性領域のＰＮ接合面より下がった場合、シリサイド
がＰＮ接合を跨いで形成されることになるため、基板リ
ークが発生し、デバイス不良となるという問題があっ
た。

【０００７】したがって、この発明の目的は、上記課題
を鑑み、トレンチ分離領域内に埋め込まれた絶縁膜の、
製造工程途中での掘れ下がりを防止し、活性領域端部側
壁に露出したＰＮ接合へのシリサイド形成に伴う基板リ
ークを防止した高性能の半導体装置およびその製造方法
を提供することである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
にこの発明の請求項１記載の半導体装置は、活性領域と
第１の絶縁膜で埋め込まれたトレンチ分離領域とからな
る半導体基板上に、前記活性領域上を横断し前記トレン
チ分離領域上まで延びるゲート電極、前記活性領域と前
記ゲート電極間に形成されたゲート絶縁膜、および前記
ゲート電極の側壁に形成された第２の絶縁膜を有するト
ランジスタが形成された半導体装置であって、前記トレ
ンチ分離領域上に、少なくとも前記活性領域の端部に沿
って、前記活性領域と重ならないように前記第１の絶縁
膜とは異なる材料からなるパターン膜が配置され、前記
パターン膜の側壁に幅が前記活性領域の端部と前記パタ
ーン膜間距離と同じ寸法以上の第３の絶縁膜が形成され
ている。

【０００９】このように、トレンチ分離領域上に、少な
くとも活性領域の端部に沿って、活性領域と重ならない
ように第１の絶縁膜とは異なる材料からなるパターン膜
が配置され、パターン膜の側壁に幅が活性領域の端部と
パターン膜間距離と同じ寸法以上の第３の絶縁膜が形成
されているので、トレンチ分離領域内に埋め込まれた第
１の絶縁膜を、その上に形成されたパターン膜および第
３の絶縁膜によってプロセスばらつきによる過度のエッ
チングを防止することができる。また、事前に発生した
トレンチ分離領域内に埋め込まれた第１の絶縁膜の掘れ
下がりを第３の絶縁膜によって埋め戻すことができる。

【００１０】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、少なくとも活性領域の表面に
金属のシリサイド膜が形成されている。このように、少
なくとも活性領域の表面に金属のシリサイド膜が形成さ
れているので、シリサイド膜がトレンチ分離側壁に形成
されることはなく、シリサイド膜がＰＮ接合を跨いで形
成されることがない。

【００１１】請求項３記載の半導体装置、請求項１記載
の半導体装置において、パターン膜はゲート電極と同一
材料からなり、第３の絶縁膜は第２の絶縁膜と同一工程
で形成された。このように、パターン膜はゲート電極と
同一材料からなり、第３の絶縁膜は第２の絶縁膜と同一
工程で形成されたので、ゲート電極とパターン膜は同時
に形成でき、パターン膜と第３の絶縁膜を形成するのに
新たな工程を追加することなく高性能、高信頼性の半導
体装置を製造することができる。

【００１２】請求項４記載の半導体装置は、請求項１記
載の半導体装置において、パターン膜は、線状パターン
である。このように、パターン膜は、線状パターンであ
るので、活性領域やゲート電極と重ならないように形成
することができる。

【００１３】請求項５記載の半導体装置の製造方法は、
半導体基板に設けられた溝に絶縁膜を埋め込み、トレン
チ分離領域を形成する工程と、ゲート電極材料を堆積し
選択的にエッチングして、前記半導体基板上の活性領域
上にゲート電極を形成する工程と、パターン材料を堆積
し選択的にエッチングして前記トレンチ分離領域上で、
かつ前記活性領域と重ならないようにパターン膜を形成
する工程と、前記ゲート電極の側壁に第１のサイドウォ
ールを形成する工程と、前記パターン膜の側壁に第２の
サイドウォールを形成する工程とを含み、前記第２のサ
イドウォールの幅を、前記活性領域の端部と前記パター
ン膜との距離と同じ寸法以上に設定する。

【００１４】このように、パターン材料を堆積し選択的
にエッチングしてトレンチ分離領域上で、かつ活性領域
と重ならないようにパターン膜を形成する工程と、パタ
ーン膜の側壁に第２のサイドウォールを形成する工程と
を含み、第２のサイドウォールの幅を、活性領域の端部
とパターン膜との距離と同じ寸法以上に設定するので、
トレンチ分離領域内に埋め込まれた第１の絶縁膜を、そ
の上に形成されたパターン膜および第２のサイドウォー
ルによってプロセスばらつきによる過度のエッチングを
防止することができる。また、事前に発生したトレンチ
分離領域内に埋め込まれた第１の絶縁膜の掘れ下がりを
第２のサイドウォールによって埋め戻すことができる。
その結果、第１の絶縁膜が活性領域のソース・ドレイン
などのＰＮ接合深さ以上に掘れ下がってトレンチ分離側
壁にシリコンが露出し、そこにシリサイドが形成されて
基板リークを引き起こす現象を防ぐことができる。

【００１５】また、ゲート電極とパターン膜のそれぞれ
のサイドウォールを別々に形成する場合、活性領域の端
部とパターン膜との距離はレイアウト設計からの制限に
応じて比較的自由に設定でき、トランジスタ特性を決め
るゲート電極の第１のサイドウォール絶縁膜厚さとは独
立に設定距離に対応した厚さの第２のサイドウォールが
パターン膜に形成できる。

【００１６】請求項６記載の半導体装置の製造方法は、
半導体基板に設けられた溝に第１の絶縁膜を埋め込み、
トレンチ分離領域を形成する工程と、ゲート電極材料を
堆積し選択的にエッチングして、前記半導体基板上の活
性領域上にゲート電極を形成すると同時に、前記トレン
チ分離領域上で、かつ前記活性領域と重ならないように
パターン膜を形成する工程と、前記ゲート電極と前記パ
ターン膜を被覆して第２の絶縁膜を形成した後、エッチ
ングして前記ゲート電極の側壁と前記パターン膜の側壁
に同時にサイドウォールを形成する工程とを含み、前記
パターン膜の側壁に形成するサイドウォールの幅を、前
記活性領域の端部と前記パターン膜との距離と同じ寸法
以上に設定する。

【００１７】このように、半導体基板上の活性領域上に
ゲート電極を形成すると同時に、トレンチ分離領域上
で、かつ活性領域と重ならないようにパターン膜を形成
する工程と、ゲート電極とパターン膜を被覆して第２の
絶縁膜を形成した後、エッチングしてゲート電極の側壁
とパターン膜の側壁に同時にサイドウォールを形成する
工程とを含み、パターン膜の側壁に形成するサイドウォ
ールの幅を、活性領域の端部とパターン膜との距離と同
じ寸法以上に設定するので、トレンチ分離領域内に埋め
込まれた絶縁膜を、その上に形成されたパターン膜およ
びサイドウォールによってプロセスばらつきによる過度
のエッチングを防止することができる。また、事前に発
生したトレンチ分離領域内に埋め込まれた絶縁膜の掘れ
下がりをパターン膜の側壁のサイドウォールによって埋
め戻すことができる。その結果、絶縁膜が活性領域のソ
ース・ドレインなどのＰＮ接合深さ以上に掘れ下がって
トレンチ分離側壁にシリコンが露出し、そこにシリサイ
ドが形成されて基板リークを引き起こす現象を防ぐこと
ができる。

【００１８】また、ゲート電極とパターン膜は同時にパ
ターニングされることで、新たな工程を追加する必要も
無く、高性能な半導体装置を製造することができる。

【００１９】

【発明の実施の形態】この発明の実施の形態を図１〜図
３に基づいて説明する。

【００２０】図１は本発明の実施の形態にかかる半導体
集積回路装置の模式図であり、図１（ａ）は半導体集積
回路装置をゲート電極、活性領域、素子分離領域に限っ
て表面から見たパターンレイアウト図であり、また、図
１（ｂ）は、図１（ａ）において断面切断線１００で切
り取った場合の断面構造図を示したものである。

【００２１】図１（ａ），（ｂ）を参照して、活性領域
３と、酸化珪素膜（第１の絶縁膜）２１などの絶縁膜で
埋め込まれたトレンチ分離領域２からなる半導体基板１
上に、活性領域３上を横断し、トレンチ分離領域２上ま
で延びるゲート電極５１があって、活性領域３とゲート
電極５１の間は酸化珪素膜を含むゲート絶縁膜５３によ
って絶縁されており、ゲート電極５１側壁には、酸化珪
素膜などのサイドウォール絶縁膜（第２の絶縁膜）４が
あって、トランジスタを構成している。

【００２２】トレンチ分離領域２上には、少なくとも活
性領域３の端部に沿って、活性領域３やゲート電極５１
と原則的に重ならないようにゲート電極５１と同じ材料
からなるダミーゲート配線（パターン膜）５２があっ
て、ダミーゲート配線５２の側壁にもゲート電極５１の
側壁に形成されているもの（第２の絶縁膜）と同じサイ
ドウォール絶縁膜（第３の絶縁膜）４がある。サイドウ
ォール絶縁膜４の幅は活性領域３の端部とダミーゲート
配線５２の間隔より広くなっており、サイドウォール絶
縁膜４の裾野は活性領域３にちょうど接するか、一部は
活性領域３上にまで延びて、僅かながら重なっている。

【００２３】図１では、ダミーゲート配線５２は一定の
幅を持った線状パターンからなる配線として図示してい
るが、トレンチ分離領域２全面もしくは一部を不定形状
で覆うように配置してもかまわない。また、活性領域３
上のシリコン上、ゲート電極５１上、およびダミーゲー
ト配線５２上には、ＴｉやＣｏとシリコンとの反応膜で
あるシリサイド膜３１，３２が一般的には形成されてい
る。

【００２４】以上説明したように、トレンチ分離領域２
上には、活性領域３やゲート電極５１と原則的に重なら
ないようにダミーゲート配線５２があるために、トレン
チ分離領域２に埋め込まれている酸化珪素膜２１が、サ
イドウォール絶縁膜４のエッチング工程などでエッチン
グされるのを防ぐことができる。さらに、そのダミーゲ
ート配線５２の側壁に形成されているサイドウォール絶
縁膜４の幅は、活性領域３の端部とダミーゲート配線５
２の距離と同じ寸法以上のため、サイドウォール絶縁膜
４形成前の段階で、成膜やエッチングばらつきによりす
でにトレンチ分離領域２の酸化珪素膜２１の表面が下が
りその側壁の半導体基板１表面が露出していても、サイ
ドウォール絶縁膜４形成により掘れ下がった分を埋め戻
すことができ、ゲート電極配線５１，５２側壁のサイド
ウォール絶縁膜４そのものは活性領域３表面より高く持
ち上げているため、サイドウォール絶縁膜４形成後にプ
ロセスばらつきによる過度の酸化珪素膜２１の掘れ下が
りを防ぐことができる。

【００２５】その結果、シリサイド膜３１形成時に、ト
レンチ分離領域２内に埋め込まれた酸化珪素膜２１が掘
れ下がってトレンチ分離側壁にシリコンが露出している
状態を解消できているから、トレンチ分離側壁にシリサ
イドが形成されず、従来のような基板リークを引き起こ
す現象を防ぐことができる。

【００２６】図２，３は本発明の実施の形態にかかる半
導体装置の製造方法における断面構造図を示したもので
ある。まず図２（ａ）では、半導体基板１上に、窒化シ
リコン膜を含む複数種類の絶縁膜の積層膜２０をマスク
にして、素子分離領域となる溝を形成する。図２（ｂ）
では、溝を含む全面に絶縁膜を堆積後、化学機械研磨
（ＣＭＰ）法により表面を平坦化し、その後、ウェット
エッチングにより積層膜２０を除去し、絶縁膜２１が埋
め込まれたトレンチ分離領域２を形成する。

【００２７】図２（ｃ）では、Ｖｔや基板不純物濃度制
御のためのイオン注入を行った後、ゲート絶縁膜５３を
成膜する。図２（ｄ）では、ゲート電極材料であるポリ
シリコン５０を堆積し、必要に応じてポリシリコン５０
にイオン注入を行う。図２（ｅ）では、活性領域３上に
トランジスタを構成するゲート電極５１を、トレンチ分
離領域２上に活性領域３と重ならないように設計上配置
されたダミーゲート配線５２を形成するが、ゲート電極
５１とダミーゲート配線５２の両方が描画された１枚の
レチクルによってレジストのパターニングが行われ、こ
れをマスクとしたエッチングによるパターニングも同一
ステップにて同時に行われる。

【００２８】図３（ｆ）では、ゲート電極５１とダミー
ゲート配線５２の両方を被覆するように絶縁膜を堆積し
たのち、異方性ドライエッチングによりゲート電極５１
の側壁とダミーゲート配線５２の側壁に同時にサイドウ
ォール絶縁膜４を形成する。このときサイドウォール絶
縁膜４の幅が活性領域３とダミーゲート電極５２の間隔
より広くなるようにサイドウォール用絶縁膜の堆積膜厚
およびエッチング条件を決定しておく。条件は成膜方
法、ガス条件などのプロセスパラメータにより調整する
ことができる。

【００２９】図３（ｇ）では、活性領域であるソース・
ドレインなどを形成するためのイオン注入を半導体基板
１に行った後、自己整合的に活性領域のシリコン上とゲ
ート電極上にシリサイド膜３１，３２を形成する。この
シリサイド形成は、全面にＴｉやＣｏなどの薄い金属膜
を形成し、熱処理によってゲート電極５１とダミーゲー
ト配線５２、および半導体基板１上のシリコンとの反応
によりシリサイド膜３１，３２を形成する。そして未反
応の金属層を選択的にエッチング除去して形成する。

【００３０】以上説明したように、本発明の実施の形態
の製造方法によれば、トレンチ分離領域２上特に少なく
とも活性領域３の端部に沿って、活性領域３やゲート電
極５１と重ならないようにダミーゲート配線５２が形成
され、それらの側壁にサイドウォール絶縁膜４が形成さ
れ、活性領域３の端部が覆われている。そのために、ト
レンチ分離領域２に埋め込まれている酸化珪素膜２１
が、サイドウォール絶縁膜４の形成工程自体、あるいは
その後の種々のエッチングされ、活性領域３の側壁半導
体基板１が露出するのを防ぐことができる。

【００３１】ゲート電極５１の側壁に形成されているサ
イドウォール絶縁膜４の幅は、活性領域３の端部とダミ
ーゲート配線５２の距離と同じ寸法以上に設定されてい
るため、サイドウォール絶縁膜４形成前に成膜やエッチ
ングばらつきによりすでにトレンチ分離側壁が露出して
いても、サイドウォール絶縁膜４形成により掘れ下がり
を埋め戻すことができ、サイドウォール絶縁膜４そのも
のは活性領域３表面より高く持ち上げているため、サイ
ドウォール絶縁膜４形成後にプロセスばらつきによる過
度の酸化珪素膜２１の掘れ下がりを防ぐことができる。

【００３２】その結果、シリサイド膜３１形成時に、ト
レンチ分離領域２内に埋め込まれた酸化珪素膜２１が活
性領域３のソース・ドレインなどのＰＮ接合深さ以上に
掘れ下がってトレンチ分離側壁にシリコンが露出し、ト
レンチ分離側壁にシリサイドが形成されて基板リークを
引き起こす現象を防ぐことができる。

【００３３】ゲート電極５１とダミーゲート配線５２は
同時にパターニングされることが望ましく、この場合は
新たな工程を追加する必要も無く、高性能な半導体装置
を製造することができる。

【００３４】また、上記の製造方法において、ゲート電
極５１とダミーゲート配線５２は別々の工程で形成して
もよく、ゲート電極５１とダミーゲート配線５２のそれ
ぞれのサイドウォール（第１のサイドウォール、第２の
サイドウォール）も別々の工程で形成しても良いことは
言うまでもない。そうした場合、活性領域３の端部とダ
ミーゲート配線５２との距離はレイアウト設計からの制
限に応じて比較的自由に設定でき、トランジスタ特性を
決めるゲート電極５１の第１のサイドウォール絶縁膜厚
さとは独立に設定距離に対応した厚さの第２のサイドウ
ォールがダミーゲート電極５２に形成できる。

【００３５】

【発明の効果】この発明の請求項１記載の半導体装置に
よれば、トレンチ分離領域上に、少なくとも活性領域の
端部に沿って、活性領域と重ならないように第１の絶縁
膜とは異なる材料からなるパターン膜が配置され、パタ
ーン膜の側壁に幅が活性領域の端部とパターン膜間距離
と同じ寸法以上の第３の絶縁膜が形成されているので、
トレンチ分離領域内に埋め込まれた第１の絶縁膜を、そ
の上に形成されたパターン膜および第３の絶縁膜によっ
てプロセスばらつきによる過度のエッチングを防止する
ことができ、トレンチ分離領域内の絶縁膜の掘れ下がり
がなく、トレンチ分離側壁にシリコンが露出しない。ま
た、事前に発生したトレンチ分離領域内に埋め込まれた
第１の絶縁膜の掘れ下がりを第３の絶縁膜によって埋め
戻すことができる。

【００３６】その結果、自己整合的に形成されるシリサ
イド膜がトレンチ分離側壁に形成されることはなく、接
合を介した基板リークを防ぐことができ、高性能、高信
頼性の半導体装置となる。

【００３７】請求項２では、少なくとも活性領域の表面
に金属のシリサイド膜が形成されているので、シリサイ
ド膜がトレンチ分離側壁に形成されることはなく、シリ
サイド膜がＰＮ接合を跨いで形成されることがない。

【００３８】請求項３では、パターン膜はゲート電極と
同一材料からなり、第３の絶縁膜は第２の絶縁膜と同一
工程で形成されたので、ゲート電極とパターン膜は同時
に形成でき、パターン膜と第３の絶縁膜を形成するのに
新たな工程を追加することなく高性能、高信頼性の半導
体装置を製造することができる。

【００３９】請求項４では、パターン膜は、線状パター
ンであるので、活性領域やゲート電極と重ならないよう
に形成することができる。

【００４０】この発明の請求項５記載の半導体装置の製
造方法によれば、パターン材料を堆積し選択的にエッチ
ングしてトレンチ分離領域上で、かつ活性領域と重なら
ないようにパターン膜を形成する工程と、パターン膜の
側壁に第２のサイドウォールを形成する工程とを含み、
第２のサイドウォールの幅を、活性領域の端部とパター
ン膜との距離と同じ寸法以上に設定するので、トレンチ
分離領域内に埋め込まれた第１の絶縁膜を、その上に形
成されたパターン膜および第２のサイドウォールによっ
てプロセスばらつきによる過度のエッチングを防止する
ことができる。また、事前に発生したトレンチ分離領域
内に埋め込まれた第１の絶縁膜の掘れ下がりを第２のサ
イドウォールによって埋め戻すことができる。その結
果、第１の絶縁膜が活性領域のソース・ドレインなどの
ＰＮ接合深さ以上に掘れ下がってトレンチ分離側壁にシ
リコンが露出し、そこにシリサイドが形成されて基板リ
ークを引き起こす現象を防ぐことができる。

【００４１】また、ゲート電極とパターン膜のそれぞれ
のサイドウォールを別々に形成する場合、活性領域の端
部とパターン膜との距離はレイアウト設計からの制限に
応じて比較的自由に設定でき、トランジスタ特性を決め
るゲート電極の第１のサイドウォール絶縁膜厚さとは独
立に設定距離に対応した厚さの第２のサイドウォールが
パターン膜に形成できる。

【００４２】この発明の請求項６記載の半導体装置の製
造方法によれば、半導体基板上の活性領域上にゲート電
極を形成すると同時に、トレンチ分離領域上で、かつ活
性領域と重ならないようにパターン膜を形成する工程
と、ゲート電極とパターン膜を被覆して第２の絶縁膜を
形成した後、エッチングしてゲート電極の側壁とパター
ン膜の側壁に同時にサイドウォールを形成する工程とを
含み、パターン膜の側壁に形成するサイドウォールの幅
を、活性領域の端部とパターン膜との距離と同じ寸法以
上に設定するので、トレンチ分離領域内に埋め込まれた
絶縁膜を、その上に形成されたパターン膜およびサイド
ウォールによってプロセスばらつきによる過度のエッチ
ングを防止することができる。また、事前に発生したト
レンチ分離領域内に埋め込まれた絶縁膜の掘れ下がりを
パターン膜の側壁のサイドウォールによって埋め戻すこ
とができる。その結果、絶縁膜が活性領域のソース・ド
レインなどのＰＮ接合深さ以上に掘れ下がってトレンチ
分離側壁にシリコンが露出し、そこにシリサイドが形成
されて基板リークを引き起こす現象を防ぐことができ
る。

【００４３】また、ゲート電極とパターン膜は同時にパ
ターニングされることで、新たな工程を追加する必要も
無く、高性能な半導体装置を製造することができる。

【図面の簡単な説明】

【図１】（ａ）はこの発明の実施の形態の半導体装置の
パターンレイアウト模式図、（ｂ）は断面切断線１００
で切った断面図である。

【図２】この発明の実施の形態の半導体装置の製造方法
の工程断面図である。

【図３】図２の後の工程断面図である。

【図４】従来の半導体装置の製造方法の工程断面図であ
る。

【図５】図４の後の工程断面図である。

【符号の説明】

１半導体基板２トレンチ分離領域３活性領域４サイドウォール絶縁膜２０積層膜２１酸化珪素膜３１活性領域上に形成されたシリサイド膜３２ゲート電極、ダミーゲート配線上に形成されたシ
リサイド膜５０ポリシリコン５１ゲート電極５２ダミーゲート配線５３ゲート絶縁膜１００断面切断線

フロントページの続きＦターム(参考） 4M104 AA01 BB01 BB20 BB25 CC05 DD03 DD04 DD26 DD64 DD84 FF14 GG09 HH20 5F032 AA23 AA35 AA77 DA23 DA30 DA33 DA78 DA80 5F140 AA24 BA01 BC06 BF04 BF11 BF18 BG08 BG12 BG32 BG34 BG45 BG53 BJ01 BJ08 BK13 BK34 BK39 CB04 CB10 CE07 CF04

Claims

【特許請求の範囲】

【請求項１】活性領域と第１の絶縁膜で埋め込まれた
トレンチ分離領域とからなる半導体基板上に、前記活性
領域上を横断し前記トレンチ分離領域上まで延びるゲー
ト電極、前記活性領域と前記ゲート電極間に形成された
ゲート絶縁膜、および前記ゲート電極の側壁に形成され
た第２の絶縁膜を有するトランジスタが形成された半導
体装置であって、前記トレンチ分離領域上に、少なくと
も前記活性領域の端部に沿って、前記活性領域と重なら
ないように前記第１の絶縁膜とは異なる材料からなるパ
ターン膜が配置され、前記パターン膜の側壁に幅が前記
活性領域の端部と前記パターン膜間距離と同じ寸法以上
の第３の絶縁膜が形成されていることを特徴とする半導
体装置。
【請求項２】少なくとも活性領域の表面に金属のシリ
サイド膜が形成されている請求項１記載の半導体装置。
【請求項３】パターン膜はゲート電極と同一材料から
なり、第３の絶縁膜は第２の絶縁膜と同一工程で形成さ
れた請求項１記載の半導体装置。
【請求項４】パターン膜は、線状パターンである請求
項１記載の半導体装置。
【請求項５】半導体基板に設けられた溝に絶縁膜を埋
め込み、トレンチ分離領域を形成する工程と、ゲート電
極材料を堆積し選択的にエッチングして、前記半導体基
板上の活性領域上にゲート電極を形成する工程と、パタ
ーン材料を堆積し選択的にエッチングして前記トレンチ
分離領域上で、かつ前記活性領域と重ならないようにパ
ターン膜を形成する工程と、前記ゲート電極の側壁に第
１のサイドウォールを形成する工程と、前記パターン膜
の側壁に第２のサイドウォールを形成する工程とを含
み、前記第２のサイドウォールの幅を、前記活性領域の
端部と前記パターン膜との距離と同じ寸法以上に設定す
ることを特徴とする半導体装置の製造方法。
【請求項６】半導体基板に設けられた溝に第１の絶縁
膜を埋め込み、トレンチ分離領域を形成する工程と、ゲ
ート電極材料を堆積し選択的にエッチングして、前記半
導体基板上の活性領域上にゲート電極を形成すると同時
に、前記トレンチ分離領域上で、かつ前記活性領域と重
ならないようにパターン膜を形成する工程と、前記ゲー
ト電極と前記パターン膜を被覆して第２の絶縁膜を形成
した後、エッチングして前記ゲート電極の側壁と前記パ
ターン膜の側壁に同時にサイドウォールを形成する工程
とを含み、前記パターン膜の側壁に形成するサイドウォ
ールの幅を、前記活性領域の端部と前記パターン膜との
距離と同じ寸法以上に設定することを特徴とする半導体
装置の製造方法。