JP3186714B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、トレンチ分離領域および素
子領域のそれぞれにゲートが形成された構造を有する半
導体装置およびその製造方法に関する。
その製造方法に関し、特に、トレンチ分離領域および素
子領域のそれぞれにゲートが形成された構造を有する半
導体装置およびその製造方法に関する。
【0002】
【従来の技術】図3は従来の半導体装置(DRAM)の
製造過程における2つの構成を示す。図3の(a)に示
すように、P型シリコン基板に形成されたトレンチ分離
領域1上にはゲート2が設けられている。トレンチ分離
領域1に隣接させて素子領域3が形成されており、この
素子領域3上にはゲート4が設けられている。ゲート2
および4は、同一の構造であり、最下層にゲート酸化膜
層5a,5bが設けられ、このゲート酸化膜層5a,5
b上にゲート電極6a,6bが設けられ、その周囲にサ
イドウォール7a,7bが形成されている。ゲート4の
直下から素子領域3とトレンチ分離領域1の境界10に
至る素子領域3の上部には、SD(シリサイド)拡散層
8が形成されている。さらに、図3の(b)に示すよう
に、ゲート2,4のゲート電極6a,6bの上部がCo
(コバルト)でシリサイド化され、シリサイド層9a,
9bが形成されている。このシリサイド層9a,9bと
同時に、SD拡散層8上にもシリサイド層9cが形成さ
れる。ここで、トレンチ分離領域1上のゲート2は配線
として用いられ、素子領域3上のゲート4がトランジス
タとして用いられる。
製造過程における2つの構成を示す。図3の(a)に示
すように、P型シリコン基板に形成されたトレンチ分離
領域1上にはゲート2が設けられている。トレンチ分離
領域1に隣接させて素子領域3が形成されており、この
素子領域3上にはゲート4が設けられている。ゲート2
および4は、同一の構造であり、最下層にゲート酸化膜
層5a,5bが設けられ、このゲート酸化膜層5a,5
b上にゲート電極6a,6bが設けられ、その周囲にサ
イドウォール7a,7bが形成されている。ゲート4の
直下から素子領域3とトレンチ分離領域1の境界10に
至る素子領域3の上部には、SD(シリサイド)拡散層
8が形成されている。さらに、図3の(b)に示すよう
に、ゲート2,4のゲート電極6a,6bの上部がCo
(コバルト)でシリサイド化され、シリサイド層9a,
9bが形成されている。このシリサイド層9a,9bと
同時に、SD拡散層8上にもシリサイド層9cが形成さ
れる。ここで、トレンチ分離領域1上のゲート2は配線
として用いられ、素子領域3上のゲート4がトランジス
タとして用いられる。
【0003】
【発明が解決しようとする課題】しかし、従来の半導体
装置によると、トレンチ分離領域1上の位置を特別に規
定しないでゲート2を設けているため、トレンチにより
分離された素子領域3をCoシリサイド化した場合、ト
レンチ分離領域1の側壁に沿ってCoが拡散され易くな
り、図3に示すように、Coの拡散部20が形成され、
リーク電流を増大させる。この結果、DVRAMではホ
ールド不良が生じる。
装置によると、トレンチ分離領域1上の位置を特別に規
定しないでゲート2を設けているため、トレンチにより
分離された素子領域3をCoシリサイド化した場合、ト
レンチ分離領域1の側壁に沿ってCoが拡散され易くな
り、図3に示すように、Coの拡散部20が形成され、
リーク電流を増大させる。この結果、DVRAMではホ
ールド不良が生じる。
【0004】したがって、本発明の目的は、トレンチ側
壁に沿ったCoの拡散の発生を防止できるようにした半
導体装置およびその製造方法を提供することにある。
壁に沿ったCoの拡散の発生を防止できるようにした半
導体装置およびその製造方法を提供することにある。
【0005】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、第1の特徴として、シリコン基板上にト
レンチ分離領域、および前記トレンチ分離領域で囲まれ
た素子領域が形成され、前記トレンチ分離領域上に第1
のサイドウォールと第1のゲート電極を含む配線用ゲー
トが設けられると共に、前記素子領域上に第2のサイド
ウォールと第2のゲート電極を含むトランジスタ用ゲー
トが設けられ、前記配線用ゲートと前記トランジスタ用
ゲートとの間にシリサイド拡散層が設けられ、前記第1
のサイドウォールは、前記トレンチ分離領域と前記素子
領域の境界上に設けられていることを特徴とする半導体
装置を提供する。
達成するため、第1の特徴として、シリコン基板上にト
レンチ分離領域、および前記トレンチ分離領域で囲まれ
た素子領域が形成され、前記トレンチ分離領域上に第1
のサイドウォールと第1のゲート電極を含む配線用ゲー
トが設けられると共に、前記素子領域上に第2のサイド
ウォールと第2のゲート電極を含むトランジスタ用ゲー
トが設けられ、前記配線用ゲートと前記トランジスタ用
ゲートとの間にシリサイド拡散層が設けられ、前記第1
のサイドウォールは、前記トレンチ分離領域と前記素子
領域の境界上に設けられていることを特徴とする半導体
装置を提供する。
【0006】この構成によれば、トレンチ分離領域と素
子領域の境界上に設けられた配線用ゲートのサイドウォ
ールがCoシリサイド化に際し、マスクとして機能する
ため、トレンチ側壁に沿ったCoの拡散の発生が防止さ
れる。したがって、リーク電流の増大が防止される。
子領域の境界上に設けられた配線用ゲートのサイドウォ
ールがCoシリサイド化に際し、マスクとして機能する
ため、トレンチ側壁に沿ったCoの拡散の発生が防止さ
れる。したがって、リーク電流の増大が防止される。
【0007】また、本発明は、第2の特徴として、トレ
ンチ分離領域および前記トレンチ分離領域で囲まれた素
子領域をシリコン基板上に形成し、全面に絶縁膜を形成
し、前記絶縁膜上に、かつ、前記トレンチ分離領域およ
び素子領域上の所定の位置に配線用ゲート用およびトラ
ンジスタ用ゲートのゲート電極をそれぞれ形成し、前記
トランジスタ用ゲートおよび前記配線用ゲートのサイド
ウォールのそれぞれを前記ゲート電極の側壁に、かつ、
前記配線用ゲートの前記サイドウォールを前記トレンチ
分離領域と前記素子領域の境界上に形成し、前記トラン
ジスタ用ゲートに隣接した前記素子領域上にシリサイド
拡散層を形成し、全面にコバルトを堆積させ、所定の温
度でアニールして前記シリサイド拡散層および前記ゲー
ト電極上をシリサイド化してシリサイド層を形成するこ
とを特徴とする半導体装置の製造方法を提供する。
ンチ分離領域および前記トレンチ分離領域で囲まれた素
子領域をシリコン基板上に形成し、全面に絶縁膜を形成
し、前記絶縁膜上に、かつ、前記トレンチ分離領域およ
び素子領域上の所定の位置に配線用ゲート用およびトラ
ンジスタ用ゲートのゲート電極をそれぞれ形成し、前記
トランジスタ用ゲートおよび前記配線用ゲートのサイド
ウォールのそれぞれを前記ゲート電極の側壁に、かつ、
前記配線用ゲートの前記サイドウォールを前記トレンチ
分離領域と前記素子領域の境界上に形成し、前記トラン
ジスタ用ゲートに隣接した前記素子領域上にシリサイド
拡散層を形成し、全面にコバルトを堆積させ、所定の温
度でアニールして前記シリサイド拡散層および前記ゲー
ト電極上をシリサイド化してシリサイド層を形成するこ
とを特徴とする半導体装置の製造方法を提供する。
【0008】この方法によれば、配線用ゲートのサイド
ウォールが、トレンチ分離領域と素子領域の境界上にな
るように配線用ゲートがレイアウトされる。したがっ
て、Coシリサイド化に際し、マスクとして機能するた
め、トレンチ側壁に沿ったCoの拡散の発生が防止され
るので、リーク電流の増大が防止される。
ウォールが、トレンチ分離領域と素子領域の境界上にな
るように配線用ゲートがレイアウトされる。したがっ
て、Coシリサイド化に際し、マスクとして機能するた
め、トレンチ側壁に沿ったCoの拡散の発生が防止され
るので、リーク電流の増大が防止される。
【0009】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面をもとに説明する。図1は本発明による半導体装
置(DRAM)の製造過程における2つの構成を示す。
図1の(a)に示すように、トレンチ分離領域11と、
このトレンチ分離領域11により分離された素子領域1
2とがP型のシリコン基板上に形成されている。トレン
チ分離領域11は、トレンチ内にシリコン酸化膜を充填
することにより形成される。トレンチ分離領域11およ
び素子領域12上には、ゲート酸化膜13a,13bが
形成され、このゲート酸化膜13a,13b上には、台
形のゲート電極14a,14bと、上端が円弧状のサイ
ドウォール15a,15bとが形成されている。ゲート
酸化膜13a、ゲート電極14a、およびサイドウォー
ル15aによりゲート16aが構成され、同様に、ゲー
ト酸化膜13a、ゲート電極14b、およびサイドウォ
ール15bによりゲート16bが構成されている。ゲー
ト16aは、サイドウォール15aの一部がトレンチ分
離領域11と素子領域12との境界17の上部に位置す
るようにレイアウトされている。更に、シリサイド(S
D)拡散層18が、トレンチ分離領域11と素子領域1
2の間の表層部に形成されている。
て図面をもとに説明する。図1は本発明による半導体装
置(DRAM)の製造過程における2つの構成を示す。
図1の(a)に示すように、トレンチ分離領域11と、
このトレンチ分離領域11により分離された素子領域1
2とがP型のシリコン基板上に形成されている。トレン
チ分離領域11は、トレンチ内にシリコン酸化膜を充填
することにより形成される。トレンチ分離領域11およ
び素子領域12上には、ゲート酸化膜13a,13bが
形成され、このゲート酸化膜13a,13b上には、台
形のゲート電極14a,14bと、上端が円弧状のサイ
ドウォール15a,15bとが形成されている。ゲート
酸化膜13a、ゲート電極14a、およびサイドウォー
ル15aによりゲート16aが構成され、同様に、ゲー
ト酸化膜13a、ゲート電極14b、およびサイドウォ
ール15bによりゲート16bが構成されている。ゲー
ト16aは、サイドウォール15aの一部がトレンチ分
離領域11と素子領域12との境界17の上部に位置す
るようにレイアウトされている。更に、シリサイド(S
D)拡散層18が、トレンチ分離領域11と素子領域1
2の間の表層部に形成されている。
【0010】図1の(b)は図1の(a)の後の工程に
おける構成を示し、本図に示すように、ゲート電極14
a,14bの上面およびシリサイド拡散層18の上面に
は、シリサイド層19a,19b,19cが形成されて
いる。シリサイド層19a,19b,19cの形成は、
Coを堆積させた後、アニール処理を行うことによって
達成される。
おける構成を示し、本図に示すように、ゲート電極14
a,14bの上面およびシリサイド拡散層18の上面に
は、シリサイド層19a,19b,19cが形成されて
いる。シリサイド層19a,19b,19cの形成は、
Coを堆積させた後、アニール処理を行うことによって
達成される。
【0011】ここで、トレンチ分離領域11上のゲート
16aは配線として用いられ、素子領域12上のゲート
16bがトランジスタとして用いられる。このため、ゲ
ート16aはトレンチ分離領域11上に存在するように
配置され、ゲート16bは素子領域12上に存在するよ
うに配置される。
16aは配線として用いられ、素子領域12上のゲート
16bがトランジスタとして用いられる。このため、ゲ
ート16aはトレンチ分離領域11上に存在するように
配置され、ゲート16bは素子領域12上に存在するよ
うに配置される。
【0012】図1のように、ゲート16aのサイドウォ
ール15aが境界17上に位置しているため、拡散層1
8がシリサイド化される時、サイドウォール15aはマ
スクとして機能し、トレンチ側壁に沿ったCo(コバル
ト)の拡散を抑えることができる。この結果、リーク電
流の増大が防止される。
ール15aが境界17上に位置しているため、拡散層1
8がシリサイド化される時、サイドウォール15aはマ
スクとして機能し、トレンチ側壁に沿ったCo(コバル
ト)の拡散を抑えることができる。この結果、リーク電
流の増大が防止される。
【0013】次に、図1の構成による半導体装置の製造
方法について説明する。まず、P型のシリコン基板上
に、トレンチ分離領域11で囲まれた素子領域12を形
成する。続いて、700〜900℃程度の温度で酸化を
行い、トレンチ分離領域11および素子領域12の表面
にゲート酸化膜13a,13bを40〜200Å程度の
厚みに形成する。次に、この全面にポリシリコンを10
00〜1500Å程度に堆積する。続いて、不純物拡散
を行って、ポリシリコンに不純物をドープする。このと
き、ポリシリコンと不純物拡散を行う処理に代えて、不
純物をドープしたドープポリシリコンを堆積する処理の
みでも良い。次に、ゲート16a,16bをパターニン
グしてゲート電極14a,14bを形成する。なお、パ
ターニングしてゲート電極14a,14bを形成する前
に、ポリシリコン上にシリサイドを堆積しても良い。こ
のシリサイドを堆積しない場合、素子領域12のシリサ
イド工程において、ゲート電極14a,14b上部もシ
リサイド拡散層18上と同様にシリサイド化し、シリサ
イド層19a,19bを形成する。このとき、トレンチ
分離領域12の上部に形成されるサイドウォール15a
の一部が、境界17の上部に位置するように、すなわ
ち、境界17の上部がサイドウォール15aの一部によ
ってマスクされるようにゲート16aをレイアウトす
る。
方法について説明する。まず、P型のシリコン基板上
に、トレンチ分離領域11で囲まれた素子領域12を形
成する。続いて、700〜900℃程度の温度で酸化を
行い、トレンチ分離領域11および素子領域12の表面
にゲート酸化膜13a,13bを40〜200Å程度の
厚みに形成する。次に、この全面にポリシリコンを10
00〜1500Å程度に堆積する。続いて、不純物拡散
を行って、ポリシリコンに不純物をドープする。このと
き、ポリシリコンと不純物拡散を行う処理に代えて、不
純物をドープしたドープポリシリコンを堆積する処理の
みでも良い。次に、ゲート16a,16bをパターニン
グしてゲート電極14a,14bを形成する。なお、パ
ターニングしてゲート電極14a,14bを形成する前
に、ポリシリコン上にシリサイドを堆積しても良い。こ
のシリサイドを堆積しない場合、素子領域12のシリサ
イド工程において、ゲート電極14a,14b上部もシ
リサイド拡散層18上と同様にシリサイド化し、シリサ
イド層19a,19bを形成する。このとき、トレンチ
分離領域12の上部に形成されるサイドウォール15a
の一部が、境界17の上部に位置するように、すなわ
ち、境界17の上部がサイドウォール15aの一部によ
ってマスクされるようにゲート16aをレイアウトす
る。
【0014】ついで、P(リン)もしくはAs(砒素)
を注入してLDD(Lightly DopedDrain)エクステンシ
ョンを形成する。LDDは、不純物の濃度分布を緩やか
にして電界集中を防止するために施される。次に、全面
に500〜2000Å程度の絶縁膜を堆積させ、続い
て、異方性エッチングにより絶縁膜のエッチバックを行
ってサイドウォール15a,15bを形成する。次に、
PもしくはAsを注入してシリサイド拡散層18を形成
する。更に、全面にCoを堆積した後、600℃で2分
間のアニールを行う。続いて、Siと未反応のCoを除
去する。更に、850℃で1分間のアニールを行う。こ
れにより、素子領域11のSD拡散層18上とゲート電
極14a,14b上が同時にシリサイド化され、シリサ
イド層19a,19b,19cが形成される。
を注入してLDD(Lightly DopedDrain)エクステンシ
ョンを形成する。LDDは、不純物の濃度分布を緩やか
にして電界集中を防止するために施される。次に、全面
に500〜2000Å程度の絶縁膜を堆積させ、続い
て、異方性エッチングにより絶縁膜のエッチバックを行
ってサイドウォール15a,15bを形成する。次に、
PもしくはAsを注入してシリサイド拡散層18を形成
する。更に、全面にCoを堆積した後、600℃で2分
間のアニールを行う。続いて、Siと未反応のCoを除
去する。更に、850℃で1分間のアニールを行う。こ
れにより、素子領域11のSD拡散層18上とゲート電
極14a,14b上が同時にシリサイド化され、シリサ
イド層19a,19b,19cが形成される。
【0015】図2は本発明の半導体装置の他の実施の形
態を示す。本実施の形態は、前記実施の形態がゲート電
極14aの位置が境界17上に位置するようにゲート1
6aのレイアウトを行ったのに対し、ゲート電極14a
の寸法を変化させ、サイドウォール15aが境界17上
に存在するようにしたものである。
態を示す。本実施の形態は、前記実施の形態がゲート電
極14aの位置が境界17上に位置するようにゲート1
6aのレイアウトを行ったのに対し、ゲート電極14a
の寸法を変化させ、サイドウォール15aが境界17上
に存在するようにしたものである。
【0016】本実施の形態における製造方法は、サイド
ウォール15a,15bを形成する工程までは、前記実
施の形態の方法と同じである。本実施の形態の場合、サ
イドウォール15a,15bをシリサイド化するに際
し、トレンチ分離領域11の上部に形成されるサイドウ
ォール15aの一部が、トレンチ分離領域11と素子領
域12との境界17の上部に位置するようにゲート電極
14aの寸法を変化させる。次に、PもしくはAsを注
入してLDDエクステンションを形成する。更に、全面
に絶縁膜を500〜2000Å程度に堆積する。つい
で、異方性エッチングにより上記絶縁膜のエッチバック
を行ってサイドウォール15a,15bを形成する。次
に、PもしくはAsを注入してSD拡散層18を形成す
る。次に、全面にCoを堆積した後、600℃で2分間
のアニールを行う。ついで、Siと未反応のCoを除去
する。更に、850℃で1分間のアニールを行う。これ
により、素子領域12のシリサイド拡散層18上とゲー
ト電極14a,14b上が同時にシリサイド化され、シ
リサイド層19a,19b,19cが形成される。
ウォール15a,15bを形成する工程までは、前記実
施の形態の方法と同じである。本実施の形態の場合、サ
イドウォール15a,15bをシリサイド化するに際
し、トレンチ分離領域11の上部に形成されるサイドウ
ォール15aの一部が、トレンチ分離領域11と素子領
域12との境界17の上部に位置するようにゲート電極
14aの寸法を変化させる。次に、PもしくはAsを注
入してLDDエクステンションを形成する。更に、全面
に絶縁膜を500〜2000Å程度に堆積する。つい
で、異方性エッチングにより上記絶縁膜のエッチバック
を行ってサイドウォール15a,15bを形成する。次
に、PもしくはAsを注入してSD拡散層18を形成す
る。次に、全面にCoを堆積した後、600℃で2分間
のアニールを行う。ついで、Siと未反応のCoを除去
する。更に、850℃で1分間のアニールを行う。これ
により、素子領域12のシリサイド拡散層18上とゲー
ト電極14a,14b上が同時にシリサイド化され、シ
リサイド層19a,19b,19cが形成される。
【0017】
【発明の効果】以上説明したように、本発明の半導体装
置およびその製造方法によれば、トレンチ分離領域と素
子領域の境界上にゲートのサイドウォールの位置を設定
し、このサイドウォールで境界部分をマスクするように
したため、境界に沿ったCoの拡散が抑えられ、リーク
電流の増大を防止することができる。
置およびその製造方法によれば、トレンチ分離領域と素
子領域の境界上にゲートのサイドウォールの位置を設定
し、このサイドウォールで境界部分をマスクするように
したため、境界に沿ったCoの拡散が抑えられ、リーク
電流の増大を防止することができる。
【図1】本発明による半導体装置の製造過程における2
つの構成を示す断面図である。
つの構成を示す断面図である。
【図2】本発明の半導体装置の他の実施の形態の製造過
程を示す断面図である。
程を示す断面図である。
【図3】従来の半導体装置の製造過程における2つの構
成を示す断面図である。
成を示す断面図である。
1,12 素子領域 2,4,16a,16b ゲート 3,11 トレンチ分離領域 5,13a,13b ゲート酸化膜 6a,6b,14a,14b ゲート電極 7a,7b,15a,15b サイドウォール 8,18 シリサイド(SD)拡散層 9,19a,19b,19c シリサイド層 10,17 境界
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 H01L 21/28 H01L 21/76 H01L 21/8242 H01L 29/78
Claims (4)
- 【請求項1】 シリコン基板上にトレンチ分離領域、お
よび前記トレンチ分離領域で囲まれた素子領域が形成さ
れ、前記トレンチ分離領域上に第1のサイドウォールと
第1のゲート電極を含む配線用ゲートが設けられると共
に、前記素子領域上に第2のサイドウォールと第2のゲ
ート電極を含むトランジスタ用ゲートが設けられ、前記
配線用ゲートと前記トランジスタ用ゲートとの間にシリ
サイド拡散層が設けられ、 前記第1のサイドウォールは、前記トレンチ分離領域と
前記素子領域の境界上に設けられていることを特徴とす
る半導体装置。 - 【請求項2】 トレンチ分離領域および前記トレンチ分
離領域で囲まれた素子領域をシリコン基板上に形成し、 全面に絶縁膜を形成し、 前記絶縁膜上に、かつ、前記トレンチ分離領域および素
子領域上の所定の位置に配線用ゲート用およびトランジ
スタ用ゲートのゲート電極をそれぞれ形成し、 前記トランジスタ用ゲートおよび前記配線用ゲートのサ
イドウォールのそれぞれを前記ゲート電極の側壁に、か
つ、前記配線用ゲートの前記サイドウォールを前記トレ
ンチ分離領域と前記素子領域の境界上に形成し、 前記トランジスタ用ゲートに隣接した前記素子領域上に
シリサイド拡散層を形成し、 全面にコバルトを堆積させ、 所定の温度でアニールして前記シリサイド拡散層および
前記ゲート電極上をシリサイド化してシリサイド層を形
成することを特徴とする半導体装置の製造方法。 - 【請求項3】 前記配線用ゲートは、前記サイドウォー
ルが前記トレンチ分離領域と前記素子領域の境界上に配
置され、かつ、他の部分がトレンチ分離領域上に配置さ
れるようにレイアウトされることを特徴とする請求項2
記載の半導体装置の製造方法。 - 【請求項4】 前記配線用ゲートのゲート電極の寸法
は、前記サイドウォールが前記トレンチ分離領域と前記
素子領域の境界上に位置するように設定されることを特
徴とする請求項2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30663798A JP3186714B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP30663798A JP3186714B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体装置およびその製造方法 |
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Publication Number | Publication Date |
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JP2000133787A JP2000133787A (ja) | 2000-05-12 |
JP3186714B2 true JP3186714B2 (ja) | 2001-07-11 |
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KR100446311B1 (ko) * | 2002-06-29 | 2004-09-01 | 주식회사 하이닉스반도체 | 접합 누설 억제를 위한 반도체 소자 및 그 제조방법 |
CN102420137B (zh) * | 2010-09-25 | 2013-08-14 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
-
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- 1998-10-28 JP JP30663798A patent/JP3186714B2/ja not_active Expired - Fee Related
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