JP5325162B2

JP5325162B2 - 半導体装置

Info

Publication number: JP5325162B2
Application number: JP2010114517A
Authority: JP
Inventors: 智朗池上; 和幸中西; 雅規田丸
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2010-05-18
Filing date: 2010-05-18
Publication date: 2013-10-23
Anticipated expiration: 2030-05-18
Also published as: JP2011243742A; WO2011145240A1; CN102334183A; CN102334183B

Description

本発明は、半導体装置のレイアウトに関するものであり、特に、光近接効果の抑制に対して有効な技術に関するものである。

半導体集積回路の製造プロセスでは、一般に、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路を形成する。フォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。

また、半導体集積回路において、トランジスタのゲート長は、その性能を決める重要な要素である。このため、製造プロセスでゲート寸法のずれが生じると、半導体集積回路の動作性能に大きな影響を与える。

このため、微細化の進展とともに、半導体集積回路の製造プロセスにおいて、配線などのパターンを描画・露光する際に、光近接効果によって生じるパターンの寸法ずれを補正することが不可欠になっている。光近接効果を補正する技術として、ＯＰＣ（Optical Proximity effect Correction)がある。ＯＰＣとは、ゲートとそれに近接する他のゲートパターンまでの距離から光近接効果によるゲート長変動量を予測し、ゲートを形成するためのフォトレジストのマスク値を、予測した変動量を打ち消すように予め補正することによって、露光後のゲート長の仕上がり値を一定値に保つ技術である。

ところが従来は、ゲートパターンは規格化されておらず、ゲート長やゲート間隔はチップ全体でまちまちであったため、ＯＰＣによるゲートマスクの補正は、ＴＡＴ(Turn Around Time)の増加や処理量の増大といった問題を招いていた。

特開２０００−１０６４１９号公報

例えば特許文献１において、アンテナルール対策用に保護ダイオードを用いているが、ダイオードセルは通常、ゲートが配置されないため、ゲート長やゲート間隔の規定はない。このため、ゲート寸法を限定することができない。なお、ダイオードセルとは、アンテナ効果と呼ばれる、プラズマの照射によりトランジスタのゲートまたはゲートに接続される金属配線に電荷がチャージされることによりＥＳＤ（Electro Static Discharge）が発生する現象から、トランジスタを保護するためのダイオードを構成するセルである。

図１４は従来のダイオードセルが配置された半導体装置のレイアウトパターンの一例である。図１４において、標準セルＣ１にはゲートパターンＧ１，Ｇ２，Ｇ３が配置されており、ダイオードセルＣ２は、順方向に相互に直列接続された第１のダイオードＡ１および第２のダイオードＡ２を備える。第１のダイオードＡ１と第２のダイオードＡ２との間には、拡散領域と上層のメタル配線を接続するコンタクトと、上層のメタル配線上に配置する入力接続端子ＩＮが設けられている。これにより、ダイオードセルＣ２はＭＯＳトランジスタのゲート酸化膜を経るチャージ電流路に対するバイパス路として機能し、アンテナルール対策用保護ダイオードセルとして機能する。

ここで、領域Ｒ１では、ゲートパターンＧ１，Ｇ２，Ｇ３の終端部に対向するゲートパターンが存在しない。このため、ゲートパターンＧ１，Ｇ２，Ｇ３の終端部に形状規則性がなく、光近接効果によるゲート長のばらつきを招いてしまう。

本発明は、ダイオードセルを有する半導体装置において、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制できるレイアウトを提供することを目的とする。

本発明の一態様では、半導体装置は、
第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、標準セルと、
前記標準セルに、前記第１の方向において隣り合うダイオードセルとを備え、
前記標準セルが有する前記各ゲートパターンは、前記ダイオードセルとの間のセル境界近傍で終端しており、各終端部が、前記第１方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
前記ダイオードセルは、
ダイオードとして機能する少なくとも１つの拡散層と、
前記セル境界近傍において、前記標準セルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部とを備えている。

この態様によると、標準セルは、同一ピッチで配置された３個以上のゲートパターンを有しており、この標準セルに、ダイオードセルが第１の方向において隣り合っている。標準セルが有するゲートパターンのセル境界近傍における終端部は、第１の方向の位置および第２の方向の幅が互いに同一である。そして、ダイオードセルは、ダイオードとして機能する少なくとも１つの拡散層に加えて、セル境界近傍において、標準セルが有する各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部を備えている。これにより、標準セルのゲートパターンの終端部について、ダイオードセルのゲートパターンからなる対向終端部の存在によって、形状規則性を持たせることができるので、光近接効果によるゲート長のばらつきを確実に抑制することができる。

本発明の半導体装置によると、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制することができる。

第１の実施形態に係る半導体装置のレイアウトパターンの簡略図である。第１の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。第２の実施形態に係る半導体装置のレイアウトパターンの簡略図である。第２の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。第３の実施形態に係る半導体装置のレイアウトパターンの簡略図である。第３の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。第３の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。第３の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。第４の実施形態に係る半導体装置のレイアウトパターンの簡略図である。第４の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。第４の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。第４の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。第４の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。従来のダイオードセルを有する半導体装置のレイアウトパターンの簡略図である。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は第１の実施形態に係る半導体装置のレイアウトパターンの簡略図である。図１では、ゲートパターン、拡散領域、コンタクトとメタル配線のレイアウトを示しており、セル境界を実線で示している（他の図も同様）。なお、ゲートパターンとは、トランジスタのゲート電極に使われる層に形成されたパターンを指し、ポリシリコンなどの材料を用いて製造される。トランジスタはゲートパターンと拡散領域によって構成され、ゲートパターンの拡散領域に挟まれた部分がトランジスタのゲートとして機能する。図１に示すように、標準セルＣ１は、第１の方向としてのＹ方向（図の上下方向）に延びており、かつ、第２の方向としてのＸ方向（図の左右方向）において同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有している。ゲートパターンＧ１，Ｇ２，Ｇ３の幅はＬ１，間隔はＳ１であり、ゲートパターンＧ２はトランジスタＴ１を形成している。トランジスタを面積効率良く配置するため、ゲートパターンＧ１，Ｇ２，Ｇ３の幅Ｌ１と間隔Ｓ１は、通常、最小寸法で設定される。なお、標準セルＣ１については、ゲートパターンと拡散領域のみのレイアウトを示しており、コンタクトとメタル配線は省略している（他の図も同様）。

そして、ダイオードセルＣ２は、標準セルＣ１にＹ方向において隣り合っている。ダイオードセルＣ２は、ダイオードとして機能する拡散領域を形成するための、拡散領域のパターンＤ１〜Ｄ８を有している。この拡散領域Ｄ１〜Ｄ８は上層のメタル配線で互いに接続されており、入力接続端子ＩＮを備えることによって、ダイオードセルＣ２は保護ダイオードとしての機能を実現する。拡散領域Ｄ１〜Ｄ４および拡散領域Ｄ５〜Ｄ８はそれぞれ、Ｙ方向の長さが同一に設定されている。またダイオードセルＣ２は、Ｙ方向に延びる複数のゲートパターンＧ４，Ｇ５，Ｇ６を有している。ゲートパターンＧ４，Ｇ５，Ｇ６はダミーパターンであり、また、Ｙ方向の長さは同一に設定されている。拡散領域Ｄ１〜Ｄ８は、ゲートパターンＧ４，Ｇ５，Ｇ６を含むゲートパターン同士の間にそれぞれ配置されている。

ここで、標準セルＣ１が有するゲートパターンＧ１，Ｇ２，Ｇ３とダイオードセルＣ２が有するゲートパターンＧ４，Ｇ５，Ｇ６とが対向している領域である終端部領域Ｒ１に注目する。ゲートパターンＧ１，Ｇ２，Ｇ３は、ダイオードセルＣ２とのセル境界近傍で終端しており、その各終端部ｅ１，ｅ２，ｅ３は、Ｙ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一（すなわち幅Ｌ１）である。ゲートパターンＧ４，Ｇ５，Ｇ６は、ゲートパターンＧ１，Ｇ２，Ｇ３の終端部ｅ１，ｅ２，ｅ３に対向するように配置された複数の対向終端部ｅｏ１，ｅｏ２，ｅｏ３を有している。この対向終端部ｅｏ１，ｅｏ２，ｅｏ３は、Ｙ方向において互いに同じ位置に配置されている。すなわち、標準セルＣ１が有するゲートパターンＧ１，Ｇ２，Ｇ３とダイオードセルＣ２が有するゲートパターンＧ４，Ｇ５，Ｇ６とが、Ｙ方向に同一の間隔で配置されることによって、ゲートパターンＧ１，Ｇ２，Ｇ３は形状規則性を持つので、光近接効果によるゲート長のばらつきを抑制することができる。

図２は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図２の構成は図１とほぼ同様であるが、ダイオードセルＣ２内のゲートパターン形状が少し異なっている。すなわち、Ｙ方向に延びるゲートパターンＧ４，Ｇ５，Ｇ６に加えて、Ｘ方向に延びる第２のゲートパターンとしてのゲートパターンＧ７が設けられており、ゲートパターンＧ７は、ダイオードセルＣ２内に格子型のゲートパターンが形成されるように、ゲートパターンＧ４，Ｇ５，Ｇ６とそれぞれ接続されている。このように、ゲートパターンを格子型にすることにより、ゲートパターンの最小面積を増やすことができ、ポリシリコンの製造過程で発生するパターン飛びを防ぐことが可能になる。

（第２の実施形態）
図３は第２の実施形態に係る半導体装置のレイアウトパターンの簡略図である。図３の構成は図１とほぼ同様であるが、ダイオードセルＣ２内のゲートパターン形状および拡散領域形状が少し異なっている。すなわち、図３では、ダイオードセルＣ２が有するゲートパターンＧ４，Ｇ５，Ｇ６は、標準セルＣ１が有するゲートパターンＧ１，Ｇ２，Ｇ３とＸ方向において同一ピッチで配置されており、それぞれが有する対向終端部ｅｏ１，ｅｏ２，ｅｏ３がＹ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一である。また、ゲートパターン同士の間に、拡散領域Ｄ１〜Ｄ５がＸ方向において同一ピッチで配置されており、その終端部のＹ方向における位置およびＸ方向の幅が互いに同一である。同様に、拡散領域Ｄ６〜Ｄ１０が、ゲートパターン同士の間に、Ｘ方向において同一ピッチで配置されており、その終端部のＹ方向における位置およびＸ方向の幅が互いに同一である。そして、拡散領域Ｄ１〜Ｄ１０は上層のメタル配線で互いに接続されており、入力接続端子ＩＮを備えることによって、ダイオードセルＣ２は保護ダイオードとしての機能を実現する。

本実施形態では、標準セルＣ１が有するゲートパターンＧ１，Ｇ２，Ｇ３とダイオードセルＣ２が有するゲートパターンＧ４，Ｇ５，Ｇ６とが対向している領域である終端部領域Ｒ１において、標準セルＣ１のゲートパターンＧ１，Ｇ２，Ｇ３の終端部ｅ１，ｅ２，ｅ３と、ダイオードセルＣ２のゲートパターンの対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、同じ形状規則性を持っているので、光近接効果によるゲート長のばらつきをさらに確実に抑制することができる。

図４は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図４の構成は図３とほぼ同様であるが、ダイオードセルＣ２内のゲートパターン形状が少し異なっている。すなわち、Ｙ方向に延びるゲートパターンＧ４，Ｇ５，Ｇ６に加えて、Ｘ方向に延びるゲートパターンＧ７が設けられており、ゲートパターンＧ７は、ダイオードセルＣ２内に格子型のゲートパターンが形成されるように、ゲートパターンＧ４，Ｇ５，Ｇ６とそれぞれ接続されている。このように、ゲートパターンを格子型にすることにより、ゲートパターンの最小面積を増やすことができ、ポリシリコンの製造過程で発生するパターン飛びを防ぐことが可能である。

本実施形態のように、各セル単位でゲートパターン形状と配置間隔を同一に設定することで、光近接効果によるゲートパターンの変動量を予め予測することができ、標準セルの状態でＯＰＣによる補正を掛けておくことができる。そのためセル配置後のＯＰＣによる補正が不要となる。

（第３の実施形態）
図５は第３の実施形態に係る半導体装置のレイアウトパターンの簡略図である。図５の構成は図１とほぼ同様であるが、ダイオードセルＣ２内の拡散領域形状が少し異なっている。すなわち、図５では、図１の拡散領域Ｄ１〜Ｄ４が互いに接続された形の、ゲートパターンＧ４，Ｇ５，Ｇ６を挟んだ連続した拡散領域Ｄ１１が形成されている。同様に、図１の拡散領域Ｄ５〜Ｄ８が互いに接続された形の、ゲートパターンＧ４，Ｇ５，Ｇ６を挟んだ連続した拡散領域Ｄ１２が形成されている。拡散領域Ｄ１１，Ｄ１２に挟まれたゲートパターンＧ４，Ｇ５，Ｇ６はトランジスタのゲートとして機能する。そして、ゲートＧ４，Ｇ５，Ｇ６上に配置されるコンタクトと拡散領域Ｄ１１，Ｄ１２上に配置されるコンタクトとを上層のメタル配線で接続して同一ノードとし、入力接続端子ＩＮを設けることによって、ダイオードセルＣ２は保護ダイオードとしての機能を実現する。

図５の構成では、図１の構成と同様の効果が得られる。加えて、ダイオードセルＣ２の拡散領域Ｄ１１，Ｄ１２は連続した拡散領域であるため、製造上の形成を容易に行うことができ、拡散領域が小さいことによるコンタクトの踏み外しを防止することができる。また、拡散領域の面積が大きくなることによって、ダイオードの接合容量を増大することができる。さらに、ダイオードセルＣ２は、Ｘ方向に同じサイズのセルサイズでダイオードの接合容量を複数種類設けることが可能になり、無駄なダイオードの接合容量の増大を防ぐことができる。

図６は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図６の構成は、図２の構成において、拡散領域Ｄ１〜Ｄ４に代えて、連続した拡散領域Ｄ１１を形成し、拡散領域Ｄ５〜Ｄ８に代えて、連続した拡散領域Ｄ１２を形成したものである。これにより、図２の構成と同様の効果に加えて、上述の図５と同様の効果が得られる。

図７は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図７の構成は、図３の構成において、拡散領域Ｄ１〜Ｄ５に代えて、連続した拡散領域Ｄ１１を形成し、拡散領域Ｄ６〜Ｄ１０に代えて、連続した拡散領域Ｄ１２を形成したものである。これにより、図３の構成と同様の効果に加えて、上述の図５と同様の効果が得られる。

図８は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図８の構成は、図４の構成において、拡散領域Ｄ１〜Ｄ５に代えて、連続した拡散領域Ｄ１１を形成し、拡散領域Ｄ６〜Ｄ１０に代えて、連続した拡散領域Ｄ１２を形成したものである。これにより、図４の構成と同様の効果に加えて、上述の図５と同様の効果が得られる。

（第４の実施形態）
図９は第４の実施形態に係る半導体装置のレイアウトパターンの簡略図である。図９の構成は、図７とほぼ同様であり、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とに関して同じ形状規則性が保たれている。ただし、ダイオードＣ２の内部構成が、図７とは異なっている。

図９において、ダイオードセルＣ２は、ダミーパターンであるゲートパターンＧ８を有している。ゲートパターンＧ８は、Ｘ方向に延びるパターン本体８ａと、パターン本体８ａからＹ方向において標準セルＣ１に向けて突出した複数の突出部８ｂとを備えている。そして、この突出部８ｂが対向終端部ｅｏ１，ｅｏ２，ｅｏ３を構成している。すなわち、ゲートパターンＧ８はいわゆる冠型あるいはくし形の形状を有している。そして、領域Ｒ２では、拡散領域Ｄ１１，Ｄ１２上に配置されるコンタクトが上層のメタル配線で接続され、入力接続端子ＩＮを設けることによって、ダイオードセルＣ２は保護ダイオードとしての機能を実現している。

図９の構成によると、ダミーパターンであるゲートパターンＧ８を配置することによって、標準セルＣ１とダイオードセルＣ２のセル境界における終端部領域Ｒ１において、対向するゲートパターンに関して同じ形状規則性が保たれている。したがって、光近接効果によるゲート長のばらつきを確実に抑制することができる。

図１０〜図１３は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図１０では、ダイオードセルＣ２において、ゲートパターンＧ８と拡散領域Ｄ１１とをオーバーラップさせ、ダイオード面積を確保している。図１１では、ダイオードセルＣ２において、コンタクトを囲うように、ゲートパターンを形成している。図１２では、ダイオードセルＣ２において、２つの対向終端部ｅｏ２，ｅｏ３を有するダミーパターンであるゲートパターンＧ９が形成されている。図１３では、ダイオードセルＣ２において、ゲートパターンＧ４を他のゲートパターンと接続してゲートパターン面積を確保している。

本発明に係る半導体装置では、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制できるため、標準セル配置後にＯＰＣの再補正を行う必要がなくなり、開発工数を短縮することができる。このため例えば、各種電子機器に搭載される半導体集積回路等に有用である。

Ｃ１標準セル
Ｃ２ダイオードセル
Ｇ１，Ｇ２，Ｇ３ゲートパターン
Ｇ４，Ｇ５，Ｇ６ゲートパターン
Ｇ７ゲートパターン（第２のゲートパターン）
Ｇ８，Ｇ９ダミーパターン
８ａパターン本体
８ｂ突出部
ｅ１，ｅ２，ｅ３終端部
ｅｏ１，ｅｏ２，ｅｏ３対向終端部
Ｄ１〜Ｄ１２拡散層

Claims

第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、標準セルと、
前記標準セルに、前記第１の方向において隣り合うダイオードセルとを備え、
前記標準セルが有する前記各ゲートパターンは、前記ダイオードセルとの間のセル境界近傍で終端しており、各終端部が、前記第１方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
前記ダイオードセルは、
ダイオードとして機能する少なくとも１つの拡散層と、
前記セル境界近傍において、前記標準セルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部とを備えている
ことを特徴とする半導体装置。
請求項１において、
前記ダイオードセルは、
前記第１の方向に延びており、かつ、前記複数の対向終端部をそれぞれ有する複数のゲートパターンを備えている
ことを特徴とする半導体装置。
請求項２において、
前記ダイオードセルは、
前記第２の方向に延びており、かつ、当該ダイオードセル内に格子型のゲートパターンが形成されるように、前記複数のゲートパターンとそれぞれ接続された第２のゲートパターンを備えている
ことを特徴とする半導体装置。
請求項２において、
前記ダイオードセルが有する前記複数のゲートパターンは、
前記標準セルが有する前記各ゲートパターンと前記第２の方向において同一ピッチで配置されており、前記複数の対向終端部が前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一である
ことを特徴とする半導体装置。
請求項４において、
前記ダイオードセルが有する拡散層は、
前記複数のゲートパターン同士の間に、前記第２の方向において同一ピッチで配置されており、かつ、前記第２の方向における幅が互いに同一である
ことを特徴とする半導体装置。
請求項１〜５のうちいずれか１項において、
前記ダイオードセルが有するゲートパターンは、ダミーパターンである
ことを特徴とする半導体装置。
請求項２において、
前記ダイオードセルは、前記複数のゲートパターンのうちの少なくとも１つを挟むように、前記拡散層が配置されており、この前記拡散層に挟まれたゲートパターンが、トランジスタのゲートとして機能する
ことを特徴とする半導体装置。
請求項１において、
前記ダイオードセルは、
前記複数の対向終端部のうち少なくとも一部を構成するダミーパターンを備え、
前記ダミーパターンは、前記第２の方向に延びるパターン本体と、前記パターン本体から前記第１の方向において前記標準セルに向けて突出した２個以上の突出部とを備えたものであり、
前記各突出部が、前記対向終端部を構成している
ことを特徴とする半導体装置。