JP2006059845A - 半導体装置の製造方法及びフォトマスク - Google Patents

Abstract

【課題】 金属配線層を形成する際に、半導体装置に対するプラズマダメージを抑制することが可能な半導体装置の製造方法、及びフォトマスクを提供する。
【解決手段】 フォトマスクＭは、金属配線２０ｂ，２０ｃをそれぞれ形成するための遮光パターン（金属配線遮光部）３０ｂ，３０ｃと、放電パターン２１を形成するための遮光パターン（放電パターン遮光部）３１とを備えている。放電パターン遮光部３１は、金属配線遮光部３０ｃの近傍に備えられており、金属配線遮光部３０ｃに向かって突出する山型の凸部３１ａを有している。ここで、金属配線遮光部３０ｃと凸部３１ａの頂点との間隔Ｄ０は、フォトマスクＭによってパターニングされるレジスト膜Ｒにおいて、金属配線形成部４０ｃと、凸部４１ａの頂点との間隔Ｄ１が最小加工間隔Ｅ１より小さくなるように設定されている。
【選択図】 図５

Description

本発明は、金属配線層をプラズマエッチングによって形成する半導体装置の製造方法に関し、さらに、前記金属配線層を形成するためのフォトマスクに関する。

半導体装置の製造プロセスにおいて、金属配線層を形成するためのプラズマエッチングの際に、金属配線層にチャージされた電荷が、トランジスタのゲート電極に至り、ゲート電極の下に位置するゲート絶縁膜にダメージを与えることがある。このようなプラズマダメージを回避するため、下記特許文献１においては、ゲート電極に接続される金属配線の近傍に、チャージされた電荷を半導体基板に逃がすことが可能な放電パターンを備え、エッチングが進行して金属配線と放電パターンとが完全に分離するまでの間、金属配線にチャージされる電子を半導体基板に逃がすようにしている。

特開２０００−１８３０４３号公報

ここで、前記放電パターンの配置を、前記金属配線に近づければ近づけるほど、両者が分離するまでの期間を長くすることが可能となる。これにより、金属配線にチャージされる電荷をより多く放電することが可能となり、トランジスタに対するプラズマダメージを抑制することができる。

しかしながら、金属配線と放電パターンとの間隔を単純に狭めただけでは、両者の分離が不完全となったり、残すべき金属配線等が過剰に食刻されたりし、製造歩留りを低下させてしまうため、形成可能な最小ギャップ（最小加工間隔）等を定めたルールに則って配置する必要がある。このため、放電パターンを備えることによるプラズマダメージの抑制には限界があった。

本発明は上記問題を鑑みてなされたものであり、その目的は、金属配線層を形成する際に、半導体装置に対するプラズマダメージを抑制することが可能な半導体装置の製造方法、及びフォトマスクを提供することにある。

本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、当該半導体装置の回路動作に使用される金属配線と、前記絶縁膜上で、前記金属配線の近傍に備えられ、前記金属配線を形成する際に前記金属配線にチャージされる電荷を、前記半導体基板に放出可能な放電パターンとを備えた半導体装置の製造方法であって、前記絶縁膜上に、金属膜を成膜する工程と、前記金属膜上に、レジスト膜を成膜する工程と、前記レジスト膜を、フォトマスクに基づいてパターニングし、前記金属配線を形成するための金属配線形成部と、前記放電パターンを形成するための放電パターン形成部とを形成する工程と、前記パターニングされたレジスト膜をマスクとして前記金属膜をプラズマエッチングし、前記金属配線と前記放電パターンとを形成する工程とを備え、前記放電パターン形成部は、前記金属配線形成部に向かって突出する山型の凸部を有し、前記凸部は、前記金属配線形成部との間隔が前記半導体装置の製造に適用可能な最小加工間隔未満となるように形成されることを特徴とする。

これによれば、レジスト膜をパターニングして形成された放電パターン形成部が、同じくレジスト膜をパターニングして形成された金属配線形成部に向かって突出する山型の凸部を有し、この凸部は、金属配線形成部との間隔が最小加工間隔未満となるように備えられている。このため、パターニングされたレジスト膜をマスクとして金属膜をプラズマエッチングする工程において、金属配線と放電パターンとが分離するまでの時間を長くすることが可能となり、半導体装置に対するプラズマダメージを抑制することが可能となる。一方、放電パターンに形成される山型の凸部は、エッチングの進行に伴って湾曲し、これによって金属配線と放電パターンとの間隔が広がるため、凸部を金属配線に近づけたことに起因する製造歩留りの低下を抑制することが可能となる。

この半導体装置の製造方法において、前記放電パターン形成部は、それぞれ異なる方向に突出する複数の前記凸部を備えていることが望ましい。

これによれば、各凸部の突出方向に存在する複数の金属配線にチャージされる電荷を、１つの放電パターンによって放出することが可能となるため、形成すべき放電パターンの数を少なくすることが可能となる。この結果、放電パターンの形成に要するスペースを低減することが可能となる。

さらに、これによれば、放電パターンのレイアウトを決定する際に、放電パターンの向き（凸部の突出方向）を考慮する必要がなくなり、半導体装置のレイアウト設計が容易になる。

本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、当該半導体装置の回路動作に使用される金属配線と、前記絶縁膜上で、前記金属配線の近傍に備えられ、前記金属配線を形成する際に前記金属配線にチャージされる電荷を、前記半導体基板に放出可能な放電パターンとを備えた半導体装置の製造方法であって、前記絶縁膜上に、金属膜を成膜する工程と、前記金属膜上に、レジスト膜を成膜する工程と、前記レジスト膜を、フォトマスクに基づいてパターニングし、前記金属配線を形成するための金属配線形成部と、前記放電パターンを形成するための放電パターン形成部とを形成する工程と、前記パターニングされたレジスト膜をマスクとして、前記金属膜をプラズマエッチングし、前記金属配線と前記放電パターンとを形成する工程とを備え、前記金属配線形成部は、前記放電パターン形成部に向かって突出する山型の凸部を有し、前記凸部は、前記放電パターン形成部との間隔が前記半導体装置の製造に適用可能な最小加工間隔未満となるように形成されることを特徴とする。

これによれば、レジスト膜をパターニングして形成された金属配線形成部が、同じくレジスト膜をパターニングして形成された放電パターン形成部に向かって突出する山型の凸部を有し、この凸部は、放電パターン形成部との間隔が最小加工間隔未満となるように備えられている。このため、パターニングされたレジスト膜をマスクとして金属膜をプラズマエッチングする工程において、金属配線と放電パターンとが分離するまでの時間を長くすることが可能となり、半導体装置に対するプラズマダメージを抑制することが可能となる。一方、金属配線に形成される山型の凸部は、エッチングの進行に伴って湾曲し、これによって金属配線と放電パターンとの間隔が広がるため、凸部を金属配線に近づけたことに起因する製造歩留りの低下を抑制することが可能となる。

この半導体装置の製造方法において、前記金属配線は、前記半導体基板上に形成されたトランジスタのゲート電極に接続されていることが望ましい。

これによれば、ゲート電極に接続された金属配線にチャージされた電荷を、前記放電パターンを介して放出することが可能となるため、ゲート絶縁膜がプラズマダメージによって破壊、劣化するのを抑制することが可能となる。

本発明のフォトマスクは、先に記載の半導体装置の製造方法に用いられるフォトマスクであって、前記レジスト膜に形成する前記金属配線形成部及び前記放電パターン形成部のいずれか一方が、他方に向かって突出する山型の凸部を備え、前記凸部と前記他方との間隔が前記半導体装置の製造に適用可能な最小加工間隔未満となるように前記レジスト膜をパターニングすることを特徴とする。

これによれば、当該フォトマスクに基づいてパターニングされたレジスト膜をマスクとして、金属膜をプラズマエッチングする工程において、金属配線と放電パターンとが分離するまでの時間を長くすることが可能となり、半導体装置に対するプラズマダメージを抑制することが可能となる。一方、山型の凸部は、エッチングの進行に伴って湾曲し、これによって金属配線と放電パターンとの間隔が広がるため、凸部を金属配線に近づけたことに起因する製造歩留りの低下を抑制することが可能となる。

以下、本発明の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態の半導体装置を金属配線層上から見た平面図であり、図２は、そのＡ−Ｃ断面図である。

図２に示すように、本実施形態の半導体装置１０は、ｐ型シリコン基板からなる半導体基板１１を備えており、半導体基板１１の素子分離部１２で囲まれた素子領域１３には、トランジスタＴＲが形成されている。具体的には、素子領域１３に、ソース／ドレイン領域を構成するｎ＋不純物拡散層１４，１５が形成されており、素子領域１３上には、ゲート絶縁膜１６を挟んで、ゲート電極１７が形成されている。

半導体基板１１及びゲート電極１７の上面には、絶縁膜１８が堆積しており、絶縁膜１８の上面には、金属配線層２０が形成されている。

ｎ＋不純物拡散層１４は、絶縁膜１８を貫通するコンタクト１９ａを介して金属配線層２０の金属配線２０ａに接続され、ｎ＋不純物拡散層１５は、コンタクト１９ｂを介して金属配線層２０の金属配線２０ｂに接続されている。また、図１に示すように、ゲート電極１７は、コンタクト１９ｃを介して金属配線２０ｃに接続されており、金属配線２０ｃを介して、トランジスタの動作を制御する制御電圧が印加される。

ゲート電極１７に接続された金属配線２０ｃの近傍には、金属配線２０ｃに向かって突出する凸部２１ａを備えた放電パターン２１が形成されている。放電パターン２１は、コンタクト１９ｄを介して半導体基板１１に形成されたｎ＋不純物拡散層２２に接続されている。前述したように、半導体基板１１はｐ型シリコン基板であるため、ｎ＋不純物拡散層２２と半導体基板１１とは、ｐｎ接合ダイオードを構成し、放電パターン２１にチャージされた電子を半導体基板１１に放出することが可能になっている。

次に、金属配線層２０の製造方法について、図面を参照して説明する。図３（ａ）〜（ｃ）、及び図４（ａ），（ｂ）は、金属配線層２０の製造工程を示す断面図であり、図１のＢ−Ｃ断面を示している。

まず、図３（ａ）に示すように、絶縁膜１８にコンタクト１９ｄを形成した状態から、図３（ｂ）に示すように、絶縁膜１８上に金属膜ＡＬを成膜し、次いで、図３（ｃ）に示すように、金属膜ＡＬ上にレジスト膜Ｒを成膜する。

次に、図４（ａ）に示すように、フォトマスクを用いたフォトリソグラフィ法によりレジスト膜Ｒをパターニングし、その後、図４（ｂ）に示すように、残ったレジスト膜Ｒをマスクとして、金属膜ＡＬをプラズマエッチングによってパターニングすることで、金属配線２０ｂ，２０ｃ及び放電パターン２１を含む金属配線層２０が形成される。その後、レジスト膜Ｒは除去されて、図２に示した状態になる。

図５は、レジスト膜Ｒ及び金属配線層２０のパターニングを説明する説明図であり、（ａ）は、レジスト膜Ｒのパターニングに用いられるフォトマスクの平面拡大図、（ｂ）は、フォトマスクによりパターニングされたレジスト膜Ｒの平面拡大図、（ｃ）は、レジスト膜Ｒをマスクとしてパターニングされた金属配線層２０の平面拡大図である。

フォトマスクＭには、金属配線２０ａ〜２０ｃや放電パターン２１等、金属配線層２０に形成される各種金属パターンに対応した遮光パターンが形成されている。具体的には、図５（ａ）に示すように、金属配線２０ｂ，２０ｃをそれぞれ形成するための遮光パターン（金属配線遮光部）３０ｂ，３０ｃと、放電パターン２１を形成するための遮光パターン（放電パターン遮光部）３１とを備えている。放電パターン遮光部３１は、金属配線遮光部３０ｃの近傍に備えられており、金属配線遮光部３０ｃに向かって突出する山型の凸部３１ａを有している。

フォトマスクＭを用いて、レジスト膜Ｒのパターニング（露光及び現像）を行うと、図５（ｂ）に示すように、フォトマスクＭの遮光パターンに応じたレジストパターンが形成される。具体的には、フォトマスクＭに形成された金属配線遮光部３０ｂ，３０ｃに対応して、金属配線形成部４０ｂ，４０ｃがそれぞれ形成され、凸部３１ａを有した放電パターン遮光部３１に対応して、凸部４１ａを有した放電パターン形成部４１が形成される。

ここで、フォトマスクＭにおける２つの金属配線遮光部３０ｂ，３０ｃの間隔Ｅ０は、レジスト膜Ｒにおける金属配線形成部４０ｂ，４０ｃの間隔が最小加工間隔Ｅ１となるように設定されており、また、フォトマスクＭにおける金属配線遮光部３０ｃと凸部３１ａの頂点との間隔Ｄ０は、レジスト膜Ｒにおける金属配線形成部４０ｃと、凸部４１ａの頂点との間隔Ｄ１が最小加工間隔Ｅ１より小さくなるように設定されている。

最小加工間隔Ｅ１とは、半導体装置の製造プロセスにおいて、金属配線層２０に含まれる金属パターンを、フォトマスクＭの遮光パターン通りに形成可能な最小間隔であり、金属配線２０ｂと金属配線２０ｃのように、隣接する２つの金属パターンにおいて、各々の対向する縁部が略平行である場合に適用される寸法値である。この場合に、金属パターン間の間隔が最小加工間隔Ｅ１より小さいと、各金属パターンのエッチングによる分離が不完全となったり、金属パターンが過剰に食刻されたりし、製造歩留りを低下させてしまう。

図５（ｂ）に示したようにパターニングされたレジスト膜Ｒをマスクとして、金属膜ＡＬのパターニング（プラズマエッチング）を行うと、図５（ｃ）に示すように、レジスト膜Ｒの形状に応じて、各金属パターン（金属配線２０ｂ，２０ｃ、放電パターン２１）が形成される。なお、金属パターンの角部等、尖形の部位は、エッチングによって食刻されやすい。このため、金属配線２０ｂ，２０ｃの間隔が、最小加工間隔Ｅ１から大きく変化しないのに対し、放電パターン２１の凸部２１ａの頂点がエッチングの進行に伴って湾曲するため、放電パターン２１と金属配線２０ｃとの間隔は、最小加工間隔Ｅ１を上回る。

ここで、プラズマエッチングによって金属配線層２０が形成されるまでの金属膜ＡＬの形状変化について詳述する。図６（ａ）〜（ｃ）、及び図７（ａ），（ｂ）は、プラズマエッチングによって金属配線層２０が形成される様子を示す断面図である。

図６（ａ）は、レジスト膜ＲをフォトマスクＭによってパターニングした状態を示す図であり、金属配線２０ｂ，２０ｃをそれぞれ形成するためのレジスト膜（金属配線形成部）４０ｂ，４０ｃと、放電パターン２１を形成するためのレジスト膜（放電パターン形成部）４１とが、金属膜ＡＬ上に形成されている。この状態では、２つの金属配線形成部４０ｂ，４０ｃは、最小加工間隔Ｅ１を隔てて備えられており、金属配線形成部４０ｃと放電パターン形成部４１とは、最小加工間隔Ｅ１より小さな間隔Ｄ１を隔てて備えられている。

この状態から、プラズマエッチングによって金属膜ＡＬの食刻を行うと、図６（ｂ）及び図６（ｃ）に示すように、各金属パターン間の分離が進行する。この段階では、各金属配線２０ｂ，２０ｃと放電パターン２１とは、金属膜ＡＬとして一体であるため、プラズマエッチングによりチャージされる電荷は、コンタクト１９ｄを経由して半導体基板１１に放電される。

また、略平行に配置される金属配線２０ｂと金属配線２０ｃとは、エッチングの進行状況に拘わらず、その間隔Ｅ１に大きな変化が見られない。一方、放電パターン２１は、エッチングの進行に従って凸部２１ａの頂点が食刻されるため、金属配線２０ｃとの間隔が徐々に大きくなっていく。

さらに、金属配線２０ｃと放電パターン２１との間隔は、金属配線２０ｂと金属配線２０ｃとの間隔に比べて狭いため、金属配線２０ｃと放電パターン２１との分離の進行が遅くなる。このため、図７（ａ）に示すように、金属配線２０ｂと金属配線２０ｃとが完全に分離した後も、金属配線２０ｃと放電パターン２１との間には、金属膜ＡＬが残った状態となり、この時点で金属配線２０ｃにチャージされる電荷をも、放電パターン２１を経由して半導体基板１１に逃がすことができる。

その後、さらにエッチングが進行すると、図７（ｂ）に示すように、金属配線２０ｃと放電パターン２１とが分離されるとともに、凸部２１ａの食刻も進行して、金属配線２０ｃと放電パターン２１との間隔は、最小加工間隔Ｅ１よりも大きくなる。

なお、放電パターン形成部４１の凸部４１ａの頂角や、凸部４１ａと金属配線形成部４０ｃとの間隔Ｄ１は、実験等により、エッチング後の金属配線２０ｃと凸部２１ａとの間隔が最小加工寸法を上回るか否か等を考慮して定めればよい。

以上説明したように、本実施形態の半導体装置によれば、以下の効果を得ることができる。

（１）本実施形態によれば、レジスト膜Ｒをパターニングして形成された放電パターン形成部４１が、同じくレジスト膜をパターニングして形成された金属配線形成部４０ｃに向かって突出する山型の凸部４１ａを有し、この凸部４１ａは、金属配線形成部４０ｃとの間隔Ｄ１が最小加工間隔Ｅ１未満となるように備えられている。このため、パターニングされたレジスト膜Ｒをマスクとして金属膜ＡＬをプラズマエッチングする工程において、金属配線２０ｃと放電パターン２１とが分離するまでの時間を長くすることが可能となり、金属配線２０ｃにチャージされる電子を、より多く半導体基板１１に放出することが可能となる。一方、放電パターン２１に形成される山型の凸部２１ａは、エッチングの進行に伴って湾曲し、これによって金属配線２０ｃと放電パターン２１との間隔が広がるため、凸部２１ａを金属配線２０ｃに近づけたことに起因する製造歩留りの低下を抑制することが可能となる。

（２）本実施形態によれば、トランジスタＴＲのゲート電極１７に接続された金属配線２０ｃにチャージされる電子を、放電パターン２１によって放出するため、ゲート絶縁膜１６がプラズマダメージによって破壊、劣化するのを抑制することが可能となる。

（変形例）
なお、本発明の実施形態は、以下のように変更してもよい。

・前記実施形態において、放電パターン遮光部３１が備える山型の凸部３１ａの数、即ち、放電パターン形成部４１が備える山型の凸部４１ａの数は１つに限られず、複数であってもよい。この場合、同一の方向に突出する複数の凸部３１ａ（４１ａ）を備えて、より効果的に放電するようにしてもよいし、異なる方向に突出する複数の凸部３１ａ（４１ａ）を備えるようにしてもよい。

図８（ａ）に示すように、フォトマスクＭの放電パターン遮光部３１に、それぞれ±Ｘ方向の２方向に突出する２つの凸部３１ａを備えるようにすれば、放電パターン２１の両側（±Ｘ方向）に金属配線が配置される場合に、双方の金属配線にチャージされる電荷を１つの放電パターン２１で放電することが可能となり、放電パターンの形成に要するスペースを低減することが可能となる。

また、図８（ｂ），（ｃ）に示すように、さらに、異なる方向に突出する凸部３１ａの数を増やせば、より多くの金属配線の放電を行うことが可能となるうえ、マスク設計（金属配線層２０のレイアウト設計）をする際、凸部３１ａの向きを考慮せずにすむようになる。例えば、金属配線が９０°刻みの傾きでレイアウトされる場合には、図８（ｂ）に示すように、放電パターン遮光部３１を略正方形として、±Ｘ，±Ｙの４方向に突出する４つの凸部３１ａを備えるようにすれば、凸部３１ａの向きを考慮することなく、凸部３１ａを金属配線遮光部に向かって突出させることが可能となり、金属配線が４５°刻みの傾きでレイアウトされる場合には、図８（ｃ）に示すように、放電パターン遮光部３１を略正八角形として、それぞれ８方向に突出する８つの凸部３１ａを備えればよい。

・前記実施形態では、金属配線２０ｃに向かって突出する凸部２１ａを備えた放電パターン２１を備えているが、金属配線２０ｃに、放電パターン２１に向かって突出する凸部を備えるようにしても、同様の効果を得ることができる。

・前記実施形態では、ゲート電極１７に接続された金属配線２０ｃの近傍に、放電パターン２１を備えることにより、ゲート絶縁膜１６に対するプラズマダメージを抑制するようにしているが、放電パターン２１を近傍に備える金属パターンは、ゲート電極１７に接続された金属配線２０ｃに限定されない。例えば、他の金属パターンの近傍に放電パターン２１を備えることにより、プラズマチャージに起因する当該金属パターンの欠損等を抑制することができる。

・前記実施形態では、レジスト膜Ｒを残す領域に遮光パターンが形成されたポジ型のフォトマスクを用いているが、ネガ型のフォトマスクを用いてもよい。

・前記実施形態では、半導体基板１１とｎ＋不純物拡散層２２とで構成されるｐｎ接合ダイオードを介して、チャージされる電荷を半導体基板１１に放出するようにしているが、電荷を半導体基板１１に放出可能な構成であればよく、ｐｎ接合ダイオードに限定されるものではない。

・半導体基板１１としては、ｐ型シリコン基板に限定されず、ｎ型シリコン基板にも適用可能である。

本実施形態の半導体装置を金属配線層上から見た平面図。 図１のＡ−Ｃ断面図。 （ａ）〜（ｃ）は、金属配線層の製造工程を示す断面図。 （ａ），（ｂ）は、金属配線層の製造工程を示す断面図。 レジスト膜及び金属配線層のパターニングを説明する説明図であり、（ａ）は、レジスト膜のパターニングに用いられるフォトマスクの平面拡大図、（ｂ）は、フォトマスクによりパターニングされたレジスト膜の平面拡大図、（ｃ）は、レジスト膜をマスクとしてパターニングされた金属配線層の平面拡大図。 （ａ）〜（ｃ）は、プラズマエッチングによって金属配線層が形成される様子を示す断面図。 （ａ），（ｂ）は、プラズマエッチングによって金属配線層が形成される様子を示す断面図。 （ａ）〜（ｃ）は、変形例に係る放電パターン遮光部を示す平面図。

符号の説明

１０…半導体装置、１１…半導体基板、１２…素子分離部、１３…素子領域、１４，１５…ｎ＋不純物拡散層、１６…ゲート絶縁膜、１７…ゲート電極、１８…絶縁膜、１９ａ〜１９ｄ…コンタクト、２０…金属配線層、２０ａ〜２０ｃ…金属配線、２１…放電パターン、２１ａ…凸部、２２…ｎ＋不純物拡散層、３０ｂ，３０ｃ…金属配線遮光部、３１…放電パターン遮光部、３１ａ…凸部、４０ｂ，４０ｃ…レジスト膜（金属配線形成部）、４１…レジスト膜（放電パターン形成部）、４１ａ…凸部、ＡＬ…金属膜、Ｍ…フォトマスク、Ｒ…レジスト膜、ＴＲ…トランジスタ。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に形成された絶縁膜と、
   前記絶縁膜上に形成され、当該半導体装置の回路動作に使用される金属配線と、
   前記絶縁膜上で、前記金属配線の近傍に備えられ、前記金属配線を形成する際に前記金属配線にチャージされる電荷を、前記半導体基板に放出可能な放電パターンと、
   を備えた半導体装置の製造方法であって、
   前記絶縁膜上に、金属膜を成膜する工程と、
   前記金属膜上に、レジスト膜を成膜する工程と、
   前記レジスト膜を、フォトマスクに基づいてパターニングし、前記金属配線を形成するための金属配線形成部と、前記放電パターンを形成するための放電パターン形成部とを形成する工程と、
   前記パターニングされたレジスト膜をマスクとして前記金属膜をプラズマエッチングし、前記金属配線と前記放電パターンとを形成する工程と、
   を備え、前記放電パターン形成部は、前記金属配線形成部に向かって突出する山型の凸部を有し、前記凸部は、前記金属配線形成部との間隔が前記半導体装置の製造に適用可能な最小加工間隔未満となるように形成されることを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、前記放電パターン形成部は、それぞれ異なる方向に突出する複数の前記凸部を備えていることを特徴とする半導体装置の製造方法。
3. 半導体基板と、
   前記半導体基板上に形成された絶縁膜と、
   前記絶縁膜上に形成され、当該半導体装置の回路動作に使用される金属配線と、
   前記絶縁膜上で、前記金属配線の近傍に備えられ、前記金属配線を形成する際に前記金属配線にチャージされる電荷を、前記半導体基板に放出可能な放電パターンと、
   を備えた半導体装置の製造方法であって、
   前記絶縁膜上に、金属膜を成膜する工程と、
   前記金属膜上に、レジスト膜を成膜する工程と、
   前記レジスト膜を、フォトマスクに基づいてパターニングし、前記金属配線を形成するための金属配線形成部と、前記放電パターンを形成するための放電パターン形成部とを形成する工程と、
   前記パターニングされたレジスト膜をマスクとして、前記金属膜をプラズマエッチングし、前記金属配線と前記放電パターンとを形成する工程と、
   を備え、前記金属配線形成部は、前記放電パターン形成部に向かって突出する山型の凸部を有し、前記凸部は、前記放電パターン形成部との間隔が前記半導体装置の製造に適用可能な最小加工間隔未満となるように形成されることを特徴とする半導体装置の製造方法。
4. 請求項１〜３のいずれか１項に記載の半導体装置の製造方法であって、前記金属配線は、前記半導体基板上に形成されたトランジスタのゲート電極に接続されていることを特徴とする半導体装置の製造方法。
5. 請求項１〜４のいずれか１項に記載の半導体装置の製造方法に用いられるフォトマスクであって、前記レジスト膜に形成する前記金属配線形成部及び前記放電パターン形成部のいずれか一方が、他方に向かって突出する山型の凸部を備え、前記凸部と前記他方との間隔が前記半導体装置の製造に適用可能な最小加工間隔未満となるように前記レジスト膜をパターニングすることを特徴とするフォトマスク。
   

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