WO2011145240A1 - 半導体装置 - Google Patents

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WO2011145240A1
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diode
semiconductor device
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池上智朗
中西和幸
田丸雅規
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パナソニック株式会社
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Definitions

  • the present invention relates to a layout of a semiconductor device, and particularly relates to a technique effective for suppressing the optical proximity effect.
  • a semiconductor substrate is generally obtained by repeating a photolithography process including resist coating, exposure, and development, an etching process for patterning elements using a resist mask, and a resist removing process. An integrated circuit is formed thereon. If the pattern dimension is less than the exposure wavelength during exposure in the photolithography process, an error between the design layout dimension and the pattern dimension on the semiconductor substrate increases due to the optical proximity effect due to the influence of diffracted light.
  • the gate length of a transistor is an important factor that determines its performance. For this reason, when the gate dimension shifts in the manufacturing process, the operation performance of the semiconductor integrated circuit is greatly affected.
  • OPC Optical / Proximity / effect / Correction
  • a protection diode is used for antenna rule countermeasures.
  • a gate is not usually arranged in a diode cell, there is no definition of gate length or gate interval. For this reason, a gate dimension cannot be limited.
  • the diode cell protects the transistor from the phenomenon called ESD (Electro-Static-Discharge) caused by the charge of the metal wiring connected to the gate of the transistor or the gate by plasma irradiation, called the antenna effect. This is a cell that constitutes a diode for the purpose.
  • ESD Electro-Static-Discharge
  • FIG. 14 is an example of a layout pattern of a semiconductor device in which conventional diode cells are arranged.
  • gate patterns G1, G2, and G3 are arranged in the standard cell C1
  • the diode cell C2 includes a first diode A1 and a second diode A2 that are connected in series in the forward direction.
  • a contact for connecting the diffusion region and the upper metal wiring and an input connection terminal IN arranged on the upper metal wiring are provided.
  • the diode cell C2 functions as a bypass path for the charge current path passing through the gate oxide film of the MOS transistor, and functions as a protection diode cell for antenna rule countermeasures.
  • the end portions of the gate patterns G1, G2, and G3 do not have shape regularity, resulting in variations in gate length due to the optical proximity effect.
  • An object of the present invention is to provide a layout capable of reliably suppressing variations in gate length due to the optical proximity effect in a standard cell adjacent to a diode cell in a semiconductor device having a diode cell.
  • a semiconductor device in one embodiment, includes: A standard cell having three or more gate patterns extending in a first direction and arranged at the same pitch in a second direction orthogonal to the first direction;
  • the standard cell includes a diode cell adjacent in the first direction,
  • Each of the gate patterns of the standard cell is terminated in the vicinity of a cell boundary with the diode cell, each termination is located at the same position in the first direction, and the second direction
  • the widths of The diode cell is At least one diffusion layer functioning as a diode; In the vicinity of the cell boundary, there are provided a plurality of opposing terminal portions made of gate patterns arranged to face the terminal portions of the gate patterns of the standard cell.
  • the standard cell has three or more gate patterns arranged at the same pitch, and the diode cell is adjacent to the standard cell in the first direction.
  • the terminal portion in the vicinity of the cell boundary of the gate pattern of the standard cell has the same position in the first direction and the width in the second direction.
  • the diode cell is arranged in the vicinity of the cell boundary so as to face the terminal portion of each gate pattern included in the standard cell. It has a termination.
  • the variation in gate length due to the optical proximity effect can be reliably suppressed for the standard cell adjacent to the diode cell.
  • FIG. 1 is a simplified diagram of a layout pattern of a semiconductor device according to a first embodiment.
  • FIG. 6 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the first embodiment. 6 is a simplified diagram of a layout pattern of a semiconductor device according to a second embodiment.
  • FIG. It is a simplification figure of the layout pattern of the semiconductor device concerning the modification of a 2nd embodiment. It is a simplification figure of the layout pattern of the semiconductor device concerning a 3rd embodiment. It is a simplification figure of the layout pattern of the semiconductor device which concerns on the modification of 3rd Embodiment. It is a simplification figure of the layout pattern of the semiconductor device which concerns on the modification of 3rd Embodiment.
  • FIG. 1 is a simplified diagram of a layout pattern of a semiconductor device according to the first embodiment.
  • FIG. 1 shows a layout of a gate pattern, a diffusion region, a contact and a metal wiring, and a cell boundary is shown by a solid line (the same applies to other drawings).
  • the gate pattern refers to a pattern formed in a layer used for a gate electrode of a transistor, and is manufactured using a material such as polysilicon.
  • the transistor includes a gate pattern and a diffusion region, and a portion sandwiched between the diffusion regions of the gate pattern functions as the gate of the transistor. As shown in FIG.
  • the standard cell C1 extends in the Y direction (the vertical direction in the figure) as the first direction, and has the same pitch in the X direction (the horizontal direction in the figure) as the second direction.
  • the gate patterns G1, G2, and G3 are arranged.
  • the widths of the gate patterns G1, G2, and G3 are L1, and the interval is S1, and the gate pattern G2 forms a transistor T1.
  • the width L1 and the interval S1 of the gate patterns G1, G2, G3 are usually set to the minimum dimensions.
  • For the standard cell C1 only the layout of the gate pattern and the diffusion region is shown, and the contact and the metal wiring are omitted (the same applies to other drawings).
  • the diode cell C2 is adjacent to the standard cell C1 in the Y direction.
  • the diode cell C2 has diffusion region patterns D1 to D8 for forming a diffusion region functioning as a diode.
  • the diffusion regions D1 to D8 are connected to each other by an upper layer metal wiring, and the diode cell C2 realizes a function as a protection diode by including the input connection terminal IN.
  • the diffusion regions D1 to D4 and the diffusion regions D5 to D8 are set to have the same length in the Y direction.
  • the diode cell C2 has a plurality of gate patterns G4, G5, G6 extending in the Y direction.
  • the gate patterns G4, G5, and G6 are dummy patterns, and the lengths in the Y direction are set to be the same.
  • the diffusion regions D1 to D8 are respectively disposed between the gate patterns including the gate patterns G4, G5, and G6.
  • the termination region R1 which is a region where the gate patterns G1, G2, and G3 of the standard cell C1 and the gate patterns G4, G5, and G6 of the diode cell C2 face each other.
  • the gate patterns G1, G2, and G3 are terminated in the vicinity of the cell boundary with the diode cell C2, and the end portions e1, e2, and e3 are at the same position in the Y direction and have a width in the X direction. They are the same (that is, the width L1).
  • the gate patterns G4, G5, and G6 have a plurality of opposed terminal portions eo1, eo2, and eo3 that are arranged to face the terminal portions e1, e2, and e3 of the gate patterns G1, G2, and G3.
  • the opposed terminal portions eo1, eo2, eo3 are arranged at the same position in the Y direction. That is, the gate patterns G1, G2, G3 included in the standard cell C1 and the gate patterns G4, G5, G6 included in the diode cell C2 are arranged at the same interval in the Y direction. Since it has shape regularity, variation in gate length due to the optical proximity effect can be suppressed.
  • FIG. 2 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the present embodiment.
  • the configuration of FIG. 2 is almost the same as that of FIG. 1, but the gate pattern shape in the diode cell C2 is slightly different. That is, in addition to the gate patterns G4, G5, and G6 extending in the Y direction, a gate pattern G7 as a second gate pattern extending in the X direction is provided.
  • the gate pattern G7 is a lattice type in the diode cell C2.
  • the gate patterns G4, G5, and G6 are connected to form a gate pattern, respectively.
  • FIG. 3 is a simplified diagram of the layout pattern of the semiconductor device according to the second embodiment.
  • the configuration of FIG. 3 is almost the same as that of FIG. 1, but the gate pattern shape and diffusion region shape in the diode cell C2 are slightly different. That is, in FIG. 3, the gate patterns G4, G5, and G6 included in the diode cell C2 are arranged at the same pitch in the X direction as the gate patterns G1, G2, and G3 included in the standard cell C1, and each of the opposing termination portions eo1, eo2, and eo3 are in the same position in the Y direction, and the width in the X direction is the same.
  • the diffusion regions D1 to D5 are arranged at the same pitch in the X direction between the gate patterns, and the position of the terminal portion in the Y direction and the width in the X direction are the same.
  • the diffusion regions D6 to D10 are arranged at the same pitch in the X direction between the gate patterns, and the positions of the terminal portions in the Y direction and the widths in the X direction are the same.
  • the diffusion regions D1 to D10 are connected to each other by an upper layer metal wiring, and the diode cell C2 realizes a function as a protection diode by including the input connection terminal IN.
  • the gate of the standard cell C1 in the termination region R1 which is a region where the gate patterns G1, G2, and G3 of the standard cell C1 and the gate patterns G4, G5, and G6 of the diode cell C2 face each other. Since the end portions e1, e2, e3 of the patterns G1, G2, G3 and the opposite end portions eo1, eo2, eo3 of the gate pattern of the diode cell C2 have the same shape regularity, the gate length due to the optical proximity effect Can be more reliably suppressed.
  • FIG. 4 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the present embodiment.
  • the configuration of FIG. 4 is almost the same as that of FIG. 3, but the gate pattern shape in the diode cell C2 is slightly different. That is, in addition to the gate patterns G4, G5, G6 extending in the Y direction, a gate pattern G7 extending in the X direction is provided, and the gate pattern G7 is formed so that a lattice-type gate pattern is formed in the diode cell C2.
  • G4 gate pattern extending in the Y direction
  • the gate pattern G7 is formed so that a lattice-type gate pattern is formed in the diode cell C2.
  • G4 and G6 are connected to gate patterns G4, G5 and G6, respectively.
  • the gate pattern variation due to the optical proximity effect can be predicted in advance, and correction by OPC in the standard cell state Can be hung. Therefore, correction by OPC after cell placement is not necessary.
  • FIG. 5 is a simplified diagram of the layout pattern of the semiconductor device according to the third embodiment.
  • the configuration of FIG. 5 is substantially the same as that of FIG. 1, but the shape of the diffusion region in the diode cell C2 is slightly different. That is, in FIG. 5, a continuous diffusion region D11 is formed with the gate patterns G4, G5, G6 sandwiched between the diffusion regions D1 to D4 of FIG. Similarly, a continuous diffusion region D12 sandwiching the gate patterns G4, G5, and G6 is formed in such a manner that the diffusion regions D5 to D8 of FIG. 1 are connected to each other. Gate patterns G4, G5, and G6 sandwiched between diffusion regions D11 and D12 function as transistor gates.
  • the cell C2 realizes a function as a protection diode.
  • the same effect as the configuration of FIG. 1 can be obtained.
  • the diffusion regions D11 and D12 of the diode cell C2 are continuous diffusion regions, formation in manufacturing can be easily performed, and contact slipping due to the small diffusion region can be prevented.
  • the junction capacitance of the diode can be increased by increasing the area of the diffusion region.
  • the diode cell C2 can be provided with a plurality of types of diode junction capacitances with the same cell size in the X direction, thereby preventing an unnecessary increase in the diode junction capacitance.
  • FIG. 6 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the present embodiment.
  • the configuration of FIG. 6 is obtained by forming a continuous diffusion region D11 instead of the diffusion regions D1 to D4 and forming a continuous diffusion region D12 instead of the diffusion regions D5 to D8 in the configuration of FIG. .
  • the effect similar to the above-mentioned FIG. 5 is acquired.
  • FIG. 7 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the present embodiment.
  • the configuration of FIG. 7 is obtained by forming a continuous diffusion region D11 instead of the diffusion regions D1 to D5 in the configuration of FIG. 3 and forming a continuous diffusion region D12 instead of the diffusion regions D6 to D10. .
  • the effect similar to the above-mentioned FIG. 5 is acquired.
  • FIG. 8 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the present embodiment.
  • the configuration of FIG. 8 is obtained by forming a continuous diffusion region D11 instead of the diffusion regions D1 to D5 in the configuration of FIG. 4 and forming a continuous diffusion region D12 instead of the diffusion regions D6 to D10. .
  • the effect similar to the above-mentioned FIG. 5 is acquired.
  • FIG. 9 is a simplified diagram of the layout pattern of the semiconductor device according to the fourth embodiment.
  • the configuration of FIG. 9 is almost the same as that of FIG. 7, and the same shape regularity is maintained with respect to the termination portions e1, e2, e3 and the opposed termination portions eo1, eo2, eo3 in the termination region R1.
  • the internal configuration of the diode C2 is different from that in FIG.
  • the diode cell C2 has a gate pattern G8 which is a dummy pattern.
  • the gate pattern G8 includes a pattern main body 8a extending in the X direction and a plurality of protrusions 8b protruding from the pattern main body 8a toward the standard cell C1 in the Y direction. And this protrusion part 8b comprises opposing termination
  • the contacts arranged on the diffusion regions D11 and D12 are connected by the upper metal wiring, and the input connection terminal IN is provided, so that the diode cell C2 realizes a function as a protection diode.
  • the gate pattern G8 which is a dummy pattern, the same shape regularity is maintained with respect to the opposing gate pattern in the termination region R1 at the cell boundary between the standard cell C1 and the diode cell C2. Yes. Therefore, variations in gate length due to the optical proximity effect can be reliably suppressed.
  • FIG. 10 to 13 are simplified diagrams of the layout pattern of the semiconductor device according to the modification of the present embodiment.
  • the gate pattern G8 and the diffusion region D11 are overlapped to ensure a diode area.
  • a gate pattern is formed so as to surround the contact.
  • a gate pattern G9 which is a dummy pattern having two opposing terminal portions eo2 and eo3, is formed in the diode cell C2.
  • the gate pattern G8 is connected to another gate pattern to ensure the gate pattern area.
  • the variation in the gate length due to the optical proximity effect can be surely suppressed for the standard cell adjacent to the diode cell, so that it is not necessary to re-correct the OPC after the standard cell placement, thereby reducing the development man-hours. can do. For this reason, for example, it is useful for a semiconductor integrated circuit mounted on various electronic devices.

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Abstract

　標準セル（Ｃ１）は、Ｙ方向に延び、Ｘ方向に同一ピッチで配置されたゲートパターン（Ｇ１，Ｇ２，Ｇ３）を有し、その各終端部（ｅ１，ｅ２，ｅ３）がＹ方向において同じ位置にあり、Ｘ方向の幅が同一である。ダイオードセル（Ｃ２）は、標準セル（Ｃ１）にＹ方向に隣り合っており、ダイオードとして機能する拡散層（Ｄ１～Ｄ１０）に加えて、終端部（ｅ１，ｅ２，ｅ３）に対向するように配置された、ゲートパターン（Ｇ４，Ｇ５，Ｇ６）からなる複数の対向終端部（ｅｏ１，ｅｏ２，ｅｏ３）を備えている。

Description

半導体装置
　本発明は、半導体装置のレイアウトに関するものであり、特に、光近接効果の抑制に対して有効な技術に関するものである。
　半導体集積回路の製造プロセスでは、一般に、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路を形成する。フォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。
　また、半導体集積回路において、トランジスタのゲート長は、その性能を決める重要な要素である。このため、製造プロセスでゲート寸法のずれが生じると、半導体集積回路の動作性能に大きな影響を与える。
　このため、微細化の進展とともに、半導体集積回路の製造プロセスにおいて、配線などのパターンを描画・露光する際に、光近接効果によって生じるパターンの寸法ずれを補正することが不可欠になっている。光近接効果を補正する技術として、ＯＰＣ（Optical Proximity effect Correction)がある。ＯＰＣとは、ゲートとそれに近接する他のゲートパターンまでの距離から光近接効果によるゲート長変動量を予測し、ゲートを形成するためのフォトレジストのマスク値を、予測した変動量を打ち消すように予め補正することによって、露光後のゲート長の仕上がり値を一定値に保つ技術である。
　ところが従来は、ゲートパターンは規格化されておらず、ゲート長やゲート間隔はチップ全体でまちまちであったため、ＯＰＣによるゲートマスクの補正は、ＴＡＴ(Turn Around Time)の増加や処理量の増大といった問題を招いていた。
特開２０００－１０６４１９号公報
　例えば特許文献１において、アンテナルール対策用に保護ダイオードを用いているが、ダイオードセルは通常、ゲートが配置されないため、ゲート長やゲート間隔の規定はない。このため、ゲート寸法を限定することができない。なお、ダイオードセルとは、アンテナ効果と呼ばれる、プラズマの照射によりトランジスタのゲートまたはゲートに接続される金属配線に電荷がチャージされることによりＥＳＤ（Electro Static Discharge）が発生する現象から、トランジスタを保護するためのダイオードを構成するセルである。
　図１４は従来のダイオードセルが配置された半導体装置のレイアウトパターンの一例である。図１４において、標準セルＣ１にはゲートパターンＧ１，Ｇ２，Ｇ３が配置されており、ダイオードセルＣ２は、順方向に相互に直列接続された第１のダイオードＡ１および第２のダイオードＡ２を備える。第１のダイオードＡ１と第２のダイオードＡ２との間には、拡散領域と上層のメタル配線を接続するコンタクトと、上層のメタル配線上に配置する入力接続端子ＩＮが設けられている。これにより、ダイオードセルＣ２はＭＯＳトランジスタのゲート酸化膜を経るチャージ電流路に対するバイパス路として機能し、アンテナルール対策用保護ダイオードセルとして機能する。
　ここで、領域Ｒ１では、ゲートパターンＧ１，Ｇ２，Ｇ３の終端部に対向するゲートパターンが存在しない。このため、ゲートパターンＧ１，Ｇ２，Ｇ３の終端部に形状規則性がなく、光近接効果によるゲート長のばらつきを招いてしまう。
　本発明は、ダイオードセルを有する半導体装置において、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制できるレイアウトを提供することを目的とする。
　本発明の一態様では、半導体装置は、
　第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、標準セルと、
　前記標準セルに、前記第１の方向において隣り合うダイオードセルとを備え、
　前記標準セルが有する前記各ゲートパターンは、前記ダイオードセルとの間のセル境界近傍で終端しており、各終端部が、前記第１方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
　前記ダイオードセルは、
　ダイオードとして機能する少なくとも１つの拡散層と、
　前記セル境界近傍において、前記標準セルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部とを備えている。
　この態様によると、標準セルは、同一ピッチで配置された３個以上のゲートパターンを有しており、この標準セルに、ダイオードセルが第１の方向において隣り合っている。標準セルが有するゲートパターンのセル境界近傍における終端部は、第１の方向の位置および第２の方向の幅が互いに同一である。そして、ダイオードセルは、ダイオードとして機能する少なくとも１つの拡散層に加えて、セル境界近傍において、標準セルが有する各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部を備えている。これにより、標準セルのゲートパターンの終端部について、ダイオードセルのゲートパターンからなる対向終端部の存在によって、形状規則性を持たせることができるので、光近接効果によるゲート長のばらつきを確実に抑制することができる。
　本発明の半導体装置によると、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制することができる。
第１の実施形態に係る半導体装置のレイアウトパターンの簡略図である。 第１の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。 第２の実施形態に係る半導体装置のレイアウトパターンの簡略図である。 第２の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。 第３の実施形態に係る半導体装置のレイアウトパターンの簡略図である。 第３の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。 第３の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。 第３の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。 第４の実施形態に係る半導体装置のレイアウトパターンの簡略図である。 第４の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。 第４の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。 第４の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。 第４の実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。 従来のダイオードセルを有する半導体装置のレイアウトパターンの簡略図である。
　以下、本発明の実施の形態について、図面を参照して説明する。
　（第１の実施形態）
　図１は第１の実施形態に係る半導体装置のレイアウトパターンの簡略図である。図１では、ゲートパターン、拡散領域、コンタクトとメタル配線のレイアウトを示しており、セル境界を実線で示している（他の図も同様）。なお、ゲートパターンとは、トランジスタのゲート電極に使われる層に形成されたパターンを指し、ポリシリコンなどの材料を用いて製造される。トランジスタはゲートパターンと拡散領域によって構成され、ゲートパターンの拡散領域に挟まれた部分がトランジスタのゲートとして機能する。図１に示すように、標準セルＣ１は、第１の方向としてのＹ方向（図の上下方向）に延びており、かつ、第２の方向としてのＸ方向（図の左右方向）において同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有している。ゲートパターンＧ１，Ｇ２，Ｇ３の幅はＬ１，間隔はＳ１であり、ゲートパターンＧ２はトランジスタＴ１を形成している。トランジスタを面積効率良く配置するため、ゲートパターンＧ１，Ｇ２，Ｇ３の幅Ｌ１と間隔Ｓ１は、通常、最小寸法で設定される。なお、標準セルＣ１については、ゲートパターンと拡散領域のみのレイアウトを示しており、コンタクトとメタル配線は省略している（他の図も同様）。
　そして、ダイオードセルＣ２は、標準セルＣ１にＹ方向において隣り合っている。ダイオードセルＣ２は、ダイオードとして機能する拡散領域を形成するための、拡散領域のパターンＤ１～Ｄ８を有している。この拡散領域Ｄ１～Ｄ８は上層のメタル配線で互いに接続されており、入力接続端子ＩＮを備えることによって、ダイオードセルＣ２は保護ダイオードとしての機能を実現する。拡散領域Ｄ１～Ｄ４および拡散領域Ｄ５～Ｄ８はそれぞれ、Ｙ方向の長さが同一に設定されている。またダイオードセルＣ２は、Ｙ方向に延びる複数のゲートパターンＧ４，Ｇ５，Ｇ６を有している。ゲートパターンＧ４，Ｇ５，Ｇ６はダミーパターンであり、また、Ｙ方向の長さは同一に設定されている。拡散領域Ｄ１～Ｄ８は、ゲートパターンＧ４，Ｇ５，Ｇ６を含むゲートパターン同士の間にそれぞれ配置されている。
　ここで、標準セルＣ１が有するゲートパターンＧ１，Ｇ２，Ｇ３とダイオードセルＣ２が有するゲートパターンＧ４，Ｇ５，Ｇ６とが対向している領域である終端部領域Ｒ１に注目する。ゲートパターンＧ１，Ｇ２，Ｇ３は、ダイオードセルＣ２とのセル境界近傍で終端しており、その各終端部ｅ１，ｅ２，ｅ３は、Ｙ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一（すなわち幅Ｌ１）である。ゲートパターンＧ４，Ｇ５，Ｇ６は、ゲートパターンＧ１，Ｇ２，Ｇ３の終端部ｅ１，ｅ２，ｅ３に対向するように配置された複数の対向終端部ｅｏ１，ｅｏ２，ｅｏ３を有している。この対向終端部ｅｏ１，ｅｏ２，ｅｏ３は、Ｙ方向において互いに同じ位置に配置されている。すなわち、標準セルＣ１が有するゲートパターンＧ１，Ｇ２，Ｇ３とダイオードセルＣ２が有するゲートパターンＧ４，Ｇ５，Ｇ６とが、Ｙ方向に同一の間隔で配置されることによって、ゲートパターンＧ１，Ｇ２，Ｇ３は形状規則性を持つので、光近接効果によるゲート長のばらつきを抑制することができる。
　図２は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図２の構成は図１とほぼ同様であるが、ダイオードセルＣ２内のゲートパターン形状が少し異なっている。すなわち、Ｙ方向に延びるゲートパターンＧ４，Ｇ５，Ｇ６に加えて、Ｘ方向に延びる第２のゲートパターンとしてのゲートパターンＧ７が設けられており、ゲートパターンＧ７は、ダイオードセルＣ２内に格子型のゲートパターンが形成されるように、ゲートパターンＧ４，Ｇ５，Ｇ６とそれぞれ接続されている。このように、ゲートパターンを格子型にすることにより、ゲートパターンの最小面積を増やすことができ、ポリシリコンの製造過程で発生するパターン飛びを防ぐことが可能になる。
　（第２の実施形態）
　図３は第２の実施形態に係る半導体装置のレイアウトパターンの簡略図である。図３の構成は図１とほぼ同様であるが、ダイオードセルＣ２内のゲートパターン形状および拡散領域形状が少し異なっている。すなわち、図３では、ダイオードセルＣ２が有するゲートパターンＧ４，Ｇ５，Ｇ６は、標準セルＣ１が有するゲートパターンＧ１，Ｇ２，Ｇ３とＸ方向において同一ピッチで配置されており、それぞれが有する対向終端部ｅｏ１，ｅｏ２，ｅｏ３がＹ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一である。また、ゲートパターン同士の間に、拡散領域Ｄ１～Ｄ５がＸ方向において同一ピッチで配置されており、その終端部のＹ方向における位置およびＸ方向の幅が互いに同一である。同様に、拡散領域Ｄ６～Ｄ１０が、ゲートパターン同士の間に、Ｘ方向において同一ピッチで配置されており、その終端部のＹ方向における位置およびＸ方向の幅が互いに同一である。そして、拡散領域Ｄ１～Ｄ１０は上層のメタル配線で互いに接続されており、入力接続端子ＩＮを備えることによって、ダイオードセルＣ２は保護ダイオードとしての機能を実現する。
　本実施形態では、標準セルＣ１が有するゲートパターンＧ１，Ｇ２，Ｇ３とダイオードセルＣ２が有するゲートパターンＧ４，Ｇ５，Ｇ６とが対向している領域である終端部領域Ｒ１において、標準セルＣ１のゲートパターンＧ１，Ｇ２，Ｇ３の終端部ｅ１，ｅ２，ｅ３と、ダイオードセルＣ２のゲートパターンの対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、同じ形状規則性を持っているので、光近接効果によるゲート長のばらつきをさらに確実に抑制することができる。
　図４は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図４の構成は図３とほぼ同様であるが、ダイオードセルＣ２内のゲートパターン形状が少し異なっている。すなわち、Ｙ方向に延びるゲートパターンＧ４，Ｇ５，Ｇ６に加えて、Ｘ方向に延びるゲートパターンＧ７が設けられており、ゲートパターンＧ７は、ダイオードセルＣ２内に格子型のゲートパターンが形成されるように、ゲートパターンＧ４，Ｇ５，Ｇ６とそれぞれ接続されている。このように、ゲートパターンを格子型にすることにより、ゲートパターンの最小面積を増やすことができ、ポリシリコンの製造過程で発生するパターン飛びを防ぐことが可能である。
　本実施形態のように、各セル単位でゲートパターン形状と配置間隔を同一に設定することで、光近接効果によるゲートパターンの変動量を予め予測することができ、標準セルの状態でＯＰＣによる補正を掛けておくことができる。そのためセル配置後のＯＰＣによる補正が不要となる。
　（第３の実施形態）
　図５は第３の実施形態に係る半導体装置のレイアウトパターンの簡略図である。図５の構成は図１とほぼ同様であるが、ダイオードセルＣ２内の拡散領域形状が少し異なっている。すなわち、図５では、図１の拡散領域Ｄ１～Ｄ４が互いに接続された形の、ゲートパターンＧ４，Ｇ５，Ｇ６を挟んだ連続した拡散領域Ｄ１１が形成されている。同様に、図１の拡散領域Ｄ５～Ｄ８が互いに接続された形の、ゲートパターンＧ４，Ｇ５，Ｇ６を挟んだ連続した拡散領域Ｄ１２が形成されている。拡散領域Ｄ１１，Ｄ１２に挟まれたゲートパターンＧ４，Ｇ５，Ｇ６はトランジスタのゲートとして機能する。そして、ゲートＧ４，Ｇ５，Ｇ６上に配置されるコンタクトと拡散領域Ｄ１１，Ｄ１２上に配置されるコンタクトとを上層のメタル配線で接続して同一ノードとし、入力接続端子ＩＮを設けることによって、ダイオードセルＣ２は保護ダイオードとしての機能を実現する。
　図５の構成では、図１の構成と同様の効果が得られる。加えて、ダイオードセルＣ２の拡散領域Ｄ１１，Ｄ１２は連続した拡散領域であるため、製造上の形成を容易に行うことができ、拡散領域が小さいことによるコンタクトの踏み外しを防止することができる。また、拡散領域の面積が大きくなることによって、ダイオードの接合容量を増大することができる。さらに、ダイオードセルＣ２は、Ｘ方向に同じサイズのセルサイズでダイオードの接合容量を複数種類設けることが可能になり、無駄なダイオードの接合容量の増大を防ぐことができる。
　図６は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図６の構成は、図２の構成において、拡散領域Ｄ１～Ｄ４に代えて、連続した拡散領域Ｄ１１を形成し、拡散領域Ｄ５～Ｄ８に代えて、連続した拡散領域Ｄ１２を形成したものである。これにより、図２の構成と同様の効果に加えて、上述の図５と同様の効果が得られる。
　図７は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図７の構成は、図３の構成において、拡散領域Ｄ１～Ｄ５に代えて、連続した拡散領域Ｄ１１を形成し、拡散領域Ｄ６～Ｄ１０に代えて、連続した拡散領域Ｄ１２を形成したものである。これにより、図３の構成と同様の効果に加えて、上述の図５と同様の効果が得られる。
　図８は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図８の構成は、図４の構成において、拡散領域Ｄ１～Ｄ５に代えて、連続した拡散領域Ｄ１１を形成し、拡散領域Ｄ６～Ｄ１０に代えて、連続した拡散領域Ｄ１２を形成したものである。これにより、図４の構成と同様の効果に加えて、上述の図５と同様の効果が得られる。
　（第４の実施形態）
　図９は第４の実施形態に係る半導体装置のレイアウトパターンの簡略図である。図９の構成は、図７とほぼ同様であり、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とに関して同じ形状規則性が保たれている。ただし、ダイオードＣ２の内部構成が、図７とは異なっている。
　図９において、ダイオードセルＣ２は、ダミーパターンであるゲートパターンＧ８を有している。ゲートパターンＧ８は、Ｘ方向に延びるパターン本体８ａと、パターン本体８ａからＹ方向において標準セルＣ１に向けて突出した複数の突出部８ｂとを備えている。そして、この突出部８ｂが対向終端部ｅｏ１，ｅｏ２，ｅｏ３を構成している。すなわち、ゲートパターンＧ８はいわゆる冠型あるいはくし形の形状を有している。そして、領域Ｒ２では、拡散領域Ｄ１１，Ｄ１２上に配置されるコンタクトが上層のメタル配線で接続され、入力接続端子ＩＮを設けることによって、ダイオードセルＣ２は保護ダイオードとしての機能を実現している。
　図９の構成によると、ダミーパターンであるゲートパターンＧ８を配置することによって、標準セルＣ１とダイオードセルＣ２のセル境界における終端部領域Ｒ１において、対向するゲートパターンに関して同じ形状規則性が保たれている。したがって、光近接効果によるゲート長のばらつきを確実に抑制することができる。
　図１０～図１３は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図１０では、ダイオードセルＣ２において、ゲートパターンＧ８と拡散領域Ｄ１１とをオーバーラップさせ、ダイオード面積を確保している。図１１では、ダイオードセルＣ２において、コンタクトを囲うように、ゲートパターンを形成している。図１２では、ダイオードセルＣ２において、２つの対向終端部ｅｏ２，ｅｏ３を有するダミーパターンであるゲートパターンＧ９が形成されている。図１３では、ダイオードセルＣ２において、ゲートパターンＧ８を他のゲートパターンと接続してゲートパターン面積を確保している。
　本発明に係る半導体装置では、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制できるため、標準セル配置後にＯＰＣの再補正を行う必要がなくなり、開発工数を短縮することができる。このため例えば、各種電子機器に搭載される半導体集積回路等に有用である。
Ｃ１　標準セル
Ｃ２　ダイオードセル
Ｇ１，Ｇ２，Ｇ３　ゲートパターン
Ｇ４，Ｇ５，Ｇ６　ゲートパターン
Ｇ７　ゲートパターン（第２のゲートパターン）
Ｇ８，Ｇ９　ダミーパターン
８ａ　パターン本体
８ｂ　突出部
ｅ１，ｅ２，ｅ３　終端部
ｅｏ１，ｅｏ２，ｅｏ３　対向終端部
Ｄ１～Ｄ１２　拡散層

Claims (8)

  1. 　第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、標準セルと、
    　前記標準セルに、前記第１の方向において隣り合うダイオードセルとを備え、
    　前記標準セルが有する前記各ゲートパターンは、前記ダイオードセルとの間のセル境界近傍で終端しており、各終端部が、前記第１方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
    　前記ダイオードセルは、
    　ダイオードとして機能する少なくとも１つの拡散層と、
    　前記セル境界近傍において、前記標準セルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部とを備えている
    ことを特徴とする半導体装置。
  2. 　請求項１において、
    　前記ダイオードセルは、
    　前記第１の方向に延びており、かつ、前記複数の対向終端部をそれぞれ有する複数のゲートパターンを備えている
    ことを特徴とする半導体装置。
  3. 　請求項２において、
    　前記ダイオードセルは、
    　前記第２の方向に延びており、かつ、当該ダイオードセル内に格子型のゲートパターンが形成されるように、前記複数のゲートパターンとそれぞれ接続された第２のゲートパターンを備えている
    ことを特徴とする半導体装置。
  4. 　請求項２において、
    　前記ダイオードセルが有する前記複数のゲートパターンは、
    　前記標準セルが有する前記各ゲートパターンと前記第２の方向において同一ピッチで配置されており、前記複数の対向終端部が前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一である
    ことを特徴とする半導体装置。
  5. 　請求項４において、
    　前記ダイオードセルが有する拡散層は、
    　前記複数のゲートパターン同士の間に、前記第２の方向において同一ピッチで配置されており、かつ、前記第２の方向における幅が互いに同一である
    ことを特徴とする半導体装置。
  6. 　請求項１～５のうちいずれか１項において、
    　前記ダイオードセルが有するゲートパターンは、ダミーパターンである
    ことを特徴とする半導体装置。
  7. 　請求項２において、
    　前記ダイオードセルは、前記複数のゲートパターンのうちの少なくとも１つを挟むように、前記拡散層が配置されており、この前記拡散層に挟まれたゲートパターンが、トランジスタのゲートとして機能する
    ことを特徴とする半導体装置。
  8. 　請求項１において、
    　前記ダイオードセルは、
    　前記複数の対向終端部のうち少なくとも一部を構成するダミーパターンを備え、
    　前記ダミーパターンは、前記第２の方向に延びるパターン本体と、前記パターン本体から前記第１の方向において前記標準セルに向けて突出した２個以上の突出部とを備えたものであり、
    　前記各突出部が、前記対向終端部を構成している
    ことを特徴とする半導体装置。
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