KR20070074241A - 반도체 소자의 레이아웃 - Google Patents

반도체 소자의 레이아웃 Download PDF

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윤훈상
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Abstract

본 발명의 목적은 반도체 소자의 레이아웃에 관한 것으로, 특히 종래의 주변회로 영역에 PMOS 및 NMOS 트랜지스터를 형성하기 위하여 P+ 및 N+ 임플란트를 수행하는데 있어서, P+ 임플란트를 위한 VP층 레이아웃 및 N+ 임플란트를 위한 VN층 레이아웃을 직사각형이 점선 형태로 배열된 VP층 및 라인 형태의 VN층 레이아웃으로 형성하는데 이때 비트라인이 단락되는 문제를 해결하기 위하여, 점선 형태의 VP층 레이아웃을 라인 형태의 VP층 레이아웃으로 변형시킴으로써 반도체 소자의 불량 발생을 감소시킬 수 있는 발명에 관한 것이다.

Description

반도체 소자의 레이아웃{LAYOUT OF SEMICONDUCTOR DEVICE}
도 1은 비트라인이 단락된 것을 나타낸 평면 사진.
도 2는 종래 기술에 따른 반도체 소자의 레이아웃을 나타낸 평면도.
도 3는 종래 기술에 따른 주변회로 영역을 나타낸 평면 사진 및 일부분을 확대하여 도시한 평면도.
도 4는 본 발명에 따른 반도체 소자의 레이아웃을 나타낸 평면도.
도 5는 본 발명에 따른 주변회로 영역을 나타낸 평면 사진 및 일부분을 확대하여 도시한 평면도.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타낸 평면도.
본 발명의 목적은 반도체 소자의 레이아웃에 관한 것으로, 특히 종래의 주변회로 영역에 PMOS 및 NMOS 트랜지스터를 형성하기 위하여 P+ 및 N+ 임플란트를 수행하는데 있어서, P+ 임플란트를 위한 VP층 레이아웃 및 N+ 임플란트를 위한 VN층 레이아웃을 직사각형이 점선 형태로 배열된 VP층 및 라인 형태의 VN층 레이아웃으 로 형성하는데 이때 비트라인이 단락되는 문제를 해결하기 위하여, 점선 형태의 VP층 레이아웃을 라인 형태의 VP층 레이아웃으로 변형시킴으로써 반도체 소자의 불량 발생을 감소시킬 수 있는 발명에 관한 것이다.
도 1은 비트라인이 단락된 것을 나타낸 평면 사진이다.
도 1을 참조하면, 점선으로 표시된 "ⓐ"부분에서 활성영역 주변의 비트라인(30)이 단락(Bridge)된 것을 볼 수 있다. 이는, VP층 및 VN층을 형성하는 레이아웃에 의해 발생한 것인데 이에 대하여 상세히 설명하면 다음과 같다.
도 2는 종래 기술에 따른 반도체 소자의 레이아웃을 나타낸 평면도이다.
도 2를 참조하면, 일반적인 반도체 소자에서 형성하는 주변 회로 영역의 일부를 도시한 것으로, 비트라인(30)의 길이 방향에 수직한 방향으로 배열된 활성영역(20) 한 그룹씩 각각 PMOS 영역 및 NMOS 영역이 된다. 여기서, PMOS 영역 및 NMOS 영역을 형성하기 위하여 반도체 기판 전면에 층간절연층을 형성하고, P+ 임플란트 공정 및 N+ 임플란트 공정을 수행하는데, 직사각형이 점선 형태로 배열되고 P+ 임플란트 영역을 정의하는 VP층(40) 레이아웃 및 라인 형태로 배열되고 N+ 임플란트 영역을 정의하는 VN층(50) 레이아웃을 이용하여 층간절연층을 식각하고 이를 임플란트 베리어로 사용한다. 이때, VP층(40) 레이아아웃이 점선 형태로 배열되는 것은 VP층(40) 및 VN층(50)이 라인형태로 형성되었을 때, 층간절연층 식각 공정 후 잔류하는 층간절연층의 종횡비가 높아서 쓰러져 후속의 P+ 및 N+ 이온 주입 공정에 방해가 되고 반도체 소자의 불량이 되는 문제를 해결하기 위한 것이다. 즉, VP층(40)이 점선형태로 되어 끊어진 부분의 층간절연층이 이온 주입을 위한 층간절연층 을 지지하는 역할을 하여 층간절연층이 쓰러지지 않도록 한다.
그러나, 반도체 소자의 크기가 고 집적화 되면서 비트라인 사이의 간격이 좁아지므로 그 상부에 층간절연층 기둥이 형성될 경우 점선 형태의 VP층 레이아웃과 인접한 영역의 비트라인이 단락되는 문제가 발생하게 된다.
도 3는 종래 기술에 따른 주변회로 영역을 나타낸 평면 사진 및 일부분을 확대하여 도시한 평면도이다.
도 3을 참조하면, 주변회로 영역(80)에 점선 형태의 VP층 레이아웃이 형성되고 그 인접 영역의 비트라인이 단락되는 문제를 도시한 것으로, VP층 레이아웃 중 "(A) 및 (A')" 영역을 확대한 도면이 사진 아래 부분에 도시되어 있다.
상술한 바와 같이, 종래의 주변회로 영역에 PMOS 및 NMOS 트랜지스터를 형성하기 위하여 P+ 및 N+ 임플란트를 수행하는데 있어서, P+ 임플란트를 위한 VP층 레이아웃 및 N+ 임플란트를 위한 VN층 레이아웃을 직사각형이 점선 형태로 배열된 VP층 및 라인 형태의 VN층 레이아웃으로 형성하는데 이때 비트라인이 단락되는 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 점선 형태의 VP층 레이아웃을 라인 형태의 VP층 레이아웃으로 변경하여 형성함으로써, 반도체 소자의 불량 발생을 감소시키고 반도체 소자의 형성 수율을 증가시킬 수 있는 반도체 소자의 레이아웃을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 레이아웃은
0.1㎛ 이하의 디자인 룰을 갖는 반도체 소자에 있어서,
라인 형태의 P+ 임플란트 영역을 정의하는 VP층 및
라인 형태의 N+ 임플란트 영역을 정의하는 VN층이 비트라인의 길이 방향과 수직한 방향으로 서로 교대로 배열되되, 각각 활성영역과 오버랩 되는 위치에 배열되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 소자의 레이아웃을 나타낸 평면도이다.
도 4를 참조하면, PMOS 영역 및 NMOS 영역을 포함하며 0.1㎛ 이하의 디자인 룰(Design Rule)을 갖는 반도체 소자에 있어서, 반도체 기판(100)의 주변 회로 영역을 나타낸 것으로 라인 형태의 P+ 임플란트 영역을 정의하는 VP층(140) 및 라인 형태의 N+ 임플란트 영역을 정의하는 VN층(150)이 비트라인(130)의 길이 방향과 수직한 방향으로 서로 교대로 배열된다. 여기서, 각각의 VP층(140) 및 VN층(150)은 활성영역(120)과 오버랩 되는 위치에 배열된다.
상기한 레이아웃을 이용하여 반도체 소자의 형성 공정을 진행할 경우 반도체 기판(100) 상에 게이트(미도시) 및 비트라인(130)을 형성한 후 반도체 기판(100) 전면에 층간절연막(미도시)을 형성한다. 다음에는 VP층(140) 및 VN층(150)을 노출시키는 마스크 패턴을 이용하여 층간절연막을 식각한다. 이때, 종래 기술에서와 달 리 잔류하는 층간절연막이 쓰러지지 않는다. 이는 본 발명이 0.1㎛이하의 디자인 룰에서 진행되므로 상대적으로 층간절연막의 높이가 감소하기 때문이며, 이에 따라 VP층을 정의할 때 종래와 같이 점선 형태가 아닌 라인 형태로 레이아웃을 형성할 수 있는 것이다. 그 다음에는 층간절연막을 이온주입 베리어로 이용하여 P+ 및 N+ 이온 주입을 수행하고 VP층(140) 및 VN층(150)을 형성한다.
도 5는 본 발명에 따른 주변회로 영역을 나타낸 평면 사진 및 일부분을 확대하여 도시한 평면도이다.
도 5를 참조하면, 주변 회로 영역에 VP층(140) 및 VN층(150)이 각각 교대로 형성되되, 라인/스페이스 형태로 배열된 레이아웃을 보이고 있으며, VP층(140) 중 "(B) 및 (B')" 영역을 확대한 도면이 사진 아래 부분에 도시되어 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타낸 평면도이다.
도 6을 참조하면, VP층(140) 및 VN층(150)의 레이아웃 네 모서리 부분에 OPC(Optical Proximity Correction) 패턴을 첨가함으로써, VP층(140) 및 VN층(150)을 형성하는 리소그래피 공정에서 VP층(140) 및 VN층(150)의 모서리가 라운딩 되는 현상을 방지한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 레이아웃은 주변 회로 영역에서 PMOS 및 NMOS 트랜지스터를 이용한 하나의 반도체 소자를 형성하는데 있어서, 각 트랜지스터를 형성하기 위한 P+ 및 N+ 임플란트용 마스크 패턴을 층간절연막을 이용하여 형성하는데, 라인 형태의 VP층 및 VN층 레이아웃을 이용함으로써 비 트라인이 단락되는 문제를 해결할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 레이아웃은 종래의 직사각형이 점선 형태로 배열된 VP층 및 라인 형태의 VN층 레이아웃에서 비트라인이 단락되는 문제를 해결하기 위하여 점선 형태의 VP층 레이아웃을 라인 형태의 VP층 레이아웃으로 형성함으로써 해결할 수 있다. 따라서, 본 발명은 반도체 소자의 불량 발생을 감소시키고 반도체 소자의 형성 수율을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 0.1㎛이하의 디자인 룰을 갖는 반도체 소자에 있어서,
    라인 형태의 P+ 임플란트 영역을 정의하는 VP층 및
    라인 형태의 N+ 임플란트 영역을 정의하는 VN층이 비트라인의 길이 방향과 수직한 방향으로 서로 교대로 배열되되, 각각 활성영역과 오버랩 되는 위치에 배열되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  2. 제 1항에 있어서,
    상기 VP층 및 VN층의 레이아웃 네 모서리 부분에 OPC(Optical Proximity Correction) 패턴을 첨가하는 것을 특징으로 하는 반도체 소자의 레이아웃.
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