KR20170128719A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20170128719A
KR20170128719A KR1020160058854A KR20160058854A KR20170128719A KR 20170128719 A KR20170128719 A KR 20170128719A KR 1020160058854 A KR1020160058854 A KR 1020160058854A KR 20160058854 A KR20160058854 A KR 20160058854A KR 20170128719 A KR20170128719 A KR 20170128719A
Authority
KR
South Korea
Prior art keywords
block
patches
layout
optical proximity
proximity correction
Prior art date
Application number
KR1020160058854A
Other languages
English (en)
Inventor
김영석
정노영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160058854A priority Critical patent/KR20170128719A/ko
Priority to US15/433,835 priority patent/US9996658B2/en
Publication of KR20170128719A publication Critical patent/KR20170128719A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2051—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source
    • G03F7/2059—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source using a scanning corpuscular radiation beam, e.g. an electron beam
    • G03F7/2061—Electron scattering (proximity) correction or prevention methods
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G03F7/70441—Optical proximity correction [OPC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 광 근접 보정의 대상 레이어를 위한 설계 레이아웃을 획득하는 것, 상기 설계 레이아웃은 제1 블록 및 상기 제1 블록의 반복 블록인 제2 블록을 포함하고; 상기 설계 레이아웃을 복수개의 패치들로 분할하는 것; 상기 제1 블록의 패치들에 대해 광 근접 보정을 수행하는 것; 상기 제1 블록의 보정된 패치들을 상기 제2 블록의 패치들에 각각 적용하는 것; 상기 제2 블록의 경계 패치들에 대해 광 근접 보정을 수행하여, 보정 레이아웃을 형성하는 것; 상기 보정 레이아웃을 이용하여 포토마스크를 제조하는 것; 및 상기 포토마스크를 이용하여 기판 상에 패턴들을 형성하는 것을 포함한다. 각각의 상기 패치들은 광 근접 보정을 수행하는 기본 단위이다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 광 근접 보정 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
반도체 소자들은 포토리소그래피(Photo Lithography) 공정에 의해 얻어진다. 포토리소그래피 공정을 통해 반도체 기판 상에 레이아웃을 인쇄한다. 그런데, 반도체 공정의 집적도가 높아짐에 따라, 마스크의 이미지 패턴들 사이의 거리가 매우 가까워지고 있다. 이러한 "근접성(Proximity)" 때문에, 빛의 간섭 및 회절이 발생하고, 반도체 기판 상에 원하는 레이아웃과 다른 왜곡된 레이아웃이 인쇄될 수 있다. 레이아웃의 왜곡을 방지하기 위해, 광 근접 보정(Optical Proximity Correction)과 같은 해상도 향상 기법(Resolution Enhancement Technology)이 이용된다.
본 발명이 해결하고자 하는 과제는, 광 근접 보정의 수행 시간을 단축시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 광 근접 보정의 대상 레이어를 위한 설계 레이아웃을 획득하는 것, 상기 설계 레이아웃은 제1 블록 및 상기 제1 블록의 반복 블록인 제2 블록을 포함하고; 상기 설계 레이아웃을 복수개의 패치들로 분할하는 것; 상기 제1 블록의 패치들에 대해 광 근접 보정을 수행하는 것; 상기 제1 블록의 보정된 패치들을 상기 제2 블록의 패치들에 각각 적용하는 것; 상기 제2 블록의 경계 패치들에 대해 광 근접 보정을 수행하여, 보정 레이아웃을 형성하는 것; 상기 보정 레이아웃을 이용하여 포토마스크를 제조하는 것; 및 상기 포토마스크를 이용하여 기판 상에 패턴들을 형성하는 것을 포함할 수 있다. 각각의 상기 패치들은 광 근접 보정을 수행하는 기본 단위일 수 있다.
상기 제2 블록은, 상기 제1 블록과 동일한 형상을 가질 수 있다.
상기 제2 블록은, 상기 제1 블록과 대칭인 형상을 가질 수 있다.
상기 패치들 중 적어도 하나는 복수개의 셀들을 포함하고, 상기 셀들 중 적어도 하나는, 셀의 회로를 구성하는 복수개의 레이아웃 패턴들을 포함할 수 있다.
상기 레이아웃 패턴들은: 활성 패턴을 포함하는 제1 레이어; 게이트 패턴을 포함하는 제2 레이어; 및 배선 패턴을 포함하는 제3 레이어를 포함하며, 상기 패치들에 대해 광 근접 보정을 수행하는 것은, 상기 제1 내제 제3 레이어들에 대해 각각 행해질 수 있다.
상기 제조 방법은, 상기 설계 레이아웃으로부터 반복 블록들에 대한 정보를 획득하여, 상기 제1 및 제2 블록들이 반복 블록들임을 확인하는 것을 더 포함할 수 있다.
상기 패치들에 대해 광 근접 보정을 수행하는 것은: 각각의 상기 패치들 내의 레이아웃 패턴들을 복수의 세그먼트들로 분할하는 것; 및 상기 세그먼트들 중 적어도 하나를 바이어스하는 것을 포함할 수 있다.
상기 광 근접 보정은 OPC 툴을 이용해 수행되고, 상기 광 근접 보정을 수행할 때, 상기 패치들은 상기 OPC 툴의 연산 시스템 내의 복수의 노드들에 각각 제공될 수 있다.
상기 노드들은, 연산 처리를 수행하는 프로세서 코어들을 포함할 수 있다.
상기 패치들에 대해 광 근접 보정을 수행하는 것은, 상기 노드들을 통해 병렬적으로 행해질 수 있다.
상기 제조 방법은, 상기 제1 블록을 기준으로, 상기 제2 블록의 위치에 대한 제1 정보를 획득하는 것; 상기 제1 블록을 기준으로, 상기 제2 블록의 회전 정도에 대한 제2 정보를 획득하는 것; 및 상기 제1 블록을 기준으로, 상기 제1 블록과 상기 제2 블록간의 대칭 관계에 대한 제3 정보를 획득하는 것을 더 포함할 수 있다. 상기 제1 내지 제3 정보들을 바탕으로, 상기 제1 블록의 보정된 패치들을 상기 제2 블록의 패치들에 각각 적용하는 것일 수 있다.
상기 경계 패치들은, 상기 제2 블록에 적용된 보정된 패치들 중 상기 제2 블록의 경계와 중첩되는 패치들일 수 있다.
상기 보정 레이아웃을 형성하는 것은, 상기 제1 및 제2 블록들을 제외한 나머지 영역의 패치들에 대해 광 근접 보정을 수행하는 것을 더 포함할 수 있다.
상기 경계 패치들은, 상기 나머지 영역의 상기 패치들과 동시에 광 근접 보정이 수행될 수 있다.
상기 나머지 영역은 제3 블록을 포함하고, 상기 제3 블록은 비-반복 블록일 수 있다.
각각의 상기 패치들은, 상기 기판 상에 인쇄될 패턴들의 일 영역을 정의하고, 상기 일 영역의 일 변은 1μm 내지 99μm일 수 있다.
상기 제1 및 제2 블록들은, 반도체 칩의 제1 및 제2 코어 영역들에 각각 대응할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 설계 레이아웃을 제공하는 것, 상기 설계 레이아웃은 제1 블록 및 상기 제1 블록의 반복 블록인 제2 블록을 포함하고; 상기 제1 블록에 대해 광 근접 보정을 수행하여, 상기 제1 블록의 OPC 바이어스를 구하는 것; 상기 OPC 바이어스를 상기 제2 블록에 적용하여 제1 보정 레이아웃을 형성하는 것, 상기 제1 보정 레이아웃 내 상기 제2 블록의 보정된 레이아웃은 상기 제1 블록의 보정된 레이아웃과 실질적으로 동일하거나 대칭이며; 상기 제1 및 제2 블록들을 제외한 상기 제1 보정 레이아웃의 나머지 영역 및 상기 제2 블록의 경계 부분에 광 근접 보정을 수행하여, 제2 보정 레이아웃을 형성하는 것; 상기 제2 보정 레이아웃을 이용하여 포토마스크를 제조하는 것; 및 상기 포토마스크를 이용하여 기판 상에 패턴을 형성하는 것을 포함할 수 있다.
상기 제조 방법은, 상기 제1 블록에 대해 광 근접 보정을 수행하기 전에, 상기 설계 레이아웃을 복수개의 패치들로 분할하는 것을 더 포함하되, 각각의 상기 패치들은 광 근접 보정을 수행하는 기본 단위일 수 있다.
상기 제조 방법은, 상기 제1 블록을 기준으로 상기 제2 블록의 위치 정보, 회전 정보 및 대칭 정보를 획득하는 것을 더 포함할 수 있다. 상기 OPC 바이어스를 상기 제2 블록에 적용하는 것은, 상기 위치 정보, 상기 회전 정보 및 상기 대칭 정보를 이용하는 것을 포함할 수 있다.
상기 나머지 영역은 제3 블록을 포함하고, 상기 제3 블록은 비-반복 블록일 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 설계 레이아웃을 복수개의 패치들로 분할하는 것, 상기 설계 레이아웃은 제1 블록 및 상기 제1 블록의 반복 블록인 제2 블록을 포함하고; 상기 제1 블록을 기준으로, 상기 제2 블록의 위치 정보, 회전 정보 및 대칭 정보를 획득하는 것; 상기 제1 블록의 패치들에 대해 광 근접 보정을 수행하는 것; 상기 위치 정보, 상기 회전 정보 및 상기 대칭 정보를 바탕으로 상기 제1 블록의 보정된 패치들을 상기 제2 블록의 패치들에 각각 적용하는 것; 상기 제2 블록의 경계 패치들에 대해 광 근접 보정을 수행하여, 보정 레이아웃을 형성하는 것; 상기 보정 레이아웃을 이용하여 포토마스크를 제조하는 것; 및 상기 포토마스크를 이용하여 기판 상에 패턴들을 형성하는 것을 포함할 수 있다.
상기 광 근접 보정은 OPC 툴을 이용해 수행되고, 상기 패치들은 상기 OPC 툴의 연산 시스템 내의 복수의 노드들에 각각 제공될 수 있는 사이즈를 가질 수 있다.
상기 경계 패치들은, 상기 제2 블록에 적용된 보정된 패치들 중 상기 제2 블록의 경계와 중첩되는 패치들일 수 있다.
상기 보정 레이아웃을 형성하는 것은, 상기 제1 및 제2 블록들을 제외한 나머지 영역의 패치들에 대해 광 근접 보정을 수행하는 것을 더 포함할 수 있다.
상기 경계 패치들은, 상기 나머지 영역의 상기 패치들과 동시에 광 근접 보정이 수행될 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 반복 블록들에 대해 동일한 OPC 바이어스를 적용함으로써, 광 근접 보정의 수행 시간을 단축시킬 수 있다. 나아가, 반복 블록들 각각의 경계 부분들에 대해 광 근접 보정을 추가적으로 수행함으로써, 광의 왜곡 오차를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다.
도 4는 본 발명의 실시예들에 따른 레이아웃을 보여주는 개념도이다.
도 5는 광 근접 보정에서 도 4의 레이아웃에 대응하는 설계 레이아웃의 윤곽을 복수의 세그먼트(Segment)로 분할하는 과정을 보여주는 개념도이다.
도 6은 도 5의 광 근접 보정에 의해 보정된 레이아웃을 보여주는 개념도이다.
도 7은 도 6의 보정된 레이아웃에 기초하여 제작된 포토마스크를 보여주는 개념도이다.
도 8은 도 7의 포토마스크를 이용해 기판 상에 회로 패턴을 인쇄하는 것을 보여주는 개념도이다.
도 9는 본 발명의 실시예들에 따른 광 근접 보정 방법을 설명하기 위한 순서도이다.
도 10, 12, 13, 14 및 15는 도 9의 광 근접 보정 방법을 설명하기 위한 레이아웃들이다.
도 11은 본 발명의 실시예들에 따른 광 근접 보정을 수행하기 위한 OPC 툴을 개략적으로 보여주는 블록도이다.
도 16 및 17은 본 발명의 실시예들에 따른 광 근접 보정 방법을 설명하기 위한 레이아웃들이다.
도 18, 19, 21, 22, 24 및 25는 본 발명의 실시예들에 따른 광 근접 보정 방법을 설명하기 위한 레이아웃들이다.
도 20a는 도 18의 M영역을 확대한 패치의 레이아웃이다.
도 20b는 도 20a의 셀(CE)을 확대한 셀의 레이아웃이다.
도 20c는 도 20a의 레이아웃을 구성하는 복수의 레이아웃 레이어들을 나타낸 개념도이다.
도 23은 도 20b의 셀 레이아웃에 광 근접 보정이 수행된 것을 나타낸 보정된 레이아웃이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 여기서, 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 나아가, 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
상기 CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 상기 CPU(10)는 상기 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 상기 CPU(10)는 상기 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, 상기 CPU(10)는 상기 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32)을 실행할 수 있다.
상기 워킹 메모리(30)에는 상기 운영 체제(OS)나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 상기 보조 기억 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 상기 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 상기 응용 프로그램들이 상기 워킹 메모리(30)에 로드될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 상기 레이아웃 디자인 툴(32)도 상기 보조 기억 장치(70)로부터 상기 워킹 메모리(30)에 로드될 수 있다.
상기 레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어스 기능을 구비할 수 있다. 그리고 상기 레이아웃 디자인 툴(32)은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. 상기 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
나아가, 상기 워킹 메모리(30)는 설계된 레이아웃 데이터에 대해서 광 근접 보정(Optical Proximity Correction: OPC)을 수행하는 OPC 툴(34)을 더 포함할 수 있다.
상기 입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 상기 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 상기 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 그리고 상기 입출력 장치(50)를 통해서 상기 OPC 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
상기 보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 상기 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 상기 보조 기억 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 상기 보조 기억 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 상기 보조 기억 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 상기 시스템 인터커넥터(90)를 통해서 상기 CPU(10), 상기 워킹 메모리(30), 상기 입출력 장치(50), 및 상기 보조 기억 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 상기 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S110). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S120). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S130). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광 근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경(바이어스)될 수 있다. 광 근접 보정에 관한 보다 구체적인 설명은, 도 3 내지 도 8을 참조하여 후술한다.
광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S140). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S150). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다. 포토리소그래피 시스템(1000)은 광원(1200), 포토마스크(1400), 축소 투영 장치(1600), 및 기판 스테이지(Substrate Stage, 1800)를 포함할 수 있다. 다만, 상기 포토리소그래피 시스템(1000)은 도 3에 나타내지 않은 구성 요소들을 더 포함할 수 있다. 일 예로, 상기 포토리소그래피 시스템(1000)은 기판(WF)의 표면의 높이 및 기울기를 측정하기 위해 이용되는 센서를 더 포함할 수 있다.
상기 광원(1200)은 광을 방출할 수 있다. 상기 광원(1200)으로부터 방출된 광은 상기 포토마스크(1400)로 조사될 수 있다. 일 예로, 광 초점을 조절하기 위해, 상기 광원(1200)과 상기 포토마스크(1400) 사이에 렌즈가 제공될 수 있다. 상기 광원(1200)은 자외선 광원(예를 들어, 234nm의 파장을 갖는 KrF 광원, 193nm의 파장을 갖는 ArF 광원 등)을 포함할 수 있다. 상기 광원(1200)은 하나의 점 광원(P1)을 포함할 수 있으나, 본 발명은 이에 의해 한정되지 않는다. 몇몇 실시예들에 있어서, 상기 광원(1200)은 복수의 점 광원을 포함할 수 있다.
설계된 레이아웃을 상기 기판(WF) 상에 인쇄(구현)하기 위하여, 상기 포토마스크(1400)는 이미지 패턴들(Image Patterns)을 포함할 수 있다. 상기 이미지 패턴들은 투명 영역 및 불투명 영역으로 형성될 수 있다. 상기 투명 영역은 상기 포토마스크(1400) 상의 금속 층(일 예로, 크롬 막)을 식각함으로써 형성될 수 있다. 상기 투명 영역은 상기 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 반면, 상기 불투명 영역은 광을 통과시키지 않고 차단할 수 있다.
상기 축소 투영 장치(1600)는 상기 포토마스크(1400)의 상기 투명 영역을 통과한 광을 제공받을 수 있다. 상기 축소 투영 장치(1600)는 상기 기판(WF) 상에 인쇄될 레이아웃 패턴들을 상기 포토마스크(1400)의 상기 이미지 패턴들과 매칭시킬 수 있다. 상기 기판 스테이지(1800)는 상기 기판(WF)를 지지할 수 있다. 일 예로, 상기 기판(WF)은 실리콘 웨이퍼를 포함할 수 있다.
상기 축소 투영 장치(1600)는 애퍼쳐(Aperture)를 포함할 수 있다. 상기 애퍼쳐는 상기 광원(1200)으로부터 방출된 자외선 광의 초점 심도를 높이기 위해 이용될 수 있다. 일 예로, 상기 애퍼쳐는 다이폴 애퍼처(Dipole Aperture) 또는 쿼드러플 애퍼처(Quadruple Aperture)를 포함할 수 있다. 상기 축소 투영 장치(1600)는 광 초점을 조절하기 위해 렌즈를 더 포함할 수 있다.
상기 포토마스크(1400)의 상기 이미지 패턴들에 포함되는 상기 투명 영역은 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 상기 포토마스크(1400)를 통과한 광은 상기 축소 투영 장치(1600)를 통해 상기 기판(WF)로 조사될 수 있다. 이로써, 상기 포토마스크(1400)의 상기 이미지 패턴들에 대응하는 패턴들이 상기 기판(WF) 상에 인쇄될 수 있다.
한편, 반도체 소자의 집적도가 높아짐에 따라, 상기 포토마스크(1400)의 상기 이미지 패턴들 사이의 거리가 매우 가까워지고 상기 투명 영역의 너비가 매우 좁아져 왔다. 이러한 "근접성(Proximity)" 때문에, 빛의 간섭 및 회절이 발생하고, 상기 기판(WF) 상에 원하는 레이아웃과 다른 왜곡된 레이아웃이 인쇄될 수 있다. 왜곡된 레이아웃이 상기 기판(WF) 상에 인쇄되는 경우, 설계된 회로가 비정상적으로 동작할 수 있다.
레이아웃의 왜곡을 방지하기 위해, 해상도 향상 기법(Resolution Enhancement Technology)이 이용될 수 있다. 광 근접 보정(도 2의 S130 참조)은 해상도 향상 기법의 한 예이다. 광 근접 보정에 따르면, 빛의 간섭 및 회절과 같은 왜곡의 정도가 미리 예측될 수 있다. 나아가, 예측된 결과에 기초하여, 상기 포토마스크(1400)에 형성될 이미지 패턴들이 미리 바이어스(Bias)될 수 있다. 이로써, 상기 기판(WF) 상에 원하는 레이아웃이 인쇄될 수 있다.
본 발명의 일 실시예로, 광 근접 보정은 단일 레이어(Layer)를 위한 레이아웃을 조정하도록 수행될 수 있다. 한편, 반도체 공정에서, 반도체 소자는 복수개의 레이어들을 포함하도록 구현될 수 있다. 일 예로, 반도체 소자는 특정 회로를 구현하기 위해, 적층된 복수의 금속 레이어들(Metal Layers)을 포함할 수 있다. 따라서, 광 근접 보정은 복수개의 레이어들 각각에 대해 독립적으로 수행될 수 있다.
도 4는 본 발명의 실시예들에 따른 레이아웃을 보여주는 개념도이다. 도 4의 실선은 도 3의 기판(WF) 상에 인쇄하고자 하는 목표 레이아웃을 나타낸다. 반면, 도 4의 점선은 도 3의 기판(WF) 상에 실제로 인쇄되는 실제 레이아웃을 나타낸다.
설계 레이아웃(LO1)은 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)을 포함할 수 있다. 다만, 도 2에 나타낸 설계 레이아웃(LO1)의 형태는 본 발명의 이해를 돕기 위한 예이고, 본 발명을 한정하기 위한 것은 아니다.
도 4에 나타난 상기 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)의 실선들은 목표 레이아웃으로서 도 3의 기판(WF) 상에 인쇄될 레이아웃을 나타낼 수 있다. 상기 목표 레이아웃은 최초의(Initial) 설계 레이아웃으로서 제공될 수 있다. 상기 설계 레이아웃(LO1)은 도 3의 포토마스크(1400)의 이미지 패턴들과 관련될 수 있다.
한편, 상기 포토마스크(1400)에 의해 빛의 간섭 및 회절과 같은 왜곡이 발생할 수 있다. 상기 왜곡 때문에, 상기 포토마스크(1400)가 단순히 도 4의 실선들에 대응하는 이미지 패턴들을 포함할 경우, 상기 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)이 실제 상기 기판(WF) 상에 도 4의 점선들로 각각 구현될 수 있다. 도 4의 점선들에 대응하는 왜곡된 레이아웃이 상기 기판(WF) 상에 인쇄되는 경우, 설계된 회로는 비정상적으로 동작할 수 있다.
레이아웃의 왜곡을 방지하기 위해, 광 근접 보정이 수행될 수 있다. 광 근접 보정에서, 실제 레이아웃과 목표 레이아웃 사이의 오차를 줄이기 위해, 설계 레이아웃(LO1)이 바이어스될 수 있다. 이로써, 상기 포토마스크(1400)는, 바이어스된 설계 레이아웃에 대응하는 이미지 패턴들을 포함할 수 있다. 상기 포토마스크(1400)를 이용하여 포토리소그래피 공정을 수행할 경우, 최초의 설계 레이아웃(즉, 목표 레이아웃)과 실질적으로 동일한 실제 레이아웃이 상기 기판(WF) 상에 인쇄될 수 있다. 다시 말하면, 최초의 설계 레이아웃과 비교하여 상대적으로 적은 오차를 갖는 실제 레이아웃이 상기 기판(WF) 상에 인쇄될 수 있다.
도 5는 광 근접 보정에서 도 4의 레이아웃에 대응하는 설계 레이아웃의 윤곽을 복수의 세그먼트(Segment)로 분할하는 과정을 보여주는 개념도이다.
도 5를 참조하면, 설계 레이아웃의 윤곽 상에 복수의 분할 지점들(Division Points)이 설정될 수 있다. 일 예로, 상기 설계 레이아웃의 윤곽 상에 제1 분할 지점(PD_1) 및 제2 분할 지점(PD_2)이 설정될 수 있다. 상기 제1 분할 지점(PD_1) 및 상기 제2 분할 지점(PD_2)에 기초하여, 하나의 세그먼트(SEG)가 얻어질 수 있다. 유사한 방식으로, 복수의 분할 지점에 기초하여, 상기 설계 레이아웃의 윤곽이 복수의 세그먼트로 분할될 수 있다.
여기서 사용된 "분할"이라는 용어는 물리적인 분할을 의미하지 않을 수 있다. 도 5에서 복수의 세그먼트가 물리적으로 분할된 것으로 표현되었으나, 이는 이해를 돕기 위해 개념적으로 제공된 것이다.
광 근접 보정에서, 분할된 세그먼트들 각각은 바이어스의 대상이 될 수 있다. 분할된 세그먼트들 각각은 독립적으로 바이어스될 수 있다. 예로서, 하나의 세그먼트(SEG)는 다른 세그먼트들과 독립적으로 제1 방향(일 예로, 양의 방향 또는 바깥쪽 방향) 및 제2 방향(일 예로, 음의 방향 또는 안쪽 방향) 중 하나를 따라 바이어스될 수 있다. 분할된 세그먼트들 각각은 실제 레이아웃과 목표 레이아웃 사이의 오차를 줄이기 위해 바이어스될 수 있다. 분할된 세그먼트들을 바이어스 하는 것은, 도 1의 OPC 툴(34)을 통해 수행될 수 있다. 바이어스된 세그먼트들에 기초하여 얻어지는 보정된 레이아웃의 예시가 도 6에 나타나 있다.
도 6은 도 5의 광 근접 보정에 의해 보정된 레이아웃을 보여주는 개념도이다.
도 6을 참조하면, 도 4의 제1 회로 패턴(R1)으로부터 보정된 제1 보정 패턴(R1')이 제공될 수 있다. 설명의 편의를 위해, 도 4의 제2 내지 제4 회로 패턴들(R2, R3, R4)에 관한 설명들은 생략될 수 있다. 앞서 도 5를 참조하여 설명된 것과 같이, 도 4의 제1 회로 패턴(R1)의 윤곽이 여러 세그먼트로 분할되고, 분할된 세그먼트들 각각이 바이어스될 수 있다. 도 6에 나타낸 것과 같이, 세그먼트들 각각은 제1 방향(일 예로, 양의 방향 또는 바깥쪽 방향) 및 제2 방향(일 예로, 음의 방향 또는 안쪽 방향) 중 하나를 따라 바이어스될 수 있다. 이때, 어떤 세그먼트는 바이어스되지 않을 수 있다. 이에 따라, 상기 제1 보정 패턴(R1')이 얻어질 수 있다.
도 6의 점선은 보정된 설계 레이아웃을 통해 도 3의 기판(WF) 상에 실제로 인쇄될 실제 레이아웃을 나타낸다. 분할된 세그먼트들 각각을 바이어스시킴으로써, 실제 레이아웃과 목표 레이아웃 사이의 오차가 줄어들 수 있다.
도 7은 도 6의 보정된 레이아웃에 기초하여 제작된 포토마스크를 보여주는 개념도이다. 일 예로, 도 7을 참조하면, 포토마스크(1400)는 도 6의 제1 보정 패턴(R1')에 대응하는 이미지 패턴(IM)을 포함할 수 있다. 상기 포토마스크(1400)는 투명 영역 및 불투명 영역을 포함할 수 있다. 상기 불투명 영역은 광을 통과시키지 않고 차단할 수 있다. 반면, 상기 투명 영역은 도 1의 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 상기 포토마스크(1400)를 통과한 광은 도 1의 기판(WF) 상으로 조사될 수 있다. 상기 이미지 패턴(IM)은 투명 영역을 형성할 수 있다.
도 8은 도 7의 포토마스크를 이용해 기판 상에 회로 패턴을 인쇄하는 것을 보여주는 개념도이다.
도 3의 광원(1200)의 점 광원(P1)은 포토마스크(1400)로 광을 방출할 수 있다. 방출된 광은 이미지 패턴(IM)의 투명 영역을 통과하여 기판(WF)로 조사될 수 있다. 이에 따라, 상기 이미지 패턴(IM)에 대응하는 제1 회로 패턴(R1)이 상기 기판(WF) 상에 인쇄될 수 있다.
상기 포토마스크(1400)가 상기 이미지 패턴(IM)을 포함하는 경우, 실선의 목표 레이아웃과 실질적으로 동일한(즉, 적은 오차를 갖는) 점선의 실제 레이아웃이 상기 기판(WF) 상에 인쇄될 수 있다. 결론적으로, 광 근접 보정은 바이어스된 이미지 패턴들(IM)을 포함하는 상기 포토마스크(1400)를 제작하고 실제 레이아웃과 목표 레이아웃 사이의 오차를 최소화하기 위해 수행될 수 있다.
도 9는 본 발명의 실시예들에 따른 광 근접 보정 방법을 설명하기 위한 순서도이다. 도 10, 12, 13, 14 및 15는 도 9의 광 근접 보정 방법을 설명하기 위한 레이아웃들이다. 도 11은 본 발명의 실시예들에 따른 광 근접 보정을 수행하기 위한 OPC 툴을 개략적으로 보여주는 블록도이다. 도 9는 앞서 도 1의 광 근접 보정 단계(S130)를 구체적으로 설명하기 위한 것일 수 있다.
도 9 및 도 10을 참조하면, 설계 레이아웃(LO2)이 제공될 수 있다(S131). 상기 설계 레이아웃(LO2)은, 도 1에서 설명한 레이아웃 설계(S120)의 결과물일 수 있다. 도시되진 않았지만, 앞서 도 4를 참조하여 설명한 것과 같이, 상기 설계 레이아웃(LO2)은 복수의 회로 패턴들을 포함할 수 있다.
한편, 상기 설계 레이아웃(LO2)은 제1 블록(BL1) 및 제2 블록(BL2)을 포함할 수 있다. 상기 제2 블록(BL2)은 상기 제1 블록(BL1)의 반복 블록일 수 있다. 다시 말하면, 상기 제2 블록(BL2)은 상기 제1 블록(BL1)과 동일할 수 있다. 이 경우, 상기 제1 블록(BL1) 내의 회로 패턴들의 형상들 및 배치 관계는 상기 제2 블록(BL2) 내의 회로 패턴들의 형상들 및 배치 관계와 동일할 수 있다. 또는, 상기 제2 블록(BL2)은 상기 제1 블록(BL1)과 대칭일 수 있다. 이 경우, 상기 제1 블록(BL1) 내의 회로 패턴들의 형상들 및 배치 관계는 상기 제2 블록(BL2) 내의 회로 패턴들의 형상들 및 배치 관계와 대칭을 이룰 수 있다.
상기 제1 및 제2 블록들(BL1, BL2)이 반복 블록들이라는 것에 관한 정보는, 상기 설계 레이아웃(LO2)이 제공될 때 레이아웃 설계 데이터 내에 포함되어 있을 수 있다. 즉, 도 1에서 설명한 레이아웃 설계(S120) 시, 상기 반복 블록들에 대한 정보들이 레이아웃 설계 데이터 내에 삽입될 수 있다.
도 9, 도 11 및 도 12를 참조하면, 상기 설계 레이아웃(LO2)이 OPC 툴(34)에 입력될 수 있다(S132). 먼저, 앞서 도 1의 OPC 툴(34)의 구체적인 예를 도 11을 참조하여 설명한다. 상기 OPC 툴(34)은 데이터 저장 장치(102), 클러스터 콘트롤러 (cluster controller, 104), 버스(106) 및 연산 시스템(110)을 포함할 수 있다. 상기 연산 시스템(110)은 복수의 노드들(1121, 1122, 1123, ..., 112n, 여기서 n은 자연수)을 포함할 수 있다. 일 예로, 상기 노드들(1121, 1122, 1123, ..., 112n)은 연산 처리를 수행하는 프로세서 코어들일 수 있다. 다른 예로, 상기 노드들(1121, 1122, 1123, ..., 112n))은 소프트웨어 내의 모듈들 및/또는 함수들일 수 있다. 또 다른 예로, 상기 노드들(1121, 1122, 1123, ..., 112n)은 OPC 연산을 수행하는 특수 목적의 회로들일 수 있다.
상기 OPC 툴(34)을 이용하여, 상기 설계 레이아웃(LO2)이 복수의 패치들(PA)로 분할될 수 있다(S133). 일 예로, 상기 OPC 툴(34)을 이용하여 상기 데이터 저장 장치(102)에서 제공되는 레이아웃 설계 데이터로부터 설계 계층구조(hierarchy)를 읽고, 이를 분석할 수 있다. 이후, 단위 소자의 종류 및 근접효과 환경(proximity environment)에 따라 상기 설계 레이아웃(LO2)을 상기 복수의 패치들(PA)로 분할할 수 있다. 상기 패치들(PA)은 상기 OPC 툴(34)의 상기 노드들(1121, 1122, 1123, ..., 112n)에 각각 제공될 수 있는 사이즈로 분할될 수 있다. 즉, 각각의 상기 패치들(PA)은 광 근접 보정을 수행하는 기본 단위일 수 있다.
한편, 상기 복수의 패치들(PA)로의 분할 기준은, 각각의 상기 패치들(PA)에 포함되어 있는 레이아웃의 기하학적 정보, 예를 들면 회로 패턴의 다각형 형상, 회로 패턴의 변(edge)의 길이, 회로 패턴의 방향, 회로 패턴의 크기, 회로 패턴 부분과 스페이스(space) 부분의 비율 등과 같은 2 차원 데이터를 포함할 수 있다.
각각의 상기 패치들(PA)은 사용자가 설정하는 바에 따라 임의의 사이즈를 가지는 사각형 영역으로 이루어질 수 있다. 도 12에 도시된 것과 달리, 상기 패치들(PA)은 서로 다른 형태 및 사이즈를 가질 수 있다. 각각의 상기 패치들(PA)은, 추후 기판 상에 인쇄될 회로 패턴들의 일 영역을 정의할 수 있다. 상기 기판의 상기 일 영역은 사각형 영역일 수 있으며, 이의 일 변의 길이는 1μm 내지 99μm일 수 있다. 그러나, 이러한 사이즈는 앞서 설명한 바와 같이, 사용자의 설정 값에 따라 변화될 수 있다. 한편, 상기 제1 및 제2 블록들(BL1, BL2) 각각은 적어도 9개의 패치들(PA)로 구성될 수 있다.
도 9 및 도 13을 참조하면, 상기 설계 레이아웃(LO2)에 반복 블록들이 존재하는지 여부가 확인될 수 있다(S134). 한편, 앞서 설명한 바와 같이, 상기 반복 블록들에 관한 정보는 레이아웃 설계 데이터 내에 포함될 수 있다. 따라서, 레이아웃 설계 데이터 내의 상기 반복 블록들에 관한 정보가 존재하는지 여부를 확인해볼 수 있다. 결과적으로, 상기 제1 블록(BL1) 및 상기 제2 블록(BL2)이 반복 블록들임이 확인될 수 있다.
도 13에 도시된 것과 달리, 만약 상기 설계 레이아웃(LO2)에 반복 블록들이 존재하지 않는 경우, 상기 설계 레이아웃(LO2) 내의 전체 패치들(PA) 각각에 대해 광 근접 보정이 수행될 수 있다(S138).
반복 블록들간의 위치 관계, 회전 관계 및 대칭 관계가 확인될 수 있다(S135). 구체적으로, 상기 제1 블록(BL1)을 기준으로, 상기 제2 블록(BL2)의 위치에 관한 제1 정보를 획득할 수 있다. 상기 제1 블록(BL1)을 기준으로, 상기 제2 블록(BL2)의 회전 정도에 대한 제2 정보를 획득할 수 있다. 상기 제1 블록(BL1)을 기준으로, 상기 제1 블록(BL1)과 상기 제2 블록(BL2)간의 대칭 관계에 대한 제3 정보를 획득할 수 있다. 본 실시예에서는, 상기 제1 블록(BL1)을 기준으로 상기 제2 블록(BL2)이 회전 되었는지(상기 제2 정보) 또는 상기 제1 블록(BL1)을 기준으로 상기 제2 블록(BL2)이 대칭 관계인지(상기 제3 정보) 여부가 명확히 나타나 있지 않다. 그러나, 이에 관한 구체적인 예들은 후술한다.
이어서, 반복 블록들 중 기준 블록, 즉 상기 제1 블록(BL1)에 대해 광 근접 보정이 수행될 수 있다(S136). 다시 말하면 앞서 상기 제1 내지 제3 정보들의 기준이 된 상기 제1 블록(BL1)에 대해 광 근접 보정을 수행할 수 있다. 상기 제1 블록(BL1)을 구성하는 패치들(PA) 각각에 대해 광 근접 보정이 수행될 수 있다.
도 11을 다시 참조하면, 상기 패치들(PA)은 상기 클러스터 콘트롤러(104)로부터 상기 버스(106)를 통해 상기 연산 시스템(110)의 상기 노드들(1121, 1122, 1123, ..., 112n)에 각각 제공될 수 있다. 상기 노드들(1121, 1122, 1123, ..., 112n)을 이용하여 상기 패치들(PA)에 각각 광 근접 보정이 독립적 및 병렬적으로 수행될 수 있다. 결과적으로, 광 근접 보정 수행에 필요한 총 TAT (turnaround time)를 줄일 수 있다.
도 9 및 도 13을 다시 참조하면, 광 근접 보정이 수행됨으로써, 각각의 상기 패치들(PA) 내의 회로 패턴들이 바이어스될 수 있다. 이에 관한 구체적인 설명은 앞서 도 5 및 도 6을 참조하여 설명한 것과 유사할 수 있다. 상기 광 근접 보정을 통해 상기 제1 블록(BL1)을 구성하는 패치들(PA)이 보정되어, 제1 보정 패치들(PAa)이 형성될 수 있다. 다시 말하면, 광 근접 보정을 통해 상기 제1 블록(BL1)의 OPC 바이어스(또는 상기 제1 블록(BL1)을 구성하는 상기 패치들(PA)의 바이어스)가 구해질 수 있다.
도 9 및 도 14를 참조하면, 나머지 반복 블록(즉, 상기 제2 블록(BL2))에 상기 기준 블록(즉, 상기 제1 블록(BL1))의 OPC 바이어스가 적용될 수 있다(S137). 다시 말하면, 상기 제1 블록(BL1)의 상기 제1 보정 패치들(PAa)이 상기 제2 블록(BL2)의 패치들(PA)에 각각 적용될 수 있다. 이로써, 상기 제1 보정 패치들(PAa)이 상기 제2 블록(BL2)을 구성할 수 있다. 상기 반복 블록들, 즉 상기 제1 및 제2 블록들(BL1, BL2) 모두가 상기 제1 보정 패치들(PAa)로 구성됨으로써, 제1 보정 레이아웃(CL1)이 형성될 수 있다.
한편, 상기 제2 블록(BL2)에 상기 제1 블록(BL1)의 OPC 바이어스를 적용하는 것은, 상기 제1 내지 제3 정보들을 활용할 수 있다. 예를 들어, 상기 제1 정보는 상기 제2 블록(BL2)이 상기 제1 블록(BL1)으로부터 일 방향으로 일 거리만큼 이격되어 있음을 포함할 수 있다. 상기 제1 보정 패치들(PAa)은 상기 제1 정보를 바탕으로 상기 일 방향 및 상기 일 거리만큼 이동되어 배치될 수 있다.
도 9 및 도 15를 참조하면, 상기 나머지 반복 블록(즉, 상기 제2 블록(BL2))의 경계 패치들(BP)에 광 근접 보정이 수행될 수 있다. 또한, 나머지 영역의 패치들(PA)에 광 근접 보정이 수행될 수 있다(S138). 여기서 상기 경계 패치들(BP)은, 상기 제2 블록(BL2) 내의 상기 제1 보정 패치들(PAa) 중 상기 제2 블록(BL2)의 경계와 중첩되는 패치들일 수 있다. 상기 나머지 영역의 상기 패치들(PA)은, 상기 제1 및 제2 블록들(BL1, BL2)을 제외한 나머지 영역을 구성하는 패치들(PA)일 수 있다(도 14 참조). 상기 광 근접 보정(S138)이 수행됨으로써, 제2 보정 레이아웃(CL2)이 형성될 수 있다.
상기 경계 패치들(BP)과 상기 나머지 영역의 상기 패치들(PA)에 대한 광 근접 보정은 앞서 도 11을 참조하여 설명한 OPC 툴(34)을 이용해 수행될 수 있다. 각각의 패치들에 대한 광 근접 보정은, 앞서 도 11 및 도 13을 참조하여 설명한 상기 제1 블록(BL1)의 광 근접 보정과 유사할 수 있다. 일 예로, 상기 경계 패치들(BP)과 상기 나머지 영역의 상기 패치들(PA)은 동시에 광 근접 보정이 수행될 수 있다. 다른 예로, 상기 경계 패치들(BP)에 대한 광 근접 보정과 상기 나머지 영역의 상기 패치들(PA)에 대한 광 근접 보정은 서로 순차적으로 수행될 수 있으며, 특별히 제한되지 않는다.
한편, 상기 경계 패치들(BP)에 광 근접 보정을 수행하는 것은, 상기 제2 블록(BL2)의 주변 패턴들을 고려하여 수행될 수 있다. 상기 주변 패턴들은 상기 제2 블록(BL2)의 경계와 인접하면서, 상기 제2 블록(BL2)의 외부에 배치되어 있는 패턴들일 수 있다.
앞서 상기 제1 블록(BL1)의 경계 패치들은, 상기 제1 블록(BL1)과 인접하는 주변 패턴들과의 관계에서 광 근접 보정이 수행될 수 있다. 한편, 상기 제1 블록(BL1)의 상기 주변 패턴들의 상태와 상기 제2 블록(BL2)의 상기 주변 패턴들의 상태는 서로 다를 수 있다. 따라서, 상기 제2 블록(BL2)의 상기 경계 패치들(BP)에 광 근접 보정을 별도로 수행하여, 제2 보정 패치들(PAb)이 형성될 수 있다. 이로써, 상기 제1 블록(BL1)과 상기 제2 블록(BL2)간의 주변 상태 차이에 의해 발생할 수 있는 광의 왜곡 오차를 줄일 수 있다.
상기 제2 블록(BL2)에 있어서, 상기 경계 패치들(BP)로 둘러싸인 상기 제1 보정 패치들(PAa)은 상기 주변 패턴들의 영향을 받지 않을 만큼 이들과 이격되어 있을 수 있다. 따라서, 상기 제2 블록(BL2)의 상기 제1 보정 패치들(PAa)에는 별도의 광 근접 보정을 수행할 필요가 없을 수 있다. 즉, 상기 경계 패치들(BP)을 제외한 상기 제2 블록(BL2) 내부의 패치들(상기 제1 보정 패치들(PAa))에 대해서는 실질적으로 광 근접 보정이 생략될 수 있다. 결과적으로, 상기 설계 레이아웃(LO2)의 모든 패치들에 대해 광 근접 보정을 수행하는 것과 비교하여, 본 발명의 실시예들은 광 근접 보정 수행 시간을 단축시킬 수 있다.
한편, 광 근접 보정을 통해 상기 나머지 영역의 상기 패치들(PA)이 보정되어, 제3 보정 패치들(PAc)이 형성될 수 있다. 다시 말하면, 광 근접 보정을 통해 상기 제1 및 제2 블록들(BL1, BL2)을 제외한 상기 나머지 영역의 OPC 바이어스(또는 상기 나머지 영역의 상기 패치들(PA)의 바이어스)가 구해질 수 있다.
후속으로, 앞서 도 7 및 도 8을 참조하여 설명한 것과 같이, 상기 제2 보정 레이아웃(CL2)에 기초하여 포토마스크를 제작하고, 상기 포토마스크를 이용해 기판 상에 패턴들을 형성할 수 있다.
도 16 및 17은 본 발명의 실시예들에 따른 광 근접 보정 방법을 설명하기 위한 레이아웃들이다. 본 실시예에서는, 앞서 도 9 내지 도 15를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16을 참조하면, 제1 및 제2 블록들(BL1, BL2)을 포함하는 설계 레이아웃(LO2)이 복수의 패치들(PA)로 분할될 수 있다. 한편, 앞서 도 12와는 달리, 상기 제1 블록(BL1)의 경계는 적어도 하나의 패치들(PA)을 가로지를 수 있으며, 상기 제2 블록(BL2)의 경계는 적어도 하나의 패치들(PA)을 가로지를 수 있다.
도 17을 참조하면, 상기 제1 블록(BL1) 내의 패치들(PA) 및 상기 제1 블록(BL1)의 경계가 가로지르는 패치들(PA)에 광 근접 보정을 수행하여, 제1 보정 패치들(PAa)이 형성될 수 있다. 상기 제1 보정 패치들(PAa)이 상기 제2 블록(BL2)에 적용될 수 있다. 나아가, 상기 제2 블록(BL2)의 경계 패치들(BP)에 광 근접 보정을 수행하여, 제2 보정 패치들(PAb)이 형성될 수 있다. 상기 경계 패치들(BP)은, 상기 제2 블록(BL2)에 적용된 상기 제1 보정 패치들(PAa) 중 상기 제2 블록(BL2)의 경계와 중첩되는 패치들(PA)일 수 있다. 상기 제1 보정 패치들(PAa) 및 상기 제2 보정 패치들(PAb)을 제외한 나머지 패치들에 광 근접 보정을 수행하여, 제3 보정 패치들(PAc)이 형성될 수 있다.
도 18, 19, 21, 22, 24 및 25는 본 발명의 실시예들에 따른 광 근접 보정 방법을 설명하기 위한 레이아웃들이다. 도 18, 19, 21, 22, 24 및 25는 도 9의 광 근접 보정 방법을 설명하기 위한 본 발명의 일 실시예이다. 도 20a는 도 18의 M영역을 확대한 패치의 레이아웃이고, 도 20b는 도 20a의 셀(CE)을 확대한 셀의 레이아웃이며, 도 20c는 도 20a의 레이아웃을 구성하는 복수의 레이아웃 레이어들을 나타낸 개념도이다. 도 23은 도 20b의 셀 레이아웃에 광 근접 보정이 수행된 것을 나타낸 보정된 레이아웃이다. 본 실시예에서는, 앞서 도 9 내지 도 15를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 9 및 도 18을 참조하면, 설계 레이아웃(LO3)이 제공될 수 있다(S131). 도 18에 나타난 상기 설계 레이아웃(LO3)은 반도체 소자의 풀-칩(full-chip) 레이아웃일 수 있다. 상기 설계 레이아웃(LO3)은 반복 블록들(BLa1-BLa8, BLb1-BLb4)을 포함할 수 있다.
구체적으로, 상기 반복 블록들(BLa1-BLa8, BLb1-BLb4)은 제1 반복 블록들(BLa1-BLa8) 및 제2 반복 블록들(BLb1-BLb4)을 포함할 수 있다. 상기 제1 반복 블록들(BLa1-BLa8)은 제1 내지 제8 중심 블록들(BLa1-BLa8)을 포함할 수 있다. 상기 제2 반복 블록들(BLb1-BLb4)은 제1 내지 제4 주변 블록들(BLb1-BLb4)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 내지 제8 중심 블록들(BLa1-BLa8)은 메모리 영역들일 수 있고, 상기 제1 내지 제4 주변 블록들(BLb1-BLb4)은 코어 영역들일 수 있다.
일 예로, 각각의 상기 제2, 제3 및 제4 중심 블록들(BLa2, BLa3, BLa4)은 상기 제1 중심 블록(BLa1)과 동일할 수 있다. 즉, 상기 제1 중심 블록(BLa1) 내의 회로 패턴들(CP)의 형상들 및 배치 관계는 각각의 상기 제2, 제3 및 제4 중심 블록들(BLa2, BLa3, BLa4) 내의 회로 패턴들(CP)의 형상들 및 배치 관계와 동일할 수 있다. 각각의 상기 제5 내지 제8 중심 블록들(BLa5-BLa8)은 상기 제1 중심 블록(BLa1)과 대칭일 수 있다. 즉, 상기 제1 중심 블록(BLa1) 내의 회로 패턴들(CP)의 형상들 및 배치 관계는 각각의 상기 제5 내지 제8 중심 블록들(BLa5-BLa8) 내의 회로 패턴들(CP)의 형상들 및 배치 관계와 대칭을 이룰 수 있다.
일 예로, 상기 제2 주변 블록(BLb2)은 상기 제1 주변 블록(BLb1)과 동일할 수 있다. 즉, 상기 제1 주변 블록(BLb1) 내의 회로 패턴들(CP)의 형상들 및 배치 관계는 상기 제2 주변 블록(BLb2) 내의 회로 패턴들(CP)의 형상들 및 배치 관계와 동일할 수 있다. 각각의 상기 제3 및 제4 주변 블록들(BLb3, BLb4)은 상기 제1 주변 블록(BLb1)과 대칭일 수 있다. 즉, 상기 제1 주변 블록(BLb1) 내의 회로 패턴들(CP)의 형상들 및 배치 관계는 각각의 상기 제3 및 제4 주변 블록들(BLb3, BLb4) 내의 회로 패턴들(CP)의 형상들 및 배치 관계와 대칭을 이룰 수 있다.
상기 설계 레이아웃(LO3)은 상기 반복 블록들(BLa1-BLa8, BLb1-BLb4)을 제외한 나머지 영역(LR)을 포함할 수 있다. 상기 나머지 영역(LR)은 비-반복 블록들(BLc, BLd, BLe)을 포함할 수 있다. 구체적으로, 상기 비-반복 블록들(BLc, BLd, BLe)은 제1 내지 제3 비-반복 블록들(BLc, BLd, BLe)을 포함할 수 있다. 상기 설계 레이아웃(LO3) 내에서 각각의 상기 제1 내지 제3 비-반복 블록들(BLc, BLd, BLe)과 동일하거나 대칭인 블록은 존재하지 않을 수 있다. 일 예로, 상기 제1 비-반복 블록(BLc) 내의 회로 패턴들(CP)의 형상들 및 배치 관계는 상기 제2 비-반복 블록(BLd) 내의 회로 패턴들(CP)의 형상들 및 배치 관계와 상이할 수 있다. 상기 제2 비-반복 블록(BLd) 내의 회로 패턴들(CP)의 형상들 및 배치 관계는 상기 제3 비-반복 블록(BLe) 내의 회로 패턴들(CP)의 형상들 및 배치 관계와 상이할 수 있다.
한편, 도시되진 않았지만, 상기 나머지 영역(LR) 중 상기 비-반복 블록들(BLc, BLd, BLe)을 제외한 부분 역시 이의 내부에 회로 패턴들(CP)을 포함할 수 있다.
도 9, 도 11 및 도 19를 참조하면, 상기 설계 레이아웃(LO3)이 OPC 툴(34)에 입력될 수 있다(S132). 이어서, 상기 OPC 툴(34)을 이용하여, 상기 설계 레이아웃(LO3)이 복수의 패치들(PA)로 분할될 수 있다(S133). 각각의 상기 패치들(PA)은, 상기 OPC 툴(34)의 노드들(1121, 1122, 1123, ..., 112n)에 각각 제공될 수 있는 사이즈를 갖도록 분할된 영역일 수 있다. 즉, 각각의 상기 패치들(PA)은 광 근접 보정을 수행하는 기본 단위일 수 있다. 한편, 도 19에는 상기 반복 블록들(BLa1-BLa8, BLb1-BLb4) 및 상기 비-반복 블록들(BLc, BLd, BLe)이 복수의 패치들(PA)로 분할된 것을 예시하였다. 그러나, 상기 나머지 영역(LR) 중 상기 비-반복 블록들(BLc, BLd, BLe)을 제외한 부분 역시 복수의 패치들로 분할될 수 있다. 즉, 도면을 단순화하고 설명의 편의를 위해 상기 나머지 영역(LR) 중 상기 비-반복 블록들(BLc, BLd, BLe)을 제외한 부분의 패치들의 형태는 생략하였다.
도 20a를 참조하면, 상기 제1 주변 블록(BLb1)의 어느 하나의 패치(PA)를 확대한 레이아웃이 예시되어 있다. 상기 패치(PA)는 복수개의 셀들(CE)을 포함할 수 있다. 또한, 상기 패치(PA)는 복수개의 회로 패턴들(CP)을 포함할 수 있다. 수많은 패턴들이 모여, 도 20a에 나타난 것과 같이 상기 회로 패턴들(CP)의 윤곽을 구성할 수 있다.
도 20b를 참조하면, 상기 패치(PA)의 어느 하나의 셀(CE)을 확대한 레이아웃이 예시되어 있다. 상기 셀(CE)은 상기 도 20a의 상기 회로 패턴들(CP)을 구성하는 수많은 패턴들을 포함할 수 있다. 본 발명의 일 실시예로, 상기 셀(CE)은 로직 셀의 레이아웃일 수 있다. 구체적으로, 상기 셀(CE)은 PMOS의 활성 패턴(PR), NMOS의 활성 패턴(NR), 게이트 패턴들(GP), 활성 콘택 패턴들(CA), 게이트 콘택 패턴들(CB), 비아 패턴들(V1, V2), 배선 패턴들(M1, M2, M3, M4)을 포함할 수 있다.
상기 PMOS의 활성 패턴(PR)과 상기 NMOS의 활성 패턴(NR)은 제1 방향(D1)으로 서로 이격될 수 있다. 상기 게이트 패턴들(GP)은 상기 PMOS의 활성 패턴(PR)과 상기 NMOS의 활성 패턴(NR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 패턴들(GP)은 제2 방향(D2)으로 서로 이격될 수 있다. 상기 PMOS의 활성 패턴(PR), 상기 NMOS의 활성 패턴(NR) 및 상기 게이트 패턴들(GP)은 반도체 기판 상에 형성될 로직 트랜지스터들을 정의할 수 있다.
상기 활성 콘택 패턴들(CA)은, 각각의 상기 PMOS의 활성 패턴(PR) 및 상기 NMOS의 활성 패턴(NR)과 연결되도록 배치될 수 있다. 상기 게이트 콘택 패턴들(CB)은 상기 게이트 패턴들(GP)과 연결되도록 배치될 수 있다.
상기 배선 패턴들(M1, M2, M3, M4)은, 제1 및 제2 전원 라인들(PL1, PL2) 및 제1 및 제2 배선 라인들(M1, M2)을 포함할 수 있다. 상기 제1 및 제2 전원 라인들(PL1, PL2)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제1 및 제2 전원 라인들(PL1, PL2)은 제2 비아 패턴들(V2)을 통해 상기 활성 콘택 패턴들(CA) 중 일부들과 연결될 수 있다. 상기 제1 배선 라인(M1)은 제1 비아 패턴들(V1)을 통해 상기 게이트 콘택 패턴들(CB)과 연결될 수 있다. 상기 제2 배선 라인(M2)은 제2 비아 패턴들(V2)을 통해 상기 활성 콘택 패턴들(CA) 중 일부들과 연결될 수 있다.
도시되진 않았지만, 상기 셀(CE)의 레이아웃은 상기 배선 패턴들(M1, M2, M3, M4) 상에 추가적인 배선 층들 및 이들 사이를 연결하는 비아 패턴들을 더 포함할 수 있다.
도 20c를 참조하면, 도 20b의 상기 셀(CE)의 레이아웃은 복수개의 레이아웃 레이어들(L1-L5)로 구성될 수 있다. 일 예로, 상기 레이아웃 레이어들(L1-L5)은 제1 내지 제5 레이아웃 레이어들(L1-L5)을 포함할 수 있다. 본 발명의 일 실시예로, 상기 제1 레이아웃 레이어(L1)는 상기 PMOS의 활성 패턴(PR) 및 상기 NMOS의 활성 패턴(NR)을 포함할 수 있다. 상기 제2 레이아웃 레이어(L2)는 상기 게이트 패턴들(GP)을 포함할 수 있다. 상기 제3 레이아웃 레이어(L3)는 상기 활성 콘택 패턴들(CA) 및 상기 게이트 콘택 패턴들(CB)을 포함할 수 있다. 상기 제4 레이아웃 레이어(L4)는 상기 비아 패턴들(V1, V2)을 포함할 수 있다. 상기 제5 레이아웃 레이어(L5)는 상기 배선 패턴들(M1, M2, M3, M4)을 포함할 수 있다.
도 9 및 도 21을 참조하면, 상기 설계 레이아웃(LO3)에 반복 블록들이 존재하는지 여부가 확인될 수 있다(S134). 한편, 앞서 설명한 바와 같이, 상기 반복 블록들에 관한 정보는 레이아웃 설계 데이터 내에 포함될 수 있다. 결과적으로, 상기 제1 내지 제8 중심 블록들(BLa1-BLa8)이 상기 제1 반복 블록들(BLa1-BLa8)이고, 상기 제1 내지 제4 주변 블록들(BLb1-BLb4)이 상기 제2 반복 블록들(BLb1-BLb4)임이 확인될 수 있다.
이어서, 반복 블록들간의 위치 관계, 회전 관계 및 대칭 관계가 확인될 수 있다(S135). 일 예로, 상기 제1 중심 블록(BLa1)을 기준으로, 상기 제2 중심 블록(BLa2)의 위치 정보(제1 정보), 회전 정보(제2 정보) 및 대칭 정보(제3 정보)를 확인 및 획득할 수 있다. 상기 제1 중심 블록(BLa1)은 제1 포인트(PO1)를 가질 수 있고, 상기 제2 중심 블록(BLa2)은 상기 제1 포인트(PO1)에 위치적으로 대응하는 제2 포인트(PO2)를 가질 수 있다. 이때, 상기 제1 포인트(PO1)와 상기 제2 포인트(PO2)간의 거리는 제2 방향(D2)으로 제1 거리(DS1)임이 확인될 수 있다. 즉, 상기 제1 중심 블록(BLa1)을 기준으로, 상기 제2 중심 블록(BLa2)의 위치 정보(제1 정보)가 획득될 수 있다. 한편, 상기 제1 중심 블록(BLa1)을 기준으로, 상기 제2 중심 블록(BLa2)은 형태가 동일하며, 회전되거나 대칭되지 않음이 확인될 수 있다. 즉, 상기 제1 중심 블록(BLa1)을 기준으로, 상기 제2 중심 블록(BLa2)의 회전 정보(제2 정보) 및 대칭 정보(제3 정보)가 획득될 수 있다.
다른 예로, 상기 제1 중심 블록(BLa1)을 기준으로, 상기 제5 중심 블록(BLa5)의 위치 정보(제1 정보), 회전 정보(제2 정보) 및 대칭 정보(제3 정보)를 확인 및 획득할 수 있다. 상기 제1 중심 블록(BLa1)은 제1 포인트(PO1)를 가질 수 있고, 상기 제5 중심 블록(BLa5)은 상기 제1 포인트(PO1)에 위치적으로 대응하는 제3 포인트(PO3)를 가질 수 있다. 이때, 상기 제1 포인트(PO1)와 상기 제3 포인트(PO3)간의 거리는 제1 방향(D1)의 반대 방향으로 제2 거리(DS2)임이 확인될 수 있다. 즉, 상기 제1 중심 블록(BLa1)을 기준으로, 상기 제5 중심 블록(BLa5)의 위치 정보(제1 정보)가 획득될 수 있다. 한편, 상기 제5 중심 블록(BLa5)은 상기 제2 방향(D2)으로의 선(X)을 중심으로 상기 제1 중심 블록(BLa1)과 대칭됨이 확인될 수 있다. 그 외, 상기 제5 중심 블록(BLa5)은 상기 제1 중심 블록(BLa1)으로부터 회전되지 않음이 확인될 수 있다. 즉, 상기 제1 중심 블록(BLa1)을 기준으로, 상기 제5 중심 블록(BLa5)의 회전 정보(제2 정보) 및 대칭 정보(제3 정보)가 획득될 수 있다.
또 다른 예로, 상기 제1 중심 블록(BLa1)을 기준으로, 상기 제4 중심 블록(BLa4)의 위치 정보(제1 정보), 회전 정보(제2 정보) 및 대칭 정보(제3 정보)를 확인 및 획득할 수 있다. 상기 제1 중심 블록(BLa1)은 제1 포인트(PO1)를 가질 수 있고, 상기 제4 중심 블록(BLa4)은 상기 제1 포인트(PO1)에 위치적으로 대응하는 제4 포인트(PO4)를 가질 수 있다. 이때, 상기 제1 포인트(PO1)와 상기 제4 포인트(PO4)간의 거리는 상기 제2 방향(D2)으로 제3 거리(DS3) 및 상기 제1 방향(D1)으로 제4 거리(DS4)임이 확인될 수 있다. 즉, 상기 제1 중심 블록(BLa1)을 기준으로, 상기 제4 중심 블록(BLa4)의 위치 정보(제1 정보)가 획득될 수 있다. 한편, 상기 제4 중심 블록(BLa4)은 상기 제1 중심 블록(BLa1)과 대칭되지 않고 형태가 동일함이 확인될 수 있다. 그러나, 상기 제4 중심 블록(BLa4)은 상기 제1 중심 블록(BLa1)이 시계 방향으로 90 °회전된 형태를 가짐이 확인될 수 있다. 즉, 상기 제1 중심 블록(BLa1)을 기준으로, 상기 제4 중심 블록(BLa4)의 회전 정보(제2 정보) 및 대칭 정보(제3 정보)가 획득될 수 있다.
이상 예시한 것들 외의 나머지 반복 블록들 각각에 대해서도, 기준 블록(예를 들어, 상기 제1 중심 블록(BLa1) 및 상기 제1 주변 블록(BLb1))을 중심으로 상기 제1 내지 제3 정보들이 획득될 수 있다.
도 9 및 도 22를 참조하면, 상기 기준 블록들(즉, 상기 제1 중심 블록(BLa1) 및 상기 제1 주변 블록(BLb1))에 대해 광 근접 보정이 수행될 수 있다(S136). 구체적으로, 상기 제1 중심 블록(BLa1) 및 상기 제1 주변 블록(BLb1)을 구성하는 패치들(PA) 각각에 대해 광 근접 보정이 수행될 수 있다. 상기 광 근접 보정은, 도 11의 OPC 툴(34)을 이용해 수행될 수 있다. 이로써, 각각의 상기 제1 중심 블록(BLa1) 및 상기 제1 주변 블록(BLb1)을 구성하는 상기 패치들(PA)이 보정되어, 제1 보정 패치들(PAa)이 형성될 수 있다.
광 근접 보정의 수행 결과, 각각의 상기 패치들(PA) 내의 회로 패턴들이 바이어스될 수 있다. 구체적으로, 도 23을 참조하면, 앞서 도 20b의 상기 셀(CE)의 레이아웃이 광 근접 보정으로 바이어스되어, 보정된 레이아웃이 형성될 수 있다. 이때, 앞서 도 20c에서 설명한 바와 같이 상기 셀(CE)은 상기 레이아웃 레이어들(L1-L5)을 포함할 수 있다. 상기 셀(CE)은 상기 레이아웃 레이어들(L1-L5)로 나뉘어질 수 있고, 각각의 상기 레이아웃 레이어들(L1-L5)에 대해 광 근접 보정이 수행될 수 있다. 이때, 앞서 도 5 및 도 6을 참조하여 설명한 것과 같이, 각각의 상기 레이아웃 레이어들(L1-L5)에 포함된 회로 패턴들이 세그먼트들로 분할되고, 이들이 바이어스될 수 있다. 이후 보정된 레이아웃 레이어들(L1-L5)을 병합하여, 상기 보정된 레이아웃이 형성될 수 있다.
일 예로, 상기 제2 레이아웃 레이어(L2)의 상기 게이트 패턴들(GP)이 바이어스되어, 폭이 증가된 형태의 보정된 게이트 패턴들(GPa)이 형성될 수 있다. 상기 제3 레이아웃 레이어(L3)의 상기 활성 콘택 패턴들(CA) 및 상기 게이트 콘택 패턴들(CB)이 바이어스되어, 복잡한 다각형 형태의 보정된 활성 콘택 패턴들(CAa) 및 보정된 게이트 콘택 패턴들(CBa)이 각각 형성될 수 있다. 상기 제5 레이아웃 레이어(L5)의 상기 제1 및 제2 전원 라인들(PL1, PL2)이 바이어스되어, 폭이 증가된 형태의 보정된 제1 및 제2 전원 라인들(PL1a, PL2a)이 각각 형성될 수 있다. 또한, 상기 제5 레이아웃 레이어(L5)의 상기 제1 및 제2 배선 라인들(M1, M2)이 바이어스되어, 복잡한 다각형 형태의 보정된 제1 및 제2 배선 라인들(M1a, M2a)이 각각 형성될 수 있다.
도 9 및 도 24를 참조하면, 나머지 제1 반복 블록들(BLa2-BLa8) 각각에 상기 제1 중심 블록(BLa1)의 OPC 바이어스가 적용될 수 있고, 나머지 제2 반복 블록들(BLb2-BLb4) 각각에 상기 제1 주변 블록(BLb1)의 OPC 바이어스가 적용될 수 있다(S137). 다시 말하면, 상기 제1 중심 블록(BLa1)의 상기 제1 보정 패치들(PAa)이 상기 제2 내지 제8 중심 블록들(BLa2-BLa8) 각각의 패치들(PA)에 각각 적용될 수 있다. 상기 제1 주변 블록(BLb1)의 상기 제1 보정 패치들(PAa)이 상기 제2 내지 제4 주변 블록들(BLb2-BLb4) 각각의 패치들(PA)에 각각 적용될 수 있다. 상기 제1 및 제2 반복 블록들(BLa1-BLa8, BLb1-BLb4) 모두가 상기 제1 보정 패치들(PAa)로 구성됨으로써, 제1 보정 레이아웃(CL1)이 형성될 수 있다.
한편, 나머지 제1 반복 블록들(BLa2-BLa8) 각각에 상기 제1 중심 블록(BLa1)의 OPC 바이어스를 적용하는 것은, 상기 제1 내지 제3 정보들을 활용할 수 있다.
일 예로, 상기 제2 중심 블록(BLa2)의 상기 제1 내지 제3 정보들에 따르면, 상기 제2 중심 블록(BLa2)은 상기 제1 중심 블록(BLa1)과 상기 제2 방향(D2)으로 제1 거리(DS1)만큼 이격된다(도 21 참조). 또한, 상기 제2 중심 블록(BLa2)은 상기 제1 중심 블록(BLa1)과 동일한 형태를 가진다. 따라서, 상기 제1 중심 블록(BLa1)의 상기 제1 보정 패치들(PAa) 각각은, 상기 제2 방향(D2)으로 상기 제1 거리(DS1)만큼 이동하여 배치될 수 있다.
다른 예로, 상기 제5 중심 블록(BLa5)의 상기 제1 내지 제3 정보들에 따르면, 상기 제5 중심 블록(BLa5)은 상기 제1 중심 블록(BLa1)과 상기 제1 방향(D1)의 반대 방향으로 제2 거리(DS2)만큼 이격된다. 또한, 상기 제5 중심 블록(BLa5)은 상기 제1 중심 블록(BLa1)과 상기 제2 방향(D2)으로의 선(X)을 중심으로 대칭된다(도 21 참조). 따라서, 상기 제1 중심 블록(BLa1)의 상기 제1 보정 패치들(PAa) 각각을 상기 제2 방향(D2)으로의 선을 중심으로 대칭시킬 수 있다. 대칭시킨 상기 제1 보정 패치들(PAa) 각각은 상기 제1 방향(D1)의 반대 방향으로 상기 제2 거리(DS2)만큼 이동하여 배치될 수 있다.
또 다른 예로, 상기 제4 중심 블록(BLa4)의 상기 제1 내지 제3 정보들에 따르면, 상기 제4 중심 블록(BLa4)은 상기 제1 중심 블록(BLa1)과 상기 제2 방향(D2)으로 제3 거리(DS3) 및 상기 제1 방향(D1)으로 제4 거리(DS4)만큼 이격된다. 또한, 상기 제4 중심 블록(BLa4)은 상기 제1 중심 블록(BLa1)이 시계 방향으로 90 °회전된 형태를 가진다(도 21 참조). 따라서, 상기 제1 중심 블록(BLa1)의 상기 제1 보정 패치들(PAa) 각각을 시계 방향으로 90 °회전시킬 수 있다. 회전시킨 상기 제1 보정 패치들(PAa) 각각은 상기 제2 방향(D2)으로 제3 거리(DS3) 및 상기 제1 방향(D1)으로 제4 거리(DS4)만큼 이동하여 배치될 수 있다.
이상 예시한 것들 외의 나머지 반복 블록들 각각에 대해서도, 보정된 기준 블록(예를 들어, 상기 제1 중심 블록(BLa1) 및 상기 제1 주변 블록(BLb1))의 OPC 바이어스를 적용할 수 있다. 이때 이들 각각의 제1 내지 제3 정보들을 위에 예시한 것들과 동일 또는 유사하게 이용할 수 있다.
도 9 및 도 25를 참조하면, 상기 나머지 제1 반복 블록들(BLa2-BLa8) 각각의 경계 패치들(BP)에 광 근접 보정이 수행되고, 상기 나머지 제2 반복 블록들(BLb2-BLb4) 각각의 경계 패치들(BP)에 광 근접 보정이 수행될 수 있다. 또한, 상기 나머지 영역(LR)의 패치들에 광 근접 보정이 수행될 수 있다(S138). 상기 나머지 영역(LR)의 상기 패치들은, 상기 비-반복 블록들(BLc, BLd, BLe)의 상기 패치들(PA), 및 상기 나머지 영역(LR) 중 상기 비-반복 블록들(BLc, BLd, BLe)을 제외한 부분의 패치들(미도시)을 포함할 수 있다. 상기 광 근접 보정(S138)이 수행됨으로써, 제2 보정 레이아웃(CL2)이 형성될 수 있다.
상기 나머지 제1 반복 블록들(BLa2-BLa8) 및 상기 나머지 제2 반복 블록들(BLb2-BLb4) 각각의 상기 경계 패치들(BP)에 주변 패턴들을 고려한 광 근접 보정이 수행되어, 제2 보정 패치들(PAb)이 형성될 수 있다. 나아가, 상기 나머지 영역(LR)의 상기 패치들에 광 근접 보정이 수행되어, 제3 보정 패치들(PAc)이 형성될 수 있다. 상기 제2 및 제3 보정 패치들(PAb, PAc)을 형성하는 것은, 앞서 도 9 및 도 15를 참조하여 설명한 것과 유사할 수 있다.
상기 제2 내지 제8 중심 블록들(BLa2-BLa8) 및 상기 제2 내지 제4 주변 블록들(BLb2-BLb4) 각각의 내의 제1 보정 패치들(PAa)은 실질적으로 광 근접 보정이 생략될 수 있다. 결과적으로, 상기 설계 레이아웃(LO3)의 모든 패치들(PA)에 대해 광 근접 보정을 수행하는 것과 비교하여, 본 발명의 실시예들은 광 근접 보정 수행 시간을 단축시킬 수 있다.
후속으로, 앞서 도 7 및 도 8을 참조하여 설명한 것과 같이, 상기 제2 보정 레이아웃(CL2)에 기초하여 포토마스크를 제작하고, 상기 포토마스크를 이용해 기판 상에 패턴들을 형성할 수 있다.

Claims (20)

  1. 광 근접 보정의 대상 레이어를 위한 설계 레이아웃을 획득하는 것, 상기 설계 레이아웃은 제1 블록 및 상기 제1 블록의 반복 블록인 제2 블록을 포함하고;
    상기 설계 레이아웃을 복수개의 패치들로 분할하는 것;
    상기 제1 블록의 패치들에 대해 광 근접 보정을 수행하는 것;
    상기 제1 블록의 보정된 패치들을 상기 제2 블록의 패치들에 각각 적용하는 것;
    상기 제2 블록의 경계 패치들에 대해 광 근접 보정을 수행하여, 보정 레이아웃을 형성하는 것;
    상기 보정 레이아웃을 이용하여 포토마스크를 제조하는 것; 및
    상기 포토마스크를 이용하여 기판 상에 패턴들을 형성하는 것을 포함하되,
    각각의 상기 패치들은 광 근접 보정을 수행하는 기본 단위인 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 블록은, 상기 제1 블록과 동일한 형상을 가지는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 블록은, 상기 제1 블록과 대칭인 형상을 가지는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 패치들 중 적어도 하나는 복수개의 셀들을 포함하고,
    상기 셀들 중 적어도 하나는, 셀의 회로를 구성하는 복수개의 레이아웃 패턴들을 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 레이아웃 패턴들은:
    활성 패턴을 포함하는 제1 레이어;
    게이트 패턴을 포함하는 제2 레이어; 및
    배선 패턴을 포함하는 제3 레이어를 포함하며,
    상기 패치들에 대해 광 근접 보정을 수행하는 것은, 상기 제1 내제 제3 레이어들에 대해 각각 행해지는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 설계 레이아웃으로부터 반복 블록들에 대한 정보를 획득하여, 상기 제1 및 제2 블록들이 반복 블록들임을 확인하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 패치들에 대해 광 근접 보정을 수행하는 것은:
    각각의 상기 패치들 내의 레이아웃 패턴들을 복수의 세그먼트들로 분할하는 것; 및
    상기 세그먼트들 중 적어도 하나를 바이어스하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 광 근접 보정은 OPC 툴을 이용해 수행되고,
    상기 광 근접 보정을 수행할 때, 상기 패치들은 상기 OPC 툴의 연산 시스템 내의 복수의 노드들에 각각 제공되는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 노드들은, 연산 처리를 수행하는 프로세서 코어들을 포함하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 패치들에 대해 광 근접 보정을 수행하는 것은, 상기 노드들을 통해 병렬적으로 행해지는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 제1 블록을 기준으로, 상기 제2 블록의 위치에 대한 제1 정보를 획득하는 것;
    상기 제1 블록을 기준으로, 상기 제2 블록의 회전 정도에 대한 제2 정보를 획득하는 것; 및
    상기 제1 블록을 기준으로, 상기 제1 블록과 상기 제2 블록간의 대칭 관계에 대한 제3 정보를 획득하는 것을 더 포함하되,
    상기 제1 내지 제3 정보들을 바탕으로, 상기 제1 블록의 보정된 패치들을 상기 제2 블록의 패치들에 각각 적용하는 것인 반도체 소자의 제조 방법.
  12. 제1항에 있어서,
    상기 경계 패치들은, 상기 제2 블록에 적용된 보정된 패치들 중 상기 제2 블록의 경계와 중첩되는 패치들인 반도체 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 보정 레이아웃을 형성하는 것은, 상기 제1 및 제2 블록들을 제외한 나머지 영역의 패치들에 대해 광 근접 보정을 수행하는 것을 더 포함하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 경계 패치들은, 상기 나머지 영역의 상기 패치들과 동시에 광 근접 보정이 수행되는 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 나머지 영역은 제3 블록을 포함하고,
    상기 제3 블록은 비-반복 블록인 반도체 소자의 제조 방법.
  16. 제1항에 있어서,
    각각의 상기 패치들은, 상기 기판 상에 인쇄될 패턴들의 일 영역을 정의하고,
    상기 일 영역의 일 변은 1μm 내지 99μm인 반도체 소자의 제조 방법.
  17. 제1항에 있어서,
    상기 제1 및 제2 블록들은, 반도체 칩의 제1 및 제2 코어 영역들에 각각 대응하는 반도체 소자의 제조 방법.
  18. 설계 레이아웃을 제공하는 것, 상기 설계 레이아웃은 제1 블록 및 상기 제1 블록의 반복 블록인 제2 블록을 포함하고;
    상기 제1 블록에 대해 광 근접 보정을 수행하여, 상기 제1 블록의 OPC 바이어스를 구하는 것;
    상기 OPC 바이어스를 상기 제2 블록에 적용하여 제1 보정 레이아웃을 형성하는 것, 상기 제1 보정 레이아웃 내 상기 제2 블록의 보정된 레이아웃은 상기 제1 블록의 보정된 레이아웃과 실질적으로 동일하거나 대칭이며;
    상기 제1 및 제2 블록들을 제외한 상기 제1 보정 레이아웃의 나머지 영역 및 상기 제2 블록의 경계 부분에 광 근접 보정을 수행하여, 제2 보정 레이아웃을 형성하는 것;
    상기 제2 보정 레이아웃을 이용하여 포토마스크를 제조하는 것; 및
    상기 포토마스크를 이용하여 기판 상에 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 블록에 대해 광 근접 보정을 수행하기 전에, 상기 설계 레이아웃을 복수개의 패치들로 분할하는 것을 더 포함하되,
    각각의 상기 패치들은 광 근접 보정을 수행하는 기본 단위인 반도체 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 블록을 기준으로 상기 제2 블록의 위치 정보, 회전 정보 및 대칭 정보를 획득하는 것을 더 포함하되,
    상기 OPC 바이어스를 상기 제2 블록에 적용하는 것은, 상기 위치 정보, 상기 회전 정보 및 상기 대칭 정보를 이용하는 것을 포함하는 반도체 소자의 제조 방법.
KR1020160058854A 2016-05-13 2016-05-13 반도체 소자의 제조 방법 KR20170128719A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160058854A KR20170128719A (ko) 2016-05-13 2016-05-13 반도체 소자의 제조 방법
US15/433,835 US9996658B2 (en) 2016-05-13 2017-02-15 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160058854A KR20170128719A (ko) 2016-05-13 2016-05-13 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20170128719A true KR20170128719A (ko) 2017-11-23

Family

ID=60297025

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160058854A KR20170128719A (ko) 2016-05-13 2016-05-13 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US9996658B2 (ko)
KR (1) KR20170128719A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210094040A (ko) * 2018-12-28 2021-07-28 에이에스엠엘 네델란즈 비.브이. 패치 경계에서 패터닝 디바이스 패턴을 생성하는 방법
US11215919B2 (en) 2019-09-09 2022-01-04 Samsung Electronics Co., Ltd. Method of performing optical proximity correction and method of manufacturing lithographic mask by using the same
US11415896B2 (en) 2018-09-06 2022-08-16 Samsung Electronics Co., Ltd. Dissection method for layout patterns in semiconductor device, optical proximity correction method including the same and method of manufacturing semiconductor device including the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102415583B1 (ko) * 2017-06-30 2022-07-04 삼성전자주식회사 Opc 모델의 최적화 방법 및 이를 이용한 반도체 소자의 제조 방법
CN109033544B (zh) * 2018-07-03 2020-04-07 北京华大九天软件有限公司 一种依附像素区轮廓的布线方法
KR102632559B1 (ko) 2018-08-23 2024-02-02 삼성전자주식회사 반도체 소자의 제조 방법, 극 자외선 노광 방법 및 광 근접 보정 방법
US11150551B2 (en) 2019-10-15 2021-10-19 Samsung Electronics Co., Ltd. Method for optical proximity correction in which consistency is maintained and method for manufacturing mask using the same
KR20220018296A (ko) * 2020-08-06 2022-02-15 삼성전자주식회사 에러 패턴에 대응하여 마스크 레이아웃을 설계하는 방법 및 그 방법을 이용한 마스크 형성 방법
KR20220022527A (ko) * 2020-08-18 2022-02-28 삼성전자주식회사 Opc 방법 및 이를 이용한 반도체 소자의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7401319B2 (en) * 2004-12-23 2008-07-15 Invarium, Inc. Method and system for reticle-wide hierarchy management for representational and computational reuse in integrated circuit layout design
WO2006118098A1 (ja) 2005-04-26 2006-11-09 Renesas Technology Corp. 半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法
KR100662961B1 (ko) 2005-12-17 2006-12-28 동부일렉트로닉스 주식회사 광근접보정 모델링 데이타 추출을 위한 테스트 패턴제작방법
US7446352B2 (en) * 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
KR100815953B1 (ko) 2006-08-23 2008-03-21 동부일렉트로닉스 주식회사 오프 그리드 방지를 위한 ｏｐｃ 처리방법
US20080178140A1 (en) 2007-01-18 2008-07-24 United Microelectronics Corp. Method for correcting photomask pattern
JP5137444B2 (ja) 2007-04-04 2013-02-06 株式会社日立ハイテクノロジーズ Ｏｐｃモデリング構築方法、情報処理装置、及び半導体デバイスのプロセス条件を決定する方法
KR100896861B1 (ko) 2007-12-27 2009-05-12 주식회사 동부하이텍 패턴 분할에 의한 광학 근접 보상 방법
KR100896856B1 (ko) 2007-12-27 2009-05-12 주식회사 동부하이텍 광학근접보상 방법
KR20100033612A (ko) 2008-09-22 2010-03-31 주식회사 동부하이텍 광학 근접 보상 방법
KR101087874B1 (ko) 2009-06-29 2011-11-30 주식회사 하이닉스반도체 광학 근접 효과 보상 방법
KR101686552B1 (ko) 2010-04-21 2016-12-29 삼성전자 주식회사 균일한 광 근접 효과 보정을 이용하는 반도체 소자의 제조 방법
KR102009168B1 (ko) 2012-08-30 2019-08-09 삼성전자 주식회사 광근접보정 모델링 방법 및 시스템

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11415896B2 (en) 2018-09-06 2022-08-16 Samsung Electronics Co., Ltd. Dissection method for layout patterns in semiconductor device, optical proximity correction method including the same and method of manufacturing semiconductor device including the same
KR20210094040A (ko) * 2018-12-28 2021-07-28 에이에스엠엘 네델란즈 비.브이. 패치 경계에서 패터닝 디바이스 패턴을 생성하는 방법
US11215919B2 (en) 2019-09-09 2022-01-04 Samsung Electronics Co., Ltd. Method of performing optical proximity correction and method of manufacturing lithographic mask by using the same
US11740550B2 (en) 2019-09-09 2023-08-29 Samsung Electronics Co., Ltd. Method of performing optical proximity correction and method of manufacturing lithographic mask by using the same

Also Published As

Publication number Publication date
US20170329888A1 (en) 2017-11-16
US9996658B2 (en) 2018-06-12

Similar Documents

Publication Publication Date Title
US11756999B2 (en) Double height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
KR20170128719A (ko) 반도체 소자의 제조 방법
US10990744B2 (en) Method and apparatus for integrated circuit mask patterning
KR102032300B1 (ko) 셀 구조물들 및 이를 갖는 반도체 디바이스들
US11415896B2 (en) Dissection method for layout patterns in semiconductor device, optical proximity correction method including the same and method of manufacturing semiconductor device including the same
US10503863B2 (en) Integrated circuit and method of manufacturing same
US11182529B2 (en) Semiconductor device including power-grid-adapted route-spacing and method for generating layout diagram of same
KR20190003909A (ko) Opc 모델의 최적화 방법 및 이를 이용한 반도체 소자의 제조 방법
US11741288B2 (en) Routing-resource-improving method of generating layout diagram, system for same and semiconductor device
US11574107B2 (en) Method for manufacturing a cell having pins and semiconductor device based on same
US11150551B2 (en) Method for optical proximity correction in which consistency is maintained and method for manufacturing mask using the same
US20230267262A1 (en) Metal cut region location method
US20210240903A1 (en) Metal cut region location system
US20230403868A1 (en) Method of manufacturing integrated circuit device
US11669669B2 (en) Circuit layouts and related methods
KR20230116422A (ko) 포토마스크 레이아웃의 생성 방법 및 이를 이용하는 반도체 장치의 제조 방법
US11023651B2 (en) Optical proximity correction (OPC) modeling methods and methods for manufacturing semiconductor device using the same
US11281838B1 (en) Optimized layout cell
US20230288795A1 (en) Method Of Fabricating Mask And Method Of Fabricating Semiconductor Device Using The Mask
US20240036478A1 (en) Lithography model simulation method, photomask generating method using the same, and semiconductor device fabrication method using the same
CN116203803A (zh) 用于光学邻近校正的方法和制造半导体器件的方法
KR20210045265A (ko) 일관성이 유지되는 광 근접 보정 방법 및 이를 이용한 마스크 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right